WO2018216222A1 - Mosfet及び電力変換回路 - Google Patents
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Definitions
- the present invention relates to a MOSFET and a power conversion circuit.
- MOSFET including a semiconductor substrate having a super junction structure composed of an n-type column region and a p-type column region is known (see, for example, Patent Document 1).
- the super junction structure refers to a structure in which n-type column regions and p-type column regions are alternately arranged when viewed in a predetermined cross section.
- a conventional MOSFET 900 includes a super junction structure 917 composed of an n-type column region 914 and a p-type column region 916, a surface of a first main surface, and a surface of the p-type column region 916. And a base region 918 formed on a part of the surface of the n-type column region 914 and a surface of the first main surface and on the surface of the n-type column region 914 so as to be adjacent to the base region 918.
- N-type surface high-concentration region 919 and n-type source region 920 formed on the surface of base region 918, and sandwiched between source region 920 and n-type surface high-concentration region 919
- This is a planar gate type MOSFET including a gate electrode 936 formed on the surface of the base region 918 via a gate insulating film 934.
- the n-type column region 914 and the p-type column region 916 are formed so that the total amount of impurities in the n-type column region 914 is equal to the total amount of impurities in the p-type column region 916. That is, the n-type column region 914 and the p-type column region 916 are in charge balance. Further, the impurity concentration of the n-type column region 914 and the impurity concentration of the p-type column region 916 are both constant regardless of the depth. Furthermore, the sidewall of the n-type column region 914 has a tapered shape with a narrow first main surface, and the sidewall of the p-type column region 916 has a tapered shape with a narrow bottom.
- total amount of impurities refers to the total amount of impurities in the components (n-type column region or p-type column region) in the MOSFET.
- the conventional MOSFET 900 includes the semiconductor substrate 910 having the super junction structure 917 composed of the n-type column region 914 and the p-type column region 916, it becomes a low on-resistance and high breakdown voltage switching element.
- the conventional MOSFET 900 has a problem that if the charge balance around the gate is varied, the switching characteristics are likely to vary when the gate is turned off.
- the present invention has been made to solve the above-described problems, and uses a MOSFET that hardly causes variations in switching characteristics when turned off even if variations in charge balance around the gate occur.
- An object of the present invention is to provide a power conversion circuit.
- a MOSFET of the present invention is formed on a semiconductor substrate having a super junction structure composed of an n-type column region and a p-type column region, and on the first main surface side of the semiconductor substrate via a gate insulating film.
- the super junction represented by the following formula (1) when the super junction structure is depleted by turning off the MOSFET with the x axis at a predetermined depth position in the super junction structure as a horizontal axis.
- the average positive charge density ⁇ (x) at the predetermined depth position of the structure is the vertical axis
- the depth position when the average positive charge density ⁇ of (x) is 0 and X m ', the depletion layer in the super junction structure turns off the MOSFET X 0 ′ is the deepest depth position of the surface of the depletion layer on the first main surface side when the surface of the n-type column is widest, and the n-type column is based on the surface on the first main surface side of the super junction structure.
- the average density of positive charges at the predetermined depth position of the n-type column region is indicated
- W p (x) indicates the width of the p-type column region at the predetermined depth position
- N a ( x) represents an average density of negative charges at the predetermined depth position of the p-type column region when the MOSFET is turned off and the super junction structure is depleted
- q represents an elementary electric quantity
- the depth at a predetermined depth position in the super junction structure means the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the depth of a predetermined depth position in the super junction structure based on the deepest depth position.
- the “second main surface” refers to a main surface opposite to the first main surface.
- the “average density of positive charges in the n-type column region” is an average density of positive charges caused by donors in the n-type column region when the MOSFET is turned off and the n-type column region is depleted.
- Average density of negative charges in the p-type column region is an average density of negative charges caused by acceptors in the p-type column region when the MOSFET is turned off and the p-type column region is depleted. Show.
- the “reference MOSFET” means that the shape of the super junction structure (p-type column region and n-type column region) is the same as that of the MOSFET of the present invention, and the concentration of the p-type impurity in the p-type column region. Impurity concentration in the p-type column region so that the gradient and the concentration gradient of the n-type impurity in the n-type column region are equal to those of the MOSFET of the present invention, and the total impurity amount in the p-type column region is equal to the total impurity amount in the n-type column region This is a MOSFET with a configuration adjusted.
- the “reference average positive charge density ⁇ 0 (x)” refers to the average positive charge density of the reference MOSFET.
- the total amount of impurities in the n-type column region is the same when the total amount of impurities in the n-type column region is the same as the total amount of impurities in the p-type column region (that is, when charge balance is achieved). Both cases where the total amount of impurities in the p-type column region is different (that is, when the charge balance varies) are included.
- the average positive charge density ⁇ (x) is represented by an upward convex curve.
- the average positive charge density ⁇ (x) at a predetermined depth position of the super junction structure is represented by an upwardly convex upward curve” means that the average positive charge density is higher than the average positive charge density.
- the average positive charge density is expressed in a stepwise shape (however, the line connecting the corners of the step (envelope) is convex upward)
- the average positive charge density is expressed by a curve with unevenness (however, the envelope becomes a monotonically rising curve with an upward convexity).
- the horizontal axis is the depth x of the predetermined depth position in the super junction structure, and the width W p (x) of the p-type column region at the predetermined depth position or n
- the width Wp (x) of the p-type column region is given by the following formula (2) (The symbols A, B, and ⁇ are constants.)
- the width Wn (x) of the n-type column region is expressed by the following equation (3) (Signs A, B, and ⁇ are constants) It is preferable to be represented by
- the horizontal axis is the depth x at a predetermined depth position in the super junction structure, and the p-type column region is depleted when the super junction structure is depleted by turning off the MOSFET.
- the MOSFET When the average density N a (x) of negative charges at the predetermined depth position or the average density N d (x) of positive charges at the predetermined depth position of the n-type column region is the vertical axis, the MOSFET is The average density N a (x) of positive charges at the predetermined depth position of the p-type column region when the super junction structure is depleted by turning off is expressed by the following equation (4) (Signs A, B, and ⁇ are constants)
- the negative charge average density N d (x) at the predetermined depth position of the n-type column region when the MOSFET is turned off and the super junction structure is depleted is expressed by the following equation (5) ) (Signs A, B, and ⁇ are constants) It is preferable to be represented by
- the surface on the first main surface side of the super junction structure is formed.
- the total amount of impurities in the n-type column region is different from the total amount of impurities in the p-type column region
- the MOSFET is turned off and the depletion layer spreads most in the super junction structure
- the average positive charge density at the deepest depth position X 0 ′ of the surface of the depletion layer is ⁇ (X 0 ′)
- the reference MOSFET is turned off, and the depletion layer spreads most in the super junction structure.
- the surface on the first main surface side of the super junction structure is As a reference, the depth position when the average positive charge density ⁇ (x) becomes 0 in a state where the total impurity amount of the n-type column region is different from the total impurity amount of the p-type column region is defined as X m ′,
- the depth of the shallowest depth position of the surface of the depletion layer on the second main surface side is defined as X 1 ′
- the reference average positive charge density The depth position when ⁇ 0 (x) becomes 0 is X m, and when the reference MOSFET is turned off, the depletion layer spreads most in the super junction structure.
- the surface on the first main surface side of the super junction structure is As a reference, when the total amount of impurities in the n-type column region is different from the total amount of impurities in the p-type column region, the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the average positive charge density at the depth X 1 ′ at the shallowest depth position in the surface of the depletion layer is ⁇ (X 1 ′), the reference MOSFET is turned off, and the depletion layer spreads most in the super junction structure.
- ⁇ 0 (X 1) ⁇ ⁇ preferably satisfies the (X 1 ').
- the curve showing the depth X 1 the p-type impurity total amount of the n-type column regions It is preferable to converge to a predetermined value as the difference from the total amount of impurities in the column region increases.
- the MOSFET of the present invention when the total amount of impurities in the n-type column region is different from the total amount of impurities in the p-type column region, the MOSFET is turned off and a depletion layer is formed in the super junction structure.
- the second main surface when the MOSFET is turned off and the depletion layer is most expanded in the super junction structure by using the deepest depth position of the surface of the depletion layer on the first main surface side as the most expanded surface as a reference.
- the depth of the shallowest depth position of the surface of the depletion layer on the side is a ', and the depletion layer on the second main surface side when the depletion layer spreads most in the super junction structure by turning off the reference MOSFET
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure is used as a reference.
- the shallowest depth position of the surface of the depletion layer on the second main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure is a, and the average in the super junction structure It is preferable that 0 ⁇ d ⁇ a / 2 is satisfied, where d is the depth at which the positive charge density ⁇ (x) becomes 0.
- the semiconductor substrate includes a p-type base region formed on the surfaces of the n-type column region and the p-type column region, and an n-type formed on the surface of the base region.
- the MOSFET further includes a source region of a type, and the MOSFET is located in a region where the n-type column region is located in plan view from a surface of the first main surface of the semiconductor substrate to a deepest portion of the base region. It further comprises a trench formed so that a part of the source region is exposed to the inner peripheral surface up to a deep depth position, and the gate insulating film is formed on the inner peripheral surface of the trench,
- the gate electrode is preferably embedded in the trench via the gate insulating film.
- the semiconductor substrate is a surface of the first main surface of the semiconductor substrate, a whole surface of the p-type column region, and a surface of the n-type column region.
- a base region formed in a portion, a surface of the first main surface of the semiconductor substrate, and an n-type surface high concentration region formed on the surface of the n-type column region so as to be adjacent to the base region;
- An n-type source region formed on the surface of the base region, and the gate electrode is formed on the surface of the base region sandwiched between the source region and the n-type surface high concentration region. It is preferably formed through a gate insulating film.
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure is used as a reference.
- the axis along the depth direction is the x axis
- the x coordinate of the depth position of the lowermost surface of the base region is -t
- the x coordinate of the depth position of the lowermost portion of the p-type column region is b
- the power conversion circuit according to any one of [1] to [13], wherein the power conversion circuit according to the present invention controls a reactor, a power source that supplies current to the reactor, and a current that is supplied from the power source to the reactor. It comprises at least a MOSFET and a rectifying element that performs a rectifying operation of a current supplied from the power source to the reactor or a current from the reactor.
- the rectifying element is preferably a fast recovery diode.
- the rectifier element is preferably a built-in diode of the MOSFET.
- the rectifying element is preferably a silicon carbide Schottky barrier diode.
- the MOSFET of the present invention in order to satisfy the relationship of
- the deviation of the average positive charge density ⁇ (x) on the first main surface side (gate electrode side) is small, and the region where the electric field is high becomes difficult to approach the gate electrode. Therefore, since the electric field in the n-type column region around the gate electrode is unlikely to increase, the potential change in the n-type column region around the gate tends to be small. As a result, it is difficult for the switching characteristics to vary when turned off.
- the semiconductor substrate having a super junction structure composed of the n-type column region and the p-type column region is provided, as in the case of the conventional MOSFET 900, low on-resistance and high It becomes a withstand voltage switching element.
- FIG. 1 is a circuit diagram showing a power conversion circuit 1 according to Embodiment 1.
- FIG. 1 is a cross-sectional view showing a MOSFET 100 according to Embodiment 1.
- FIG. It is a schematic diagram shown in order to demonstrate the constants A, B, and ⁇ of the formula (2) and the formula (3).
- the components other than the super junction structure 117 are not shown.
- FIG. 3 is a diagram corresponding to the region surrounded by the alternate long and short dash line in FIG. 6 is a schematic diagram for explaining an average positive charge density ⁇ (x) at a predetermined depth position of the super junction structure when the MOSFET 100 according to the first embodiment is turned off and the super junction structure is depleted.
- FIG. 4 illustration of components other than the super junction structure 117 (n-type column region 114 and p-type column region 116) and buffer layer 113 is omitted (the same applies to FIG. 5B).
- the deepest depth of the first main surface side of the depletion layer surface when the X coordinate is the position of the X 0 is a depletion layer in the super junction structure is most expanded by turning off the MOSFET is the position
- the position of the X coordinate X 1 is shallowest depth position of the second main surface side of the depletion layer of the surface when the depletion layer in the super junction structure is most expanded by turning off the MOSFET
- position of the X coordinate X 2 is a bottom depth position of the p-type column regions 116 (same in FIGS. 5, 10 and 11).
- the x axis on the right side shows the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the depth position at the bottom of the region 116, where the x coordinate is a is the shallowest of the surfaces of the depletion layer on the second main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- FIG. 6 is a diagram for explaining a MOSFET 800 according to Comparative Example 1.
- FIG. FIG. 5A is a cross-sectional view showing a MOSFET 800 according to Comparative Example 1
- FIG. 5B shows a predetermined super junction structure when the MOSFET 800 according to Comparative Example 1 is turned off and the super junction structure is depleted.
- the width W n (x) at a predetermined depth position of the n- type column region, the predetermined value of the p-type column region The width W p (x) at the depth position, the average density N d (x) of positive charges at a predetermined depth position in the n-type column region, and the average density N a (negative charge at a predetermined depth position in the p-type column region) x) with respect to the average positive charge density ⁇ (x) (reference average positive charge density ⁇ 0 (x)) and the depth x of the electric field E (x) (E 0 (x)) at a predetermined depth position of the super junction structure.
- FIG. 6A is a graph showing the change of the width W n (x) at a predetermined depth position of the n-type column region and the depth x of the width W p (x) at a predetermined depth position of the p-type column region.
- FIG. 6B shows the depth of the average density N d (x) of positive charges at a predetermined depth position in the n-type column region and the average density N a (x) of negative charges at a predetermined depth position in the p-type column region.
- 6C is a graph showing a change with respect to the depth x, and FIG.
- FIG. 6C is a graph showing a change with respect to the depth x of the average positive charge density ⁇ (x) at a predetermined depth position of the super junction structure
- FIG. 6 are graphs showing the change with respect to the depth x of the electric field E (x) at a predetermined depth position of the super junction structure (the same applies in FIG. 7).
- the MOSFET 100 reference MOSFET
- the width W n (x) at the predetermined depth position of the n-type column region 114, the p-type column region 116, a width W p (x) at a predetermined depth position of 116, an average density N d (x) of positive charges at a predetermined depth position of the n-type column region 114, and a negative charge at a predetermined depth position of the p-type column region 116 when the MOSFET is turned off and the super junction structure 117 is depleted, the width W n (x) at the predetermined depth position of the n-type column region 114, the p-type column region 116, a width W p (x) at a predetermined depth position of 116, an average density N d (x) of positive charges at a predetermined depth position of the n-type column region 114, and a negative charge at a predetermined depth position of the p-type column region 116.
- Average density N a (x), average positive charge density ⁇ (x) (reference average positive charge density ⁇ 0 (x)) and electric field E (x) (E 0 (x) at a predetermined depth position of super junction structure 117 Is a graph showing a change with respect to the depth x.
- FIG. 8A is a graph showing the change of the width W n (x) at a predetermined depth position of the n-type column region and the depth x of the width W p (x) at the predetermined depth position of the p-type column region.
- FIG. 8B shows the depth of the average density N d (x) of positive charges at a predetermined depth position in the n-type column region and the average density N a (x) of negative charges at a predetermined depth position in the p-type column region.
- FIG. 8C is a graph showing a change with respect to the depth x of the average positive charge density ⁇ (x) at a predetermined depth position of the super junction structure, and FIG.
- the position where the x coordinate is ⁇ t ′ is the depth position of the bottom surface of the base region 118
- the position where the x coordinate is b ′ is the depth position of the bottom portion of the p-type column region 116
- the x coordinate is The position of a ′ is the shallowest depth position among the surfaces of the depletion layer on the second main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure (same in FIG. 9).
- the reference average positive charge density ⁇ 0 (X), the average positive charge density ⁇ (X), and the depths of the respective electric fields E 0 (X), E (X) 3 is a graph showing a change with respect to X.
- FIG. 10A is a graph showing changes of the reference average positive charge density ⁇ 0 (X) and the average positive charge density ⁇ (X) with respect to the depth X for the reference MOSFET and the n-excess MOSFET in Comparative Example 1.
- FIG. 10 (b) is a graph showing changes of the electric fields E 0 (X) and E (X) with respect to the depth X of the reference MOSFET and the n-excess MOSFET in Comparative Example 1.
- the reference average positive charge density ⁇ 0 (X), the average positive charge density ⁇ (X), and the depths of the respective electric fields E 0 (X), E (X) 3 is a graph showing a change with respect to X.
- 5 is a graph showing a relationship between charge balance, switching loss Eoff when a MOSFET is turned off, and switching loss Eon when a MOSFET is turned on in the MOSFET 100 according to the first embodiment and the MOSFET 800 according to Comparative Example 1.
- FIG. 13A is a graph showing the relationship between the charge balance, the switching loss Eoff when the MOSFET is turned off, and the switching loss Eon when the MOSFET is turned on in the MOSFET 100 according to Comparative Example 1.
- FIG. ) Is a graph showing the relationship between the charge balance, the switching loss Eoff when the MOSFET is turned off, and the switching loss Eon when the MOSFET is turned on in the MOSFET 800 according to the first embodiment.
- the power converter circuit using MOSFET800 concerning the comparative example 1 it is a graph which shows the time transition simulation result of the drain-source voltage Vds, drain current Id, and gate-source voltage Vgs when MOSFET is turned off.
- p-excess indicates that the total amount of impurities in the p-type column region is 10% larger than the total amount of impurities in the n-type column region
- n-excess indicates that the total amount of impurities in the n-type column region is p-type column region.
- the case where the total amount of impurities in the n-type column region is equal to the total amount of impurities in the p-type column region is the same as in FIG.
- the power supply voltage is 300 V (the same in FIG. 15).
- FIG. 6 is a graph showing simulation results of time transitions of a drain-source voltage Vds, a drain current Id, and a gate-source voltage Vgs when a MOSFET is turned off in the power conversion circuit 1 according to the first embodiment.
- MOSFET800 which concerns on the comparative example 1, it is a schematic diagram which shows the mode of the depletion layer of a certain moment in a turn-off period. In FIG. 16, the source region is not shown (the same is true in FIG. 17).
- MOSFET100 which concerns on Embodiment 1, it is a schematic diagram which shows the mode of the depletion layer of the moment when MOSFET is turned off.
- FIG. 17 shows the state of the depletion layer at the same timing as FIG.
- FIG. 18A is a cross-sectional view showing a MOSFET 700 according to Comparative Example 2
- FIG. 18B is a cross-sectional view showing a MOSFET 100A according to the example.
- 18 is a schematic diagram and does not strictly reflect the size and shape of the structure used in the simulation result of FIG.
- FIG. 10 is a diagram showing simulation results of equipotential lines when a MOSFET is turned off in MOSFET 700 according to Comparative Example 2 and MOSFET 100A according to an example.
- FIG. 19A is a diagram showing simulation results of equipotential lines when the MOSFET is turned off in the MOSFET 700 according to Comparative Example 2.
- FIG. 19B is a diagram when the MOSFET is turned off in the MOSFET 100A according to the embodiment. It is a figure which shows the simulation result of this equipotential line.
- FIG. 19A is a diagram corresponding to the region surrounded by the alternate long and short dash line in FIG. 18A
- FIG. 19B is the region surrounded by the alternate long and short dash line in FIG. It is a corresponding figure.
- a thick black solid line indicates the boundary between the n-type column region and the p-type column region
- a black thin solid line indicates an equipotential line drawn every 3V
- a white solid line indicates 5% of the carrier at normal time. The boundary between the region and other regions is shown.
- FIG. 19A is a diagram corresponding to the region surrounded by the alternate long and short dash line in FIG. 18A
- FIG. 19B is the region surrounded by the alternate long and short dash line in FIG. It is a corresponding figure.
- a thick black solid line indicates the
- FIG. 5 is a diagram for explaining a MOSFET 102 according to a second embodiment.
- 20A is a cross-sectional view showing the MOSFET 102 according to the second embodiment
- FIG. 20B is a predetermined depth of the n-type column region 114 when the MOSFET is turned off and the super junction structure 117 is depleted.
- FIG. 20C is a graph showing the change of the width W n (x) at the position and the width W p (x) at the predetermined depth position of the p-type column region 116 with respect to the depth x
- FIG. 6 is a cross-sectional view showing a MOSFET 200 according to Embodiment 3.
- FIG. 6 is a circuit diagram illustrating a power conversion circuit 2 according to a fourth embodiment.
- 10 is a cross-sectional view showing a MOSFET 104 according to Modification 1.
- FIG. 12 is a cross-sectional view showing a MOSFET 106 according to Modification 2.
- FIG. It is sectional drawing which shows the conventional MOSFET900.
- Reference numeral 912 indicates a low-resistance semiconductor layer
- reference numeral 913 indicates a buffer layer
- reference numeral 915 indicates an n-type semiconductor layer
- reference numeral 930 indicates a source electrode
- reference numeral 932 indicates a drain electrode.
- the power conversion circuit 1 according to Embodiment 1 is a chopper circuit that is a component such as a DC-DC converter or an inverter. As shown in FIG. 1, the power conversion circuit 1 according to the first embodiment includes a reactor 10, a power supply 20, a MOSFET 100 according to the first embodiment, and a rectifying element 30.
- the reactor 10 is a passive element that can store energy in a magnetic field formed by a flowing current.
- the power source 20 is a DC power source that supplies current to the reactor 10.
- MOSFET 100 controls a current supplied from power supply 20 to reactor 10. Specifically, MOSFET 100 switches in response to a clock signal applied to the gate electrode of MOSFET 100 from a drive circuit (not shown), and when turned on, it conducts between reactor 10 and the negative electrode of power supply 20. Let me. A specific configuration of the MOSFET 100 will be described later.
- the rectifying element 30 is a fast recovery diode that performs a rectifying operation of a current supplied from the power supply 20 to the reactor 10. Specifically, the rectifying element 30 is a lifetime-controlled pin diode.
- the anode (+) of the power source 20 is electrically connected to one end 12 of the reactor 10 and the cathode electrode of the rectifying element 30, and the negative electrode ( ⁇ ) of the power source 20 is electrically connected to the source electrode of the MOSFET 100. ing.
- the drain electrode of the MOSFET 100 is electrically connected to the other end 14 of the reactor 10 and the anode electrode of the rectifying element 30.
- the current generated by the electromotive force of the reactor 10 is directed to the rectifying element 30, and a forward current flows through the rectifying element 30.
- the sum of the amount of current flowing through the MOSFET 100 and the amount of current flowing through the rectifying element 30 is equal to the amount of current flowing through the reactor 10. Since the switching period of MOSFET 100 is short (100 nsec even if estimated long), the amount of current flowing through reactor 10 hardly changes during that period. Therefore, the sum of the amount of current flowing through the MOSFET 100 and the amount of current flowing through the rectifying element 30 hardly changes in any of the on state, the turn-off period, and the off state.
- the side wall of the n-type column region 914 has a narrow tapered shape on the first main surface side, and the side wall of the p-type column region 916 has a narrow bottom.
- a MOSFET having a tapered shape for example, a conventional MOSFET 900
- the side wall of the n-type column region is the first MOSFET.
- a MOSFET having a tapered shape on the main surface side and a tapered sidewall on the side wall of the p-type column region is used (for example, when a conventional MOSFET 900 is used), it will be described later.
- Eoff in FIG. 13B there is a problem that if the charge balance at the time of turn-off varies, the variation in switching loss increases, and the operation of the power conversion circuit may become defective.
- the MOSFET 100 according to the first embodiment is used as the MOSFET.
- the MOSFET 100 according to Embodiment 1 includes a semiconductor substrate 110, a trench 122, a gate electrode 126, an interlayer insulating film 128, a source electrode 130, and a drain electrode.
- 132 is a trench gate type MOSFET.
- the drain-source breakdown voltage of the MOSFET 100 is 300V or more, for example, 600V.
- the semiconductor substrate 110 is formed on the n-type low-resistance semiconductor layer 112, the low-resistance semiconductor layer 112, the n-type buffer layer 113 having a lower impurity concentration than the low-resistance semiconductor layer 112, and the buffer layer 113 along the horizontal direction. And the p-type base region 118 formed on the surface of the n-type column region 114 and the p-type column region 116. And an n-type source region 120 formed on the surface of the base region 118. Note that the buffer layer 113 and the n-type column region 114 are integrally formed, and the buffer layer 113 and the n-type column region 114 constitute an n-type semiconductor layer 115.
- the width W p (x) is taken as the vertical axis
- the width W n (x) is represented by an upward convex upward curve
- the width W p (x) is downward convex downward (Refer to FIG. 7A).
- the n-type column region 114 has a shape like a glass when viewed in cross section
- the p-type column region 116 has a shape like a trumpet when viewed in cross section.
- the horizontal axis is the depth x at a predetermined depth position in the super junction structure, and the width W n (x) at the predetermined depth position of the n-type column region 114 or the predetermined depth position of the p-type column region 116.
- the width Wn (x) of the n-type column region expressed by the following formula (3) (Signs A, B, and ⁇ are constants) It is represented by
- W indicates an average pitch width (average column width) of the n-type column region 114 and the p-type column region 116.
- the constant B indicates a difference between the width of the p-type column region 116 and the average column width W when the depth x is infinite. Therefore, the width of the p-type column region 116 is smaller than the average column width W by B when the depth x is infinite.
- the deviation width on one side is B / 2. Therefore, the total deviation width is B by adding the deviation widths on both sides.
- the n-type column region 114 is thicker by B than the average column width W.
- the difference between the p-type column region 116 and the n-type column region 114 is 2B.
- the constant ⁇ is a scale that gives the speed of exponential decay.
- the first embodiment shows a depth scale when the width of the p-type column region 116 asymptotically approaches the width WB of the p-type column region 116 at an infinite depth.
- a depth scale when the width of the n-type column region 114 asymptotically approaches the width W + B of the n-type column region 114 at an infinite depth is shown.
- a tangent line at an arbitrary depth f is drawn, and the intersection point of this tangent line and the asymptotic line is taken. Is always f + ⁇ .
- the latter deviation width is 1 / of the former deviation width. e (about 2.7 times).
- the impurity concentration of the n-type column region 114 and the impurity concentration of the p-type column region 116 are both constant regardless of the depth.
- n-type column region 114, the p-type column region 116, the source region 120, the trench 122, and the gate electrode 126 are all formed in a stripe shape when seen in a plan view.
- the thickness of the low resistance semiconductor layer 112 is, for example, in the range of 100 ⁇ m to 400 ⁇ m, and the impurity concentration of the low resistance semiconductor layer 112 is, for example, in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3. is there.
- the n-type semiconductor layer 115 has a thickness in the range of 5 ⁇ m to 120 ⁇ m, for example.
- the impurity concentration of the n-type semiconductor layer 115 is in the range of, for example, 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
- the impurity concentration of the p-type column region 116 is in the range of, for example, 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
- the depth position of the deepest part of the base region 118 is in the range of 0.5 ⁇ m to 4.0 ⁇ m, for example, and the impurity concentration of the base region 118 is, for example, 5 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3. It is in the range.
- the depth position of the deepest part of the source region 120 is in the range of 0.1 ⁇ m to 0.4 ⁇ m, for example, and the impurity concentration of the source region 120 is, for example, 5 ⁇ 10 19 cm ⁇ 3 to 2 ⁇ 10 20 cm ⁇ 3. It is in the range.
- the trench 122 extends from the surface of the first main surface of the semiconductor substrate 110 to a depth deeper than the deepest part of the base region 118 in a region where the n-type column region 114 is located in plan view. A part is formed to be exposed on the inner peripheral surface.
- the depth of the trench 122 is, for example, 5 ⁇ m.
- the gate electrode 126 is embedded in the trench 122 via a gate insulating film 124 formed on the inner peripheral surface of the trench 122.
- the gate insulating film 124 is formed of a silicon dioxide film having a thickness of, for example, 100 nm formed by a thermal oxidation method.
- the gate electrode 126 is made of low resistance polysilicon formed by a CVD method and an ion implantation method.
- the interlayer insulating film 128 is formed so as to cover a part of the source region 120, the gate insulating film 124 and the gate electrode 126.
- the interlayer insulating film 128 is made of a PSG film having a thickness of, for example, 1000 nm formed by a CVD method.
- the source electrode 130 is formed so as to cover the base region 118, a part of the source region 120, and the interlayer insulating film 128, and is electrically connected to the source region 120.
- the drain electrode 132 is formed on the surface of the low resistance semiconductor layer 112.
- the source electrode 130 is made of an aluminum-based metal (for example, an Al—Cu-based alloy) having a thickness of, for example, 4 ⁇ m formed by a sputtering method.
- the drain electrode 132 is formed of a multilayer metal film such as Ti—Ni—Au. The total thickness of the multilayer metal film is, for example, 0.5 ⁇ m.
- Depth of a predetermined depth position in the super junction structure 117 with reference to the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- x hereinafter simply referred to as depth x
- the average positive charge density ⁇ (x) is expressed by the following equation (1).
- W n (x) indicates the width of the n-type column region 114 at a predetermined depth position
- N d (x) indicates when the super junction structure 117 is depleted by turning off the MOSFET.
- W p (x) indicates the width at the predetermined depth position of the p-type column region
- N a (x) indicates the MOSFET Is turned off and the superjunction structure 117 is depleted
- W n (x ) + W p (x) represents a positive constant that satisfies 2W (see FIG. 4).
- an electric field E (x) at a predetermined depth position of the super junction structure 117 turns the MOSFET off.
- an electric field generated from a positive charge (donor) at a predetermined depth position of the n-type column region 114 and a negative charge (acceptor) at a predetermined depth position of the p-type column region 116. Is represented by the following formula (7).
- ⁇ represents the dielectric constant of the semiconductor substrate material (eg, silicon).
- MOSFET 800 (see FIG. 5) according to comparative example 1 basically has the same configuration as MOSFET 100 according to the first embodiment, but the sidewall of n-type column region 814 is the same as that of conventional MOSFET 900.
- the main surface side has a narrow tapered shape, and the side wall of the p-type column region 816 differs from the MOSFET 100 according to the first embodiment in that the bottom has a narrow tapered shape.
- the depth x is the horizontal axis, and the width W n (x) of the n-type column region 814 at a predetermined depth position or the width W p (p-type column region 816 of the predetermined depth position).
- the width W p (x) is represented by a straight line that descends to the right
- the width W n (x) is represented by a straight line that rises to the right (FIG. 6A). reference.).
- the impurity concentration in the n-type column region 814 and the impurity concentration in the p-type column region 816 are constant regardless of the depth (FIG. 6). (See (b).) From these things, in MOSFET800 which concerns on the comparative example 1, average positive charge density (rho) (x) is represented by the straight line going up to the right (refer FIG.6 (c)).
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure The axis along the depth direction is the x axis, the x coordinate of the depth position of the bottom surface of the base region is -t, and the x coordinate of the depth position of the bottom portion of the p-type column region is b
- the surface of the depletion layer on the second main surface side when the x coordinate of the depth position where the average positive charge density ⁇ (x) becomes 0 is d, the MOSFET is turned off and the depletion layer spreads most in the super junction structure
- the x coordinate of the shallowest depth position is a, the following (1) to (3) hold.
- the depth d of the predetermined depth position when the average positive charge density ⁇ (x) becomes 0 is the second main surface side when the depletion layer spreads most in the super junction structure by turning off the MOSFET.
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure is used as a reference.
- the vertical axis is the width W n (x) at a predetermined depth position of the n- type column region or the width W p (x) at a predetermined depth position of the p-type column region.
- the width W n (x) is represented by a monotonically rising curve that is convex upward
- the width W p (x) is represented by a monotonous downward curve that is convex downward (See FIG. 7 (a)).
- the average density N d (x) of positive charges and the average density N a (x) of negative charges are constant regardless of the depth (see FIG. 7B).
- the average positive charge density ⁇ (x) is represented by a monotonically rising curve that is convex upward (see FIG. 7C).
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure The axis along the depth direction is the x axis, the x coordinate of the depth position of the bottom surface of the base region is -t, and the x coordinate of the depth position of the bottom portion of the p-type column region is b
- the surface of the depletion layer on the second main surface side when the x coordinate of the depth position where the average positive charge density ⁇ (x) becomes 0 is d, the MOSFET is turned off and the depletion layer spreads most in the super junction structure If the x coordinate of the shallowest depth position is a, the following (1) to (4) hold.
- the depth d of the predetermined depth position when the average positive charge density ⁇ (x) becomes 0 is the second main surface side when the depletion layer spreads most in the super junction structure by turning off the MOSFET.
- the depth is shallower than half the depth a of the shallowest depth position (the depth position where charge balance is achieved is greater than the depth position where charge balance is achieved in MOSFET 800 according to Comparative Example 1). Is also shallow).
- the reference MOSFET in Comparative Example 1 has the super junction structure (p-type column region and n-type column region) having the same shape as MOSFET 800 according to Comparative Example 1, and the n-type.
- This is a MOSFET in which the total amount of impurities in the column region is equal to the total amount of impurities in the p-type column region and the charge is balanced (see FIG. 6).
- the reference MOSFET according to the comparative example 1 has the same super junction structure (p-type column region and n-type column region) as the MOSFET 800 according to the comparative example 1, and the p-type impurity in the p-type column region.
- the concentration gradient of the n-type column region and the concentration gradient of the n-type impurity in the n-type column region are equal to those of the MOSFET 800 according to Comparative Example 1, and the total impurity amount in the n-type column region is equal to the total impurity amount in the p-type column region.
- the MOSFET has a configuration in which the impurity concentration of the region is adjusted (including the case where the impurity concentration is not adjusted because the total impurity amount in the n-type column region is equal to the total impurity amount in the p-type column region). Note that the average positive charge density of the reference MOSFET is represented by a reference average positive charge density ⁇ 0 (x).
- the n-excess MOSFET in Comparative Example 1 has the same super junction structure (p-type column region and n-type column region) as the MOSFET 800 according to Comparative Example 1, and The MOSFET is configured such that the total amount of impurities in the n-type column region 114 is larger than the total amount of impurities in the p-type column region (see FIG. 8).
- the average density Na (x) of negative charges at the vertical position is the width Wn (x) at the predetermined depth position of the n-type column region 114 of the reference MOSFET according to Comparative Example 1, and at the predetermined depth position of the p-type column region 116.
- the average density Na (x) of the negative charges at the predetermined depth position of the width Wn (x) and the p-type column region 116 is the same as the average density Na (x) of the negative charges at the predetermined depth position of the width Wn (x) and the p-type column region 116 (see FIGS. 8A and 8B).
- the average density Nd (x) of the positive charges at the predetermined depth position of the n-type column region 114 of the n-excess MOSFET in Comparative Example 1 is at the predetermined depth position of the n-type column region 114 of the reference MOSFET in Comparative Example 1.
- the average density of positive charges is larger than Nd (x).
- the total amount of impurities in the n-type column region is larger than the total amount of impurities in the p-type column region, so that the depletion layer extends differently from the reference MOSFET in Comparative Example 1. That is, in the n-type column region 114, the depletion layer is difficult to extend, and in the p-type column region 116, the depletion layer is easily extended. Therefore,
- the average positive charge density ⁇ (x) and electric field E (x) of the n-rich MOSFET in Comparative Example 1 are very similar to the average positive charge density ⁇ (x) and electric field E (x) of the reference MOSFET according to Comparative Example 1. Graphs are shown (see FIG. 8C and FIG. 8D).
- X a equal to the area S2 ′ of the region surrounded by the straight line and the x-axis.
- the reference MOSFET in Embodiment 1 has a super junction structure (p-type column region and n-type column region) having the same shape as MOSFET 100 according to Embodiment 1 and an n-type.
- This is a MOSFET in which the total amount of impurities in the column region is equal to the total amount of impurities in the p-type column region and the charge is balanced (see FIG. 7).
- the reference MOSFET according to the first embodiment has the same super junction structure (p-type column region and n-type column region) as that of the MOSFET 100 according to the first embodiment, and the p-type impurity in the p-type column region.
- the MOSFET has a structure in which the impurity concentration is adjusted (including the case where the impurity concentration is not adjusted because the total impurity amount in the n-type column region is equal to the total impurity amount in the p-type column region).
- the reference MOSFET in the first embodiment is equal to the MOSFET according to the first embodiment.
- the average positive charge density at this time is represented by a reference average positive charge density ⁇ 0 (x).
- n-Excessive MOSFET in Embodiment 1 has the same super junction structure (p-type column region and n-type column region) as MOSFET 100 according to Embodiment 1, and The MOSFET is configured such that the total amount of impurities in the n-type column region 114 is larger than the total amount of impurities in the p-type column region.
- the depletion layer extends differently from the reference MOSFET according to the first embodiment. That is, in the n-type column region 114, the depletion layer is easy to extend, and in the p-type column region 116, the depletion layer is difficult to extend. Therefore,
- the average density Na (x) of negative charges at the vertical position is the width Wn (x) at the predetermined depth position of the n-type column region 114 of the reference MOSFET according to the first embodiment, and at the predetermined depth position of the p-type column region 116.
- the average density Nd (x) of positive charges at a predetermined depth position of the n-type column region 114 of the n-rich MOSFET in the first embodiment is equal to the predetermined depth position of the n-type column region 114 of the reference MOSFET according to the first embodiment.
- the average density of positive charges at Nd (x) is larger.
- the curves of the average positive charge density ⁇ (x) and E (x) of the n-rich MOSFET in the first embodiment are very similar to the average positive charge density ⁇ (x) and E (x) of the reference MOSFET according to Comparative Example 1. It has a curved shape (see FIGS. 9C and 9D).
- X a equal to the area S4 ′ of the region surrounded by the straight line and the x-axis.
- the graph of the average positive charge density ⁇ (X) in the n-rich MOSFET is the reference average positive charge density in both cases of the comparative example 1 and the first embodiment with reference to the surface on the first main surface side of the super junction structure. It is located on the left side of the graph of ⁇ 0 (X) (see FIGS. 10 and 11).
- the average positive charge density ⁇ (X) in the n excessive MOSFET is based on the upper surface of the super junction structure (the bottom surface of the base region).
- ) ⁇ X m (
- ⁇ X 1 (
- ) is larger than ⁇ X m (see FIG. 11A).
- ) ⁇ X m (
- the depletion layer spreads most in the super junction structure.
- the average positive charge density at the shallowest depth position X 1 is ⁇ (X 1 )
- the reference MOSFET is turned off, and the depletion layer is formed in the super junction structure.
- the reference average positive charge density of ⁇ 0 (X 1 ) is ⁇ 0 (X 1 ) ⁇ (X 1 ′).
- the surface on the first main surface side of the super junction structure as a reference, the deepest of the surfaces of the depletion layer on the first main surface side when the n-rich MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the average positive charge density at the depth position X 0 is ⁇ (X 0 ′), the reference MOSFET is turned off, and the depletion layer spreads most in the super junction structure.
- MOSFET 100 Configuration of Super Junction Structure and Relationship between Deviation of Average Positive Charge Density ⁇ (x)
- the width W p (x) at the predetermined depth position of the p-type column region is expressed by the following formula (2)
- the width W n (x) at the predetermined depth position of the n-type column region is expressed by the following formula (3). It is represented by
- the width W p (x) at the predetermined depth position of the p- type column region and the width W n (x) at the predetermined depth position of the n-type column region are expressed by the following equations (8) and (9). expressed. Substituting Equation (8) and Equation (9) into Equation (6) and replacing x- ⁇ ln (A / B) with x again (this corresponds to parallel translation of the x coordinate) (10) On the other hand, it is assumed that the impurity concentration of the p-type column region 116 varies as follows (formula (11)).
- Equation (8) and Equation (9) are substituted into Equation (11). Since
- Wn (x) and Wp (x) are exponential functions as in the above formulas (2) and (3), and
- the average positive charge density ⁇ (x) takes the form of the following formula (14). Therefore, even if charge balance occurs, the function form does not change, and variation in charge balance can be absorbed as a value of translation. That is, it can be said that the MOSFET 100 according to the first embodiment ensures high robust stability against variations in charge balance.
- the charge balance is excessively n (the total amount of impurities in the n-type column region is larger than the total amount of impurities in the p-type column region).
- the average positive charge density ⁇ (x) is positioned on the right side of the reference average positive charge density ⁇ 0 (x).
- the electric field E (x) in the n-type column region around the gate electrode is difficult to increase, the potential change in the n-type column region around the gate electrode tends to be small. As a result, it is difficult for the switching characteristics to vary when turned off.
- X 0 and X m is a straight line that increases monotonically (see FIG. 12.).
- X 1 in the case of Sagasei (+) of the total amount of impurities of the impurity amount and the p-type column regions 116 of the n-type column regions 114 becomes linearly monotonically increasing, the total amount of impurities of the n-type column regions 114
- the difference between the total amount of impurities in the p-type column region 116 is negative ( ⁇ )
- the difference between the total amount of impurities in the n-type column region 114 and the total amount of impurities in the p-type column region 116 converges to a predetermined value.
- the predetermined value is substantially equal to the value of the depth of the bottom of the p-type column region 116.
- the switching loss Eoff when the MOSFET is turned off is all in the case of Just, the case of excessive n and the excessive p. In some cases, it is within the range of 10 ⁇ J to 20 ⁇ J. Therefore, even when there is a variation in charge balance, the variation in switching loss when the MOSFET is turned off does not increase, so that it is possible to prevent a malfunction from occurring in the operation of the power conversion circuit. That is, the MOSFET 100 according to the first embodiment can be said to be a MOSFET that can reduce variation in switching loss at the time of turn-off due to variation in charge balance.
- the switching loss when the MOSFET is turned on is the case of Just in the case of the MOSFET 800 according to the comparative example 1 and the case of the MOSFET 100 according to the first embodiment. There is almost no change in all cases.
- switching loss when the MOSFET is turned on can be reduced by lowering the gate resistance, the switching loss of the power conversion circuit depends greatly on the characteristics (recovery characteristics) of the rectifier element (freewheel diode, etc.) of the power conversion circuit Therefore, the influence of the switching loss of the MOSFET at turn-on is small, and hardly contributes to the switching loss of the power conversion circuit.
- the MOSFET 800 according to the comparative example 1 operates as follows. .
- Drain current Id When the total amount of impurities in the n-type column region is equal to the total amount of impurities in the p-type column region (hereinafter referred to as Just), the drain current Id starts to decrease until the drain current Id first becomes zero. It operates so that the period during which the drain current Id rises temporarily appears slightly (operates so that the bump waveform appears slightly in the waveform of the drain current Id. See Id (Just) in FIG. 14).
- the period from when the drain current Id starts to decrease until the drain current Id first becomes 0 is about 0.02 ⁇ sec (20 nsec).
- excessive n the drain current Id starts after the drain current Id starts to decrease. 14 is operated so that a period in which the drain current Id rises temporarily appears until the first becomes 0 (the operation is such that a large bump waveform appears in the waveform of the drain current Id. (Refer to n excess).
- the drain current Id increases to a higher current value than in the case of Just, and the period until the drain current Id becomes 0 is significantly longer than in Just (the case of Just is about (In contrast to 0.02 ⁇ sec (20 nsec), it is about 0.04 ⁇ sec (40 nsec) when n is excessive). Further, when the total amount of impurities in the p-type column region is larger than the total amount of impurities in the n-type column region (hereinafter referred to as excessive p), the drain current Id operates so as to monotonously decrease (in the waveform of the drain current Id). The operation is performed so that the bump waveform does not appear.
- drain-source voltage Vds Drain-source voltage Vds
- the drain-source voltage Vds rises to about 350 V more gently than in the case of Just, and then gradually decreases and stabilizes at the power supply voltage (300 V).
- the time taken for the drain-source voltage Vds to stabilize after starting to rise is longer than that of Just, and is about 0.05 ⁇ sec (50 nsec) (see Vds (excessive n) in FIG. 14).
- the drain-source voltage Vds increases to about 370 V more rapidly than in the case of Just, and then operates to stabilize at the power supply voltage (300 V) (see Vds (excessive p) in FIG. 14). .
- the time required for the drain-source voltage Vds to rise and stabilize is about 0.02 ⁇ sec (20 nsec).
- Gate-source voltage Vgs When n is excessive, the gate-source voltage Vgs operates so that a period of temporary rise after the end of the mirror period appears slightly (see Vgs (n excessive) in FIG. 14). On the other hand, in the case of Just and excessive p, the gate-source voltage Vgs hardly changes and operates so as to decrease monotonously (see Vgs (excessive p) and Vgs (Just) in FIG. 14).
- the MOSFET 100 operates as follows. (1) Drain current Id In the case of Just, in all cases of n excess and p excess, the turn-off period is shortened, and the operation is performed so that a similar waveform is obtained in any case (see each Id in FIG. 15). In particular, when n is excessive, the bump waveform hardly appears in the waveform of the drain current Id, and operates so as to be close to the waveforms in the case of Just and excessive p.
- Drain-source voltage Vds In the case of Just, in all cases of n excess and p excess, the turn-off period is shortened, and the operation is performed so that a similar waveform is obtained in any case (see each Vds in FIG. 15). When p is excessive, ringing occurs. This ringing can be reduced by providing a mechanism for removing ringing such as a snubber circuit.
- Gate-source voltage Vgs In the case of Just, the operation is performed so that there is almost no difference in the waveform of the gate-source voltage Vgs in all cases of n excess and p excess (see each Vgs in FIG. 15).
- the reason why the waveforms of the MOSFET 100 according to the first embodiment and the MOSFET 800 according to the comparative example 1 are as described above when the MOSFET is turned off will be described.
- the depletion layer from the pn junction between the p-type column region 816 (and the base region 818) and the n-type column region 814 becomes the n-type column region 814 and the p-type.
- the column area 816 extends.
- MOSFET 800 according to Comparative Example 1 since the depletion layer is difficult to spread to the drain electrode side (although the depletion layer extends just below the trench), the distance between the non-depleted region in n-type column region 814 and gate electrode 826 Is difficult to lengthen, and it is difficult to reduce the feedback capacitance Crss (see FIG. 16). Therefore, the gate electrode 826 is easily affected by the potential change in the n-type column region 814, and when there is a variation in charge balance around the gate, it is difficult to reduce the variation in switching characteristics when the gate is turned off.
- the depletion layer easily spreads to the drain electrode side, the interval between the non-depleted region in the n-type column region 114 and the gate electrode 126 can be easily increased. It becomes easy to reduce the feedback capacitance Crss (see FIG. 17). For this reason, the gate electrode 126 can be hardly affected by the potential change of the n-type column region 114, and when there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be reduced. it can.
- the MOSFET 700 according to the comparative example 2 is a MOSFET having the same configuration as that of the MOSFET 800 according to the comparative example 1 except that a portion in contact with the source electrode is dug up to the lowest depth position of the source region. (See FIG. 18A.)
- the MOSFET 100A according to the example is the same as the MOSFET 100 according to the first embodiment except that the portion in contact with the source electrode is dug up to the lowest depth of the source region. This is a MOSFET having a similar configuration (see FIG. 18B).
- the interval between the equipotential lines near the bottom of the trench 122 is wide (see FIG. 19B). This is because the distance between the non-depleted region in the n-type column region 114 and the gate electrode 126 is long. As a result, the potential gradient near the bottom of the trench 122 is reduced, and the gate electrode 126 is less susceptible to the potential change of the n-type column region 114. Therefore, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be reduced.
- the average positive charge density ⁇ (x) is represented by an upwardly convex upward curve, and therefore the depth position (x In the region where N is close to 0), the average positive charge density ⁇ (x) is smaller than that of the conventional MOSFET 900 (larger on the negative side), and the negative charge amount of the p-type column region 116 and the n-type column region 114 The difference between the positive charge amount and the conventional MOSFET 900 becomes larger.
- the n-type column region 114 around the gate is more easily depleted than the conventional MOSFET 900, the potential of the n-type column region 114 around the gate is hardly increased even if the drain voltage is increased.
- the distance between the non-depleted region in the n-type column region 114 and the gate electrode 126 is longer than that of the conventional MOSFET 900, and the feedback capacitance Crss (equal to the gate-drain capacitance Cgd) is increased.
- the gate electrode 126 is not easily affected by the potential change in the n-type column region 114. As a result, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be made smaller than before.
- the average positive charge density ⁇ (x) is represented by an upwardly convex curve that rises to the right, and therefore, the average positive charge density at the depth position around the gate.
- ⁇ (x) is small (large on the negative side), and the negative charge amount of the p-type column region 116 is larger than the positive charge amount of the n-type column region. Therefore, the holes around the gate can be easily pulled out by the negative charge of the p-type column region 116, and as a result, the L load avalanche breakdown resistance can be increased.
- the width Wp (x) of the p-type column region is expressed by the following equation (2).
- the symbols A, B, and ⁇ are constants.
- the width Wn (x) of the n-type column region is expressed by the following equation (3) (Signs A, B, and ⁇ are constants) Therefore, in the depth position around the gate, the average positive charge density ⁇ (x) is small (large on the negative side), and the negative charge amount of the p-type column region 116 is positive in the n-type column region. It becomes larger than the charge amount of the charge. Therefore, the holes around the gate can be easily pulled out by the negative charge of the p-type column region 116, and as a result, the L load avalanche breakdown resistance can be increased.
- the MOSFET 100 in order to satisfy ⁇ 0 (X 0 )> ⁇ (X 0 ′), the total amount of impurities in the n-type column region is different from the total amount of impurities in the p-type column region.
- the first main surface side (gate electrode side) is more likely to be in an excessive p state. Therefore, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be further reduced.
- the region where the electric field E (X) is high becomes difficult to approach the gate electrode. . Accordingly, since the electric field E (X) in the n-type column region 114 around the gate electrode is difficult to increase, the potential change in the n-type column region around the gate tends to be small, and as a result, the switching characteristics when turned off are obtained. Variations are less likely to occur.
- curve showing the depth X 1 is the difference between the total amount of impurities of the impurity amount and the p-type column regions of the n-type column regions is large Then, it converges to a predetermined value. For this reason, it becomes difficult for the depletion layer to extend into a region deeper than the bottom of the p-type column region. Therefore, it is possible to prevent the buffer layer 113 provided in a region deeper than the p-type column region 116 from being completely depleted. As a result, even when the p amount becomes excessive, the L load avalanche resistance can be maintained. Can do. Note that it is considered that the depletion layer is difficult to extend in a region deeper than the bottom of the p-type column region because only the n-type region (the buffer layer 113 and the low-resistance semiconductor layer 112) exists.
- the structure having the highest breakdown voltage when the charge balance is changed is the charge balance point, and the total amount of impurities in the p-type column region and the n-type column region The total amount of impurities is considered to be equal. At this time, the total amount of impurities is equal in each of the p-type column region and the n-type column region that are depleted. Also in the MOSFET 100 according to the first embodiment, the charge balance is varied to find a configuration with the highest breakdown voltage, and this is regarded as the charge balance point.
- the curve indicating the depth X1 indicates that the difference between the total impurity amount in the n-type column region and the total impurity amount in the p-type column region is large.
- the configuration regarded as the charge balance point originally has a depletion layer formed at a deeper position. .
- the variation of the predetermined characteristic is measured by measuring the transition between wafers of the flowed product and the transition between lots for the predetermined characteristic, and when the variation width becomes large, Management is performed so that the variation is returned to just.
- variation in charge balance is detected as a decrease in breakdown voltage.
- the MOSFET 100 according to the first embodiment if the withstand voltage is monitored and the charge balance is managed in the normal mass production process management, the variation in the switching characteristics becomes large within the range of the management width. There is no. That is, the MOSFET 100 according to the first embodiment has a structure in which the dynamic characteristics (switching characteristics) are automatically managed by managing the static characteristics.
- the MOSFET 100 according to the first embodiment is a trench gate type MOSFET. With such a configuration, even when a trench gate type MOSFET is turned off, the gate electrode and the drain electrode are closer than the planar gate type MOSFET and the potential of the n-type column region 114 around the gate is likely to rise. The variation in the switching characteristics can be made smaller than in the conventional case.
- the shallowest depth position of the surface of the depletion layer on the second main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure 117 is defined as a.
- d is the depth at which the average positive charge density ⁇ (x) becomes 0 in the super junction structure 117 (see FIG. 7)
- the gate Since the difference between the negative charge amount of the p-type column region 116 and the positive charge amount of the n-type column region 114 becomes large at the peripheral depth position, the n-type column region 114 around the gate is likely to be depleted. Even if there is a variation in the charge balance around the gate, the variation in switching characteristics when turned off can be further reduced.
- the axis along the depth direction is the x axis
- the x coordinate of the depth position of the lowermost surface of the base region 11 is ⁇ t
- the lowest part of the p-type column region 116 is In order to satisfy 0 ⁇ t + d ⁇ (t + b) / 2, where b is the x coordinate of the depth position and d is the x coordinate of the depth position where the average positive charge density ⁇ (x) is 0 (see FIG. 7), the difference between the charge amount of the negative charge in the p-type column region 116 and the charge amount of the positive charge in the n-type column region 114 at the depth position around the gate is also large. Thus, the n-type column region 114 around the gate is easily depleted. As a result, even if there is a variation in charge balance around the gate, the variation in switching characteristics when turned off can be further reduced.
- the rectifying element is a fast recovery diode
- the turn-off period is short, and when the MOSFET is turned off, the potential of the n-type column region 114 increases with the drain voltage. Is difficult to rise. Therefore, it is difficult for the potential of the gate electrode to rise, and as a result, even if there is a variation in the charge balance around the gate, the variation in switching characteristics when turned off can be made smaller than in the prior art.
- a MOSFET (not shown) according to the modified example basically has the same configuration as that of the MOSFET 100 according to the first embodiment, but not at the impurity concentration in the n-type column region but at a predetermined depth position in the p-type column region.
- W 5 ⁇ m
- ⁇ 10 ⁇ m
- N 0 3 ⁇ 10 15 cm ⁇ 3
- B 0.868 ⁇ m
- the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure is the point where ⁇ (x) is minimized.
- the position is translated to the source electrode side by (B + ⁇ ) due to the variation in charge balance.
- W 5 ⁇ m
- the deepest position of the depletion layer on the first main surface side is moved when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the amount ⁇ X 0 0.44 ⁇ m.
- the MOSFET 102 according to the second embodiment basically has the same configuration as the MOSFET 100 according to the first embodiment, but the width W n (x) at a predetermined depth position of the n-type column region and the predetermined depth of the p-type column region. Rather than the width W p (x) at the vertical position, the average positive charge density N d (x) and the p-type at a predetermined depth position in the n-type column region when the MOSFET is turned off and the super junction structure is depleted. This is different from the MOSFET 100 according to the first embodiment in that the negative charge average density N a (x) at a predetermined depth in the column region is changed.
- the average density N d (x) of the positive charges at the predetermined depth position of the n-type column region 114 and the predetermined depth of the p-type column region 116 with the depth x as the horizontal axis is represented by a monotonically rising curve that is convex upward, and the negative charge
- the average density N a (x) is expressed by a monotonous, downward-sloping curve convex downward (see FIG. 20C). Note that the width of the n-type column region 114 and the width of the p-type column region 116 are both constant regardless of the depth (see FIGS. 20A and 20B).
- Depth x at a predetermined depth position in the super junction structure with reference to the deepest depth position of the surface of the depletion layer on the first main surface side when the MOSFET is turned off and the depletion layer spreads most in the super junction structure.
- the average density N d (x) of positive charges at the predetermined depth position of the n-type column region 114 is expressed by the following equation (4).
- the MOSFET 102 is different from the width W p (x) at the predetermined depth position of the p- type column region and the width W n (x) at the predetermined depth position of the n-type column region.
- the gate insulating film 234 is formed on the surface of the region 218.
- the depth position of the n-type surface high concentration region 219 is in the range of 1.0 ⁇ m to 4.0 ⁇ m, and the impurity concentration of the n-type surface high concentration region 219 is 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ . It is in the range of 10 16 cm ⁇ 3 .
- the MOSFET 200 according to the third embodiment is different from the MOSFET 100 according to the first embodiment in that it is not a trench gate type MOSFET but a planar gate type MOSFET.
- the first main surface side ( The deviation of the average positive charge density ⁇ (x) on the gate electrode side is small, and the region where the electric field E (x) is high becomes difficult to approach the gate electrode.
- the MOSFET 200 according to the third embodiment has the same configuration as that of the MOSFET 100 according to the first embodiment except that the MOSFET 200 is not a trench gate type MOSFET but a planar gate type MOSFET. This has a corresponding effect among the effects of the MOSFET 100.
- the power conversion circuit 2 according to the fourth embodiment basically has the same configuration as that of the power conversion circuit 1 according to the first embodiment, but the MOSFET 100 according to the first embodiment is different in that the power conversion circuit is a full bridge circuit. Not the case. That is, as shown in FIG. 22, the power conversion circuit 2 according to the fourth embodiment includes four MOSFETs 100 (100a to 100d) as MOSFETs, and includes a built-in diode of each MOSFET as a rectifier.
- the power conversion circuit 2 according to the fourth embodiment is different from the power conversion circuit 1 according to the first embodiment in that the power conversion circuit is a full bridge circuit, but the power conversion circuit according to the first embodiment.
- is satisfied. Therefore, even if the charge balance varies and the n is excessive, the first main The deviation of the average positive charge density ⁇ (x) on the surface side (gate electrode side) is small, and the region where the electric field E (x) is high becomes difficult to approach the gate electrode.
- the average positive charge density ⁇ (x) is represented by an upwardly convex right-up curve. Therefore, when the MOSFET is turned off as described above. Even if the potential of the n-type column region 114 (the non-depleted region of the n-type column region 114) rises as the drain voltage increases, the gate electrode 126 remains at the potential of the n-type column region 114. Less susceptible to change. For this reason, a phenomenon called false turn-on (false ON) hardly occurs.
- false turn-on is that when one of the MOSFETs is turned on in a circuit in which two or more MOSFETs are connected, the other MOSFET is erroneously turned on due to a potential change. It is a phenomenon.
- the rectifying element is a MOSFET built-in diode, it is not necessary to prepare a rectifying element separately.
- the power conversion circuit 2 according to the fourth embodiment has the same configuration as that of the power conversion circuit 1 according to the first embodiment except that the power conversion circuit is a full bridge circuit. It has a corresponding effect among the effects which the power converter circuit 1 has.
- the width W n (x) at the predetermined depth position of the n- type column region and the width W p (x) at the predetermined depth position of the p-type column region, or the n-type The average density N d (x) of positive charges at a predetermined depth position of the column region and the average density N a (x) of negative charges at a predetermined depth position of the p-type column region are used as exponential functions. It is not limited to. As long as the relation
- the width W n (x) at a predetermined depth position of the n-type column region is changed to a monotonically rising curve with a staircase shape (however, a line connecting the corner portions of the staircase (envelope) is convex upward)
- the width W p at a predetermined depth position of the p-type column region is a monotonous right-down step with a staircase shape (however, a line connecting the corner portions of the staircase (envelope) is convex downward)
- the width W n (x) at a predetermined depth position of the n-type column region is a curve that repeats unevenness (however, the envelope is monotonously convex upward)
- the width W p at the predetermined depth position of the p-type column region is a curve that repeats unevenness (provided that the envelope curve is a monotonous downward curve with a downward convexity). ) (See FIG. 24).
- the average density N d (x) of positive charges at a predetermined depth position in the n-type column region is represented by a monotonically rising curve that is convex upward. It is not limited to.
- the average density N d (x) of positive charges at a predetermined depth position in the n-type column region is changed to a monotonous curve with a stepped shape (however, a line connecting the corners of the steps is convex upward). Or a curve that repeats unevenness (however, the envelope becomes a monotonically rising curve with a convex upward shape).
- the average density N a (x) of negative charges at a predetermined depth position in the p-type column region is represented by a downwardly convex monotonous downward curve. It is not limited to.
- the average density N a (x) of negative charges at a predetermined depth position in the p-type column region is changed to a stepwise shape (however, a line connecting the corners of the steps is a monotonous downward-sloping curve that protrudes downward). It may be expressed by a curve that repeats unevenness (however, the envelope becomes a monotonous, downward-sloping curve that protrudes downward).
- the n-type column region 114, the p-type column region 116, the trench 122, and the gate electrode 126 are formed in a stripe shape as viewed in plan, but the present invention is not limited to this. is not.
- the n-type column region 114, the p-type column region 116, the trench 122, and the gate electrode 126 are viewed in a plan view so as to have a circular shape (a columnar shape when viewed three-dimensionally), a quadrangular frame shape, a circular frame shape, or a lattice shape. It may be formed.
- a DC power source is used as the power source, but the present invention is not limited to this.
- An AC power source may be used as the power source.
- a pin diode is used as the rectifying element.
- a MOSFET built-in diode is used.
- the present invention is not limited to this.
- JBS, MPS or other fast recovery diode, silicon carbide Schottky barrier diode or other diode may be used.
- n-type semiconductor layers 116, 216, 716, 816, 916 ... p-type column regions, 117, 217 , 717, 917 ... Super junction structure, 118, 218, 718, 818, 918 ... Base region 219, 919 ... n-type surface high concentration region, 120, 220, 720, 820, 920 ... source region, 122, 722, 822 ... trench, 124, 234, 724, 824, 934 ... gate insulating film, 126, 236 726, 826, 936 ... gate electrode, 128, 238, 728, 828 ... interlayer insulating film, 130, 230, 730, 830, 930 ... source electrode, 132, 232, 732, 832, 932 ... drain electrode
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Abstract
本発明のMOSFET100は、スーパージャンクション構造117を有する半導体基体110と、半導体基体110の第1主面側にゲート絶縁膜124を介して形成されたゲート電極126とを備え、n型コラム領域114の不純物総量がp型コラム領域116の不純物総量と異なる状態における、当該平均正電荷密度ρ(x)が0になるときの深さ位置をXm'とし、第1主面側の空乏層の表面のうち最も深い深さ位置をX0'とし、基準平均正電荷密度ρ0(x)が0になるときの深さ位置をXmとし、第1主面側の空乏層のうち最も深い深さ位置をX0としたときに、|X0-X0'|<|Xm-Xm'|の関係を満たすことを特徴とする。 本発明のMOSFET100によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキが小さくなる。
Description
本発明は、MOSFET及び電力変換回路に関する。
従来、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるMOSFETが知られている(例えば、特許文献1参照。)。
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにn型コラム領域とp型コラム領域とが交互に繰り返し配列されている構造をいう。
従来のMOSFET900は、図25に示すように、n型コラム領域914及びp型コラム領域916から構成されたスーパージャンクション構造917と、第1主面の表面、かつ、p型コラム領域916の表面上の全部及びn型コラム領域914の表面上の一部に形成されたベース領域918と、第1主面の表面、かつ、n型コラム領域914の表面上にベース領域918に隣接するように形成されたn型表面高濃度領域919と、ベース領域918の表面に形成されたn型のソース領域920とを有する半導体基体910と、ソース領域920とn型表面高濃度領域919とに挟まれたベース領域918の表面上にゲート絶縁膜934を介して形成されたゲート電極936とを備えるプレーナーゲート型のMOSFETである。
従来のMOSFET900において、n型コラム領域914及びp型コラム領域916は、n型コラム領域914の不純物総量とp型コラム領域916の不純物総量とが等しくなるように形成されている。すなわち、n型コラム領域914及びp型コラム領域916は、チャージバランスが取れている。また、n型コラム領域914の不純物濃度及びp型コラム領域916の不純物濃度はいずれも、深さによらず一定となっている。さらにまた、n型コラム領域914の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域916の側壁は、底が狭いテーパ形状となっている。
なお、本明細書中、「不純物総量」とは、MOSFET内の構成要素(n型コラム領域又はp型コラム領域)の不純物の総量をいう。
従来のMOSFET900は、n型コラム領域914及びp型コラム領域916から構成されたスーパージャンクション構造917を有する半導体基体910を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
ところで、従来のMOSFET900においては、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが生じ易くなる、という問題がある。
そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキが生じたとしても、ターンオフしたときのスイッチング特性のバラツキが生じ難くなるMOSFET及びこれを用いた電力変換回路を提供することを目的とする。
[1]本発明のMOSFETは、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、前記半導体基体の第1主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるMOSFETであって、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式(1)で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)を縦軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、当該平均正電荷密度ρ(x)を表す曲線においては、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であり、当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及びx軸で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積と等しく、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、当該平均正電荷密度ρ(x)が0になるときの深さ位置をXm’とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置をX0’とし、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と等しくなるように構成された基準MOSFETをターンオフして前記スーパージャンクション構造が空乏化するときの前記平均正電荷密度を基準平均正電荷密度ρ0(x)とした場合に、前記基準平均正電荷密度ρ0(x)が0になるときの深さ位置をXmとし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層のうち最も深い深さ位置をX0としたときに、|X0-X0’|<|Xm-Xm’|の関係を満たすことを特徴とする。
(式(1)中、Wn(x)は、前記n型コラム領域の前記所定深さ位置における幅を示し、Nd(x)は、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、Wp(x)は、前記p型コラム領域の前記所定深さ位置における幅を示し、Na(x)は、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、qは、電気素量を示し、Wは、Wn(x)+Wp(x)=2Wを満たす正の定数を示す。)
なお、本明細書中、「スーパージャンクション構造における所定深さ位置の深さ」とは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたスーパージャンクション構造内の所定の深さ位置の深さのことをいう。また、「第2主面」とは、第1主面とは反対側の主面のことをいう。また、「n型コラム領域の・・・正電荷の平均密度」は、MOSFETをターンオフしてn型コラム領域が空乏化したときの、n型コラム領域のドナーに起因した正電荷の平均密度を示し、「p型コラム領域の・・・負電荷の平均密度」は、MOSFETをターンオフしてp型コラム領域が空乏化したときの、p型コラム領域のアクセプタに起因した負電荷の平均密度を示す。
また、本明細書中、「基準MOSFET」とは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が本発明のMOSFETと等しく、かつ、p型コラム領域のp型不純物の濃度勾配及びn型コラム領域のn型不純物の濃度勾配が本発明のMOSFETと等しく、かつ、p型コラム領域の不純物総量がn型コラム領域の不純物総量と等しくなるようにp型コラム領域の不純物濃度を調整した構成のMOSFETをいう。また、「基準平均正電荷密度ρ0(x)」は、基準MOSFETの平均正電荷密度をいう。なお、本発明のMOSFETには、n型コラム領域の不純物総量がp型コラム領域の不純物総量と同じ状態となる場合(すなわち、チャージバランスが取れている場合)及びn型コラム領域の不純物総量がp型コラム領域の不純物総量と異なった状態となる場合(すなわち、チャージバランスにバラツキが生じている場合)の両方が含まれるものとする。
[2]本発明のMOSFETにおいては、前記平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されることが好ましい。
なお、本明細書中、「スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表される」とは、当該平均正電荷密度が上に凸の単調な右上がりの曲線で表される場合のみならず、当該平均正電荷密度が階段状(但し、階段の角の部分を結んだ線(包絡線)が上に凸の単調な右上がりの曲線になる)で表される場合や、当該平均正電荷密度が凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表される場合を含むものとする。
[3]本発明のMOSFETにおいては、前記スーパージャンクション構造における前記所定深さ位置の深さxを横軸とし、前記p型コラム領域の前記所定深さ位置における幅Wp(x)又は前記n型コラム領域の前記所定深さ位置における幅Wn(x)を縦軸としたときに、
前記p型コラム領域の幅Wp(x)は、以下の式(2)
(符号A,B,λは定数。)
で表され、前記n型コラム領域の幅Wn(x)は、以下の式(3)
(符号A,B,λは定数)
で表されることが好ましい。
前記p型コラム領域の幅Wp(x)は、以下の式(2)
で表され、前記n型コラム領域の幅Wn(x)は、以下の式(3)
で表されることが好ましい。
[4]本発明のMOSFETにおいては、前記スーパージャンクション構造における所定深さ位置における深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの前記p型コラム領域の前記所定深さ位置における負電荷の平均密度Na(x)又は前記n型コラム領域の前記所定深さ位置における正電荷の平均密度Nd(x)を縦軸としたときに、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における正電荷の平均密度Na(x)は、以下の式(4)
(符号A,B,λは定数)
で表され、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における負電荷の平均密度Nd(x)は、以下の式(5)
(符号A,B,λは定数)
で表されることが好ましい。
で表され、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における負電荷の平均密度Nd(x)は、以下の式(5)
で表されることが好ましい。
[5]本発明のMOSFETにおいては、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0’の前記平均正電荷密度をρ(X0’)とし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層のうち最も深い深さ位置X0の当該基準平均正電荷密度をρ0(X0)としたときに、ρ0(X0)>ρ(X0’)を満たすことが好ましい。
[6]本発明のMOSFETにおいては、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記平均正電荷密度ρ(x)が0になるときの深さ位置をXm’とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをX1’とし、前記基準平均正電荷密度ρ0(x)が0になるときの深さ位置をXmとし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置をX1としたときに、|Xm-Xm’|<|X1-X1’|の関係を満たすことが好ましい。
[7]本発明のMOSFETにおいては、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さX1’の前記平均正電荷密度をρ(X1’)とし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置X1 の前記基準平均正電荷密度をρ0(X1)としたときに、ρ0(X1)<ρ(X1’)を満たすことが好ましい。
[8]本発明のMOSFETにおいては、前記p型コラム領域の不純物総量が前記n型コラム領域の不純物総量よりも多い状態となった場合において、前記n型コラム領域の不純物総量と前記p型コラム領域の不純物総量との差を横軸とし、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さX1を縦軸としたときに、当該深さX1を示す曲線は、前記n型コラム領域の不純物総量と前記p型コラム領域の不純物総量との差が大きくなるに従って所定の値に収束することが好ましい。
[9]本発明のMOSFETにおいては、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをa’とし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、前記平均正電荷密度ρ(x)を表す曲線、x=a’の直線及びx軸で囲まれた領域の面積は、前記基準平均正電荷密度ρ0(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積と等しいことが好ましい。
[10]本発明のMOSFETにおいては、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置をaとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすことが好ましい。
[11]本発明のMOSFETにおいては、前記半導体基体は、前記n型コラム領域及び前記p型コラム領域の表面上に形成されたp型のベース領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、前記MOSFETは、平面的に見て前記n型コラム領域が位置する領域内において、前記半導体基体の第1主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることが好ましい。
[12]本発明のMOSFETにおいては、前記半導体基体は、前記半導体基体の前記第1主面の表面、かつ、前記p型コラム領域の表面上の全部及び前記n型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第1主面の表面、かつ、前記n型コラム領域の表面上に前記ベース領域に隣接するように形成されたn型表面高濃度領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、前記ゲート電極は、前記ソース領域と前記n型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることが好ましい。
[13]本発明のMOSFETにおいては、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、前記ベース領域の最下面の深さ位置のx座標を-tとし、前記p型コラム領域の最下部の深さ位置のx座標をbとし、前記平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすことが好ましい。
[14]本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記[1]~[13]のいずれかに記載のMOSFETと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。
[15]本発明の電力変換回路においては、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。
[16]本発明の電力変換回路においては、前記整流素子は、前記MOSFETの内蔵ダイオードであることが好ましい。
[17]本発明の電力変換回路においては、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
本発明のMOSFETによれば、|X0-X0’|<|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、MOSFETをターンオフしたときに、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域の電界が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなる。その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
また、本発明のMOSFET及び電力変換回路によれば、|X0-X0’|<|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じた場合であっても、MOSFETをターンオフしたときのスイッチング損失のバラツキが大きくなり難くなるため、電力変換回路(特に、電流臨界型PFCや電流不連続型PFC等のようにターンオフ時のスイッチング損失の影響が大きい回路)の動作に不具合が生じることを防ぐことができる(図13参照。)。
また、本発明のMOSFETによれば、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるため、従来のMOSFET900の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
また、本発明のMOSFETによれば、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であるため、p型コラム領域の底部付近の深さ位置においては、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも少なくなる(n過多になる)。従って、MOSFETをターンオフしたときにp型コラム領域から発生した空乏層が第2主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いMOSFETとなる。
以下、本発明のMOSFET及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
[実施形態1]
1.実施形態1に係る電力変換回路1の構成及び動作
実施形態1に係る電力変換回路1は、DC-DCコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態1に係る電力変換回路1は、図1に示すように、リアクトル10と、電源20と、実施形態1に係るMOSFET100と、整流素子30とを備える。
1.実施形態1に係る電力変換回路1の構成及び動作
実施形態1に係る電力変換回路1は、DC-DCコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態1に係る電力変換回路1は、図1に示すように、リアクトル10と、電源20と、実施形態1に係るMOSFET100と、整流素子30とを備える。
リアクトル10は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源20は、リアクトル10に電流を供給する直流電源である。MOSFET100は、電源20からリアクトル10に供給する電流を制御する。具体的には、MOSFET100は、ドライブ回路(図示せず)からMOSFET100のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル10と電源20の負極との間を導通させる。MOSFET100の具体的な構成については、後述する。
整流素子30は、電源20からリアクトル10に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子30は、ライフタイムコントロールされたpinダイオードである。
電源20は、リアクトル10に電流を供給する直流電源である。MOSFET100は、電源20からリアクトル10に供給する電流を制御する。具体的には、MOSFET100は、ドライブ回路(図示せず)からMOSFET100のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル10と電源20の負極との間を導通させる。MOSFET100の具体的な構成については、後述する。
整流素子30は、電源20からリアクトル10に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子30は、ライフタイムコントロールされたpinダイオードである。
電源20の陽極(+)は、リアクトル10の一方端12及び整流素子30のカソード電極と電気的に接続されており、電源20の負極(-)は、MOSFET100のソース電極と電気的に接続されている。また、MOSFET100のドレイン電極は、リアクトル10の他方端14及び整流素子30のアノード電極と電気的に接続されている。
このような電力変換回路1において、MOSFET100がオン状態のときは、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(-)に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル10には電源20の電気エネルギーが蓄積される。
そして、MOSFET100をターンオフしたときには、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(-)に至る電流経路を流れる電流が減少し、やがて0になる。一方、リアクトル10は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる(リアクトル10に蓄積された電気エネルギーが放出される)。リアクトル10の起電力により発生した電流は整流素子30に向かい、整流素子30に順方向電流が流れる。
なお、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、リアクトル10に流れる電流量に等しい。そして、MOSFET100のスイッチング期間は短い(長く見積もっても100nsec)ため、その期間内においてリアクトル10を流れる電流量はほとんど変化しない。従って、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
そして、MOSFET100をターンオフしたときには、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(-)に至る電流経路を流れる電流が減少し、やがて0になる。一方、リアクトル10は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる(リアクトル10に蓄積された電気エネルギーが放出される)。リアクトル10の起電力により発生した電流は整流素子30に向かい、整流素子30に順方向電流が流れる。
なお、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、リアクトル10に流れる電流量に等しい。そして、MOSFET100のスイッチング期間は短い(長く見積もっても100nsec)ため、その期間内においてリアクトル10を流れる電流量はほとんど変化しない。従って、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
ところで、このような電力変換回路1において、MOSFETとして、n型コラム領域914の側壁が、第1主面側が狭いテーパ形状となっており、かつ、p型コラム領域916の側壁が、底が狭いテーパ形状となっているMOSFET(例えば、従来のMOSFET900)を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが生じ易くなるという問題がある(後述する図14参照。)。
特に、電力変換回路として、電流臨界型PFCや電流不連続型PFC等のようにターンオフ時のスイッチング損失の影響が大きい回路を用いた場合において、MOSFETとして、n型コラム領域の側壁が、第1主面側が狭いテーパ形状となっており、かつ、p型コラム領域の側壁が、底が狭いテーパ形状となっているMOSFETを用いた場合(例えば、従来のMOSFET900を用いた場合)には、後述する図13(b)のEoffに示すように、ターンオフしたときのチャージバランスにバラツキが生じるとスイッチング損失のバラツキが大きくなり、電力変換回路の動作に不具合が生じうる、という問題がある。
そこで、本発明においては、MOSFETとして、下記の実施形態1に係るMOSFET100を用いる。
2.実施形態1に係るMOSFET100の構成
実施形態1に係るMOSFET100は、図2に示すように、半導体基体110と、トレンチ122と、ゲート電極126と、層間絶縁膜128と、ソース電極130と、ドレイン電極132とを備えるトレンチゲート型のMOSFETである。MOSFET100のドレイン・ソース間耐圧は、300V以上であり、例えば600Vである。
実施形態1に係るMOSFET100は、図2に示すように、半導体基体110と、トレンチ122と、ゲート電極126と、層間絶縁膜128と、ソース電極130と、ドレイン電極132とを備えるトレンチゲート型のMOSFETである。MOSFET100のドレイン・ソース間耐圧は、300V以上であり、例えば600Vである。
半導体基体110は、n型の低抵抗半導体層112、低抵抗半導体層112上に形成され低抵抗半導体層112よりも不純物濃度が低いn型のバッファ層113、バッファ層113上に水平方向に沿って交互に配列されたn型コラム領域114及びp型コラム領域116から構成されたスーパージャンクション構造117、n型コラム領域114及びp型コラム領域116の表面上に形成されたp型のベース領域118、並びに、ベース領域118の表面に形成されたn型のソース領域120を有する。なお、バッファ層113及びn型コラム領域114は一体的に形成されており、バッファ層113とn型コラム領域114とでn型半導体層115を構成している。
n型コラム領域114及びp型コラム領域116は、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準(x=0)として、スーパージャンクション構造における所定深さ位置の深さxを横軸とし、n型コラム領域の所定深さ位置における幅Wn(x)又はp型コラム領域の所定深さ位置における幅Wp(x)を縦軸としたときに、当該幅Wn(x)は、上に凸の右上がりの曲線で表され、当該幅Wp(x)は、下に凸の右下がりの曲線で表される(図7(a)参照。)。すなわち、n型コラム領域114は、断面で見ると伏せたグラスのような形状をしており、p型コラム領域116は、断面で見るとトランペットのような形状をしている。
具体的には、スーパージャンクション構造における所定深さ位置の深さxを横軸とし、n型コラム領域114の所定深さ位置における幅Wn(x)又はp型コラム領域116の所定深さ位置における幅Wp(x)を縦軸としたときに、p型コラム領域の幅Wp(x)は、以下の式(2)
(符号A,B,λは定数)
で表されn型コラム領域の幅Wn(x)は、以下の式(3)
(符号A,B,λは定数)
で表される。
で表されn型コラム領域の幅Wn(x)は、以下の式(3)
で表される。
ここで、上記式(2)及び式(3)の定数W、A、B及びλの意味について説明する(図3参照。)。
Wは、Wn(x)+Wp(x)=2Wを満たす正の定数を示す。言い換えると、Wは、n型コラム領域114とp型コラム領域116の平均のピッチ幅(平均コラム幅)を示す。
また、定数Bは、深さxを無限大としたときに、p型コラム領域116の幅と平均コラム幅Wとの差分を示す。従って、p型コラム領域116の幅は、深さxを無限大としたときに平均コラム幅WよりもBだけ細くなっている。なお、n型コラム領域114とp型コラム領域116との境界線を描き、平均コラム幅Wの線との乖離を見る場合、片側の乖離幅はB/2となる。従って、両側の乖離幅を足して、合計の乖離幅はBとなる。このとき、n型コラム領域114は、平均コラム幅WよりもBだけ太くなっている。また、上記から自然に導かれるが、深さxが無限大となったときの想定において、p型コラム領域116とn型コラム領域114との差分は、2Bとなる。
また、定数Aは指数関数exの係数であり、x=0のときに、深さが無限大の時のp型コラム領域116の幅から広くなっている幅を示している。
さらにまた、定数λは、指数関数の減衰の速さを与える尺度である。実施形態1においては、p型コラム領域116の幅が、深さ無限大におけるp型コラム領域116の幅W-Bに漸近するときの深さの尺度を示す。同様に、n型コラム領域114の幅が、深さ無限大におけるn型コラム領域114の幅W+Bに漸近するときの深さの尺度を示す。図3に示すように、n型コラム領域114とp型コラム領域116との境界線において、任意の深さfにおける接線をひき、この接線と、漸近線との交点をとると、交点の深さは、必ずf+λとなる。また、深さaにおける上記境界線と漸近線との乖離幅と、深さf+λにおける上記境界線と漸近線との乖離幅とを比較すると、後者の乖離幅は、前者の乖離幅の1/eとなる(約2.7分の1)。
Wは、Wn(x)+Wp(x)=2Wを満たす正の定数を示す。言い換えると、Wは、n型コラム領域114とp型コラム領域116の平均のピッチ幅(平均コラム幅)を示す。
また、定数Bは、深さxを無限大としたときに、p型コラム領域116の幅と平均コラム幅Wとの差分を示す。従って、p型コラム領域116の幅は、深さxを無限大としたときに平均コラム幅WよりもBだけ細くなっている。なお、n型コラム領域114とp型コラム領域116との境界線を描き、平均コラム幅Wの線との乖離を見る場合、片側の乖離幅はB/2となる。従って、両側の乖離幅を足して、合計の乖離幅はBとなる。このとき、n型コラム領域114は、平均コラム幅WよりもBだけ太くなっている。また、上記から自然に導かれるが、深さxが無限大となったときの想定において、p型コラム領域116とn型コラム領域114との差分は、2Bとなる。
また、定数Aは指数関数exの係数であり、x=0のときに、深さが無限大の時のp型コラム領域116の幅から広くなっている幅を示している。
さらにまた、定数λは、指数関数の減衰の速さを与える尺度である。実施形態1においては、p型コラム領域116の幅が、深さ無限大におけるp型コラム領域116の幅W-Bに漸近するときの深さの尺度を示す。同様に、n型コラム領域114の幅が、深さ無限大におけるn型コラム領域114の幅W+Bに漸近するときの深さの尺度を示す。図3に示すように、n型コラム領域114とp型コラム領域116との境界線において、任意の深さfにおける接線をひき、この接線と、漸近線との交点をとると、交点の深さは、必ずf+λとなる。また、深さaにおける上記境界線と漸近線との乖離幅と、深さf+λにおける上記境界線と漸近線との乖離幅とを比較すると、後者の乖離幅は、前者の乖離幅の1/eとなる(約2.7分の1)。
n型コラム領域114の不純物濃度及びp型コラム領域116の不純物濃度はいずれも深さによらず一定である。
n型コラム領域114、p型コラム領域116、ソース領域120、トレンチ122及びゲート電極126はいずれも、平面的に見てストライプ状に形成されている。
低抵抗半導体層112の厚さは、例えば100μm~400μmの範囲内にあり、低抵抗半導体層112の不純物濃度は、例えば1×1019cm-3~1×1020cm-3の範囲内にある。n型半導体層115の厚さは、例えば5μm~120μmの範囲内にある。n型半導体層115の不純物濃度は、例えば5×1013cm-3~1×1016cm-3の範囲内にある。p型コラム領域116の不純物濃度は、例えば5×1013cm-3~1×1016cm-3の範囲内にある。ベース領域118の最深部の深さ位置は、例えば0.5μm~4.0μmの範囲内にあり、ベース領域118の不純物濃度は、例えば5×1016cm-3~1×1018cm-3の範囲内にある。ソース領域120の最深部の深さ位置は、例えば0.1μm~0.4μmの範囲内にあり、ソース領域120の不純物濃度は、例えば5×1019cm-3~2×1020cm-3の範囲内にある。
トレンチ122は、平面的に見てn型コラム領域114が位置する領域内に、半導体基体110の第1主面の表面からベース領域118の最深部よりも深い深さ位置まで、ソース領域120の一部が内周面に露出するように形成されている。トレンチ122の深さは、例えば5μmである。
ゲート電極126は、トレンチ122の内周面に形成されたゲート絶縁膜124を介してトレンチ122の内部に埋め込まれてなる。ゲート絶縁膜124は、熱酸化法により形成された厚さが例えば100nmの二酸化珪素膜からなる。ゲート電極126は、CVD法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
層間絶縁膜128は、ソース領域120の一部、ゲート絶縁膜124及びゲート電極126を覆うように形成されている。層間絶縁膜128は、CVD法により形成された厚さが例えば1000nmのPSG膜からなる。
ソース電極130は、ベース領域118、ソース領域120の一部、及び、層間絶縁膜128を覆うように形成され、ソース領域120と電気的に接続されている。ドレイン電極132は、低抵抗半導体層112の表面上に形成されている。ソース電極130は、スパッタ法により形成された厚さが例えば4μmのアルミニウム系の金属(例えば、Al-Cu系の合金)からなる。ドレイン電極132は、Ti-Ni-Auなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば0.5μmである。
3.スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)について
MOSFETをターンオフしたときの、n型コラム領域114の正電荷の電荷量及びp型コラム領域116の負電荷の電荷量を評価するために、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)(以下、単に平均正電荷密度ρ(x)という。)を用いる。
MOSFETをターンオフしたときの、n型コラム領域114の正電荷の電荷量及びp型コラム領域116の負電荷の電荷量を評価するために、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)(以下、単に平均正電荷密度ρ(x)という。)を用いる。
MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造117における所定深さ位置の深さ(以下、単に深さxという)をxとすると、平均正電荷密度ρ(x)は、以下の式(1)で表される。
(式(1)中、Wn(x)は、n型コラム領域114の所定深さ位置における幅を示し、Nd(x)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、n型コラム領域114の所定深さ位置における正電荷の平均密度を示し、Wp(x)は、p型コラム領域の所定深さ位置における幅を示し、Na(x)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、p型コラム領域116の所定深さ位置における負電荷の平均密度を示し、qは、電気素量を示し、Wは、Wn(x)+Wp(x)=2Wを満たす正の定数を示す。図4参照。)
また、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における電界E(x)(以下、単に電界E(x)という。)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、n型コラム領域114の所定深さ位置における正電荷(ドナー)及びp型コラム領域116の所定深さ位置における負電荷(アクセプタ)から発生する電界を表したものであり、以下の式(7)で表される。
(式(7)中、εは、半導体基体の材料(例えばシリコン)の誘電率を示す。)
次に、実施形態1に係るMOSFET100の平均正電荷密度ρ(x)を説明するために、まず、比較例1に係るMOSFET800を説明する。
比較例1に係るMOSFET800(図5参照。)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、従来のMOSFET900と同様に、n型コラム領域814の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域816の側壁は、底が狭いテーパ形状となっている点で、実施形態1に係るMOSFET100とは異なる。
比較例1に係るMOSFET800(図5参照。)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、従来のMOSFET900と同様に、n型コラム領域814の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域816の側壁は、底が狭いテーパ形状となっている点で、実施形態1に係るMOSFET100とは異なる。
比較例1に係るMOSFET800においては、深さxを横軸とし、n型コラム領域814の所定深さ位置における幅Wn(x)又はp型コラム領域816の所定深さ位置における幅Wp(x)を縦軸としたときに、当該幅Wp(x)は、右下がりの直線で表され、当該幅Wn(x)は、右上がりの直線で表される(図6(a)参照。)。
また、比較例1に係るMOSFET800においては、実施形態1に係るMOSFET100と同様に、n型コラム領域814の不純物濃度及びp型コラム領域816の不純物濃度は深さによらず一定である(図6(b)参照。)。
これらのことから、比較例1に係るMOSFET800において、平均正電荷密度ρ(x)は、右上がりの直線で表される(図6(c)参照。)。
また、比較例1に係るMOSFET800においては、実施形態1に係るMOSFET100と同様に、n型コラム領域814の不純物濃度及びp型コラム領域816の不純物濃度は深さによらず一定である(図6(b)参照。)。
これらのことから、比較例1に係るMOSFET800において、平均正電荷密度ρ(x)は、右上がりの直線で表される(図6(c)参照。)。
平均正電荷密度ρ(x)を表す直線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を-tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)~(3)が成り立つ。
(1)d=a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さとなる。(すなわち、x=a/2のときの深さ位置においてチャージバランスが取れている)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す直線、x=0の直線及び横軸(x軸)で囲まれた領域の面積S1は、当該平均正電荷密度ρ(x)を表す直線、x=aの直線及び横軸(x軸)で囲まれた領域の面積S2と等しい。
(1)d=a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さとなる。(すなわち、x=a/2のときの深さ位置においてチャージバランスが取れている)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す直線、x=0の直線及び横軸(x軸)で囲まれた領域の面積S1は、当該平均正電荷密度ρ(x)を表す直線、x=aの直線及び横軸(x軸)で囲まれた領域の面積S2と等しい。
また、比較例1に係るMOSFET800において、電界E(x)は、x=a/2を頂点とする下に凸の二次関数となる(図6(d)参照。)。なお、電界E(x)が負になるということは、xが0に近づく向きに電界ベクトルが向いていることを示している。
これに対して、実施形態1に係るMOSFET100においては、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたときの深さxを横軸とし、n型コラム領域の所定深さ位置における幅Wn(x)又はp型コラム領域の所定深さ位置における幅Wp(x)を縦軸としたときに、当該幅Wn(x)は、上に凸の単調な右上がりの曲線で表され、当該幅Wp(x)は、下に凸の単調な右下がりの曲線で表される(図7(a)参照。)。
また、実施形態1に係るMOSFET100においては、正電荷の平均密度Nd(x)と負電荷の平均密度Na(x)は深さによらず一定である(図7(b)参照。)。これらのことから、実施形態1に係るMOSFET100において、平均正電荷密度ρ(x)は、上に凸の単調な右上がりの曲線で表される(図7(c)参照。)。
また、実施形態1に係るMOSFET100においては、正電荷の平均密度Nd(x)と負電荷の平均密度Na(x)は深さによらず一定である(図7(b)参照。)。これらのことから、実施形態1に係るMOSFET100において、平均正電荷密度ρ(x)は、上に凸の単調な右上がりの曲線で表される(図7(c)参照。)。
平均正電荷密度ρ(x)を表す曲線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を-tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)~(4)が成り立つ。
(1)0<d<a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さよりも浅い(チャージバランスが取れている深さ位置が比較例1に係るMOSFET800におけるチャージバランスが取れている深さ位置よりも浅い)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び横軸(x軸)で囲まれた領域の面積S3は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び横軸(x軸)で囲まれた領域の面積S4と等しい。
(4)0<t+d<(t+b)/2を満たす。
(1)0<d<a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さよりも浅い(チャージバランスが取れている深さ位置が比較例1に係るMOSFET800におけるチャージバランスが取れている深さ位置よりも浅い)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び横軸(x軸)で囲まれた領域の面積S3は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び横軸(x軸)で囲まれた領域の面積S4と等しい。
(4)0<t+d<(t+b)/2を満たす。
また、電界E(x)は、x=dを頂点とする下に凸の関数となる(図7(d)参照。)。このとき、x<dのとき、電界E(x)は急激に減少し、x>dのとき、電界E(x)は緩やかに増加する。
4.チャージバランスのバラツキとスイッチング特性との関係について
(1)チャージバランスのバラツキと平均正電荷密度ρ(x)のずれについて
実施形態1に係るMOSFETにおける、チャージバランスのバラツキとスイッチング特性との関係について説明するために、まず、実施形態1に係るMOSFETのチャージバランスにバラツキが生じた場合の平均正電荷密度ρ(x)のずれについて説明する。このために、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が等しく、チャージバランスにバラツキが生じていない基準MOSFETと、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が等しく、チャージバランスにバラツキが生じn過多になったMOSFET(n過多MOSFET)とを比較する。
(1)チャージバランスのバラツキと平均正電荷密度ρ(x)のずれについて
実施形態1に係るMOSFETにおける、チャージバランスのバラツキとスイッチング特性との関係について説明するために、まず、実施形態1に係るMOSFETのチャージバランスにバラツキが生じた場合の平均正電荷密度ρ(x)のずれについて説明する。このために、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が等しく、チャージバランスにバラツキが生じていない基準MOSFETと、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が等しく、チャージバランスにバラツキが生じn過多になったMOSFET(n過多MOSFET)とを比較する。
(1-1)比較例1における基準MOSFETについて
比較例1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しく、チャージバランスが取れているMOSFETである(図6参照。)。
具体的には、比較例1に係る基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、p型コラム領域のp型不純物の濃度勾配及びn型コラム領域のn型不純物の濃度勾配が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しくなるようにp型コラム領域の不純物濃度を調整した(n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のMOSFETである。
なお、基準MOSFETの平均正電荷密度を基準平均正電荷密度ρ0(x)で表す。
比較例1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しく、チャージバランスが取れているMOSFETである(図6参照。)。
具体的には、比較例1に係る基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、p型コラム領域のp型不純物の濃度勾配及びn型コラム領域のn型不純物の濃度勾配が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しくなるようにp型コラム領域の不純物濃度を調整した(n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のMOSFETである。
なお、基準MOSFETの平均正電荷密度を基準平均正電荷密度ρ0(x)で表す。
(1-2)比較例1におけるn過多MOSFETについて
比較例1におけるn過多MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域114の不純物総量がp型コラム領域の不純物総量よりも大きくなるように構成されたMOSFETである(図8参照。)。
比較例1におけるn過多MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が比較例1に係るMOSFET800と等しく、かつ、n型コラム領域114の不純物総量がp型コラム領域の不純物総量よりも大きくなるように構成されたMOSFETである(図8参照。)。
比較例1におけるn過多MOSFETのn型コラム領域114の所定深さ位置における幅Wn(x)、p型コラム領域116の所定深さ位置における幅Wn(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)は、比較例1に係る基準MOSFETのn型コラム領域114の所定深さ位置における幅Wn(x)、p型コラム領域116の所定深さ位置における幅Wn(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)と同じである(図8(a)及び図8(b)参照。)。一方、比較例1におけるn過多MOSFETのn型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)は、比較例1における基準MOSFETのn型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)よりも大きくなっている。
比較例1におけるn過多MOSFETにおいては、n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなっているため、比較例1における基準MOSFETとは空乏層の伸び方が異なる。すなわち、n型コラム領域114においては、空乏層が伸び難くなり、p型コラム領域116においては、空乏層が伸び易くなる。従って、|-t’|<|-t|を満たす。
比較例1におけるn過多MOSFETの平均正電荷密度ρ(x)及び電界E(x)は、比較例1に係る基準MOSFETの平均正電荷密度ρ(x)及び電界E(x)とよく似たグラフをしている(図8(c)及び図8(d)参照)。
なお、当該n過多平均正電荷密度ρ(x)を表す直線、x=0の直線及びx軸で囲まれた領域の面積S1’は、当該n過多平均正電荷密度ρ(x)を表す直線、x=aの直線及びx軸で囲まれた領域の面積S2’と等しい。
(1-3)実施形態1における基準MOSFETについて
実施形態1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しく、チャージバランスが取れているMOSFETである(図7参照。)。
具体的には、実施形態1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、p型コラム領域のp型不純物の濃度勾配及びn型コラム領域のn型不純物の濃度勾配が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しくなるようにp型コラム領域の不純物濃度を調整した(n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のMOSFETである(図7(b)参照。)。実施形態1においては、実施形態1における基準MOSFETは、実施形態1に係るMOSFETと等しい。
なお、このときの平均正電荷密度を基準平均正電荷密度ρ0(x)で表す。
実施形態1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しく、チャージバランスが取れているMOSFETである(図7参照。)。
具体的には、実施形態1における基準MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、p型コラム領域のp型不純物の濃度勾配及びn型コラム領域のn型不純物の濃度勾配が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しくなるようにp型コラム領域の不純物濃度を調整した(n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しいため不純物濃度を調整しない場合も含む)構成のMOSFETである(図7(b)参照。)。実施形態1においては、実施形態1における基準MOSFETは、実施形態1に係るMOSFETと等しい。
なお、このときの平均正電荷密度を基準平均正電荷密度ρ0(x)で表す。
(1-4)実施形態1におけるn過多MOSFETについて
実施形態1におけるn過多MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域114の不純物総量がp型コラム領域の不純物総量よりも大きくなるように構成されたMOSFETである。
実施形態1におけるn過多MOSFETは、スーパージャンクション構造(p型コラム領域及びn型コラム領域)の形状が実施形態1に係るMOSFET100と等しく、かつ、n型コラム領域114の不純物総量がp型コラム領域の不純物総量よりも大きくなるように構成されたMOSFETである。
実施形態1におけるn過多MOSFETにおいては、n型コラム領域の不純物総量がp型コラム領域の不純物総量と等しくなっているため、実施形態1に係る基準MOSFETとは空乏層の伸び方が異なる。すなわち、n型コラム領域114においては、空乏層が伸び易くなり、p型コラム領域116においては、空乏層が伸び難くなる。従って、|-t’|<|-t|を満たす。
実施形態1におけるn過多MOSFETのn型コラム領域114の所定深さ位置における幅Wn(x)、p型コラム領域116の所定深さ位置における幅Wn(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)は、実施形態1に係る基準MOSFETのn型コラム領域114の所定深さ位置における幅Wn(x)、p型コラム領域116の所定深さ位置における幅Wn(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)と同じである(図9(a)及び図9(b)参照。)。一方、実施形態1におけるn過多MOSFETのn型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)は、実施形態1に係る基準MOSFETのn型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)よりも大きくなっている。
実施形態1におけるn過多MOSFETの平均正電荷密度ρ(x)及びE(x)の曲線は、比較例1に係る基準MOSFETの平均正電荷密度ρ(x)及びE(x)とよく似た形状の曲線をしている(図9(c)及び(d)参照。)。
なお、当該n過多平均正電荷密度ρ(x)を表す曲線、x=0の直線及びx軸で囲まれた領域の面積S3’は、当該n過多平均正電荷密度ρ(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積S4’と等しい。
また、当該n過多平均正電荷密度ρ(x)を表す曲線、x=a’の直線及びx軸で囲まれた領域の面積S4’(図9参照。)は、基準平均正電荷密度ρ0(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積S4(図7参照。)と等しい。
(1-5)チャージバランスのバラツキと平均正電荷密度ρ(x)のずれと関係について
次に、チャージバランスのバラツキと平均正電荷密度ρ(x)のずれとの関係について説明する。スーパージャンクション構造の第1主面側の表面を基準として、比較例1の場合及び実施形態1の場合のいずれも、n過多MOSFETにおける平均正電荷密度ρ(X)のグラフが基準平均正電荷密度ρ0(X)のグラフよりも左側に位置する(図10及び図11参照。)。従って、チャージバランスにバラツキが生じn過多になった場合に、n過多MOSFETにおける電界E(X)が最も高い点(E(Xm’))が、基準MOSFETにおける電界E(X)が最も高い点(E(Xm))よりもソース電極側に近くなる。
次に、チャージバランスのバラツキと平均正電荷密度ρ(x)のずれとの関係について説明する。スーパージャンクション構造の第1主面側の表面を基準として、比較例1の場合及び実施形態1の場合のいずれも、n過多MOSFETにおける平均正電荷密度ρ(X)のグラフが基準平均正電荷密度ρ0(X)のグラフよりも左側に位置する(図10及び図11参照。)。従って、チャージバランスにバラツキが生じn過多になった場合に、n過多MOSFETにおける電界E(X)が最も高い点(E(Xm’))が、基準MOSFETにおける電界E(X)が最も高い点(E(Xm))よりもソース電極側に近くなる。
比較例1におけるn過多MOSFET及び比較例1における基準MOSFETにおいて、スーパージャンクション構造の上面(ベース領域の最下面)を基準として、n過多MOSFETにおける平均正電荷密度ρ(X)の直線と基準平均正電荷密度ρ0(X)の直線とを比較すると、ΔX0(=|X0-X0’|)とΔXm(=|Xm-Xm’|)が大きく変化せず(図10(a)参照。)、グラフからは読み取りにくいが、ΔX0(=|X0-X0’|)>ΔXm(=|Xm-Xm’|)の関係を満たす。また、グラフよりΔX1(=|X1-X1’|)はΔXmよりも小さい。従って、ΔX0>ΔXm>ΔX1の関係を満たす。
また、電界E(X)においては、ΔX0とΔXmとが大きく変化しないため、比較例1におけるn過多MOSFETの曲線は比較例1に係る基準MOSFETの曲線と形状がほとんど変わらず、ソース電極側に平行移動したものに近い形になっている(図10(b)参照。)。
また、電界E(X)においては、ΔX0とΔXmとが大きく変化しないため、比較例1におけるn過多MOSFETの曲線は比較例1に係る基準MOSFETの曲線と形状がほとんど変わらず、ソース電極側に平行移動したものに近い形になっている(図10(b)参照。)。
これに対して、実施形態1におけるn過多MOSFET及び実施形態1における基準MOSFETにおいて、スーパージャンクション構造の上面(ベース領域の最下面)を基準として、n過多MOSFETにおける平均正電荷密度ρ(X)の曲線と基準平均正電荷密度ρ0(X)の曲線とを比較すると、ΔX0(=|X0-X0’|)<ΔXm(=|Xm-Xm’|)の関係を満たす。また、グラフよりΔX1(=|X1-X1’|)はΔXmよりも大きくなる(図11(a)参照。)。従って、ΔX0<ΔXm<ΔX1の関係を満たす。また、電界E(X)においては、ΔX0<ΔXmとなるため、X0<X<Xmの範囲内において、傾きが急になっている(図11(b)参照。)。
従って、実施形態1に係るMOSFET100は、ΔX0(=|X0-X0’|)<ΔXm(=|Xm-Xm’|)の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(X)のずれが少なく、電界E(X)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域の電界E(X)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
また、実施形態1におけるn過多MOSFET及び実施形態1における基準MOSFETにおいては、スーパージャンクション構造の第1主面側の表面を基準として、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さX1の当該平均正電荷密度をρ(X1)とし、基準MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置をX1’の当該基準平均正電荷密度をρ0(X1)としたときに、ρ0(X1)<ρ(X1’)を満たす。
また、スーパージャンクション構造の第1主面側の表面を基準として、n過多MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0の当該平均正電荷密度をρ(X0’)とし、基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層のうち最も深い深さ位置X0の当該基準平均正電荷密度をρ0(X0)としたときに、ρ0(X0)>ρ(X0’)を満たす。
また、スーパージャンクション構造の第1主面側の表面を基準として、n過多MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0の当該平均正電荷密度をρ(X0’)とし、基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層のうち最も深い深さ位置X0の当該基準平均正電荷密度をρ0(X0)としたときに、ρ0(X0)>ρ(X0’)を満たす。
(1-6)スーパージャンクション構造の構成と平均正電荷密度ρ(x)のずれと関係について
ここで、実施形態1に係るMOSFET100が、上記したようにΔX0(=X0-X0’)<ΔXm(=Xm-Xm’)の関係を満たすことを確かめる。
p型コラム領域の所定深さ位置における幅Wp(x)が以下の式(2)で表され、n型コラム領域の所定深さ位置における幅Wn(x)が以下の式(3)で表される。
ここで、実施形態1に係るMOSFET100が、上記したようにΔX0(=X0-X0’)<ΔXm(=Xm-Xm’)の関係を満たすことを確かめる。
p型コラム領域の所定深さ位置における幅Wp(x)が以下の式(2)で表され、n型コラム領域の所定深さ位置における幅Wn(x)が以下の式(3)で表される。
これを式変形するとp型コラム領域の所定深さ位置における幅Wp(x)及びn型コラム領域の所定深さ位置における幅Wn(x)は以下の式(8)及び(9)で表される。
式(8)及び式(9)を式(6)へ代入し、x-λln(A/B)を改めてxと置き換え(このことはx座標を平行移動したことに相当する)、整理すると以下の式(10)となる
一方、p型コラム領域116の不純物濃度が以下のように変動したとする(式(11))。
(但し、|δ|<<1) ここで、δは変動幅を表す(例えば、p型コラム領域116の不純物濃度が5%増加した場合にはδ=0.05となり、p型コラム領域116の不純物濃度が5%減少した場合にはδ=-0.05となる。)。式(11)を式(1)に代入すると以下の式(12)となる。
ここで、式(8)及び式(9)を式(11)へ代入するが、|δ|<<1であることから、exp(δ)≒1+δと近似できる。さらに、x-λln(A/B)を改めてxと置き換え、整理すると以下の式(13)になる。
ここで、図11(c)及び図11(d)からもわかるように、最大電界強度点Xmではρ(x)=0となるため、最大電界強度点はx=λδW/(2+δ)Bのときとなる。式(10)と式(13)とを比較すると、チャージバランスのバラツキが生じたときに最大電界強度点はλδW/(2+δ)Bだけソース電極側に移動していることとなる(すなわち、ΔXm=λδW/(2+δ)Bとなる)。ここで、δ=-0.05、W=5μm、λ=10μm、N0=3×1015cm-3、B=0.868μmを代入すると、最大電界強度点の移動量ΔXm=1.48μmとなる。なお、Bの値は、ρ(X)から電界E(X)を算出し、最大電界強度E(Xm)=-2.5×105(V/cm)とし、E(X0)=0、E(X1)=0となることからこれらの式から算出した。
また、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置は、ρ(X)が最小となる点となる。式(10)と式(13)とを比較すると、当該位置は、チャージバランスのバラツキによって(1+δ/2)B-δW/2だけソース電極側に平行移動していることになる(すなわち、ΔX0=(1+δ/2)B-δW/2)となる。ここで上記したδ=-0.05、W=5μm等の数値を代入すると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置の移動量ΔX0=0.971μmとなる。
従って、ΔX0<ΔXmとなる。
すなわち、実施形態1に係るMOSFET100においては、Wn(x)及びWp(x)が上記式(2)及び(3)のような指数関数であり、かつ、|δ|<<1であることから、平均正電荷密度ρ(x)が以下の式(14)のような形となる。従って、チャージバランスが生じても、関数形が変わらず、かつ、チャージバランスのバラツキを平行移動の値として吸収することができる。すなわち、実施形態1に係るMOSFET100は、チャージバランスのバラツキに対して高いロバスト安定性を確保しているといえる。
なお、実施形態1においては、チャージバランスがn過多(n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなる)になった場合を想定しているが、チャージバランスがp過多にずれた場合には、平均正電荷密度ρ(x)は基準平均正電荷密度ρ0(x)よりも右側に位置することになり、この場合にも電界E(x)が高い領域がゲート電極に近づくことはない。従って、ゲート電極周辺のn型コラム領域の電界E(x)が高くなり難くなるため、ゲート電極周辺のn型コラム領域の電位変化が小さくなり易くなる。その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。ちなみに、この場合においても、|X0-X0’|<|Xm-Xm’|を満たす。
(2)チャージバランスのバラツキとX0、Xm及びX1のずれについて
次に、スーパージャンクション構造の前記第1主面側の表面を基準として、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0、当該平均正電荷密度ρ(x)が0になるときの深さ位置Xm及びMOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをX1と、チャージバランスとの関係について説明する。
次に、スーパージャンクション構造の前記第1主面側の表面を基準として、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0、当該平均正電荷密度ρ(x)が0になるときの深さ位置Xm及びMOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをX1と、チャージバランスとの関係について説明する。
n型コラム領域の不純物総量とp型コラム領域の不純物総量との差を横軸とし、スーパージャンクション構造の第1主面側の表面を基準として、深さXを縦軸としたときに、X0及びXmは単調に増加する直線となる(図12参照。)。X1は、n型コラム領域114の不純物総量とp型コラム領域116の不純物総量との差が正(+)の場合には、単調に増加する直線となり、n型コラム領域114の不純物総量とp型コラム領域116の不純物総量との差が負(-)の場合には、n型コラム領域114の不純物総量とp型コラム領域116の不純物総量との差が大きくなると所定の値に収束する。なお、所定の値とは、p型コラム領域116の底の深さの値にほぼ等しくなる。
また、n過多のとき、X0、Xm及びX1の順にチャージバランスが取れているときの値に対する差が大きくなっており、ΔX0<ΔXm<ΔX1であることがわかる。
また、n過多のとき、X0、Xm及びX1の順にチャージバランスが取れているときの値に対する差が大きくなっており、ΔX0<ΔXm<ΔX1であることがわかる。
(3)チャージバランスのバラツキとターンオフ時におけるスイッチングオフ損失との関係について
図13(a)に示すように、比較例1に係るMOSFET800において、MOSFETをターンオフしたときのスイッチング損失Eоffは、Justの場合及びp過多の時は約10μJ~15μJの範囲内に収まっているのに対して、n過多になるにつれてスイッチング損失Eоffが増加しており、n過多5%の場合には20μJ、n過多10%の場合には30μJとなる。従って、チャージバランスにバラツキが生じn過多になった場合には、MOSFETをターンオフしたときのスイッチング損失のバラツキが大きくなるため、電力変換回路(特に、電流臨界型PFCや電流不連続型PFC等のようにターンオフ時のスイッチング損失の影響が大きい回路)の動作に不具合が生じるおそれがある。
図13(a)に示すように、比較例1に係るMOSFET800において、MOSFETをターンオフしたときのスイッチング損失Eоffは、Justの場合及びp過多の時は約10μJ~15μJの範囲内に収まっているのに対して、n過多になるにつれてスイッチング損失Eоffが増加しており、n過多5%の場合には20μJ、n過多10%の場合には30μJとなる。従って、チャージバランスにバラツキが生じn過多になった場合には、MOSFETをターンオフしたときのスイッチング損失のバラツキが大きくなるため、電力変換回路(特に、電流臨界型PFCや電流不連続型PFC等のようにターンオフ時のスイッチング損失の影響が大きい回路)の動作に不具合が生じるおそれがある。
これに対して、図13(b)に示すように、実施形態1に係るMOSFET100において、MOSFETをターンオフしたときのスイッチング損失Eоffは、Justの場合、n過多の場合及びp過多の場合の全ての場合において、10μJ~20μJの範囲内に収まっている。従って、チャージバランスにバラツキが生じた場合であっても、MOSFETをターンオフしたときのスイッチング損失のバラツキが大きくならないため、電力変換回路の動作に不具合が生じることを防ぐことができる。すなわち、実施形態1に係るMOSFET100は、チャージバランスのバラツキによるターンオフ時のスイッチング損失のバラツキを低減することができるMOSFETであるといえる。
なお、MOSFETをターンオンしたときのスイッチング損失は、比較例1に係るMOSFET800における場合及び実施形態1に係るMOSFET100における場合のいずれの場合においても、Justの場合、n過多の場合及びp過多の場合の全ての場合において、ほとんど変化がない。ゲート抵抗を下げることによってMOSFETをターンオンしたときのスイッチング損失を減少させることはできるが、電力変換回路のスイッチング損失は電力変換回路の整流素子(フリーホイールダイオード等)の特性(リカバリ特性)に大きく依存することから、ターンオン時のMOSFETのスイッチング損失の影響は小さく、電力変換回路のスイッチング損失にほとんど寄与しない。
5.ターンオフしたときのMOSFET100の動作・波形について
実施形態1に係る電力変換回路1において、MOSFET100の代わりに比較例1に係るMOSFET800を用いた場合、比較例1に係るMOSFET800は、以下のように動作する。
(1)ドレイン電流Id
n型コラム領域の不純物総量とp型コラム領域の不純物総量とが等しい場合(以下、Justの場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間がわずかに出現するように動作する(ドレイン電流Idの波形にコブ波形がわずかに出現するように動作する。図14のId(Just)参照。)。ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間は約0.02μsec(20nsec)である。
n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合(以下、n過多の場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間が出現するように動作する(ドレイン電流Idの波形に大きなコブ波形が出現するように動作する。図14のId(n過多)参照。)。当該コブ波形においては、ドレイン電流IdがJustの場合よりも高い電流値まで増加し、かつ、ドレイン電流Idが0になるまでの期間がJustの場合よりも大幅に長くなる(Justの場合が約0.02μsec(20nsec)であるのに対して、n過多の場合には約0.04μsec(40nsec)である。)。
また、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも大きい場合(以下、p過多の場合という)、ドレイン電流Idは単調に減少するように動作する(ドレイン電流Idの波形にコブ波形が出現しないように動作する。図14のId(p過多)参照。)。
(2)ドレイン・ソース間電圧Vds
n過多の場合、ドレイン・ソース間電圧VdsはJustの場合よりも緩やかに約350Vまで上昇し、その後、緩やかに減少して電源電圧(300V)で安定するように動作する。ドレイン・ソース間電圧Vdsが上昇し始めてから安定するまでにかかる時間はJustの場合よりも長く約0.05μsec(50nsec)である(図14のVds(n過多)参照。)。
p過多の場合、ドレイン・ソース間電圧VdsがJustの場合よりも急激に約370Vまで増加した後、電源電圧(300V)で安定するように動作する(図14のVds(p過多)参照。)。ドレイン・ソース間電圧Vdsが上昇してから安定するまでにかかる時間は約0.02μsec(20nsec)である。
(3)ゲート・ソース間電圧Vgs
n過多の場合、ゲート・ソース間電圧Vgsは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する(図14のVgs(n過多)参照。)。一方、Justの場合及びp過多の場合、ゲート・ソース間電圧Vgsは、ほとんど変化せず単調に減少するように動作する(図14のVgs(p過多)及びVgs(Just)参照。)。
実施形態1に係る電力変換回路1において、MOSFET100の代わりに比較例1に係るMOSFET800を用いた場合、比較例1に係るMOSFET800は、以下のように動作する。
(1)ドレイン電流Id
n型コラム領域の不純物総量とp型コラム領域の不純物総量とが等しい場合(以下、Justの場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間がわずかに出現するように動作する(ドレイン電流Idの波形にコブ波形がわずかに出現するように動作する。図14のId(Just)参照。)。ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間は約0.02μsec(20nsec)である。
n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合(以下、n過多の場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間が出現するように動作する(ドレイン電流Idの波形に大きなコブ波形が出現するように動作する。図14のId(n過多)参照。)。当該コブ波形においては、ドレイン電流IdがJustの場合よりも高い電流値まで増加し、かつ、ドレイン電流Idが0になるまでの期間がJustの場合よりも大幅に長くなる(Justの場合が約0.02μsec(20nsec)であるのに対して、n過多の場合には約0.04μsec(40nsec)である。)。
また、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも大きい場合(以下、p過多の場合という)、ドレイン電流Idは単調に減少するように動作する(ドレイン電流Idの波形にコブ波形が出現しないように動作する。図14のId(p過多)参照。)。
(2)ドレイン・ソース間電圧Vds
n過多の場合、ドレイン・ソース間電圧VdsはJustの場合よりも緩やかに約350Vまで上昇し、その後、緩やかに減少して電源電圧(300V)で安定するように動作する。ドレイン・ソース間電圧Vdsが上昇し始めてから安定するまでにかかる時間はJustの場合よりも長く約0.05μsec(50nsec)である(図14のVds(n過多)参照。)。
p過多の場合、ドレイン・ソース間電圧VdsがJustの場合よりも急激に約370Vまで増加した後、電源電圧(300V)で安定するように動作する(図14のVds(p過多)参照。)。ドレイン・ソース間電圧Vdsが上昇してから安定するまでにかかる時間は約0.02μsec(20nsec)である。
(3)ゲート・ソース間電圧Vgs
n過多の場合、ゲート・ソース間電圧Vgsは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する(図14のVgs(n過多)参照。)。一方、Justの場合及びp過多の場合、ゲート・ソース間電圧Vgsは、ほとんど変化せず単調に減少するように動作する(図14のVgs(p過多)及びVgs(Just)参照。)。
上記(1)~(3)からわかるように、比較例1に係るMOSFET800においては、ゲート周辺のチャージバランスのバラツキがあった場合(Justがn過多になったり、p過多になったりする場合等)に、ターンオフしたときのスイッチング特性、特にドレイン電流Id及びドレイン・ソース間電圧Vdsのバラツキが大きくなる。チャージバランスにバラツキが生じn過多になった場合、スイッチング特性のバラツキは特に大きくなる。
これに対して、実施形態1に係る電力変換回路1において、実施形態1に係るMOSFET100は、以下のように動作する。
(1)ドレイン電流Id
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図15の各Id参照。)。特に、n過多の場合には、ドレイン電流Idの波形にコブ波形がほとんど出現しなくなり、Justの場合及びp過多の場合の波形に近くなるように動作する。
(2)ドレイン・ソース間電圧Vds
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図15の各Vds参照。)。p過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
(3)ゲート・ソース間電圧Vgs
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ゲート・ソース間電圧Vgsの波形にほとんど違いがないように動作する(図15の各Vgs参照。)。
(1)ドレイン電流Id
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図15の各Id参照。)。特に、n過多の場合には、ドレイン電流Idの波形にコブ波形がほとんど出現しなくなり、Justの場合及びp過多の場合の波形に近くなるように動作する。
(2)ドレイン・ソース間電圧Vds
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図15の各Vds参照。)。p過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
(3)ゲート・ソース間電圧Vgs
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ゲート・ソース間電圧Vgsの波形にほとんど違いがないように動作する(図15の各Vgs参照。)。
上記(1)~(3)からわかるように、実施形態1に係るMOSFET100においては、ゲート周辺のチャージバランスのバラツキ(Justからn過多になったり、p過多になったりする等)があったときしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
次に、MOSFETをターンオフしたときに、実施形態1に係るMOSFET100及び比較例1に係るMOSFET800の波形が上記のような波形になる理由を説明する。
まず、比較例1に係るMOSFET800において、MOSFETをターンオフすると、p型コラム領域816(及びベース領域818)とn型コラム領域814との間のpn接合から空乏層がn型コラム領域814及びp型コラム領域816に広がる。しかしながら、比較例1に係るMOSFET800においては、(空乏層がトレンチ直下まで広がるものの)空乏層がドレイン電極側に広がり難いため、n型コラム領域814における空乏化されていない領域とゲート電極826の間隔を長くすることが難しく、帰還容量Crssを小さくすることが難しくなる(図16参照。)。このため、ゲート電極826がn型コラム領域814の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
まず、比較例1に係るMOSFET800において、MOSFETをターンオフすると、p型コラム領域816(及びベース領域818)とn型コラム領域814との間のpn接合から空乏層がn型コラム領域814及びp型コラム領域816に広がる。しかしながら、比較例1に係るMOSFET800においては、(空乏層がトレンチ直下まで広がるものの)空乏層がドレイン電極側に広がり難いため、n型コラム領域814における空乏化されていない領域とゲート電極826の間隔を長くすることが難しく、帰還容量Crssを小さくすることが難しくなる(図16参照。)。このため、ゲート電極826がn型コラム領域814の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
これに対して、実施形態1に係るMOSFET100においては、空乏層がドレイン電極側にも広がり易いため、n型コラム領域114における空乏化されていない領域とゲート電極126との間隔を長くし易く、帰還容量Crssを小さくすることが容易となる(図17参照。)。このため、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くすることができ、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
次に、等電位線の面から上記理由を説明する。
なお、比較例2に係るMOSFET700は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例1に係るMOSFET800と同様の構成を有するMOSFETであり(図18(a)参照。)、実施例に係るMOSFET100Aは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態1に係るMOSFET100と同様の構成を有するMOSFETである(図18(b)参照。)。
なお、比較例2に係るMOSFET700は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例1に係るMOSFET800と同様の構成を有するMOSFETであり(図18(a)参照。)、実施例に係るMOSFET100Aは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態1に係るMOSFET100と同様の構成を有するMOSFETである(図18(b)参照。)。
比較例2に係るMOSFET700において、MOSFETをターンオフしたときには、トレンチの底部の等電位線の間隔が狭い状態となっている(図19(a)参照。)。これは、n型コラム領域714における空乏化されていない領域とゲート電極726との間隔が短いためである。従って、トレンチの底部付近の電位勾配が大きくなり、ゲート電極726がn型コラム領域714の電位変化の影響を受け易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
これに対して、実施例に係るMOSFET100Aにおいて、MOSFETをターンオフしたときには、トレンチ122の底部付近の等電位線の間隔が広い状態となっている(図19(b)参照。)。これは、n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が長いためである。これにより、トレンチ122の底部付近の電位勾配が小さくなり、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
6.実施形態1に係るMOSFET100及び電力変換回路1の効果
実施形態1に係るMOSFET100及び電力変換回路1によれば、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
実施形態1に係るMOSFET100及び電力変換回路1によれば、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
また、実施形態1に係るMOSFET100及び電力変換回路1によれば、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じた場合であっても、MOSFETをターンオフしたときのスイッチング損失のバラツキが大きくなり難くなるため、電力変換回路(特に、電流臨界型PFCや電流不連続型PFC等のようにターンオフ時のスイッチング損失の影響が大きい回路)の動作に不具合が生じることを防ぐことができる。
また、実施形態1に係るMOSFET100によれば、n型コラム領域114及びp型コラム領域116から構成されたスーパージャンクション構造117を有する半導体基体110を備えるため、従来のMOSFET900の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
また、実施形態1に係るMOSFET100によれば、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であるため、p型コラム領域116の底部付近の深さ位置においては、p型コラム領域116の不純物総量がn型コラム領域114の不純物総量よりも少なくなる(n過多になる)。従って、MOSFETをターンオフしたときにp型コラム領域116から発生した空乏層が第2主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いMOSFETとなる。
また、実施形態1に係るMOSFET100及び電力変換回路1によれば、当該平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)ゲート周辺のn型コラム領域114が従来のMOSFET900よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域114の電位が高くなり難くなる。また、(2)n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が従来のMOSFET900よりも長くなり、帰還容量Crss(ゲート・ドレイン間容量Cgdと等しい)が従来のMOSFET900よりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域114のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、実施形態1に係るMOSFET100によれば、当該平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ(x)が小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量がn型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該p型コラム領域116の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、L負荷アバランシェ破壊耐量を大きくすることができる。
また、実施形態1に係るMOSFET100によれば、p型コラム領域の幅Wp(x)は、以下の式(2)
(符号A,B,λは定数。)
で表され、n型コラム領域の幅Wn(x)は、以下の式(3)
(符号A,B,λは定数)
で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ(x)が小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量がn型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該p型コラム領域116の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、L負荷アバランシェ破壊耐量を大きくすることができる。
で表され、n型コラム領域の幅Wn(x)は、以下の式(3)
で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ(x)が小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量がn型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該p型コラム領域116の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、L負荷アバランシェ破壊耐量を大きくすることができる。
また、実施形態1に係るMOSFET100によれば、ρ0(X0)>ρ(X0’)を満たすため、n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合に第1主面側(ゲート電極側)がよりp過多の状態になり易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
また、実施形態1に係るMOSFET100によれば、|Xm-Xm’|<|X1-X1’|の関係を満たすため、電界E(X)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(X)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
また、実施形態1に係るMOSFET100によれば、p過多になった場合において、当該深さX1を示す曲線は、n型コラム領域の不純物総量とp型コラム領域の不純物総量との差が大きくなると所定の値に収束する。このため、p型コラム領域の底よりも深い領域に空乏層が延伸することが困難となる。従って、p型コラム領域116よりも深い領域に設けられているバッファ層113が完全に空乏化することを防ぐことができ、その結果、p過多になった場合でもL負荷アバランシェ耐量を維持することができる。なお、p型コラム領域の底よりも深い領域に空乏層が延伸し難いのは、n型領域(バッファ層113及び低抵抗半導体層112)しか存在しないためであると考えられる
ところで、一般に、スーパージャンクション構造を有するMOSFETの設計及び製造においては、チャージバランスを変動させたときに最も耐圧が高くなる構成がチャージバランス点であり、p型コラム領域の不純物総量とn型コラム領域の不純物総量とが等しくなった構成であるとみなす。このとき、p型コラム領域及びn型コラム領域のうち、それぞれ空乏化している領域において、 不純物総量が等しくなる。
実施形態1に係るMOSFET100においても、チャージバランスを変動させ、最も耐圧が高くなる構成を見いだし、これをチャージバランス点であるとみなしている。そして、実施形態1に係るMOSFET100によれば、p過多になった場合において、当該深さX1を示す曲線は、n型コラム領域の不純物総量とp型コラム領域の不純物総量との差が大きくなると所定の値に収束することからもわかるように、実施形態1に係るMOSFET100において、チャージバランス点とみなされる構成(最も耐圧が高くなる構成)は、もともと空乏層が深めの位置に形成されている。
従って、MOSFETの製造過程において、チャージバランスがn過多にずれた場合において、空乏層の上端X0が浅い方向に動いた場合でも、ゲート電極から空乏層の上端までの距離が十分に長いため、ゲート周辺の電界分布に影響を与え難く、ゲート周辺の電界分布が安定した状態を保つことができる。
ところで、量産における工程管理においては、所定の特性についての、流れ品のウェーハ間の推移やロット間の推移を測定することにより当該所定の特性のバラツキを測定しており、バラツキ幅が大きくなると、バラツキをジャストに戻すように管理を行う。そして、工程管理において、チャージバランスのバラツキは耐圧の低下として検知される。複数のロットの推移として、チャージバランスのn過多へのバラツキ幅が漸増したことに起因して耐圧が低下傾向を示した場合、チャージバランスをジャストに戻すように不純物ドープ工程にフィードバックする。
このとき、n過多へのバラツキ幅が漸増傾向を示した数ロットについては、デバイス内部を見ると、空乏層の形成範囲が浅い方に移動していることになるが、 上記したようにゲート周辺の電界分布は安定したままであり、チャージバランスのバラツキがスイッチング特性に強い影響は与えない。すなわち、実施形態1に係るMOSFET100によれば、通常の量産工程管理において、耐圧をモニターして、チャージバランスを管理しておけば、その管理幅の範囲内において、スイッチング特性のバラツキが大きくなることはない。つまり、実施形態1に係るMOSFET100は、静特性の管理によって、動特性(スイッチング特性)が自動的に管理される構造となっている。
実施形態1に係るMOSFET100においても、チャージバランスを変動させ、最も耐圧が高くなる構成を見いだし、これをチャージバランス点であるとみなしている。そして、実施形態1に係るMOSFET100によれば、p過多になった場合において、当該深さX1を示す曲線は、n型コラム領域の不純物総量とp型コラム領域の不純物総量との差が大きくなると所定の値に収束することからもわかるように、実施形態1に係るMOSFET100において、チャージバランス点とみなされる構成(最も耐圧が高くなる構成)は、もともと空乏層が深めの位置に形成されている。
従って、MOSFETの製造過程において、チャージバランスがn過多にずれた場合において、空乏層の上端X0が浅い方向に動いた場合でも、ゲート電極から空乏層の上端までの距離が十分に長いため、ゲート周辺の電界分布に影響を与え難く、ゲート周辺の電界分布が安定した状態を保つことができる。
ところで、量産における工程管理においては、所定の特性についての、流れ品のウェーハ間の推移やロット間の推移を測定することにより当該所定の特性のバラツキを測定しており、バラツキ幅が大きくなると、バラツキをジャストに戻すように管理を行う。そして、工程管理において、チャージバランスのバラツキは耐圧の低下として検知される。複数のロットの推移として、チャージバランスのn過多へのバラツキ幅が漸増したことに起因して耐圧が低下傾向を示した場合、チャージバランスをジャストに戻すように不純物ドープ工程にフィードバックする。
このとき、n過多へのバラツキ幅が漸増傾向を示した数ロットについては、デバイス内部を見ると、空乏層の形成範囲が浅い方に移動していることになるが、 上記したようにゲート周辺の電界分布は安定したままであり、チャージバランスのバラツキがスイッチング特性に強い影響は与えない。すなわち、実施形態1に係るMOSFET100によれば、通常の量産工程管理において、耐圧をモニターして、チャージバランスを管理しておけば、その管理幅の範囲内において、スイッチング特性のバラツキが大きくなることはない。つまり、実施形態1に係るMOSFET100は、静特性の管理によって、動特性(スイッチング特性)が自動的に管理される構造となっている。
実施形態1に係るMOSFET100はトレンチゲート型のMOSFETである。このような構成とすることにより、プレーナーゲート型のMOSFETよりもゲート電極とドレイン電極が近く、ゲート周辺のn型コラム領域114の電位が上がり易いトレンチゲート型のMOSFETであっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、実施形態1に係るMOSFET100によれば、MOSFETをターンオフしてスーパージャンクション構造117に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置をaとし、スーパージャンクション構造117における、平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすため(図7参照。)、ゲート周辺の深さ位置においてp型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が大きくなり、ゲート周辺のn型コラム領域114が空乏化しやすくなるため、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
また、実施形態1に係るMOSFET100によれば、深さ方向に沿った軸をx軸とし、ベース領域11の最下面の深さ位置のx座標を-tとし、p型コラム領域116の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすため(図7参照。)、このような構成とすることによっても、ゲート周辺の深さ位置においてp型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が大きくなり、ゲート周辺のn型コラム領域114が空乏化しやすくなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
実施形態1に係る電力変換回路1によれば、整流素子が、ファスト・リカバリー・ダイオードであるため、ターンオフ期間が短く、MOSFETをターンオフしたときに、ドレイン電圧に伴ってn型コラム領域114の電位が上がり難くなる。従って、ゲート電極の電位も上がり難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
[変形例]
変形例に係るMOSFET(図示せず)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の不純物濃度ではなく、p型コラム領域の所定深さ位置における幅Wp(x)及びn型コラム領域の所定深さ位置における幅Wn(x)にバラツキが生じた場合を想定している点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、変形例に係るMOSFETにおいては、p型コラム領域の所定深さ位置における幅Wp(x)が以下の式(15)で表されるようにδだけ狭くなり、n型コラム領域の所定深さ位置における幅Wn(x)が以下の式(16)で表されるようδだけ広くなる。
このとき、平均正電荷密度ρ(x)は以下の式(17)で表される。
変形例に係るMOSFET(図示せず)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の不純物濃度ではなく、p型コラム領域の所定深さ位置における幅Wp(x)及びn型コラム領域の所定深さ位置における幅Wn(x)にバラツキが生じた場合を想定している点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、変形例に係るMOSFETにおいては、p型コラム領域の所定深さ位置における幅Wp(x)が以下の式(15)で表されるようにδだけ狭くなり、n型コラム領域の所定深さ位置における幅Wn(x)が以下の式(16)で表されるようδだけ広くなる。
ここで、最大電界強度点Xmではρ(x)=0となるため、最大電界強度点はx=λδW/Bのときとなる。すなわち、式(10)と式(17)とを比較すると、チャージバランスのバラツキが生じたときに最大電界強度点はx=λδW/Bだけソース電極側に移動していることとなる。ここで、W=5μm、λ=10μm、N0=3×1015cm-3、B=0.868μmを代入すると、最大電界強度点の移動量ΔXm=1.44μmとなる。
また、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置は、ρ(x)が最小となる点であるため、式(10)と式(17)とを比較すると、当該位置は、チャージバランスのバラツキによって(B+δ)だけソース電極側に平行移動していることになる。ここで上記したW=5μm等の数値を代入すると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置の移動量ΔX0=0.44μmとなる。
従って、この場合でもΔX0<ΔXmとなる。
このように、変形例に係るMOSFET及び電力変換回路は、n型コラム領域の不純物濃度ではなく、p型コラム領域の所定深さ位置における幅Wp(x)及びn型コラム領域の所定深さ位置における幅Wn(x)にバラツキが生じた場合を想定している点で実施形態1に係るMOSFET100の場合とは異なるが、実施形態1に係るMOSFET100の場合と同様に、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
[実施形態2]
実施形態2に係るMOSFET102は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の所定深さ位置における幅Wn(x)及びp型コラム領域の所定深さ位置における幅Wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態2に係るMOSFET102においては、深さxを横軸とし、n型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、当該正電荷の平均密度Nd(x)は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Na(x)は、下に凸の単調な右下がりの曲線で表される(図20(c)参照。)。なお、n型コラム領域114の幅及びp型コラム領域116の幅はいずれも、深さによらず一定である(図20(a)及び図20(b)参照。)。
実施形態2に係るMOSFET102は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の所定深さ位置における幅Wn(x)及びp型コラム領域の所定深さ位置における幅Wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態2に係るMOSFET102においては、深さxを横軸とし、n型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、当該正電荷の平均密度Nd(x)は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Na(x)は、下に凸の単調な右下がりの曲線で表される(図20(c)参照。)。なお、n型コラム領域114の幅及びp型コラム領域116の幅はいずれも、深さによらず一定である(図20(a)及び図20(b)参照。)。
MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造における所定深さ位置における深さxを横軸とし、n型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)又はp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、
n型コラム領域114の前記所定深さ位置における正電荷の平均密度Nd(x)は、以下の式(4)
(符号A,B,λは定数)
で表され、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)は、以下の式(5)
(符号A,B,λは定数)
で表される。
n型コラム領域114の前記所定深さ位置における正電荷の平均密度Nd(x)は、以下の式(4)
で表され、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)は、以下の式(5)
で表される。
このように、実施形態2に係るMOSFET102は、p型コラム領域の所定深さ位置における幅Wp(x)及びn型コラム領域の所定深さ位置における幅Wn(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なるが、実施形態1に係るMOSFET100の場合と同様に、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
なお、実施形態2に係るMOSFET102は、n型コラム領域の所定深さ位置における幅Wn(x)及びp型コラム領域の所定深さ位置における幅Wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点以外の点においては実施形態1に係るMOSFET100と同様の構成を有するため、実施形態1に係るMOSFET100が有する効果のうち該当する効果を有する。
[実施形態3]
実施形態3に係るMOSFET200は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、トレンチゲート型のMOSFETではなくプレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態3に係るMOSFET200において、半導体基体210は、図21に示すように、半導体基体210の第1主面の表面、かつ、p型コラム領域216の表面上の全部及びn型コラム領域214の表面上の一部に形成されたベース領域218と、半導体基体210の第1主面の表面、かつ、n型コラム領域214の表面上にベース領域218に隣接するように形成されたn型表面高濃度領域219と、ベース領域218の表面に形成されたn型のソース領域220とを有し、ゲート電極236は、ソース領域220とn型表面高濃度領域219とに挟まれたベース領域218の表面上にゲート絶縁膜234を介して形成されている。なお、n型表面高濃度領域219の深さ位置は、1.0μm~4.0μmの範囲内にあり、n型表面高濃度領域219の不純物濃度は、1×1014cm-3~1×1016cm-3の範囲内にある。
実施形態3に係るMOSFET200は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、トレンチゲート型のMOSFETではなくプレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態3に係るMOSFET200において、半導体基体210は、図21に示すように、半導体基体210の第1主面の表面、かつ、p型コラム領域216の表面上の全部及びn型コラム領域214の表面上の一部に形成されたベース領域218と、半導体基体210の第1主面の表面、かつ、n型コラム領域214の表面上にベース領域218に隣接するように形成されたn型表面高濃度領域219と、ベース領域218の表面に形成されたn型のソース領域220とを有し、ゲート電極236は、ソース領域220とn型表面高濃度領域219とに挟まれたベース領域218の表面上にゲート絶縁膜234を介して形成されている。なお、n型表面高濃度領域219の深さ位置は、1.0μm~4.0μmの範囲内にあり、n型表面高濃度領域219の不純物濃度は、1×1014cm-3~1×1016cm-3の範囲内にある。
このように、実施形態3に係るMOSFET200は、トレンチゲート型のMOSFETではなく、プレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なるが、実施形態1に係るMOSFET100の場合と同様に、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
なお、実施形態3に係るMOSFET200は、トレンチゲート型のMOSFETではなく、プレーナーゲート型のMOSFETである点以外の点においては実施形態1に係るMOSFET100と同様の構成を有するため、実施形態1に係るMOSFET100が有する効果のうち該当する効果を有する。
[実施形態4]
実施形態4に係る電力変換回路2は、基本的には実施形態1に係る電力変換回路1と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態4に係る電力変換回路2は、図22に示すように、MOSFETとして、4つのMOSFET100(100a~100d)を備え、整流素子として、各MOSFETの内蔵ダイオードを備える。
実施形態4に係る電力変換回路2は、基本的には実施形態1に係る電力変換回路1と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態4に係る電力変換回路2は、図22に示すように、MOSFETとして、4つのMOSFET100(100a~100d)を備え、整流素子として、各MOSFETの内蔵ダイオードを備える。
このように、実施形態4に係る電力変換回路2は、電力変換回路がフルブリッジ回路である点で実施形態1に係る電力変換回路1の場合とは異なるが、実施形態1に係る電力変換回路1の場合と同様に、|X0-X0’|≦|Xm-Xm’|の関係を満たすため、チャージバランスにバラツキが生じn過多になった場合であっても、第1主面側(ゲート電極側)の平均正電荷密度ρ(x)のずれが少なく、電界E(x)が高い領域がゲート電極に近づき難くなる。従って、ゲート電極周辺のn型コラム領域114の電界E(x)が高くなり難くなるため、ゲート周辺のn型コラム領域の電位変化が小さくなり易くなり、その結果、ターンオフしたときのスイッチング特性にバラツキが生じ難くなる。
また、実施形態4に係る電力変換回路2によれば、当該平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、上記したように、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域114のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、2個以上のMOSFETが接続されている回路において、どちらか一方のMOSFETがターンオンするとき、電位変化によって、もう一方のMOSFETも誤ってターンオンする現象である。
さらにまた、実施形態4に係る電力変換回路2によれば、整流素子が、MOSFETの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
なお、実施形態4に係る電力変換回路2は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態1に係る電力変換回路1と同様の構成を有するため、実施形態1に係る電力変換回路1が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
(2)上記実施形態1及び2においては、n型コラム領域の所定深さ位置における幅Wn(x)及びp型コラム領域の所定深さ位置における幅Wp(x)、又は、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を指数関数としたが、本発明はこれに限定されるものではない。|X0-X0’|≦|Xm-Xm’|の関係を満たすのであれば、指数関数でなくてもよい。
(3)上記実施形態1においては、n型コラム領域の所定深さ位置における幅Wn(x)を上に凸の単調な右上がりの曲線で表し、かつ、p型コラム領域の所定深さ位置における幅Wp(x)を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、n型コラム領域の所定深さ位置における幅Wn(x)を、階段状(但し、階段の角の部分を結んだ線(包絡線)が上に凸の単調な右上がりの曲線になる)で表し、かつ、p型コラム領域の所定深さ位置における幅Wpを、階段状(但し、階段の角の部分を結んだ線(包絡線)が下に凸の単調な右下がりの曲線になる)で表してもよいし(図23参照。)、n型コラム領域の所定深さ位置における幅Wn(x)を、凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表し、かつ、p型コラム領域の所定深さ位置における幅Wpを、凹凸を繰り返す曲線(但し、包絡線が下に凸の単調な右下がりの曲線になる)で表してもよい(図24参照。)。
(4)上記実施形態2においては、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)を上に凸の単調な右上がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)を、階段状(但し、階段の角の部分を結んだ線が上に凸の単調な右上がりの曲線になる)で表してもよいし、凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表してもよい。
(5)上記実施形態2においては、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を、階段状(但し、階段の角の部分を結んだ線が下に凸の単調な右下がりの曲線になる)で表してもよいし、凹凸を繰り返す曲線(但し、包絡線が下に凸の単調な右下がりの曲線になる)で表してもよい。
(6)上記各実施形態においては、n型コラム領域114、p型コラム領域116、トレンチ122、ゲート電極126を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。n型コラム領域114、p型コラム領域116、トレンチ122、ゲート電極126を平面的に見て、円状(立体的に見て柱状)、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
(7)上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
(8)上記実施形態1~3においては、電力変換回路として、チョッパ回路を用い、実施形態4においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、RCC回路、フォワードコンバータ、フライバックコンバータ、PFC回路(電流臨界型PFC回路,電流不連続型PFC回路、電流連続型PFCその他のPFC回路)、その他の回路を用いてもよい。
(9)上記実施形態1~3においては、整流素子として、pinダイオードを用い、実施形態4においては、MOSFETの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、JBS、MPSその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
(10)上記実施形態4においては、整流素子として、MOSFETの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、MOSFETと並列に別途整流素子を接続してもよい。
1,2…電力変換回路、10…リアクトル、12…第1端子、14…第2端子、20…電源、30…整流素子、100,100A,100a,100b,100c,100d,102,104,106,200,700,800,900…MOSFET、110,210,710,810,910…半導体基体、112,212,712,812,912…低抵抗半導体層、113,213,713,813,913…バッファ層、114,214,714,814,914…n型コラム領域、115,215,715,815,915…n型半導体層、116,216,716,816,916…p型コラム領域、117,217,717,917…スーパージャンクション構造、118,218,718,818,918…ベース領域、219,919…n型表面高濃度領域、120,220,720,820,920…ソース領域、122,722,822…トレンチ、124,234,724,824,934…ゲート絶縁膜、126,236,726,826,936…ゲート電極、128,238,728、828…層間絶縁膜、130,230,730,830,930…ソース電極、132,232,732,832,932…ドレイン電極
Claims (17)
- n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、
前記半導体基体の第1主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるMOSFETであって、
前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式(1)で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)を縦軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、
当該平均正電荷密度ρ(x)を表す曲線においては、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であり、
当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及びx軸で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積と等しく、
前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、当該平均正電荷密度ρ(x)が0になるときの深さ位置をXm’とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置をX0’とし、
前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と等しくなるように構成された基準MOSFETをターンオフして前記スーパージャンクション構造が空乏化するときの前記平均正電荷密度を基準平均正電荷密度ρ0(x)とした場合に、前記基準平均正電荷密度ρ0(x)が0になるときの深さ位置をXmとし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層のうち最も深い深さ位置をX0としたときに、
|X0-X0’|<|Xm-Xm’|の関係を満たすことを特徴とするMOSFET。
- 前記平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されることを特徴とする請求項1に記載のMOSFET。
- 前記スーパージャンクション構造における所定深さ位置における深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における負電荷の平均密度Na(x)又は前記n型コラム領域の前記所定深さ位置における正電荷の平均密度Nd(x)を縦軸としたときに、
前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における正電荷の平均密度Na(x)は、以下の式(4)
で表され、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における負電荷の平均密度Nd(x)は、以下の式(5)
で表されることを特徴とする請求項1又は2に記載のMOSFET。 - 前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第1主面側の表面を基準として、
前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置X0’の前記平均正電荷密度をρ(X0’)とし、
前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層のうち最も深い深さ位置X0の前記基準平均正電荷密度をρ0(X0)としたときに、
ρ0(X0)>ρ(X0’)を満たすことを特徴とする請求項1~4のいずれかに記載のMOSFET。 - 前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第1主面側の表面を基準として、
前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記平均正電荷密度ρ(x)が0になるときの深さ位置をXm’とし、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをX1’とし、
前記基準平均正電荷密度ρ0(x)が0になるときの深さ位置をXmとし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置をX1としたときに、
|Xm-Xm’|<|X1-X1’|の関係を満たすことを特徴とする請求項1~5のいずれかに記載のMOSFET。 - 前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、
前記スーパージャンクション構造の前記第1主面側の表面を基準として、
前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なる状態における、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さX1’の前記平均正電荷密度をρ(X1’)とし、
前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置X1 の前記基準平均正電荷密度をρ0(X1)としたときに、
ρ0(X1)<ρ(X1’)を満たすことを特徴とする請求項1~6のいずれかに記載のMOSFET。 - 前記n型コラム領域の不純物総量と前記p型コラム領域の不純物総量の差を横軸とし、前記スーパージャンクション構造の前記第1主面側の表面を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さX1を縦軸としたときに、
前記p型コラム領域の不純物総量が前記n型コラム領域の不純物総量よりも多い状態となった場合において、当該深さX1を示す曲線は、前記n型コラム領域の不純物総量と前記p型コラム領域の不純物総量との差が大きくなると所定の値に収束することを特徴とする請求項1~7のいずれかに記載のMOSFET。 - 前記n型コラム領域の不純物総量が前記p型コラム領域の不純物総量と異なった状態となる場合において、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをa’とし、前記基準MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、
前記平均正電荷密度ρ(x)を表す曲線、x=a’の直線及びx軸で囲まれた領域の面積は、前記基準平均正電荷密度ρ0(x)を表す曲線、x=aの直線及びx軸で囲まれた領域の面積と等しいことを特徴とする請求項1~8のいずれかに記載のMOSFET。 - 前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置をaとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすことを特徴とする請求項1~9のいずれかに記載のMOSFET。
- 前記半導体基体は、前記n型コラム領域及び前記p型コラム領域の表面上に形成されたp型のベース領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、
前記MOSFETは、
平面的に見て前記n型コラム領域が位置する領域内において、前記半導体基体の第1主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることを特徴とする請求項1~10のいずれかに記載のMOSFET。 - 前記半導体基体は、前記半導体基体の前記第1主面の表面、かつ、前記p型コラム領域の表面上の全部及び前記n型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第1主面の表面、かつ、前記n型コラム領域の表面上に前記ベース領域に隣接するように形成されたn型表面高濃度領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、
前記ゲート電極は、前記ソース領域と前記n型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項1~10のいずれかに記載のMOSFET。 - 前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、前記ベース領域の最下面の深さ位置のx座標を-tとし、前記p型コラム領域の最下部の深さ位置のx座標をbとし、前記平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすことを特徴とする請求項11又は12に記載のMOSFET。
- リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項1~13のいずれかに記載のMOSFETと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。 - 前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項14に記載の電力変換回路。
- 前記整流素子は、前記MOSFETの内蔵ダイオードであることを特徴とする請求項14に記載の電力変換回路。
- 前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項14に記載の電力変換回路。
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