JP2006339110A - Electronic element using nanostructure group and method of manufacturing same - Google Patents

Electronic element using nanostructure group and method of manufacturing same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic element in which nanostructures are formed along a desired direction other than a direction vertical to a main surface of a substrate at a desired position, and to provide a method of manufacturing the same. <P>SOLUTION: The electronic element is provided with an Fe catalyst layer 4 formed above an Si substrate 10, and a CNT (carbon nano-tube) group connected to an exposed face 4a of the Fe catalyst layer 4. The exposed face 4a is a side face of the Fe catalyst layer 4. In this structure, the CNT 6 group can be grown in a desired direction at a desired position by changing a forming position of the Fe catalyst layer 4 and an angle between the main surface of the Si substrate 10 and the side face of the Fe catalyst layer 4. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ナノ構造体群を用いた電子素子およびその製造方法に関するものである。   The present invention relates to an electronic device using a nanostructure group and a manufacturing method thereof.

従来から、ナノ構造体としては、カーボンナノチューブ（以下、「ＣＮＴ」という。）がよく知られている。ＣＮＴは、シート状のカーボン膜（グラファイト）が筒状に丸められたものである。また、ＣＮＴは、その直径が１ｎｍ以下の小さなものから直径が数１００ｎｍ程度の大きいものまであり、その形態は、直線状およびコイル状など様々なものが知られている。また、ＣＮＴ以外のナノ構造体としては、円錐状カーボン層が多数重なった構造のカーボンナノファイバー（以下、「ＣＮＦ」という。）等が挙げられる。これらのナノ構造体は、いずれも、細長いという特徴を有している。また、それらのナノ構造体の様々な電子素子への適用のための研究が盛んになっている。   Conventionally, carbon nanotubes (hereinafter referred to as “CNT”) are well known as nanostructures. CNT is a sheet-like carbon film (graphite) rolled into a cylinder. CNTs range from small ones having a diameter of 1 nm or less to large ones having a diameter of about several hundreds of nanometers, and various forms such as linear and coiled forms are known. Examples of nanostructures other than CNTs include carbon nanofibers (hereinafter referred to as “CNF”) having a structure in which many conical carbon layers are stacked. Each of these nanostructures has a feature of being elongated. In addition, research for applying these nanostructures to various electronic devices has been actively conducted.

次に、ナノ構造体として、前述のＣＮＴまたはＣＮＦのようなカーボンを構成元素とするナノ構造体が用いられた電子素子を説明する。   Next, an electronic device using a nanostructure having carbon as a constituent element such as CNT or CNF as described above will be described.

ＣＮＴまたはＣＮＦは、熱ＣＶＤ（Chemical Vapor Deposition）法によって、触媒金属上に自己整合的に形成されることが知られている。熱ＣＶＤ法においては、Ｆｅなどの触媒金属に対してメタンまたはアセチレンなどのカーボンを含有したガスが供給される。この方法を用いた電子素子の製造方法は、盛んに研究されている。また、ＣＮＴは、そのチューブ構造を構成する炭素同士の結合形態に応じて、導体または半導体の性質を有する。   It is known that CNT or CNF is formed in a self-aligned manner on a catalyst metal by a thermal CVD (Chemical Vapor Deposition) method. In the thermal CVD method, a gas containing carbon such as methane or acetylene is supplied to a catalytic metal such as Fe. The manufacturing method of the electronic device using this method is actively researched. Moreover, CNT has the property of a conductor or a semiconductor according to the coupling | bonding form of carbons which comprise the tube structure.

ＣＮＴの導体の性質が利用された電子素子の一例としては、フィールドエミッションディスプレイ等の電子源がある。電子源は、ＣＮＴの長さ方向の電気伝導性を利用して、先鋭なＣＮＴの先端から電子を放出する電子素子である。そのため、カソード電極からゲートおよびアノード電極へ向かって延びるようにＣＮＴを形成することが必要である。   An example of an electronic device using the properties of the CNT conductor is an electron source such as a field emission display. The electron source is an electronic element that emits electrons from the tip of a sharp CNT using the electrical conductivity in the length direction of the CNT. Therefore, it is necessary to form CNTs so as to extend from the cathode electrode toward the gate and the anode electrode.

一方、半導体の性質が利用された電子素子の一例としては、電界効果トランジスタがある。電界効果トランジスタにおいては、Appl.Phys.Lett., vol.７３,(１９９８),p２４４７-２４４９（非特許文献１）に開示されているように、ＣＮＴは、ソース電極およびドレイン電極の双方に接続され、チャネル部として用いられる。   On the other hand, a field effect transistor is an example of an electronic element using the properties of a semiconductor. In a field effect transistor, as disclosed in Appl. Phys. Lett., Vol. 73, (1998), p 2447-2449 (Non-patent Document 1), CNT is connected to both a source electrode and a drain electrode. And used as a channel portion.

ＣＮＴの導体の性質が利用される場合およびＣＮＴの半導体の性質が利用される場合のいずれにおいても、電子素子としてＣＮＴを使用するためには、その成長方向および成長位置を適切に制御する必要がある。   In order to use CNT as an electronic device, it is necessary to appropriately control the growth direction and the growth position in both cases where the property of the CNT conductor and the property of the CNT semiconductor are used. is there.

前述の触媒金属を用いる熱ＣＶＤ法によれば、ＣＮＴの成長位置は触媒金属の形成位置に対応する。そのため、ＣＮＴの成長位置を制御し易い。したがって、熱ＣＶＤ法はＣＮＴの形成方法として有効であると考えられている。
特開２００３−８１６２２号公報（４、９-１０、２７など） 特開２００２−１５０９２４号公報（９８-１００、１４３-１４４、１９８-２１３、２４０-２４１など） Appl.Phys.Lett., Vol.73,(1998),p2447-2449 Appl.Phys.Lett., Vol.81,(2002),ｐ2261-2263 According to the above-described thermal CVD method using a catalytic metal, the growth position of the CNT corresponds to the formation position of the catalytic metal. Therefore, it is easy to control the CNT growth position. Therefore, the thermal CVD method is considered to be effective as a CNT formation method.
JP 2003-81622 A (4, 9-10, 27, etc.) JP 2002-150924 A (98-100, 143-144, 198-213, 240-241, etc.) Appl.Phys.Lett., Vol.73, (1998), p2447-2449 Appl.Phys.Lett., Vol.81, (2002), p2261-2263

しかしながら、前述の熱ＣＶＤ法においては、触媒金属の形成位置はリソグラフィ技術によって制御されるため、触媒金属のパターンサイズおよびパターン形成位置等が制限されてしまう。   However, in the above-described thermal CVD method, since the formation position of the catalyst metal is controlled by the lithography technique, the pattern size and pattern formation position of the catalyst metal are limited.

また、ＣＮＴの成長方向に関しては、プラズマを用いて基板に対して垂直な方向に沿ってＣＮＴを成長させる技術の研究が進められている。しかしながら、熱ＣＶＤ法においては、基板の主表面にほぼ垂直な方向においてＣＮＴを成長させる方法が主として用いられており、任意の方向へＣＮＴを成長させる方法は確立されていない。   As for the growth direction of CNTs, research on techniques for growing CNTs along a direction perpendicular to the substrate using plasma is underway. However, in the thermal CVD method, a method for growing CNTs in a direction substantially perpendicular to the main surface of the substrate is mainly used, and a method for growing CNTs in an arbitrary direction has not been established.

たとえば、特開２００３−８１６２２号公報（特許文献１）には、基板に形成された段差部の側面に触媒微粒子を接触させることによって、ＣＮＴを基板の主表面に平行な方向に沿って成長させる方法が開示されている。その方法においては、基板の主表面に触媒微粒子が接触するときに生じる表面マイグレーションを利用している。そのため、基板の主表面を非常に清浄な状態にすることによって、主表面が均質な表面エネルギーを有する状態を維持することが必要である。したがって、前述の方法を用いる場合には、高度な成膜技術が必要になる。また、ＣＮＴの成長起点は、段差部の側面に制約されてしまう。   For example, in Japanese Patent Application Laid-Open No. 2003-81622 (Patent Document 1), CNTs are grown along a direction parallel to the main surface of a substrate by bringing catalyst fine particles into contact with the side surfaces of a stepped portion formed on the substrate. A method is disclosed. In this method, surface migration that occurs when catalyst fine particles contact the main surface of the substrate is used. Therefore, it is necessary to maintain a state where the main surface has a uniform surface energy by making the main surface of the substrate very clean. Therefore, when using the above-described method, an advanced film forming technique is required. Moreover, the growth starting point of CNT is restricted by the side surface of the stepped portion.

また、特開２００２−１５０９２４号公報（特許文献２）においても、パターン化された電極の側面から基板の主表面に平行な方向にＣＮＴを成長させる方法が開示されている。この方法においては、パターン化された電極の側面に触媒微粒子を接触させている。そのため、所望の側面のみに触媒粒子を付着させることが必要になる。したがって、ＣＮＴを成長させる必要がない部分を覆うレジストパターンを形成するか、または、ＣＮＴを成長させる必要がない部分にはＣＮＴを成長させない材料を用いる必要があるなどの制約が生じてしまう。   Japanese Patent Application Laid-Open No. 2002-150924 (Patent Document 2) also discloses a method of growing CNTs in a direction parallel to the main surface of the substrate from the side surface of the patterned electrode. In this method, catalyst fine particles are brought into contact with the side surface of the patterned electrode. Therefore, it is necessary to attach the catalyst particles only to the desired side surface. Therefore, there is a restriction that a resist pattern that covers a portion where CNT does not need to be grown is formed, or a material that does not grow CNT needs to be used for a portion where CNT does not need to be grown.

一方、ＣＮＴの成長位置に関しては、ナノメートルオーダーでの制御が必要となる。たとえば、トランジスタの製造のために２つの電極を１本のＣＮＴで接続する場合においては、ＡＦＭ短針などを用いて、ＣＮＴを１本ずつ２つの電極の間に配置していく方法を採用することは可能である。しかしながら、多くのトランジスタを集積させる電子素子の製造方法として、前述の方法を用いることは現実的ではない。   On the other hand, the CNT growth position needs to be controlled on the nanometer order. For example, when two electrodes are connected by a single CNT for manufacturing a transistor, a method of using an AFM short needle or the like to place CNTs between the two electrodes one by one is adopted. Is possible. However, it is not practical to use the above-described method as a method for manufacturing an electronic device in which many transistors are integrated.

例えば、HommmaらによるAppl.Phys.Lett., vol.81,（2002）,p2261（非特許文献２）においては、近接した２つの電極同士の間でのＣＮＴの架橋成長を実現することが可能であることが開示されている。しかしながら、前述の文献においては、ＣＮＴの架橋方向を制御することができることまでは開示されていない。また、前述の文献において用いられている方法によれば、ＣＮＴの架橋確率は５０％程度であり、さらに、電極上に微細なパターンの触媒金属を形成するために高度なリソグラフィ技術が必要になってしまう。   For example, in Appl. Phys. Lett., Vol. 81, (2002), p2261 (Non-Patent Document 2) by Hommma et al., It is possible to realize CNT cross-linking growth between two adjacent electrodes. It is disclosed that. However, the above-mentioned document does not disclose that the CNT cross-linking direction can be controlled. Further, according to the method used in the above-mentioned literature, the cross-linking probability of CNT is about 50%, and further, an advanced lithography technique is required to form a fine pattern of catalytic metal on the electrode. End up.

本発明は、上述の問題に鑑みなされたものであり、その目的は、ナノ構造体が任意の成長位置において基板の主表面に対して垂直な方向以外の所望の方向に沿って形成された電子素子およびその製造方法を提供することである。   The present invention has been made in view of the above-described problems, and an object of the present invention is to form electrons in which nanostructures are formed along a desired direction other than the direction perpendicular to the main surface of the substrate at an arbitrary growth position. It is providing a device and a method for manufacturing the device.

本発明の電子素子は、基板と、基板の主表面に略平行に延びるように形成された触媒層と、触媒層の上面を覆う触媒作用を有しない被膜層と、触媒層の側面に一端が接続されたナノ構造体とを備えている。この構造によれば、ナノ構造体が所望の成長位置において基板の主表面に対して垂直な方向以外の所望の方向に沿って形成された電子素子を製造することが可能になる。また、触媒層の厚さとほぼ同じ厚さの狭小幅のナノ構造体群を容易に形成することも可能になる。   The electronic device of the present invention includes a substrate, a catalyst layer formed so as to extend substantially parallel to the main surface of the substrate, a non-catalytic coating layer covering the upper surface of the catalyst layer, and one end on the side surface of the catalyst layer. Connected nanostructures. According to this structure, it is possible to manufacture an electronic device in which the nanostructure is formed along a desired direction other than a direction perpendicular to the main surface of the substrate at a desired growth position. In addition, it becomes possible to easily form a narrow nanostructure group having a thickness substantially the same as the thickness of the catalyst layer.

本発明の電子素子の製造方法は、基板の主表面に沿って延びるように触媒層を形成するステップと、触媒層の上面の少なくとも一部を覆う被膜層を形成するステップと、触媒層および被膜層を有する積層膜の側面を露出させるステップと、触媒層の側面上のみに導電性のナノ構造体を成長させるステップとを備えている。この方法によれば、基板の主表面と触媒層の側面との間の角度を変更することによって、所望の位置において所望の方向に沿ってナノ構造体を成長させることができる。   The method for producing an electronic device of the present invention includes a step of forming a catalyst layer so as to extend along a main surface of a substrate, a step of forming a coating layer covering at least a part of the upper surface of the catalyst layer, and the catalyst layer and the coating layer A step of exposing a side surface of the laminated film having a layer, and a step of growing a conductive nanostructure only on the side surface of the catalyst layer. According to this method, the nanostructure can be grown along a desired direction at a desired position by changing the angle between the main surface of the substrate and the side surface of the catalyst layer.

なお、本発明の触媒層の側面とは、触媒層のうちの基板の主表面に沿って延びる面積の大きな面以外の面であって、上層および下層に挟まれた触媒層の側壁として露出している外側面または内側面である。したがって、触媒層の側面は、基板の主表面に対して垂直な面および基板の主表面と所定の角度で交差する面の全てを含むものとする。   The side surface of the catalyst layer of the present invention is a surface of the catalyst layer other than a large surface extending along the main surface of the substrate, and is exposed as a side wall of the catalyst layer sandwiched between the upper layer and the lower layer. The outer surface or the inner surface. Therefore, the side surface of the catalyst layer includes all of a plane perpendicular to the main surface of the substrate and a plane intersecting the main surface of the substrate at a predetermined angle.

以下、図面を参照しながら、本発明の実施の形態の電子素子およびその製造方法を説明する。   Hereinafter, an electronic device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.

実施の形態１．
図１〜図５を用いて、本発明の実施の形態１の電子素子およびその製造方法を説明する。図１に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に所望のパターンの膜厚２００ｎｍのＣｒ電極層２を形成する。その後、所望のパターンのレジスト膜を形成した後、ＳｉＯ2絶縁層１およびレジスト膜上に膜厚１００ｎｍのＴｉ電極層３を形成する。次に、スパッタ法によりＴｉ電極層３上に膜厚１ｎｍのＦｅ触媒層４を形成する。続いて、レジスト膜とともにレジスト膜上のＴｉ電極層３およびＦｅ触媒層４を除去するリフトオフプロセスを行なうことによって、所望のパターンのＴｉ電極層３およびＦｅ触媒層４を形成する。次に、ＳｉＯ2絶縁層１、Ｃｒ電極層２、Ｔｉ電極層３、および、Ｆｅ触媒層４を覆うように、膜厚３００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate Grass）上側絶縁層５を形成する。その後、ＴＥＯＳ上側絶縁層５上に所定のパターンのレジスト膜を形成する。次に、そのレジスト膜をマスクとして、ＴＥＯＳ上側絶縁層５、Ｆｅ触媒層４、およびＴｉ電極層３を順次エッチングする。その後、レジスト膜を除去する。それにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構造が図１に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴＥＯＳ上側絶縁層５が本発明の積層膜であり、ＴＥＯＳ上側絶縁層５が触媒作用を有していない本発明の被膜層である。 Embodiment 1 FIG.
The electronic device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS. In the manufacturing method having the structure shown in FIG. 1, first, the SiO 2 insulating layer 1 is formed on the Si substrate 10. Next, a Cr electrode layer 2 having a desired pattern thickness of 200 nm is formed on the SiO 2 insulating layer 1. Thereafter, after forming a resist film having a desired pattern, a Ti electrode layer 3 having a thickness of 100 nm is formed on the SiO 2 insulating layer 1 and the resist film. Next, an Fe catalyst layer 4 having a thickness of 1 nm is formed on the Ti electrode layer 3 by sputtering. Subsequently, the Ti electrode layer 3 and the Fe catalyst layer 4 having a desired pattern are formed by performing a lift-off process for removing the Ti electrode layer 3 and the Fe catalyst layer 4 on the resist film together with the resist film. Next, a TEOS (Tetra Ethyl Ortho Silicate Grass) upper insulating layer 5 having a film thickness of 300 nm is formed so as to cover the SiO 2 insulating layer 1, the Cr electrode layer 2, the Ti electrode layer 3, and the Fe catalyst layer 4. Thereafter, a resist film having a predetermined pattern is formed on the TEOS upper insulating layer 5. Next, the TEOS upper insulating layer 5, the Fe catalyst layer 4, and the Ti electrode layer 3 are sequentially etched using the resist film as a mask. Thereafter, the resist film is removed. Thereby, the side surface of the Fe catalyst layer 4 is exposed, and an exposed surface 4a is formed. Its cross-sectional structure is shown in FIG. In the present embodiment, the Fe catalyst layer 4 and the TEOS upper insulating layer 5 are the laminated film of the present invention, and the TEOS upper insulating layer 5 is the coating layer of the present invention having no catalytic action.

次に、熱ＣＶＤ法を用いて、Ｆｅ触媒層４の露出面４ａ上に導電性を有するＣＮＴ６を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、Ｓｉ基板１０が８００℃になるように熱せられる。この時、ＣＮＴ６は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、ＣＮＴ６は、基板１０の主表面に対して平行な方向に沿って延びるように成長する。なお、ＣＮＴ６の成長長さをＣＶＤ処理時間によって制御することにより、ＣＮＴ６がＣｒ電極層２に接触することが防止される。なお、露出面４ａは本発明の触媒層の側面であり、本実施の形態においては、ＣＮＴ６群は、露出面４ａ上のみにおいて成長する。つまり、Ｆｅ触媒層４の上面にはＣＮＴ６群は成長しない。この点に関しては、以下の実施の形態２〜６のそれぞれにおいて、本実施の形態と同様である。   Next, conductive CNTs 6 are grown on the exposed surface 4a of the Fe catalyst layer 4 using a thermal CVD method. In this thermal CVD method, acetylene gas is used and the Si substrate 10 is heated to 800 ° C. At this time, the CNT 6 grows from the exposed surface 4a along a direction substantially perpendicular to the exposed surface 4a. That is, the CNT 6 grows so as to extend along a direction parallel to the main surface of the substrate 10. Note that the CNT 6 is prevented from coming into contact with the Cr electrode layer 2 by controlling the growth length of the CNT 6 by the CVD processing time. The exposed surface 4a is a side surface of the catalyst layer of the present invention, and in this embodiment, the CNT 6 group grows only on the exposed surface 4a. That is, the CNT 6 group does not grow on the upper surface of the Fe catalyst layer 4. In this regard, each of the following second to sixth embodiments is the same as the present embodiment.

前述のような本実施の形態の電子素子の製造方法によれば、図２および図３に示すように、Ｆｅ触媒層４の露出面４ａがＳｉ基板１０の主表面に対して垂直であるため、Ｓｉ基板１０の主表面に対して平行な方向に沿って延びるＣＮＴ６が形成される。その結果、ＣＮＴ６群が電子放出部であり、Ｃｒ電極層２がアノード電極であり、Ｔｉ電極層３がカソード電極である電界放出型の電子放源が得られる。   According to the electronic device manufacturing method of the present embodiment as described above, the exposed surface 4a of the Fe catalyst layer 4 is perpendicular to the main surface of the Si substrate 10 as shown in FIGS. CNTs 6 extending along a direction parallel to the main surface of the Si substrate 10 are formed. As a result, a field emission type electron emission source in which the CNT 6 group is an electron emission portion, the Cr electrode layer 2 is an anode electrode, and the Ti electrode layer 3 is a cathode electrode is obtained.

図３は、図２のＩＩＩ−ＩＩＩ線断面図である。また、図４は、図２のＩＶ-ＩＶ線断面図である。本実施の形態の電子素子においては、図３および図４に示すように、複数のＣＮＴ６からなるＣＮＴ６群がナノ構造体群として形成されている。   3 is a cross-sectional view taken along line III-III in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. In the electronic device of the present embodiment, as shown in FIGS. 3 and 4, a group of CNTs 6 including a plurality of CNTs 6 is formed as a nanostructure group.

また、図４から、ＣＮＴ６群は、Ｃｒ電極層２側から見れば、幅１ｎｍの直線領域（触媒層４の露出面４ａ）に沿って成長していることが容易に分かる。したがって、ＣＮＴ６群の成長領域を触媒層４の膜厚を用いて制御することができる。また、上述のＣＮＴ６群の成長方法を用いれば、ＣＮＴ６群を微細な線状の領域に沿って形成することが可能になる。   Moreover, it can be easily seen from FIG. 4 that the group of CNTs 6 grows along a linear region (exposed surface 4a of the catalyst layer 4) having a width of 1 nm when viewed from the Cr electrode layer 2 side. Therefore, the growth region of the CNT 6 group can be controlled using the thickness of the catalyst layer 4. Further, if the above-described CNT 6 group growth method is used, the CNT 6 group can be formed along a fine linear region.

触媒層４の膜厚は、１００ｎｍ以下であれば、本実施の形態の電子素子を良好に機能させることができる。ただし、触媒層４の膜厚が概ね１０ｎｍ以下であれば、Ｓｉ基板１０の主表面に対して垂直な方向においては、１層構造のＣＮＴ６群が、触媒層４の露出面４ａ上に成長する。つまり、１次元的に配置されたＣＮＴ６群を形成することができる。   If the film thickness of the catalyst layer 4 is 100 nm or less, the electronic element of this Embodiment can be functioned favorably. However, if the thickness of the catalyst layer 4 is approximately 10 nm or less, the CNT 6 group having a single-layer structure grows on the exposed surface 4 a of the catalyst layer 4 in the direction perpendicular to the main surface of the Si substrate 10. . That is, a group of CNTs 6 arranged one-dimensionally can be formed.

また、触媒層４の膜厚が概ね１０ｎｍ以下であれば、その膜厚の制御によってＣＮＴ６の太さを制御することが可能になる。そのため、たとえば、触媒層４の膜厚を１ｎｍにすれば、太さが概ね１ｎｍで揃って整列したＣＮＴ６群を形成することが可能になる。なお、図５に示すように、触媒層４がＳｉ基板１０の主表面に対して平行に延びるものではない場合においても、膜厚が均一になるように触媒層４を形成すれば、ＣＮＴ６群は触媒層４の側面である露出面４ａが延びる方向に沿って一列に並んで成長する。そのため、必ずしも触媒層４の全て部分がＳｉ基板１０の主表面に対して平行に延びるように形成されていなくてもよい。つまり、触媒層４の少なくとも一部が基板１０の主表面に平行であればよい。ただし、ＣＮＴ６の最小径が０.１ｎｍ程度であると考えられるため、触媒層４の膜厚は、０.１ｎｍ以上であることが望ましい。   Moreover, if the film thickness of the catalyst layer 4 is approximately 10 nm or less, the thickness of the CNT 6 can be controlled by controlling the film thickness. Therefore, for example, if the thickness of the catalyst layer 4 is 1 nm, it is possible to form a group of CNTs 6 having a thickness of approximately 1 nm and aligned. As shown in FIG. 5, even when the catalyst layer 4 does not extend parallel to the main surface of the Si substrate 10, the CNT 6 group can be formed by forming the catalyst layer 4 so that the film thickness is uniform. Grow in a line along the direction in which the exposed surface 4a, which is the side surface of the catalyst layer 4, extends. Therefore, the entire catalyst layer 4 does not necessarily have to be formed so as to extend parallel to the main surface of the Si substrate 10. That is, it is sufficient that at least a part of the catalyst layer 4 is parallel to the main surface of the substrate 10. However, since the minimum diameter of the CNT 6 is considered to be about 0.1 nm, the thickness of the catalyst layer 4 is preferably 0.1 nm or more.

また、Ｓｉ基板１０および絶縁層１の材料として、それぞれ、ＳｉおよびＳｉＯ2が用いられているが、それらの材料としては、ＣＶＤ時の温度に耐え得る材料であれば、他の材料が用いられてもよい。また、アノード電極２の材料としては、ＣＶＤ時の温度に耐え得るものであって、導電性を有している材料であれば、如何なる材料が用いられてもよい。 Further, Si and SiO 2 are used as materials for the Si substrate 10 and the insulating layer 1, respectively, but other materials can be used as long as they can withstand the temperature during CVD. May be. As the material of the anode electrode 2, any material may be used as long as it can withstand the temperature during CVD and has conductivity.

カソード電極３は、本実施の形態においては、触媒層４の下側に形成されているが、前述のＴＥＯＳ上側絶縁層５の位置に、ＴＥＯＳ上側絶縁層５の代わりに、カソード電極を形成することが可能であるため、カソード電極は、必ずしも、触媒層４の下側に形成されてなくてもよい。つまり、Ｆｅ触媒層４に電気的に接触していれば、カソード電極３は、Ｆｅ触媒層４の上側または下側のいずれに形成されてもよい。   Although the cathode electrode 3 is formed below the catalyst layer 4 in the present embodiment, a cathode electrode is formed at the position of the TEOS upper insulating layer 5 instead of the TEOS upper insulating layer 5. Therefore, the cathode electrode is not necessarily formed on the lower side of the catalyst layer 4. That is, the cathode electrode 3 may be formed on either the upper side or the lower side of the Fe catalyst layer 4 as long as it is in electrical contact with the Fe catalyst layer 4.

また、カソード電極３がＦｅ触媒層４の上側および下側のいずれに形成される場合においても、カソード電極３の材料として、Ｃｒ、Ｔａ、Ａｕ、またはＡｇ等のように、導電性が高い金属材料を用いることが考えられる。しかしながら、それらの導電性が高い金属材料上にはＣＮＴが成長し難いため、それらの金属材料をカソード電極３として用いることは好ましくない。したがって、前述のような金属材料を用いる必要がある場合においては、それらの金属材料と触媒層４との間にＡｌ、Ｓｉ、またはＴｉ等のＣＮＴが成長し易い薄膜導電層を挿入することが好ましい。   Further, in the case where the cathode electrode 3 is formed on either the upper side or the lower side of the Fe catalyst layer 4, the material of the cathode electrode 3 is a highly conductive metal such as Cr, Ta, Au, or Ag. It is conceivable to use materials. However, since it is difficult for CNTs to grow on these highly conductive metal materials, it is not preferable to use these metal materials as the cathode electrode 3. Therefore, in the case where it is necessary to use metal materials as described above, a thin film conductive layer in which CNTs such as Al, Si, or Ti easily grow can be inserted between the metal materials and the catalyst layer 4. preferable.

また、触媒層４の材料としては、Ｆｅ、ＣＯ、およびＮｉのうち少なくとも１種の元素を含む金属材料のように、ＣＮＴの成長に適した材料であれば、如何なる材料が用いられてもよい。   The material of the catalyst layer 4 may be any material as long as it is a material suitable for CNT growth, such as a metal material containing at least one element of Fe, CO, and Ni. .

また、本実施の形態においては、電子源としてＣＮＴ群が用いられているが、導電性のナノ構造体群であれば、ＣＮＴ群以外のナノ構造体群が用いられてもよい。また、ＣＮＴの成長のためのガス種および温度、ならびに、触媒層の材料、厚さ、および形成方法に関しても、本発明の目的が達成されるのであれば、上述の組み合わせ以外の組み合わせが採用されてもよい。   In this embodiment, a CNT group is used as an electron source. However, a nanostructure group other than the CNT group may be used as long as it is a conductive nanostructure group. In addition, with respect to the gas species and temperature for the growth of CNTs, and the material, thickness, and formation method of the catalyst layer, combinations other than the combinations described above are adopted as long as the object of the present invention is achieved. May be.

実施の形態２．
次に、図６および図７を用いて、本発明の実施の形態２の電子素子およびその製造方法を説明する。図６に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に所定のパターンを有するレジスト膜を形成する。その後、前述のレジスト膜およびＳｉＯ2絶縁層１上に膜厚１ｎｍのＦｅ触媒層４を形成する。次に、レジスト膜とともにレジスト膜上のＦｅ触媒層４を除去するためにリフトオフプロセスを行ない、所定のパターンのＦｅ触媒層４を形成する。その後、ＳｉＯ2絶縁層１の主表面およびＦｅ触媒層４を覆うように膜厚３００ｎｍのＴｉ電極層７を形成する。次に、Ｔｉ電極層７上に所定のパターンを有するレジスト膜を形成する。その後、レジスト膜をマスクとして、Ｔｉ電極層７およびＦｅ触媒層４を順次エッチングする。次に、レジスト膜を除去することにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構図が図６に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴｉ電極層７が本発明の積層膜であり、Ｔｉ電極層７が触媒作用を有していない本発明の被膜層である。 Embodiment 2. FIG.
Next, the electronic device and the manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. In the manufacturing method having the structure shown in FIG. 6, first, the SiO 2 insulating layer 1 is formed on the Si substrate 10. Next, a resist film having a predetermined pattern is formed on the SiO 2 insulating layer 1. Thereafter, an Fe catalyst layer 4 having a film thickness of 1 nm is formed on the resist film and the SiO 2 insulating layer 1 described above. Next, a lift-off process is performed to remove the Fe catalyst layer 4 on the resist film together with the resist film, thereby forming the Fe catalyst layer 4 having a predetermined pattern. Thereafter, a Ti electrode layer 7 having a film thickness of 300 nm is formed so as to cover the main surface of the SiO 2 insulating layer 1 and the Fe catalyst layer 4. Next, a resist film having a predetermined pattern is formed on the Ti electrode layer 7. Thereafter, the Ti electrode layer 7 and the Fe catalyst layer 4 are sequentially etched using the resist film as a mask. Next, by removing the resist film, the side surface of the Fe catalyst layer 4 is exposed, and an exposed surface 4a is formed. The cross-sectional composition is shown in FIG. In the present embodiment, the Fe catalyst layer 4 and the Ti electrode layer 7 are the laminated film of the present invention, and the Ti electrode layer 7 is the coating layer of the present invention having no catalytic action.

次に、熱ＣＶＤ法を用いることにより、Ｆｅ触媒層４の露出面４ａ上に半導体のＣＮＴ６群を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、基板が８００℃になるように熱せられる。   Next, a group of semiconductor CNTs 6 is grown on the exposed surface 4a of the Fe catalyst layer 4 by using a thermal CVD method. In this thermal CVD method, acetylene gas is used, and the substrate is heated to 800 ° C.

この時、ＣＮＴ６群は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、図７に示すように、ＣＮＴ６群はＳｉ基板１０の主表面に対して平行な方向に沿って成長する。その結果、２本のＴｉ電極層（ソース電極およびドレイン電極）７同士を接続するＣＮＴ６群が形成される。この後、図７に示す構造の全主表面を覆うようにＳｉＯ2絶縁層を形成した後、ＳｉＯ2絶縁層上にゲート電極を形成することにより、電界効果トランジスタが得られる。なお、ＣＮＴ６群は、電界効果トランジスタのチャネル部として機能する。 At this time, the CNT 6 group grows along the direction substantially perpendicular to the exposed surface 4a from the exposed surface 4a. That is, as shown in FIG. 7, the CNT 6 group grows along a direction parallel to the main surface of the Si substrate 10. As a result, a group of CNTs 6 connecting the two Ti electrode layers (source electrode and drain electrode) 7 is formed. After that, after forming an SiO 2 insulating layer so as to cover the entire main surface of the structure shown in FIG. 7, a field effect transistor is obtained by forming a gate electrode on the SiO 2 insulating layer. The CNT6 group functions as a channel portion of the field effect transistor.

本実施の形態の電子素子の製造方法によれば、ＣＮＴ６群が下層の主表面（ＳｉＯ2絶縁層１の主表面）に沿うように成長するため、対向する電極同士のＣＮＴ群による接続が容易になる。 According to the method for manufacturing an electronic device of the present embodiment, since the CNT 6 group grows along the lower main surface (the main surface of the SiO 2 insulating layer 1), it is easy to connect the opposing electrodes by the CNT group. become.

実施の形態３．
図８および図９を用いて、本発明の実施の形態３の電子素子およびその製造方法を説明する。図８に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に膜厚１００ｎｍのＣｒ電極層２を形成する。次に、レジスト膜を用いて、Ｃｒ電極層２のパターニングを行なう。その後、ＳｉＯ2絶縁層１上に膜厚２００ｎｍのＴｉ電極層３を形成する。なお、本実施の形態においては、前述のように、Ｃｒ電極層２の膜厚は、Ｔｉ電極層３の膜厚よりも小さい。次に、Ｔｉ電極層３上に膜厚５ｎｍのＦｅ触媒層４を形成する。その後、レジスト膜を除去する。次に、ＳｉＯ2絶縁層１の主表面、Ｃｒ電極層２、Ｔｉ電極層３、およびＦｅ触媒層４を覆うように、膜厚３００ｎｍのＴＥＯＳ上側絶縁層５を形成する。その後、レジスト膜のパターニングを行なう。レジスト膜を用いて、ＴＥＯＳ上側絶縁層５、Ｆｅ触媒層４、およびＴｉ電極層３を順次エッチングする。このエッチングによって、逆テーパー形状、すなわち、Ｔｉ電極層３および触媒層４からなるパターンの上面が底面より大きくなる形状が得られる。その後、レジスト膜を除去することにより、Ｆｅ触媒層４の側面が露出し、露出面４ａが形成される。その断面構造が図８に示されている。なお、本実施の形態においては、Ｆｅ触媒層４およびＴＥＯＳ上側絶縁層５が本発明の積層膜であり、ＴＥＯＳ上側絶縁層５が触媒作用を有していない本発明の被膜層である。 Embodiment 3 FIG.
The electronic device and the manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. In the method of manufacturing the structure shown in FIG. 8, first, the SiO 2 insulating layer 1 is formed on the Si substrate 10. Next, a Cr electrode layer 2 having a thickness of 100 nm is formed on the SiO 2 insulating layer 1. Next, the Cr electrode layer 2 is patterned using a resist film. Thereafter, a Ti electrode layer 3 having a thickness of 200 nm is formed on the SiO 2 insulating layer 1. In the present embodiment, as described above, the film thickness of the Cr electrode layer 2 is smaller than the film thickness of the Ti electrode layer 3. Next, an Fe catalyst layer 4 having a film thickness of 5 nm is formed on the Ti electrode layer 3. Thereafter, the resist film is removed. Next, a TEOS upper insulating layer 5 having a thickness of 300 nm is formed so as to cover the main surface of the SiO 2 insulating layer 1, the Cr electrode layer 2, the Ti electrode layer 3, and the Fe catalyst layer 4. Thereafter, the resist film is patterned. The TEOS upper insulating layer 5, the Fe catalyst layer 4, and the Ti electrode layer 3 are sequentially etched using the resist film. By this etching, a reverse taper shape, that is, a shape in which the upper surface of the pattern composed of the Ti electrode layer 3 and the catalyst layer 4 is larger than the bottom surface is obtained. Thereafter, by removing the resist film, the side surface of the Fe catalyst layer 4 is exposed, and an exposed surface 4a is formed. The cross-sectional structure is shown in FIG. In the present embodiment, the Fe catalyst layer 4 and the TEOS upper insulating layer 5 are the laminated films of the present invention, and the TEOS upper insulating layer 5 is the coating layer of the present invention having no catalytic action.

次に、熱ＣＶＤ法を用いることにより、Ｆｅ触媒層４の露出面４ａ上に半導体のＣＮＴ６群を成長させる。この熱ＣＶＤ法においては、アセチレンガスが用いられ、基板が８００℃になるように熱せられる。この時、ＣＮＴ６群は露出面４ａから露出面４ａに対してほぼ垂直な方向に沿って成長する。つまり、図９に示すように、ＣＮＴ６群はＳｉＯ2絶縁層１の表面に向かって成長する。その後、ＣＮＴ６群は、ＳｉＯ2絶縁層１の表面に到達しそうになると、その成長方向を変更し、ＳｉＯ2絶縁層１の表面に沿うように成長する。その後、ＣＮＴ６群は、Ｃｒ電極層２へ到達し、電界効果トランジスタを構成するソース電極とドレイン電極（Ｃｒ電極層２およびＴｉ電極層３）とが、触媒層４およびＣＮＴ６群を介して電気的に接続される。これにより、ＣＮＴ６群は、電界効果トランジスタのチャネル部として機能する。 Next, a group of semiconductor CNTs 6 is grown on the exposed surface 4a of the Fe catalyst layer 4 by using a thermal CVD method. In this thermal CVD method, acetylene gas is used, and the substrate is heated to 800 ° C. At this time, the CNT 6 group grows along the direction substantially perpendicular to the exposed surface 4a from the exposed surface 4a. That is, as shown in FIG. 9, the CNT 6 group grows toward the surface of the SiO 2 insulating layer 1. Thereafter, when the CNT 6 group is likely to reach the surface of the SiO 2 insulating layer 1, the growth direction is changed and the CNT 6 group grows along the surface of the SiO 2 insulating layer 1. Thereafter, the CNT 6 group reaches the Cr electrode layer 2, and the source electrode and drain electrode (Cr electrode layer 2 and Ti electrode layer 3) constituting the field effect transistor are electrically connected via the catalyst layer 4 and the CNT 6 group. Connected to. Thereby, the CNT6 group functions as a channel portion of the field effect transistor.

本実施の形態の電子素子の製造方法によれば、触媒層４の側面である露出面４ａとＳｉ基板１０の主表面との間の交差角度を変更することによってＣＮＴ６の成長方向を制御することができる。そのため、ＣＮＴの成長の起点となる触媒層４の露出面４ａの高さ方向の位置とＣＮＴの成長の終点となるＣｒ電極層２の露出面２ａの高さ方向の位置とが異なる場合においても、触媒層４とＣｒ電極層２との接続を良好に行なうことが可能になる。   According to the method for manufacturing an electronic device of the present embodiment, the growth direction of CNT 6 is controlled by changing the intersection angle between the exposed surface 4a that is the side surface of the catalyst layer 4 and the main surface of the Si substrate 10. Can do. Therefore, even when the position in the height direction of the exposed surface 4a of the catalyst layer 4 serving as the starting point of the CNT growth differs from the position in the height direction of the exposed surface 2a of the Cr electrode layer 2 serving as the end point of the CNT growth. The catalyst layer 4 and the Cr electrode layer 2 can be well connected.

なお、本実施の形態の電子素子の製造方法においては、触媒層４の側面を逆テーパー形状にすることによって、ＣＮＴをＳｉＯ2絶縁層１の表面に近づくように成長させる方法が用いられているが、触媒層４の側面をテーパー形状にすることによって、ＳｉＯ2絶縁層１の表面から遠ざかるようにＣＮＴ群を成長させる方法が用いられてもよい。 In the method for manufacturing an electronic device according to the present embodiment, a method is used in which the CNTs are grown so as to approach the surface of the SiO 2 insulating layer 1 by making the side surface of the catalyst layer 4 have an inversely tapered shape. However, a method of growing the CNT group so as to be away from the surface of the SiO 2 insulating layer 1 by making the side surface of the catalyst layer 4 into a tapered shape may be used.

実施の形態４．
図１０〜図１３を用いて、本発明の実施の形態４の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。 Embodiment 4 FIG.
The electronic device and the manufacturing method thereof according to the fourth embodiment of the present invention will be described with reference to FIGS. The electronic device of this embodiment is a field emission type electron source.

電界放出型の電子源の電子放出部として、ＣＮＴを用いる場合においては、まず、基板上に、カソード電極、層間絶縁層、およびゲート電極をこの順番で形成する。その後、ゲート電極上にレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、レジスト膜のパターンを形成する。その後、そのレジスト膜をマスクとして、ゲート電極および層間絶縁層をエッチングし、カソード電極を露出させる。次に、真空蒸着法などにより、カソード電極上に触媒金属を形成する。その後、レジスト膜をリフトオフする。それにより、ゲート電極および層間絶縁層を貫通するように形成されたホールの底面に露出するカソード電極上に触媒が形成された構造が得られる。その後、ＣＶＤ法によって、ホール内の触媒が形成されている部分のみにＣＮＴ群を成長させる。このような電子素子の製造方法において、本実施の形態の電子素子の製造方法において、具体的には、以下のような工程が実行される。   In the case where CNT is used as the electron emission portion of the field emission type electron source, first, a cathode electrode, an interlayer insulating layer, and a gate electrode are formed in this order on the substrate. Thereafter, a resist film is formed on the gate electrode. Next, a resist film pattern is formed by photolithography. Thereafter, using the resist film as a mask, the gate electrode and the interlayer insulating layer are etched to expose the cathode electrode. Next, a catalytic metal is formed on the cathode electrode by vacuum deposition or the like. Thereafter, the resist film is lifted off. Thus, a structure is obtained in which the catalyst is formed on the cathode electrode exposed at the bottom surface of the hole formed so as to penetrate the gate electrode and the interlayer insulating layer. Thereafter, a CNT group is grown only in the portion where the catalyst in the hole is formed by the CVD method. In such an electronic device manufacturing method, the following steps are specifically performed in the electronic device manufacturing method of the present embodiment.

図１０に示す構造の製造方法においては、まず、Ｓｉ基板１０上にＳｉＯ2絶縁層１を形成する。次に、ＳｉＯ2絶縁層１上に、パターニングされたカソード電極を形成する。カソード電極を形成する工程においては、まず、ＳｉＯ2絶縁層１上に膜厚３００ｎｍのＴｉ下側電極層１２を形成する。次に、Ｔｉ下側電極層１２上に膜厚５ｎｍのＦｅ触媒層１３を形成する。その後、Ｆｅ触媒層１３上に膜厚１００ｎｍのＴｉ上側電極層１４を形成する。なお、本実施の形態においては、Ｔｉ下側電極層１２、Ｆｅ触媒層１３、およびＴｉ上側電極層１４からなる３層をカソード電極１１１と呼ぶ。 In the manufacturing method having the structure shown in FIG. 10, first, the SiO 2 insulating layer 1 is formed on the Si substrate 10. Next, a patterned cathode electrode is formed on the SiO 2 insulating layer 1. In the step of forming the cathode electrode, first, a Ti lower electrode layer 12 having a film thickness of 300 nm is formed on the SiO 2 insulating layer 1. Next, an Fe catalyst layer 13 having a film thickness of 5 nm is formed on the Ti lower electrode layer 12. Thereafter, a Ti upper electrode layer 14 having a thickness of 100 nm is formed on the Fe catalyst layer 13. In the present embodiment, the three layers including the Ti lower electrode layer 12, the Fe catalyst layer 13, and the Ti upper electrode layer 14 are referred to as a cathode electrode 111.

その後、Ｔｉ上側電極層１４上にＴＥＯＳ層間絶縁層１５を形成する。ＴＥＯＳ層間絶縁層１５上にＴｉゲート電極１６を形成する。その後、Ｔｉゲート電極１６上にパターニングされたレジスト膜１７を形成することによって、図１０に示す構造が得られる。なお、レジスト膜１７には、円形のホールパターンが形成されている。   Thereafter, a TEOS interlayer insulating layer 15 is formed on the Ti upper electrode layer 14. A Ti gate electrode 16 is formed on the TEOS interlayer insulating layer 15. Thereafter, a patterned resist film 17 is formed on the Ti gate electrode 16 to obtain the structure shown in FIG. Note that a circular hole pattern is formed in the resist film 17.

次に、レジスト膜１７をマスクとして、Ｔｉゲート電極１６、ＴＥＯＳ層間絶縁層１５、Ｔｉ上側電極層１４、Ｆｅ触媒層１３、およびＴｉ下側電極層１２のエッチングを行なう。それにより、図１１に示すように、Ｔｉゲート電極１６、ＴＥＯＳ層間絶縁層１５、Ｔｉ上側電極層１４、Ｆｅ触媒層１３を貫通し、Ｔｉ下側電極層１２に至るホール１００が形成される。その後、レジスト膜１７を除去する。   Next, using the resist film 17 as a mask, the Ti gate electrode 16, the TEOS interlayer insulating layer 15, the Ti upper electrode layer 14, the Fe catalyst layer 13, and the Ti lower electrode layer 12 are etched. As a result, as shown in FIG. 11, a hole 100 that penetrates the Ti gate electrode 16, the TEOS interlayer insulating layer 15, the Ti upper electrode layer 14, and the Fe catalyst layer 13 and reaches the Ti lower electrode layer 12 is formed. Thereafter, the resist film 17 is removed.

前述のＴｉ上側電極層１４およびＦｅ触媒層１３のエッチング時に、カソード電極１１１の露出面２３４がテーパー形状になるようにエッチングを行なう。つまり、ホール１００の側面は、上下が逆さまに設置された裁頭円錐の側面の一部である。それにより、図１１に示すように、ホール１００の底面の近傍に、側面としての露出面１３ａを有するＦｅ触媒層１３が形成される。図１１に示す構造を上方から見た構造が、図１２に示されている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＴｉ上側電極層１４が本発明の積層膜であり、Ｔｉ上側電極層１４が触媒作用を有していない本発明の被膜層である。   Etching is performed so that the exposed surface 234 of the cathode electrode 111 has a tapered shape when the Ti upper electrode layer 14 and the Fe catalyst layer 13 are etched. That is, the side surface of the hole 100 is a part of the side surface of the truncated cone that is installed upside down. As a result, as shown in FIG. 11, an Fe catalyst layer 13 having an exposed surface 13 a as a side surface is formed in the vicinity of the bottom surface of the hole 100. A structure of the structure shown in FIG. 11 viewed from above is shown in FIG. In the present embodiment, the Fe catalyst layer 13 and the Ti upper electrode layer 14 are the laminated films of the present invention, and the Ti upper electrode layer 14 is the coating layer of the present invention having no catalytic action.

図１２に示すように、触媒層１３の露出面１３ａは、レジスト膜１７の開口パターンの円形と同心円状に形成されている。その後、レジスト膜１７を除去する。次に、熱ＣＶＤ法によって、Ｆｅ触媒層１３の露出面１３ａ上に導電性のＣＮＴ６群を成長させる。それにより、ＣＮＴ６群は、図１３に示すように、ホール１００を構成する裁頭円錐の中心軸に向かって成長する。つまり、ＣＮＴ６群は、図１２において示される同心円の中心点に向かって成長する。   As shown in FIG. 12, the exposed surface 13 a of the catalyst layer 13 is formed concentrically with the circular shape of the opening pattern of the resist film 17. Thereafter, the resist film 17 is removed. Next, a conductive CNT6 group is grown on the exposed surface 13a of the Fe catalyst layer 13 by thermal CVD. Thereby, the CNT 6 group grows toward the central axis of the truncated cone forming the hole 100 as shown in FIG. That is, the CNT 6 group grows toward the center point of the concentric circle shown in FIG.

本実施の形態の電子素子の製造方法を用いることにより、新たなプロセスを追加することなく、ホール１００内のＣＮＴ６群の成長領域を限定することができるため、ＣＮＴ６群の密度の大きくなり過ぎることが防止される。すなわち、ＣＮＴ６群を構成するＣＮＴの本数を所定値以下に制限することができる。その結果、ＣＮＴ６群の先端での電界集中が生じ易くなるため、低いゲート電圧でＣＮＴ６群の先端から電子を放出させることができる。また、ＣＮＴ６群は、その成長方向がＦｅ触媒層１３の露出面１３ａのテーパー形状によって制御されて、ホール１００の中心に向かって成長するため、ＣＮＴ６群がゲート電極に接触してしまうという不具合が生じ難くなる。   By using the method for manufacturing an electronic device according to the present embodiment, the growth region of the CNT6 group in the hole 100 can be limited without adding a new process, so that the density of the CNT6 group becomes too high. Is prevented. That is, the number of CNTs constituting the CNT6 group can be limited to a predetermined value or less. As a result, electric field concentration is likely to occur at the tip of the CNT6 group, so that electrons can be emitted from the tip of the CNT6 group with a low gate voltage. In addition, since the growth direction of the CNT 6 group is controlled by the taper shape of the exposed surface 13a of the Fe catalyst layer 13 and grows toward the center of the hole 100, the CNT 6 group comes into contact with the gate electrode. It becomes difficult to occur.

実施の形態５．
次に、図１４および図１５を用いて、本発明の実施の形態５の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。本実施の形態の電子素子の製造方法においては、図１１に示す構造が形成されるまでは、実施の形態４の電子素子の製造方法と同様の工程が実行される。ただし、本実施の形態の電子素子の製造方法においては、カソード電極層を構成する上側電極層１４としてはＡｌ膜が用いられている。つまり、Ｔｉ下側電極層１２、Ｆｅ触媒層１３、およびＡｌ上側電極層１４からなるカソード電極１１１が用いられている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＡｌ上側電極層１４が本発明の積層膜であり、Ａｌ上側電極層１４が触媒作用を有していない本発明の被膜層である。 Embodiment 5. FIG.
Next, the electronic device and the manufacturing method thereof according to the fifth embodiment of the present invention will be described with reference to FIGS. The electronic device of this embodiment is a field emission type electron source. In the electronic device manufacturing method of the present embodiment, the same steps as those of the electronic device manufacturing method of the fourth embodiment are performed until the structure shown in FIG. 11 is formed. However, in the method for manufacturing an electronic device of the present embodiment, an Al film is used as the upper electrode layer 14 constituting the cathode electrode layer. That is, the cathode electrode 111 composed of the Ti lower electrode layer 12, the Fe catalyst layer 13, and the Al upper electrode layer 14 is used. In the present embodiment, the Fe catalyst layer 13 and the Al upper electrode layer 14 are laminated films of the present invention, and the Al upper electrode layer 14 is a coating layer of the present invention having no catalytic action.

また、本実施の形態の電子素子の製造方法において形成される図１４に示す構造は、実施の形態４の電子素子の製造方法において形成される図１１に示す構造と同様に、ホール１００の底面の近傍にＦｅ触媒層１３の側面が露出し、露出面１３ａが形成される。その後、本実施の形態の電子素子の製造方法においては、図１１に示す構造と同様の構造からレジスト膜１７を除去した後の構造を６３０℃の窒素雰囲気中でアニールする。それにより、Ａｌ上側電極層１４が溶融する。このアニール工程の後において図１１に示す構造の温度が低下するときに、溶融したＡｌ上側電極層１４は、再凝集によって層状態に戻る。ただし、Ａｌ上側電極層１４は溶融したことにより、図１４に示すように、カソード電極１１１の露出面２３４を覆うようにＡｌからなる導電性の薄膜被膜層１８が形成される。導電性の薄膜被膜層１８は、上下逆さまの裁頭円錐の側面に沿うように形成されており、露出面２３４に対応した形状になっている。   Further, the structure shown in FIG. 14 formed in the method of manufacturing an electronic device of the present embodiment is the bottom surface of the hole 100, similar to the structure shown in FIG. 11 formed in the method of manufacturing an electronic device of Embodiment 4. The side surface of the Fe catalyst layer 13 is exposed in the vicinity, and an exposed surface 13a is formed. Thereafter, in the method of manufacturing the electronic device of the present embodiment, the structure after removing the resist film 17 from the structure similar to the structure shown in FIG. 11 is annealed in a nitrogen atmosphere at 630 ° C. Thereby, the Al upper electrode layer 14 is melted. When the temperature of the structure shown in FIG. 11 decreases after this annealing step, the molten Al upper electrode layer 14 returns to the layer state by re-aggregation. However, as the Al upper electrode layer 14 is melted, a conductive thin film layer 18 made of Al is formed so as to cover the exposed surface 234 of the cathode electrode 111 as shown in FIG. The conductive thin film layer 18 is formed along the side surface of the upside down truncated cone, and has a shape corresponding to the exposed surface 234.

この図１４に示す構造体を用いて、ＣＶＤを行なうことによって、図１５に示すように、笠部としての導電性の薄膜被膜層１８を被った導電性のＣＮＴ６群が得られる。すなわち、複数のＣＮＴ６の先端同士が笠部を構成する導電性の薄膜被膜層１８によって互いに接続された構造が得られる。図１５に示すＣＮＴ６群は、円筒状に形成されている。つまり、ＣＮＴ６群は、纏まった状態で、Ｓｉ基板の主表面に対して垂直な方向に延びるように成長する。   By performing CVD using the structure shown in FIG. 14, a group of conductive CNTs 6 covered with a conductive thin film layer 18 as a shade is obtained as shown in FIG. That is, a structure is obtained in which the tips of the plurality of CNTs 6 are connected to each other by the conductive thin film coating layer 18 constituting the cap portion. The CNT 6 group shown in FIG. 15 is formed in a cylindrical shape. That is, the group of CNTs 6 grows so as to extend in a direction perpendicular to the main surface of the Si substrate in a grouped state.

前述のアニールの方法、温度、および時間を制御すれば、露出面２３４上に形成される導電性の薄膜被膜層１８の厚さを変化させることができる。本実施の形態においては、導電性の薄膜被膜層１８の膜厚は、０.１ｎｍ以上５０ｎｍ以下であればよいが、１ｎｍ以上３０ｎｍ以下であればより好ましく、２ｎｍ以上１０ｎｍ以下であればさらに好ましい。その理由としては、次のようなものである。   By controlling the annealing method, temperature, and time described above, the thickness of the conductive thin film layer 18 formed on the exposed surface 234 can be changed. In the present embodiment, the thickness of the conductive thin film layer 18 may be from 0.1 nm to 50 nm, more preferably from 1 nm to 30 nm, and even more preferably from 2 nm to 10 nm. . The reason is as follows.

導電性の薄膜被膜層１８の膜厚が大きい場合には、Ｆｅ触媒層１３へ原料ガスが到達し難くなるため、ＣＮＴ６群の成長が阻害され易くなる。一方、導電性の薄膜被膜層１８は、その膜厚が小さい場合には、膜状になり難い。そのため、導電性の薄膜被膜層１８が、複数のＣＮＴ６の先端同士を接続する笠部の役割を果たさなくなるために、導電性の薄膜被膜層１８によってＣＮＴ６群を纏まった状態で所定の方向に沿って成長させることができるという効果が得られなくなる。したがって、導電性の薄膜被膜層１８の膜厚は、上述のようなものであることが望ましい。   When the film thickness of the conductive thin film layer 18 is large, the raw material gas does not easily reach the Fe catalyst layer 13 and the growth of the CNT 6 group is likely to be hindered. On the other hand, the conductive thin film layer 18 is unlikely to be a film when the film thickness is small. For this reason, the conductive thin film coating layer 18 does not serve as a cap portion for connecting the tips of the plurality of CNTs 6, so that the conductive thin film coating layer 18 assembles the CNT 6 group along a predetermined direction. The effect of being able to grow is not obtained. Accordingly, the film thickness of the conductive thin film layer 18 is desirably as described above.

なお、本実施の形態においては、アニール処理によって、上側電極層１４を溶融させて、露出面２３４上に導電性の薄膜被膜層１８を形成する方法を用いているが、Ｆｅ触媒層１３の露出面２３４を前述の膜厚で規定された導電性の薄膜で覆うことができれば、いかなる方法が用いられてもよい。さらに、薄膜被膜層１８は、ＣＮＴ６群が纏まった状態で所定の方向に沿って成長した後にエッチングなどで除去されるのであれば、導電性を有していなくてもよい。   In this embodiment, the upper electrode layer 14 is melted by annealing to form the conductive thin film layer 18 on the exposed surface 234. However, the Fe catalyst layer 13 is exposed. Any method may be used as long as the surface 234 can be covered with the conductive thin film defined by the above-described film thickness. Furthermore, the thin film coating layer 18 may not have conductivity as long as it is removed by etching or the like after growing along a predetermined direction in a state where the CNT 6 group is gathered.

薄膜被膜層１８を形成する方法として、たとえば、熱水処理のように、Ａｌの水酸化物を露出面２３４上に形成する方法を用いてもよい。また、レジスト膜１７を除去する前に、図１１に示す構造の主表面の全体上にＡｌ薄膜を形成し、その後、露出面２３４上のＡｌ薄膜以外のＡｌ薄膜をリフトオフする法を用いてもよい。その場合、カソード電極１１１を構成する上側電極層１４と導電性の薄膜被膜層１８とを異なる材料を用いて形成することが可能になる。そのため、材料選択の幅が広がる。また、導電性の薄膜被膜層１８と、カソード電極１１１を構成するＴｉ下側電極層１２、Ｆｅ触媒層１３、およびＡｌ上側電極層１４との密着性を低減させることができる。したがって、導電性の薄膜被膜層１８は、ＣＮＴ６群によって持ち上げられ易くなり、笠になり易くなる。   As a method of forming the thin film coating layer 18, for example, a method of forming Al hydroxide on the exposed surface 234, such as hot water treatment, may be used. Alternatively, an Al thin film may be formed on the entire main surface of the structure shown in FIG. 11 before the resist film 17 is removed, and then an Al thin film other than the Al thin film on the exposed surface 234 may be lifted off. Good. In that case, it becomes possible to form the upper electrode layer 14 constituting the cathode electrode 111 and the conductive thin film layer 18 using different materials. Therefore, the range of material selection is expanded. In addition, the adhesion between the conductive thin film coating layer 18 and the Ti lower electrode layer 12, the Fe catalyst layer 13, and the Al upper electrode layer 14 constituting the cathode electrode 111 can be reduced. Therefore, the conductive thin film coating layer 18 is easily lifted by the CNT 6 group and easily becomes a shade.

本実施の形態において示された方法は、一例であり、ホール１００の形状は、上下逆さまの裁頭円錐に限定されるものではなく、側面が開放されておらず内周面となっている形状であれば、上下逆さまの裁頭角錐であっても、前述の上下逆さまの裁頭円錐形状のホールによって得られる効果と同様の効果を得ることができる。つまり、Ｓｉ基板１０へ近づくほど横断面の大きさが小さくなるホールの内周面によって触媒層の側面が構成されていれば、いかなる形態の側面が採用されてもよい。   The method shown in the present embodiment is an example, and the shape of the hole 100 is not limited to an upside down frustoconical shape, and is a shape in which the side surface is not opened and is an inner peripheral surface. Then, even if it is a truncated pyramid upside down, the same effect as that obtained by the above-described upside down truncated cone shaped hole can be obtained. That is, as long as the side surface of the catalyst layer is configured by the inner peripheral surface of the hole whose size of the cross section decreases as it approaches the Si substrate 10, any type of side surface may be employed.

前述のような電子素子の製造方法によれば、ＣＮＴ６群は、纏まって成長し易くなるため、複数のＣＮＴ６の成長方向を一方向に限定し易くなる。また、本実施の形態によれば、円形のパターンの導電性の薄膜被膜層１８が形成され、成長するＣＮＴ６群がその円形パターンの導電性の薄膜被膜層１８を持ち上げるように成長するため、ＣＮＴ６群は円筒状になる。そのため、本実施の形態のＣＮＴ６群の先端とゲート電極と間の距離は、実施の形態４のそれよりも小さくなるため、低いゲート電圧で電子放出素子を動作させることが可能になる。   According to the method for manufacturing an electronic device as described above, the CNT6 group easily grows together, so that the growth direction of the plurality of CNT6 is easily limited to one direction. Further, according to the present embodiment, the conductive thin film coating layer 18 having a circular pattern is formed, and the growing CNT 6 group grows so as to lift the conductive thin film coating layer 18 having the circular pattern. The group becomes cylindrical. Therefore, since the distance between the tip of the CNT 6 group of this embodiment and the gate electrode is smaller than that of the fourth embodiment, the electron-emitting device can be operated with a low gate voltage.

実施の形態６．
最後に、図１６〜図２０を用いて、本発明の実施の形態６の電子素子およびその製造方法を説明する。本実施の形態の電子素子は、電界放出型の電子源である。 Embodiment 6 FIG.
Finally, the electronic device and the manufacturing method thereof according to the sixth embodiment of the present invention will be described with reference to FIGS. The electronic device of this embodiment is a field emission type electron source.

本実施の形態の電子素子の製造方法においては、実施の形態４の電子素子の製造方法と同様の方法により、図１０に示すエッチング前のレジスト膜１７のパターニングまでの工程を実行する。   In the electronic device manufacturing method of the present embodiment, the steps up to patterning of the resist film 17 before etching shown in FIG. 10 are performed by the same method as the electronic device manufacturing method of the fourth embodiment.

次に、ホール１００の形成時において、プラズマエッチング法を用いて、図１６に示すように、ホール１００の底面がサブトレンチ部３１を有するように、ＴＥＯＳ層間絶縁層１５およびＴｉゲート電極１６等のエッチングを行なう。それにより、ホール１００が形成される。本実施の形態においても、ホール１００は、上下逆さまの裁頭円錐の側面の一部である。また、サブトレンチ部３１とは、ホール１００の底面の周縁部において、ホール１００の主たる底面３２よりも下側に削られた部分である。   Next, at the time of forming the hole 100, the TEOS interlayer insulating layer 15, the Ti gate electrode 16, etc. are formed by using a plasma etching method so that the bottom surface of the hole 100 has the sub-trench portion 31 as shown in FIG. Etching is performed. Thereby, the hole 100 is formed. Also in the present embodiment, the hole 100 is a part of the side surface of the upside down truncated cone. In addition, the sub-trench portion 31 is a portion that is shaved below the main bottom surface 32 of the hole 100 at the periphery of the bottom surface of the hole 100.

したがって、サブトレンチ部３１は、ホールの底面３２より先にカソード電極１１１に到達することになる。通常、サブトレンチ部３１は、エッチング時に形成される堆積膜が薄く、スパッタレートが高い部分に形成されるため、サブトレンチ部３１ではカソード電極１１１のエッチレートが大きくなる。その結果、図１７に示すように、ホール１００の底面３２に露出するカソード電極１１１の一部（サブトレンチ部３１）のみにおいて触媒層１３までエッチングが行われる。それにより、触媒層１３の側面が露出し、図１７に示すようなＶ字状の断面を構成する露出面１３ａが形成される。   Therefore, the sub-trench portion 31 reaches the cathode electrode 111 before the bottom surface 32 of the hole. Usually, the sub-trench portion 31 has a thin deposited film formed at the time of etching and is formed in a portion having a high sputter rate. Therefore, the etch rate of the cathode electrode 111 is increased in the sub-trench portion 31. As a result, as shown in FIG. 17, etching is performed up to the catalyst layer 13 only in a part of the cathode electrode 111 (sub-trench portion 31) exposed at the bottom surface 32 of the hole 100. Thereby, the side surface of the catalyst layer 13 is exposed, and an exposed surface 13a constituting a V-shaped cross section as shown in FIG. 17 is formed.

この後、ＣＶＤ法によって、触媒層１３の露出面１３ａ上に導電性のＣＮＴ６群を成長させると、図１８に示すように、ＣＮＴ６群は、ホール１００を構成する上下逆さまの裁頭円錐形の中心軸とほぼ一致する中心軸を有する円筒形状になる。これは、ＣＮＴ６群が、成長の前半においては、図１９に示すように、触媒層１３の露出面１３ａに対して垂直な方向に成長し、成長の後半においては、図２０に示すように、束状になって、Ｓｉ基板１０の主表面に対して垂直な方向に沿って成長するためである。なお、成長の後半においては、ＣＮＴ６の先端同士が接近し、ＣＮＴ６同士の間に引力が生じている。なお、本実施の形態においては、Ｆｅ触媒層１３およびＴｉ上側電極層１４が本発明の積層膜であり、Ｔｉ上側電極層１４が触媒作用を有していない本発明の被膜層である。   Thereafter, when the conductive CNT6 group is grown on the exposed surface 13a of the catalyst layer 13 by the CVD method, the CNT6 group has an upside down truncated conical shape constituting the hole 100 as shown in FIG. A cylindrical shape having a central axis substantially coincident with the central axis is obtained. This is because the CNT 6 group grows in a direction perpendicular to the exposed surface 13a of the catalyst layer 13 in the first half of the growth, as shown in FIG. 19, and in the second half of the growth, as shown in FIG. This is because it grows in a bundle shape along a direction perpendicular to the main surface of the Si substrate 10. In the latter half of the growth, the tips of the CNTs 6 approach each other, and an attractive force is generated between the CNTs 6. In the present embodiment, the Fe catalyst layer 13 and the Ti upper electrode layer 14 are the laminated films of the present invention, and the Ti upper electrode layer 14 is the coating layer of the present invention having no catalytic action.

本実施の形態の電子素子の製造方法を用いることにより、新たなプロセスを追加することなく、ホール１００内のＣＮＴ６群の成長領域を限定することができる。そのため、ＣＮＴ６群の密度が低減される。すなわち、１つのホール１００内のＣＮＴ６群の本数が低減される。その結果、ＣＮＴ６群の先端での電界集中が生じ易くなり、低いゲート電圧で電子をＣＮＴ６群の先端から放出させることが可能になる。   By using the method for manufacturing an electronic device of the present embodiment, it is possible to limit the growth region of the CNT 6 group in the hole 100 without adding a new process. Therefore, the density of the CNT6 group is reduced. That is, the number of CNT 6 groups in one hole 100 is reduced. As a result, electric field concentration tends to occur at the tip of the CNT6 group, and electrons can be emitted from the tip of the CNT6 group with a low gate voltage.

また、本実施の形態においては、プラズマエッチングによって形成される露出面１３ａとＳｉ基板１０の主表面との間の交差角については述べられていない。しかしながら、エッチング条件を変更し、ホール１００のテーパー面のＳｉ基板１０の主表面との間の交差角が制御されてもよい。これによって、サブトレンチ部３１からゲート電極１６のエッジ部９１までのＳｉ基板１０の主表面と平行な方向の距離が変更される。その結果、ＣＮＴ６群によって構成される円筒状の壁とゲート電極との間のＳｉ基板１０の主表面と平行な方向の距離ｄが変更される。   Further, in the present embodiment, the intersection angle between the exposed surface 13a formed by plasma etching and the main surface of the Si substrate 10 is not described. However, the angle of intersection between the tapered surface of the hole 100 and the main surface of the Si substrate 10 may be controlled by changing the etching conditions. As a result, the distance in the direction parallel to the main surface of the Si substrate 10 from the sub-trench portion 31 to the edge portion 91 of the gate electrode 16 is changed. As a result, the distance d in the direction parallel to the main surface of the Si substrate 10 between the cylindrical wall constituted by the CNT 6 group and the gate electrode is changed.

また、本実施の形態の電子素子の製造方法においては、エッチング時に形成されるサブトレンチ部３１を利用する方法として、サブトレンチ部３１がＡｌ上側電極層１４に到達した後の段階であってホール１００の底面３２がＴＥＯＳ層間絶縁層１５内にある段階で、エッチング方法がドライエッチングからウエットエッチングへ変更されてもよい。また、ホール１００の形状は、上下逆さまの裁頭円錐形状に限定されるものではなく、上下逆さまの裁頭角錐形状等の他の形状であっても、前述の効果と同様の効果が得られる。   Further, in the method of manufacturing the electronic device of the present embodiment, as a method of using the sub-trench portion 31 formed at the time of etching, a hole is formed at a stage after the sub-trench portion 31 reaches the Al upper electrode layer 14. The etching method may be changed from dry etching to wet etching when the bottom surface 32 of 100 is in the TEOS interlayer insulating layer 15. Further, the shape of the hole 100 is not limited to the upside down truncated cone shape, and the same effect as described above can be obtained even in other shapes such as the upside down truncated pyramid shape. .

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

実施の形態１の電子素子の製造方法を説明するための断面図である。FIG. 6 is a cross-sectional view for illustrating the method for manufacturing the electronic device of the first embodiment. 実施の形態１の電子素子の構造を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the structure of the electronic device of the first embodiment. 図２のＩＩＩ−ＩＩＩ線断面図である。It is the III-III sectional view taken on the line of FIG. 図２のＩＶ−ＩＶ線断面図である。It is the IV-IV sectional view taken on the line of FIG. 実施の形態１の他の例の電子素子を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining another example of the electronic element of the first embodiment. 実施の形態２の電子素子の製造方法を説明するための断面図である。12 is a cross-sectional view for illustrating the method for manufacturing the electronic device of the second embodiment. FIG. 実施の形態２の電子素子の構造を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the structure of the electronic device of the second embodiment. 実施の形態３の電子素子の製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for illustrating the method for manufacturing the electronic device of the third embodiment. 実施の形態３の電子素子の構造を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the structure of an electronic device according to a third embodiment. 実施の形態４の電子放出素子の製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the method for manufacturing the electron-emitting device of the fourth embodiment. 実施の形態４の電子放出素子の製造方法を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the method for manufacturing the electron-emitting device of the fourth embodiment. 図１１に示す構造の上面図である。It is a top view of the structure shown in FIG. 実施の形態４の電子放出素子の構造を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the structure of an electron-emitting device according to a fourth embodiment. 実施の形態５の電子放出素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electron emission element of Embodiment 5. 実施の形態５の電子放出素子の構造を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining the structure of an electron-emitting device according to a fifth embodiment. 実施の形態６の電子放出素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electron emission element of Embodiment 6. 実施の形態６の電子放出素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electron emission element of Embodiment 6. 実施の形態６の電子放出素子の構造を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the structure of an electron-emitting device according to a sixth embodiment. 実施の形態６のＣＮＴ群の成長開始時の状態を示す断面図である。It is sectional drawing which shows the state at the time of the growth start of the CNT group of Embodiment 6. FIG. 実施の形態６のＣＮＴ群の成長完了時の状態を示す断面図である。It is sectional drawing which shows the state at the time of the completion of the growth of the CNT group of Embodiment 6.

符号の説明Explanation of symbols

１ ＳｉＯ2絶縁層、２ Ｃｒ電極層、３ Ｔｉ電極層、４ Ｆｅ触媒層、５ ＴＥＯＳ上側絶縁層、６ ＣＮＴ、７ Ｔｉ電極層、１０ Ｓｉ基板、１２ Ｔｉ下側電極層、１３ Ｆｅ触媒層、１４ Ｔｉ（Ａｌ）上側電極層、１５ ＴＥＯＳ層間絶縁層、１６ ゲート電極、１７ レジスト膜、１８ 導電性の薄膜被膜層、３１ サブトレンチ部、３２ 底面、９１ エッジ部、１００ ホール、１１１ カソード電極層、２３４ 露出面。 1 SiO 2 insulating layer, 2 Cr electrode layer, 3 Ti electrode layer, 4 Fe catalyst layer, 5 TEOS upper insulating layer, 6 CNT, 7 Ti electrode layer, 10 Si substrate, 12 Ti lower electrode layer, 13 Fe catalyst layer , 14 Ti (Al) upper electrode layer, 15 TEOS interlayer insulating layer, 16 gate electrode, 17 resist film, 18 conductive thin film layer, 31 sub-trench portion, 32 bottom surface, 91 edge portion, 100 hole, 111 cathode electrode Layer, 234 exposed surface.

Claims (23)

基板と、
前記基板の主表面に略平行に延びるように形成された触媒層と、
前記触媒層の上面を覆う触媒作用を有しない被膜層と、
前記触媒層の側面に一端が接続されたナノ構造体とを備えた、電子素子。 A substrate,
A catalyst layer formed so as to extend substantially parallel to the main surface of the substrate;
A non-catalytic coating layer covering the upper surface of the catalyst layer;
An electronic device comprising: a nanostructure having one end connected to a side surface of the catalyst layer. 前記ナノ構造体が、少なくとも前記触媒層の側面の近傍においては、前記触媒層の側面から前記触媒層の側面に対して略垂直な方向に沿って延びている、請求項１に記載の電子素子。   2. The electronic device according to claim 1, wherein the nanostructure extends from the side surface of the catalyst layer along a direction substantially perpendicular to the side surface of the catalyst layer at least in the vicinity of the side surface of the catalyst layer. . 前記触媒層の側面は、前記触媒層を厚さ方向に貫通するホールによって構成され、
前記ホールは、前記基板へ近づくほど横断面の大きさが小さくなり、
前記ナノ構造体が複数の導電性ナノ構造体を有するナノ構造体群からなり、
前記ナノ構造体群が前記触媒層の側面から前記ホールの中心に向かって延びている、請求項１に記載の電子素子。 The side surface of the catalyst layer is constituted by a hole penetrating the catalyst layer in the thickness direction,
The hole has a smaller cross-sectional size as it approaches the substrate,
The nanostructure comprises a group of nanostructures having a plurality of conductive nanostructures,
The electronic device according to claim 1, wherein the nanostructure group extends from a side surface of the catalyst layer toward a center of the hole. 前記ナノ構造体が複数の導電性ナノ構造体を有するナノ構造体群からなり、
前記ナノ構造体群の先端に導電性の薄膜被膜層が形成されており、
前記薄膜被膜層によって前記ナノ構造体群を構成するナノ構造体同士が接続された、請求項１に記載の電子素子。 The nanostructure comprises a group of nanostructures having a plurality of conductive nanostructures,
A conductive thin film layer is formed at the tip of the nanostructure group,
The electronic device according to claim 1, wherein nanostructures constituting the nanostructure group are connected by the thin film coating layer. 前記薄膜被膜層が環状であり、
前記ナノ構造体群は、前記主表面に対し略垂直な方向に沿って延びている、請求項４に記載の電子素子。 The thin film layer is annular,
The electronic device according to claim 4, wherein the nanostructure group extends along a direction substantially perpendicular to the main surface. 前記薄膜被膜層は、前記触媒層の直上の層と同じ組成の物質からなる、請求項４に記載の電子素子。   The electronic device according to claim 4, wherein the thin film coating layer is made of a material having the same composition as that of the layer immediately above the catalyst layer. 前記触媒層の直上または直下の層として、Ａｌ、Ｔｉ、Ｓｉ、およびＭｏからなる群より選択された１または２以上の物質を含む層が形成された、請求項１に記載の電子素子。   2. The electronic device according to claim 1, wherein a layer containing one or more substances selected from the group consisting of Al, Ti, Si, and Mo is formed as a layer immediately above or immediately below the catalyst layer. 前記触媒層がＦｅ、Ｃｏ、およびＮｉからなる群より選択された１または２以上の物質を含む、請求項１に記載の電子素子。   The electronic device according to claim 1, wherein the catalyst layer includes one or more substances selected from the group consisting of Fe, Co, and Ni. 前記触媒層の膜厚が０.１ｎｍ以上１００ｎｍ以下である、請求項１に記載の電子素子。   The electronic device according to claim 1, wherein the catalyst layer has a thickness of 0.1 nm or more and 100 nm or less. 前記ナノ構造体が複数のナノ構造体群からなり、
前記ナノ構造体群が一層構造である、請求項１に記載の電子素子。 The nanostructure consists of a plurality of nanostructure groups,
The electronic device according to claim 1, wherein the nanostructure group has a single-layer structure. 前記ナノ構造体がカーボンを含む、請求項１に記載の電子素子。   The electronic device according to claim 1, wherein the nanostructure includes carbon. 前記ナノ構造体がカーボンナノチューブおよびカーボンナノファイバーのうち少なくともいずれか一方を含む、請求項１１に記載の電子素子。   The electronic device according to claim 11, wherein the nanostructure includes at least one of a carbon nanotube and a carbon nanofiber. 前記ナノ構造体は導電性を有しており、
前記触媒層はカソード電極に電気的に接続されており、
前記ナノ構造体が電界放出型の電子源の電子放出部として用いられる、請求項１に記載の電子素子。 The nanostructure has conductivity,
The catalyst layer is electrically connected to a cathode electrode;
The electronic device according to claim 1, wherein the nanostructure is used as an electron emission portion of a field emission type electron source. 前記ナノ構造体は半導体であり、
前記ナノ構造体が電界効果トランジスタのチャネル部として用いられる、請求項１に記載の電子素子。 The nanostructure is a semiconductor;
The electronic device according to claim 1, wherein the nanostructure is used as a channel portion of a field effect transistor. 基板の主表面に沿って延びるように触媒層を形成するステップと、
前記触媒層の上面の少なくとも一部を覆う被膜層を形成するステップと、
前記触媒層および前記被膜層を有する積層膜の側面を露出させるステップと、
前記触媒層の側面上のみにナノ構造体を成長させるステップとを備えた、電子素子の製造方法。 Forming a catalyst layer to extend along a major surface of the substrate;
Forming a coating layer covering at least a portion of the upper surface of the catalyst layer;
Exposing a side surface of a laminated film having the catalyst layer and the coating layer;
And a step of growing a nanostructure only on the side surface of the catalyst layer. 前記触媒層の側面を露出させるステップにおいては、前記触媒層のエッチングによって前記触媒層の側面が形成される、請求項１５に記載の電子素子の製造方法。   The method for manufacturing an electronic device according to claim 15, wherein in the step of exposing the side surface of the catalyst layer, the side surface of the catalyst layer is formed by etching the catalyst layer. 前記触媒層の膜厚を制御することによって、前記ナノ構造体の径を制御する、請求項１５に記載の電子素子の製造方法。   The method for manufacturing an electronic device according to claim 15, wherein the diameter of the nanostructure is controlled by controlling the film thickness of the catalyst layer. 前記触媒層の側面と前記主表面とがなす角度を制御することによって、前記ナノ構造体の成長方向を制御する、請求項１５に記載の電子素子の製造方法。   The method of manufacturing an electronic device according to claim 15, wherein a growth direction of the nanostructure is controlled by controlling an angle formed between a side surface of the catalyst layer and the main surface. 前記ナノ構造体が複数のナノ構造体を有するナノ構造体群からなり、
前記触媒層の側面が露出した後で、前記触媒層の側面上に薄膜被膜層を形成するステップをさらに備え、
前記ナノ構造体を成長させるステップにおいて、前記触媒層の側面と前記薄膜被膜層との間に前記ナノ構造体群を成長させる、請求項１５に記載の電子素子の製造方法。 The nanostructure comprises a group of nanostructures having a plurality of nanostructures,
Forming a thin film layer on the side surface of the catalyst layer after the side surface of the catalyst layer is exposed;
The method of manufacturing an electronic device according to claim 15, wherein, in the step of growing the nanostructure, the nanostructure group is grown between a side surface of the catalyst layer and the thin film coating layer. 前記薄膜被膜層の膜厚は、０.１ｍ以上５０ｎｍ以下である、請求項１９に記載の電子素子の製造方法。   The method of manufacturing an electronic device according to claim 19, wherein the thin film layer has a thickness of 0.1 m or more and 50 nm or less. 前記薄膜被膜層の膜厚は、１ｎｍ以上３０ｎｍ以下である、請求項２０に記載の電子素子の製造方法。   21. The method of manufacturing an electronic device according to claim 20, wherein the thin film layer has a thickness of 1 nm or more and 30 nm or less. 前記薄膜被膜層の膜厚は、２ｎｍ以上１０ｎｍ以下である、請求項２１に記載の電子素子の製造方法。   The method of manufacturing an electronic device according to claim 21, wherein the film thickness of the thin film coating layer is 2 nm or more and 10 nm or less. 前記触媒層の側面は、ホールの底面に形成されたサブトレンチ部である、請求項１５に記載の電子素子の製造方法。   The method for manufacturing an electronic device according to claim 15, wherein the side surface of the catalyst layer is a sub-trench portion formed on the bottom surface of the hole.
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