JP2006330101A - 表示装置の駆動回路、および駆動方法 - Google Patents

Abstract

【課題】 駆動回路内部の過渡電流に起因するノイズを低減して、画質を向上すること。
【解決手段】 本発明の駆動回路は、複数の階調データを表示メモリ回路（１３）からデータバス（２１，２２）を介して順番に読み出し、複数の前記読み出された階調データを表示画素データとして一括して出力するロジック部（８）と、前記ロジック部（８）からの前記表示画素データに基づいて生成されたアナログ諧調信号で表示装置を駆動する駆動部（９）とを具備している。
【選択図】図３

Description

本発明は、表示装置の駆動回路に関し、特に表示メモリを有する表示装置の駆動回路と、その回路を集積化した半導体集積回路に関する。

表示装置の一つとして、液晶表示装置が普及してきている。この液晶表示装置は、低消費電力、軽量、薄型という特徴から、携帯電話機など様々な電子機器に採用されている。液晶表示装置の駆動方式としては、単純マトリクス型と、画素回路にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）などのアクティブ素子を用いたアクティブマトリクス型（ＡＭＬＣＤ；Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）とが挙げられる。

表示装置は、携帯電話機などのＣＰＵから供給されるデジタル信号に応じて様々な映像を表示する。このデジタル信号には、各画素の色の濃淡を示すｋビットのデジタル階調信号（階調データ）や、コマンド信号やスタンバイ信号などの制御信号が含まれる。

表示装置を駆動する駆動回路に表示メモリ回路を内蔵した公知例が特開平７−２８１６３４号公報（特許文献１）に記載されている。

この公知例を用いた駆動回路として、従来技術のデータ線駆動回路８１を図１に示す。データ線駆動回路８１は、ロジック部８８と、パネル３を駆動する駆動部８９とを具備している。
ロジック部８８において、表示メモリ（ＲＡＭ）回路８３には、１フレーム分以下の階調データが格納される。表示メモリ回路８３は、信号処理回路８２から供給されるアドレス制御信号により、ＲＡＭの１行分のアドレスを１番目から最終番目であるｎ番目まで選択し、上記選択されたｎ個のアドレスから、パネル３の１表示ライン分のｎ個の階調データを一斉に読み出してラッチ回路Ｂ１６に出力する。ラッチ回路Ｂ１６は、そのｎ個の階調データを保持し、信号処理回路８２からのラッチクロックであるラッチ信号（ＳＴＢ信号）に応じて、上記ｎ個の階調データを一斉にデータ演算回路８４に出力する。
データ演算回路８４は、ｎ個の階調データに所定の論理演算処理を信号処理として施して、駆動部８９のレベルシフト回路１７を介してＤ／Ａ変換回路１８に出力する。所定の論理演算処理としては、極性反転処理ＰＯＬ、反転処理ＲＥＶ、全黒処理ＤＩＳＰ０、全白処理ＤＩＳＰ１の少なくとも１つの処理が挙げられ、信号処理回路８２からの論理演算処理命令により指定される。極性反転処理ＰＯＬは、液晶を交流駆動するために階調データを反転する処理である。反転処理ＲＥＶは、映像表示を全く反対の色にする処理である。全黒または全白処理は、階調データに関わりなく黒または白の信号に変換する処理である。
駆動部８９のＤ／Ａ変換回路１８は、諧調電圧生成回路１９から供給される複数の階調電圧の中から、データ演算回路８４からのｎ個の階調データのそれぞれに応じた所定の階調電圧を選択し、それぞれ、データ線Ｙ１〜Ｙｎを介して、パネル３の１表示ライン分の１番目からｎ番目までの画素に供給する。

特開平７−２８１６３４号公報

しかしながら、ロジック部８８では、表示メモリ回路８３からパネル３の１表示ライン分の階調データを一斉に読み出してラッチ回路Ｂ１６に出力している。また、表示メモリ回路８３は、ｋビット×ｎ個のセンスアンプを備えている。このため、データ演算回路８４での階調データに対して論理演算処理を同時に行なうことと、ｋビット×ｎ個のセンスアンプの動作電流により、ロジック部８８での回路電流のピーク電流が大きくなり、電源回路から表示パネル３の共通電極に供給されるＶｃｏｍ電圧にもノイズが伝播してしまい、横縞やフリッカなどにより画質が悪化してしまう。
また、データ演算回路８４は、１表示ライン分の階調データに対して一斉に極性反転処理などの論理演算処理を行なうため、データ演算回路８４の回路規模が大きくなる。

本発明の課題は、ノイズを低減して、画質を向上することができる表示装置の駆動回路を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の駆動回路は、複数の階調データを表示メモリ回路（１３）からデータバス（２１，２２，２３）を介して順番に読み出し、複数の前記読み出された階調データを表示画素データとして一括して出力するロジック部（８）と、前記ロジック部（８）から出力された前記表示画素データに基づいて生成されたアナログ階調信号で表示装置を駆動する駆動部（９）とを具備している。これにより、メモリ回路から階調データがｐ画素単位に読み出されるので、ロジック部で発生する過渡電流のピーク値を減少させ、ノイズを減らすことができる。

本発明により、駆動回路内部の過渡電流に起因するノイズを低減して、表示装置の画質を向上することができる。

本発明によれば、ロジック部８では、メモリ１３から表示装置の１表示ライン分の階調データを１番目からｎ番目まで分割して順番に読み出してバッファ回路２０、データバス２１、２２，２３、データ演算回路１４，２４、ラッチ回路Ａ１５を介してラッチ回路Ｂ１６に出力する。これにより、センスアンプの数が１／ｎになるため動作電流も１／ｎに低減し、バッファ回路２０、データ演算回路１４，２４、ラッチ回路Ａ１５が１表示ライン分の階調データに対して一斉に信号処理を施す場合に比べて、同時に信号処理を行なわない分、過渡電流のピーク値を減少させてノイズの発生量を低減して、安定したＶｃｏｍ電圧を電源回路１１から表示装置の共通電極７に供給することができ、画質を向上することができる。

この場合、データ演算回路１４，２４は、１表示ライン分の階調データに対して一斉に論理演算処理を行なう必要がなく、１表示ライン分の階調データを１番目からｎ番目まで順番に信号処理を行なっている。このため、データ演算回路１４，２４の回路規模を従来のデータ演算回路８４よりも縮小することができる。

また、本発明によれば、ロジック部８では、データ演算回路１４が多数決演算処理を行なうことにより、データバス２２，２３での充放電電力を低減することができる。

また、本発明によれば、ロジック部８では、データ演算回路２４が表示画素データを判別して不要な階調に対応するバッファアンプ部５１のバイアス電流の供給を制御することにより、消費電力を削減することができる。

以下に、本発明の表示装置の駆動回路について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。

［第１実施形態］
図２を参照して、本発明の第１実施形態による駆動回路を説明する。図２に示されるように、本発明の第１実施形態による駆動回路は、例えば、携帯電話機の表示装置に適用されることができる。この表示装置は、データ線駆動回路１、走査線駆動回路２，表示パネル３を備えている。また、データ線駆動回路１は表示メモリ（ＲＡＭ）回路１３を内蔵している。表示装置には、携帯電話機などのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：図示せず）からデジタル信号が供給される。このデジタル信号には、各画素の色の濃淡を示す６ビットのデジタル階調信号（階調データ）や、表示メモリ回路１３のどの領域に階調データを書き込むかを指定するアドレス制御信号や、コマンド信号や、スタンバイ信号などの制御信号が含まれる。

表示メモリ回路１３は、１フレーム分の階調データを記憶する回路である。携帯電話機などに使用される表示装置の駆動回路では、データ線駆動回路１に表示メモリ回路１３が設けられている。次のフレーム表示が現在のフレーム表示から変化しない時には、ＣＰＵから表示装置への次のフレームのデジタル信号の供給を止めることにより、ＣＰＵと表示装置とのインターフェイス部の消費電力が低減されている。また、次のフレーム表示の一部だけが現在のフレーム表示から変化する時には、変化する領域のアドレス制御信号と変化する部分に対応する階調データが供給される。これにより、ＣＰＵでの処理負担が軽減されている。この例では、表示メモリ回路１３の記憶容量は、１フレーム分である例を説明するが、記憶容量は１フレーム以上でも、１フレーム以下でもよい。１フレーム以下の例としては、表示パネル３の一部分のみ表示するパーシャルメモリなどが知られている。

表示パネル３は、複数のデータ線４と、複数の走査線５と、マトリックス状に配置された画素６と、コモン電極線７とを備えている。画素６は、複数のデータ線４と複数の走査線５との交点の各々に設けられ、表示電極と、表示電極に対向する共通電極と、スイッチ素子であるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）とを含んでいる。ＴＦＴのドレインは、表示電極に接続され、そのゲートは走査線５に接続され、そのソースはデータ線４に接続されている。表示電極と共通電極の間には液晶層や有機ＥＬ層などが設けられている。共通電極は、コモン電極線７が接続されている。走査線駆動回路２は走査線５を順番に駆動する。データ線駆動回路１は、ＣＰＵからデジタル信号を受信して格納し、各走査線５が駆動されるとき、デジタル信号をアナログ階調信号に変換し、表示パネル３のデータ線４を介して画素６に一斉に供給される。これにより、表示パネル３全体に映像が表示される。

図３は、データ線駆動回路１の構成を示している。
データ線駆動回路１は、ロジック部８と、駆動部９と、電源回路１１とを内蔵している。電源回路１１は、ロジック部８と、駆動部９に接続されている。

電源回路１１は、ロジック部８と駆動部９とに異なる電源電圧を供給する。例えば、ロジック部８、駆動部９に供給される電源電圧は、それぞれ３Ｖ以下、３Ｖ以上である。一般に集積回路では、３Ｖ以下の電源電圧が使用されているが、液晶表示装置の駆動電圧としては３Ｖ以上の電源電圧が必要である。また、携帯電話機では、電池から電源電圧が供給されているが、その供給される電圧（ＶＤＣ）も３Ｖ以下であることが多い。そのため、駆動部９に供給される電源電圧を生成する電源回路が必要となる。

また、液晶表示装置においては、データ線４から画素６に印加される画素電圧の極性が、所定の期間ごとに反転される駆動方法が知られている。つまり、画素６が交流的に駆動される場合がある。ここで、極性とは、液晶の共通電極の電圧（Ｖｃｏｍ電圧）を基準とした場合の画素電圧の正負を示す。このような駆動方法は、液晶材料の劣化を防止するために適用されている。この交流駆動方法として、Ｖｃｏｍ電圧に直流電圧を印加し、データ線４に供給する正極及び負極のアナログ階調信号を１走査線ごと及びフレームごとに反転するドット反転駆動法や、また、別の駆動方法として、Ｖｃｏｍ電圧が１走査線駆動ごとに反転されるコモン反転駆動法が知られている。いずれの場合にも、電源回路１１は、Ｖｃｏｍ電圧を生成する。

電源回路１１は、定電圧発生回路（図示せず）と、スイッチと容量で構成されるＤＣＤＣコンバータ回路（図示せず）とを備えている。定電圧発生回路には、上記のＶＤＣ電圧が供給され、一定の電圧を生成する。ＤＣＤＣコンバータ回路は、その電圧に基づいて、システムグランド（ＳＧＮＤ）に対するロジック電圧、駆動電圧、Ｖｃｏｍ電圧を生成する。システムグランドは、電源回路１１の共通電源であり、電源回路１１、ロジック部８、駆動部９に供給される。ロジック電圧は、システムグランドに対して３Ｖ以下の電源電圧であり、ロジック部８に供給される。駆動電圧は、システムグランドに対して３Ｖ以上の電源電圧であり、駆動部９に供給される。Ｖｃｏｍ電圧は、システムグランドに対するコモン電圧を表し、コモン電極線７に供給される。

このシステムグランド（ＳＧＮＤ）や、定電圧発生回路にノイズが伝播すると、電源回路１１から表示パネル３の共通電極に供給されるＶｃｏｍ電圧にもノイズが伝播してしまう。その結果、フリッカやクロストークなどにより画質が劣化する。このノイズは、駆動回路内部で発生し、デジタル信号の変化に応じてノイズのピーク値は増減する。ロジック部８、駆動部９でのノイズの発生を抑制するには、信号処理におけるピーク電流値を少なくすることが有効である。そのため、ロジック部８では、表示メモリ回路１３から表示パネル３の１表示ライン分の階調データを一斉に読み出すのではなく、表示メモリ回路１３から表示パネル３の１表示ライン分の階調データをｐ画素単位（ｐ：自然数）に１番目から最終番目であるｎ番目（ｎは整数）まで分割して順番に読み出すのがよい。以降の説明では、Ｒ、Ｇ、Ｂの３画素を１単位、つまりｐ＝３として説明する。

ロジック部８について説明する。ロジック部８は、信号処理回路１２、表示メモリ回路１３、データ演算回路１４、ラッチ回路Ａ１５、ラッチ回路Ｂ１６、バッファ回路２０、データバス２１、２２を備えている。

信号処理回路１２は、ロジック部８、駆動部９内の各回路に接続されている。信号処理回路１２は、ＣＰＵから供給されるデジタル信号を受信する。このデジタル信号には、各画素の階調を示す階調データと、コマンド信号と、アドレス制御信号と、論理演算処理命令とが含まれる。この例では、画素６に対応する階調データは、赤、緑、青に対して各６ビット（６４階調）の１８ビットで構成されている。コマンド信号は、表示メモリ回路１３に対する書き込み命令又は読み出し命令を含んでいる。アドレス制御信号は、表示メモリ回路１３に対する書き込み又は読み出しの開始アドレスを含んでいる。信号処理回路１２は、これらの信号や、後述の水平クロック信号、垂直クロック信号などに基づいてメモリ制御信号を生成する。階調データとメモリ制御信号は表示メモリ回路１３に供給されている。また、コマンド信号には、クロック周波数を設定するためのクロック周波数設定信号が含まれる。この場合、信号処理回路１２は、発振回路（図示せず）を備え、その発振回路は、クロック周波数設定信号に基づいて、水平クロック信号（ＨＣＬＫ信号）、垂直クロック信号（ＶＣＬＫ信号）、水平スタート信号、垂直スタート信号、ラッチ信号（ＳＴＢ信号）などのクロック制御信号を生成する。信号処理回路１２は、クロック制御信号を、データ線駆動回路１のロジック部８と駆動部９内の各回路と走査線駆動回路２に供給する。また、コマンド信号には、表示パネル３に画像を２値表示するための２値モード信号や、表示パネル３に同じ画像を表示するスタンバイモード信号、表示パネル３の一部分のみに画像を表示するパーシャル表示を行なうためのパーシャルモード信号が含まれる。信号処理回路１２は、コマンド信号に基づいて動作モードを設定するためのモード制御信号を生成する。信号処理回路１２は、モード制御信号を駆動部９のＤ／Ａ変換回路１８と階調電圧生成回路１９に供給する。

表示メモリ回路１３は、上述のように、１フレーム分の階調データを記憶する回路である。図４は、表示メモリ回路１３の詳細を示している。図４に示されるように、表示メモリ回路１３は、ＳＲＡＭのようなＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３０と、Ｙアドレスデコーダ３５と、Ｘアドレスデコーダ３６とを備えている。アドレスデコーダ３５，３６には、ＲＡＭ３０がアクセスされるときの初期画素アドレスが信号処理回路１２により設定される。信号処理回路１２からメモリ制御信号がＸアドレスデコーダ３６に供給されたとき、Ｘアドレスデコーダ３６は、初期画素アドレスに基づいてＲＡＭ３０の１行を指定する。また信号処理回路１２からメモリ制御信号がＹアドレスデコーダ３５に供給されたとき、Ｙアドレスデコーダ３５は、初期アドレスに基づいてＲＡＭ３０の指定された行の指定された画素アドレス、一般的には１番目の画素アドレスを指定する。その後、信号処理回路１２からメモリ制御信号がアドレスデコーダ３５に供給される度に、Ｙアドレスデコーダ３５は、ＲＡＭ３０の指定された行の画素アドレスを順に指定する。このとき、Ｙアドレスデコーダ３５は、列アドレス信号Ｃ１〜Ｃｎを出力する。

信号処理回路１２からのメモリ制御信号に書き込み命令が含まれるとき、アドレスデコーダ３５、３６は、メモリ制御信号に応じて、ＲＡＭ３０のアドレスを順に選択する。選択されたアドレスに階調データが書き込まれる。こうして、ＲＡＭ３０は、表示パネル３の１フレーム分に対応する階調データを格納する。信号処理回路１２からのメモリ制御信号に駆動部９への読み出し命令が含まれるとき、アドレスデコーダ３５、３６は、メモリ制御信号に応じて、ＲＡＭ３０の各行と各列のアドレスを順に選択する。選択されたアドレスから階調データが読み出される。読み出された階調データは、バッファ回路２０に出力される。

バッファ回路２０は、表示メモリ回路１３から読み出された階調データをデータバス２１あるいはラッチ回路Ａ１５に供給する。図４に示されるように、バッファ回路２０は、センスアンプ３１と、データバス３２と、セレクタ部３３と、遅延回路３４とを備えている。データバス３２は、各画素に対する１８ビットの階調データに対応する１８本の信号線を備えている。セレクタ部３３は、１表示ラインの画素数分のセレクタ３３−１〜３３−ｎを含んでいる。各セレクタは、１８個のスイッチを備えている。表示メモリ回路１３からの列アドレス信号に応じて、各セレクタのスイッチは閉じられ、対応する画素の階調データは、データバス３２に接続される。センスアンプ３１は、データバス３２に接続され、各画素に対する１８ビットの階調データに対応するセンスアンプＰ０〜Ｐ１７を含んでいる。このように、本発明の駆動回路では、センスアンプ３１は３画素分設けられているだけであり、従って、従来技術では、表示メモリ回路１３にビットごとにあったセンスアンプが大幅に低減されるので駆動回路を小型化することができる。センスアンプＰ０〜Ｐ１７は、データバス３２上の１８ビットの階調データを増幅してデータバス２１上に出力する。遅延回路３４は、表示メモリ回路１３からのアドレス信号Ｃｊ（１≦ｊ≦ｎ）を水平クロック周期だけ遅延させ、遅延したアドレス信号Ｅｊをラッチ回路Ａ１５に供給する。即ち、遅延回路３４は、表示メモリ回路１３からのアドレス信号Ｃｊを保持し、ＨＣＬＫ信号に応じて、そのアドレス信号Ｃｊをサンプリング信号Ｅｊとしてラッチ回路Ａ１５に出力する。

図４に示されるように、データバス２１は、増幅された１８ビットの階調データＲＡＭ＿Ｄ（０：１７）に対応して１８本の信号線により構成されている。データバス２２は、１８ビットの表示画素データＤ（０：１７）に対応する１８本の信号線と、１ビット分の多数決信号（ＭＡＪ信号）に対応する１本の信号線との１９本の信号線により構成されている。１８ビットの表示画素データＤ（０：１７）とＭＡＪ信号は、表示画素データ＆ＭＡＪ信号としてデータ演算回路１４から出力される。

図５は、データ演算回路１４の詳細を示している。図５に示されるように、データ演算回路１４は、論理回路３７と、多数決演算回路３８と、ラッチ回路３９とを備えている。論理回路３７と多数決演算回路３８は、ＯＲ回路、ＡＮＤ回路、ＥＸＯＲ回路などの論理回路で実現できる。論理回路３７は、バッファ回路２０からの階調データＲＡＭ＿Ｄ（０：１７）に所定の論理演算処理を施して、多数決演算回路３８に出力する。所定の論理演算処理としては、極性反転処理ＰＯＬ、反転処理ＲＥＶ、全黒処理ＤＩＳＰ０、全白処理ＤＩＳＰ１の少なくとも１つの処理が挙げられ、信号処理回路１２からの論理演算処理命令により指定される。極性反転処理ＰＯＬでは、液晶を交流駆動するために階調データがビット反転される。反転処理ＲＥＶでは、映像表示を反対の色にする処理で、階調データがビット反転される。全黒または全白処理では、階調データに関わりなく黒または白の信号が出力される。多数決演算回路３８は、論理回路３７からの表示画素データＤ（０：１７）に後述の多数決演算処理ＭＡＪを施して、後述の表示画素データＤ（０：１７）と後述のＭＡＪ信号とをラッチ回路３９に出力する。ラッチ回路３９は、多数決演算回路３８からの表示画素データＤ（０：１７）とＭＡＪ信号とを水平クロック周期だけ遅延させてラッチ回路Ａ１５に供給する。即ち、ラッチ回路３９は、多数決演算回路３８からの表示画素データＤ（０：１７）とＭＡＪ信号とを保持し、ＨＣＬＫ信号に応じて、データバス２２を介してラッチ回路Ａ１５に出力する。
データ演算回路１４内の論理回路が処理する順番は、例えば、反転処理ＲＥＶ−全黒処理ＤＩＳＰ０−全白処理ＤＩＳＰ１−極性反転処理ＰＯＬ−多数決演算処理ＭＡＪである。このように、最後が極性反転処理ＰＯＬ−多数決演算処理ＭＡＪの順であれば他の論理回路を追加してもよい。
ここで、「階調データ」とは、表示メモリ回路１３に格納されたデジタルの信号であって、階調データがデータ演算回路１４や、ラッチ回路Ａ１５を介した信号は「表示画素データ」として区別する。

ラッチ回路Ａ１５は、データ演算回路１４から表示画素データとＭＡＪ信号がデータバス２２に出力されたとき、ＭＡＪ信号と表示画素データＤ（０：１７）の各ビットとのＥＸＯＲを施す。即ち、ラッチ回路Ａ１５は、ＭＡＪ信号が表す非反転指示命令“０”に従って、表示画素データＤ（０：１７）を反転しないで、そのまま保持する。ＭＡＪ信号が“１”のとき、ラッチ回路Ａ１５は、ＭＡＪ信号が表す反転指示命令“１”に従って、多数決演算処理ＭＡＪが施された表示画素データＤ（０：１７）をビット反転して保持する。また、ラッチ回路Ａ１５には、バッファ回路２０の遅延回路３４からサンプリング信号Ｅｎが供給される。ラッチ回路Ａ１５は、保持している表示画素データを、サンプリング信号Ｅｎに応じて、ラッチ回路Ｂ１６に出力する。

多数決演算処理ＭＡＪについて説明する。多数決演算回路３８は、前回の表示画素データＤ（０：１７）をデータバス２２から入力し、今回の表示画素データＤ（０：１７）は、論理回路３７から供給される。多数決演算回路３８は、前回の１８ビットの表示画素データＤ（０：１７）と今回の１８ビット分の表示画素データＤ（０：１７）との間で多数決演算処理を実行する。多数決演算回路３８は、前回の表示画素データＤ（０：１７）のビットの各々と今回の表示画素データＤ（０：１７）のビットのうち対応するビットとを比較し、今回の表示画素データＤ（０：１７）で反転されたビットの数が過半数より多いか、少ないかを判定する。反転ビットの数が過半数より多い場合、多数決演算回路３８は、前回の表示画素データＤ（０：１７）のビットのうち、反転されていないビットに対応するビットを反転する。また、このとき多数決演算回路３８は、ラッチ回路Ａ１５に対する反転指示命令“１”を表すＭＡＪ信号を生成し、多数決演算処理ＭＡＪが施された表示画素データＤ（０：１７）とＭＡＪ信号“１”とをラッチ回路３９に出力する。一方、反転ビットの数が過半数より少ない場合、多数決演算回路３８は、ラッチ回路Ａ１５に対する非反転指示命令“０”を表すＭＡＪ信号を生成し、今回の表示画素データＤ（０：１７）とＭＡＪ信号“０”とをラッチ回路３９に出力する。ラッチ回路３９は、水平クロック信号ＨＣＬＫに同期して、多数決演算回路３８からの表示画素データＤ（０：１７）とＭＡＪ信号“０”とを保持して、データバス２２上に出力する。

例として、表示画素データが４ビットで、データバス２２に供給する信号を（表示画素データ４ビット；ＭＡＪ信号１ビット）として説明する。前回の表示画素データがａ（００００）であり、今回の表示画素データがｂ（１１０１）である場合、表示画素データｂ（１１０１）のビットは、表示画素データａ（００００）のビットと較べて、３ビット分０から１に変化している。上述のように、多数決演算により過半数より多く表示画素データのビットが変化している時には、多数決演算回路３８は、表示画素データｂ（１１０１）のビットのうち、表示画素データａ（００００）のビットと較べて反転されていないビットを反転して、表示画素データｂ’（００１０）を生成する。同時に、ＭＡＪ信号を“１”に設定する。表示画素データｂ’（００１０）とＭＡＪ信号“１”とを表示画素データ＆ＭＡＪ信号（００１０；１）としてラッチ回路３９を介してデータバス２２に出力する。ラッチ回路Ａ１５では、データバス２２に供給された表示画素データ＆ＭＡＪ信号（００１０；１）を受け取ったとき、ＭＡＪ信号“１”に従って、表示画素データｂ’（００１０）を反転し、表示画素データｂ（１１０１）を保持する。これにより、多数決演算処理ＭＡＪが施されない場合は３個のビットが反転するが、多数決演算処理ＭＡＪが施された場合は、ＭＡＪ信号を含めて２個のビットを反転するだけなので、データバス２２での充放電電力が低減される。

表示画素データを構成するビットが偶数個である場合は、変化するビットが同数になる時がある。その時は、ＭＡＪ信号が変化しないように処理する。例として、表示メモリ回路１３からデータバス２１に供給される階調データがａ（００００）→ｂ（１１００）→ｃ（００１１）→ｄ（１０１０）と変化する場合、多数決演算回路３８は、ａ’（００００；０）→ｂ’（１１００；０）→ｃ’（１１００；１）→ｄ’（０１０１；１）の表示画素データ＆ＭＡＪ信号をラッチ回路３９を介してデータバス２２に供給する。ａ→ｂで、階調データを構成するビットのうちの２個のビットが変化しているが、ａ’のＭＡＪ信号が“０”なので、ｂ’でもＭＡＪ信号は“０”として階調データはビット反転されない。ｃ→ｄでも２個のビットが変化しているが、ｃ’のＭＡＪ信号が“１”なので、ＭＡＪ信号は“１”として、階調データをビット反転する。

ラッチ回路Ａ１５において、サンプリング信号がシフトレジスタ回路で生成され、階調データが順番にラッチされるシリアル転送方式比べ、アドレス制御方式では、デコーダが必要となる。例えば、２５６本×３（ＲＧＢ）のデータ線４を駆動するには、８ビットのデコーダが必要で、８ビットのデコーダはシフトレジスタ回路より回路規模が大きい。しかし、本発明では、表示メモリ回路１３のアドレスデコーダ３５、３６がそのデコーダとして兼用されているので、回路規模の増大が抑制されている。アドレス制御方式は、走査線駆動回路２に適用してもよい。パーシャル表示のオフ表示領域では飛び越し走査を行い、また、同時に複数の走査線５を活性化することもできる。

ラッチ回路Ｂ１６は、ラッチ回路Ａ１５からの表示画素データを保持し、信号処理回路１２からのラッチ信号（ＳＴＢ信号）に応じて、保持されている表示画素データを一斉に駆動部９に出力する。

次に、駆動部９について説明する。駆動部９は、レベルシフト回路１７、Ｄ／Ａ変換回路１８、階調電圧生成回路１９を備えている。

レベルシフト回路１７は、ラッチ回路Ｂ１６とＤ／Ａ変換回路１８と階調電圧生成回路１９に接続されている。レベルシフト回路１７は、ラッチ回路Ｂ１６からの表示画素データの電圧レベルをロジック電圧レベルから駆動電圧レベルに変換する。

図６に示されるように、階調電圧生成回路１９は、スイッチ４１と、抵抗分圧回路４２と、第１基準電圧Ｖ０を供給する第１バッファアンプと、第２基準電圧Ｖ６３を供給する第２バッファアンプとを備えている。抵抗分圧回路４２は、直列接続された６３個の抵抗素子ｒ０〜ｒ６２を備えている。スイッチ４１の一端は、第１基準電圧Ｖ０に接続されている。スイッチ４１の他端は、抵抗素子ｒ０の一端が接続されている。抵抗素子ｒ６２の一端は、第２基準電圧Ｖ６３に接続されている。第１基準電圧Ｖ０又は第２基準電圧Ｖ６３を指定する２値モード信号やスタンバイ信号を含むモード制御信号が供給されない場合、つまり、通常駆動モードでは、スイッチ４１はオンしている。この場合、抵抗分圧回路４２は、２個の基準電圧Ｖ０、Ｖ６３を、ガンマ特性に適合するように６３個の抵抗素子ｒ０〜ｒ６２により分圧し、６４個の異なる階調電圧を生成する。ここで、基準電圧はＶ０とＶ６３の２個と簡略したが、Ｖ０とＶ６３以外の複数の基準電圧を設けて抵抗分圧回路４２に供給してよい。上記のモード制御信号が供給された場合、つまり、低消費電力駆動モードでは、スイッチ４１はオフされ、抵抗分圧回路４２に流れる電流が遮断され、消費電力を低減している。

上述のように、ロジック部８は、電源回路１１から供給されるロジック電圧により動作し、駆動部９は、電源回路１１から供給される駆動電圧により動作する。このように、ロジック部８と駆動部９との電圧レベルが異なる。このため、レベルシフト回路１７は、ラッチ回路Ｂ１６からの表示画素データの電圧レベルをロジック電圧から駆動電圧に変換する。

Ｄ／Ａ変換回路１８は、表示画素データを、アナログ階調信号に変換する。このＤ／Ａ変換回路１８は、１表示ライン分の３×ｎ個のＤ／Ａコンバータを含んでいる。３×ｎ個のＤ／Ａコンバータの各々は、図７に示されるように、セレクタ４３と、バッファアンプ４４と、デコーダ４５と、スイッチ４６、４８、４９とを備えている。デコーダ４５は、レベルシフト回路１７に接続されている。セレクタ４３は、階調電圧生成回路１９とデコーダ４５とに接続されている。バッファアンプ４４は、その入力にセレクタ４３が接続され、その出力にスイッチ４６の一端が接続されている。スイッチ４６の他端には、データ線４であるデータ線Ｙｊ（１≦ｊ≦３ｎ）が接続されている。また、このＤ／Ａ変換回路１８は、ｎ個のＤ／Ａコンバータで構成され、３時分割にデータ線Ｙｊ（１≦ｊ≦３ｎ）を駆動してもよい。この場合、Ｄ／Ａ変換回路１８とデータ線４との間に時分割スイッチ（図示なし）を設け、表示メモリ回路１３からは１画素分ずつの階調データを転送する。
上記のモード制御信号が供給されない通常駆動モードでは、スイッチ４６はオンし、スイッチ４８、４９はオフしている。この場合、デコーダ４５は、ラッチ回路Ｂ１６からレベルシフト回路１７を介して供給される表示画素データをデコードしてセレクタ４３に出力する。セレクタ４３は、階調電圧生成回路１９から供給される６４個の階調電圧の中から、デコーダ４５からの表示画素データに応じた所定の階調電圧を選択する。バッファアンプ４４は、選択された階調電圧を、データ線Ｙｊを介して、表示パネル３の所定の画素６に供給する。
２値モード信号を含むモード制御信号が供給された低消費電力駆動モードでは、スイッチ４６はオフしてバッファアンプ４４のバイアス電流を遮断し、スイッチ４８又はスイッチ４９はオンして基準電圧（Ｖ０、Ｖ６３）を、データ線Ｙｊを介して、表示パネル３の所定の画素６に供給する。

なお、Ｄ／Ａ変換回路１８のバッファアンプの利得（出力信号／入力信号の比）を１より大きくするなどして、複数の階調電圧（Ｖ０からＶ６３）を利得倍にすれば、レベルシフト回路１７を省略することができる。
また、データ線駆動回路１は、表示画素データを、Ｄ／Ａ変換回路１８によりアナログ階調電圧に変換しているが、上記のＤ／Ａ変換回路１８に代えて、表示画素データに基づいてアナログ階調電流を生成する回路を用いてもよい。

図８は、本発明の第１実施形態１による表示装置の動作を示すタイミングチャートである。

いま、表示メモリ回路１３のＲＡＭ３０に、表示パネル３の１フレーム分に対応する階調データが格納されているとする。信号処理回路１２は、ＳＴＢ信号をラッチ回路Ｂ１６に出力した後、読み出し命令を含むメモリ制御信号を表示メモリ回路１３に供給する。このとき、表示メモリ回路１３のアドレスデコーダ３５、３６は、信号処理回路１２から供給されるメモリ制御信号に応答して、ＲＡＭ３０の１行分のアドレスを１番目からｎ番目までこの順に選択し、それぞれ上記選択されたｎ個のアドレスを表すｎ個のアドレス信号Ｃ１〜Ｃｎをこの順でバッファ回路２０に出力する。ＲＡＭ３０は、上記選択されたｎ個のアドレスのそれぞれから、表示パネル３の１表示ライン分の１番目からｎ番目までの画素６に対応するｎ個の階調データａ、ｂ、ｃ、．．．をこの順にバッファ回路２０に出力する。バッファ回路２０は、ｎ個の階調データａ、ｂ、ｃ、．．．を１番目からｎ番目までこの順でデータバス２１に順番に供給する。また、バッファ回路２０は、ｎ個のアドレス信号Ｃ１〜Ｃｎをこの順に保持し、所定クロック（ＨＣＬＫ信号）分だけ遅延して、ｎ個のサンプリング信号Ｅ１〜Ｅｎとして順番にラッチ回路Ａ１５に出力する。 データ演算回路１４は、ｎ個の階調データａ、ｂ、ｃ、．．．に対してこの順に論理演算処理と多数決演算処理ＭＡＪとを施し、所定クロック（ＨＣＬＫ信号）分だけ遅延して、ｎ個の表示画素データａ’、ｂ’、ｃ’，．．．をこの順でデータバス２２に供給する。ここで、第（ｊ−１）表示画素データの各ビットと較べて、第ｊ表示画素データの対応するビットが、反転されているとき、その反転ビットの数が過半数より多い場合、データ演算回路１４は、第ｊ表示画素データのビットのうちの反転されていないビットに対応する第（ｊ−１）表示画素データのビットを反転する多数決演算処理ＭＡＪが実行され、第ｊ表示画素データとして反転された第（ｊ−１）表示画素データと、ラッチ回路Ａ１５に対する反転指示命令“１”を表すＭＡＪ信号とをデータバス２２に供給する。ラッチ回路Ａ１５は、データバス２２に供給されたｎ個の表示画素データａ’、ｂ’、ｃ’，．．．をこの順で保持し、所定クロック（それぞれｎ個のサンプリング信号Ｅ１〜Ｅｎ）分だけ遅延して、上記ｎ個の表示画素データａ’、ｂ’、ｃ’，．．．をこの順にラッチ回路Ｂ１６に出力する。ここで、ラッチ回路Ａ１５は、ＭＡＪ信号“１”に従って、多数決演算処理ＭＡＪが施された第ｊ表示画素データを反転して保持し、所定クロック（サンプリング信号Ｅｊ）分だけ遅延して、ラッチ回路Ｂ１６に出力する。ラッチ回路Ｂ１６は、ラッチ回路Ａ１５からのｎ個の表示画素データａ’、ｂ’、ｃ’，．．．をこの順で保持し、信号処理回路１２からのＳＴＢ信号に応じて、上記ｎ個の表示画素データａ’、ｂ’、ｃ’，．．．を一斉に駆動部９に出力する。
駆動部９のＤ／Ａ変換回路１８は、諧調電圧生成回路１９から供給される６４個の階調電圧の中から、ラッチ回路Ｂ１６からのｎ個の表示画素データａ’、ｂ’、ｃ’，．．．のそれぞれに応じた所定の階調電圧を選択し、それぞれ、データ線Ｙ１〜Ｙ３ｎを介して、表示パネル３の１表示ライン分の１番目から３ｎ番目までの所定の画素６に供給する。

上記の駆動回路は、同一の基板（チップ）に集積化されている。データ線駆動回路１をシリコンなどの半導体基板に集積化した例を図９、図１０に示す。図９に示される集積回路６０では、データ演算回路１４、電源回路１１、信号処理回路１２、階調電圧生成回路１９が集積回路６０の１箇所に配置されている。また、表示メモリ回路１３は、表示メモリ回路１３ａ、１３ｂ、１３ｃ、１３ｄの４ブロックに分割されて集積回路６０に配置されている。図示しないが、バッファ回路２０、ラッチ回路Ａ１５、ラッチ回路Ｂ１６、レベルシフト回路１７、Ｄ／Ａ変換回路１８は、表示メモリ回路１３ａ、１３ｂ、１３ｃ、１３ｄのそれぞれに対応するように、４ブロックに分割されて集積回路６０に配置されている。また、データバス２１、２２は、表示メモリ回路１３ａ、１３ｂ、１３ｃ、１３ｄのそれぞれに対応するように、４ブロックに分割されて集積回路６０に配置され、データ演算回路１４に接続されている。また、表示メモリ回路１３を４ブロックに分割することで、１表示ラインを４つに分割したときの階調データを同時にデータ演算回路１４で処理している。

図１０に示される集積回路６１では、上記の集積回路６０に対して、データ演算回路１４を集積回路６１の２箇所に配置している。即ち、データ演算回路１４をデータ演算回路１４ｘ、１４ｙとした場合、データ演算回路１４ｘは、データバス２１、２２の４ブロックのうち、表示メモリ回路１３ａ、１３ｂに対応する２ブロックに接続され、データ演算回路１４ｙは、データバス２１、２２の４ブロックのうち、表示メモリ回路１３ｃ、１３ｄに対応する２ブロックに接続されている。これにより、データバス２１、２２の配線長が短くなり配線容量が減少し、データバス２１、２２での充放電電力が低減される。

このように、集積化して、部分数を減らすことで表示装置としての信頼性は向上する。

以上説明したように、本発明によれば、ロジック部８では、表示メモリ回路１３から表示パネル３の１表示ライン分の階調データを一斉に読み出してラッチ回路Ｂ１６に出力するのではなく、表示メモリ回路１３から表示パネル３の１表示ライン分の階調データを１番目からｎ番目まで分割して順番に読み出し、バッファ回路２０、データバス２１、２２、データ演算回路１４、ラッチ回路Ａ１５を介してラッチ回路Ｂ１６に出力する。これにより、センスアンプの数が１／ｎになるため動作電流も１／ｎに低減し、バッファ回路２０、データ演算回路１４、ラッチ回路Ａ１５が１表示ライン分の階調データに対して一斉に信号処理を施す場合に比べて、同時に信号処理を行なわない分、過渡電流が減少し、ノイズの発生量を低減して、安定したＶｃｏｍ電圧を電源回路１１から表示パネル３の共通電極に供給することができ、画質を向上することができる。この場合、データ演算回路１４は、１表示ライン分の階調データに対して一斉に論理演算処理を行なう必要がなく、１表示ライン分の階調データを１番目からｎ番目まで順番に信号処理（論理演算処理、多数決演算処理）を行なっている。このため、データ演算回路１４の回路規模を従来のデータ演算回路８４よりも縮小することができる。

また、本発明によれば、ロジック部８では、データ演算回路１４が多数決演算処理を行なうことにより、データバス２２での充放電電力を削減することができる。

［第２実施形態］
次に、本発明の第２実施形態による駆動回路について説明する。第１実施形態と同じ内容については説明を割愛し、異なる点のみを説明する。図１１は第２実施形態による表示装置の駆動回路の構成を示すブロック図である。第１実施形態ではデータバス２１、２２の２グループあったのに対し、第２実施形態では、１つのデータバス２３が提供され、データバスは共有されている。つまり、表示メモリ回路１３からの階調データは、バッファ回路２０でデータバス２３を介してデータ演算回路１４に供給され、データ演算回路１４で所定の信号処理を行った表示画素データもデータバス２３を介してデータラッチ回路Ａ１５に供給される。バッファ回路２０とデータ演算回路１４の出力がぶつからないように、交互にデータバス２３を共有する。センスアンプ３１とデータバス２３との間、データ演算回路１４の出力部とデータバス２３との間には、切替スイッチ（図示なし）が設けられる。切替スイッチは、信号処理回路１２からのＨＣＬＫ信号に応じて、センスアンプ３１とデータバス２３とを接続する第１接続モードと、データ演算回路１４の出力部とデータバス２３とを接続する第２接続モードとを交互に実行する。第１実施形態に比べデータ転送能力は半減するが、データバスの本数が削減できる。

図１２はデータバスを共有するためのタイミングチャートを示す。表示メモリ１３からの階調データａはアドレス信号Ｃ１に応じて選択され、選択された階調データは、第１接続モードにおいて、センスアンプ３１およびデータバス２３を介してデータ演算回路１４に供給される。データ演算回路１４で所定の信号処理が行なわれた表示画素データａ’は、第２接続モードにおいて、１クロック周期遅れたサンプリング信号Ｅ１に応じて、データバス２３を介してラッチ回路Ａ１５に供給される。

［第３実施形態］
次に、本発明の第３実施形態による駆動回路について説明する。第１実施形態と同じ内容については説明を割愛し、異なる点のみを説明する。図１３は第３実施形態の表示装置の駆動回路の構成を示すブロック図である。第１実施形態との相違点は、ロジック部８は、データ演算回路１４に代えてデータ演算回路２４を備え、更に、判別信号バス２５を備えている点である。駆動部９は、階調電圧生成回路１９に代えて階調電圧生成回路２６を備え、Ｄ／Ａ変換回路１８に代えてＤ／Ａ変換回路２８を備えている。

図１４に示されるように、データ演算回路２４には、上記のデータ演算回路１４の構成に加えて、データ判別回路５０が論理回路３７と多数決演算回路３８との間に設けられている。データ判別回路５０は、表示画素データの各ビットを判別し、その判別結果を表す判別信号を、判定信号バス２５を介して出力する。判定信号バス２５は、表示画素データが６ビットの場合では６４本の信号から成り、６４本の信号の各々を表示画素データに基づいて活性または非活性にする。
階調電圧生成回路２６には、図１５に示されるように、上記の階調電圧生成回路１９の構成に加えて、バイアス電圧制御回路５２と、バッファアンプ部５１が設けられている。バッファアンプ部５１は、基準電圧Ｖ０とＶ６３以外の複数の階調電圧のそれぞれに対して複数のバッファアンプを有するバッファアンプ部５１が設けられている。バイアス電圧制御回路５２は、データ判別回路５０からの６４本の信号に基づいて、バッファアンプ部５１の複数のバッファアンプの各々のバイアス電流を制御する。即ち、６２個のバッファアンプは、それぞれ、活性時に、抵抗分圧回路４２により生成される６２個の階調電圧Ｖ１〜Ｖ６２を出力する。
Ｄ／Ａ変換回路２８では、図１６に示されるように、Ｄ／Ａ変換回路１８と較べてバッファアンプ４４、スイッチ４６、４８、４９が削除されている。

データ判別回路５０は、論理回路３７からの表示画素データを判別して、判別信号を判定信号バス２５に出力する。例えば、判別信号が、任意の１水平期間の全データ線に黒表示を行なうことを表している場合、バイアス電圧制御回路５２は、判別信号に従って、バッファアンプ部５１の複数のバッファアンプのうち、０階調電圧に対応するバッファアンプのみ活性化し、その他（１階調から６３階調）の階調電圧に対応するバッファアンプを非活性とする。中間階調である階調電圧Ｖ３１のみの表示では、階調電圧Ｖ０、Ｖ６３、Ｖ３１に対応するバッファアンプのみを活性にし、他の階調電圧（Ｖ１〜Ｖ３０、Ｖ３２からＶ６２）に対応するバッファアンプは非活性とする。階調電圧Ｖ０、Ｖ６３以外の階調電圧は、階調電圧Ｖ０、Ｖ６３を基準に階調電圧を生成しているので、階調電圧Ｖ０、Ｖ６３に対応するバッファアンプは全黒表示、全白表示以外では活性状態にする。これにより、表示に必要のない階調電圧に対応するバッファアンプのバイアス電流を遮断することにより、消費電力を削減することができる。

［第４実施形態］
次に本発明の第４実施形態による駆動回路について説明する。第１実施形態と同じ内容については説明を割愛し、異なる点のみを説明する。図１７は、第４実施形態の表示装置の駆動回路の構成を示すブロック図である。第１実施形態との相違点は、ロジック部８が、バッファ回路２０に代えてバッファ回路２７を備え、更に、バッファ回路２７と表示メモリ回路１３との間にシフトレジスタ回路２９を備えていることにある。

図１８に示されるように、バッファ回路２７では、上記のバッファ回路２０と較べて遅延回路３４が削除され、代わりに、シフトレジスタ回路２９がロジック部８に設けられている。
信号処理回路１２からシフトレジスタ回路２９に上記のＨＣＬＫ信号とスタート信号が供給される。この場合、シフトレジスタ回路２９は、ＨＣＬＫ信号とスタート信号に応じて、Ｙアドレスデコーダ３５の出力をサンプリング信号Ｆｊとしてラッチし、ラッチ回路Ａ１５と表示メモリ回路１３のセレクタ部のセレクタ３３−ｊとに順番に出力する。この例では、データラッチ回路Ａ１５への表示画素データの入力のサンプリング信号は、表示メモリ回路１３からの階調データの読み出しのサンプリング信号から１クロック周期分遅延しており、表示メモリ回路１３からの階調データの読み出しのサンプリング信号はＦ１、Ｆ２、…、Ｆｎとし、データラッチ回路Ａ１５への表示画素データの入力のサンプリング信号は、Ｆ２、Ｆ３、…、Ｆ（ｎ＋１）とする。遅延するクロック数は、データ演算回路１４により行なわれる演算処理に応じて決定される。

以上、本発明について説明したが、上記実施形態はその矛盾が生じない範囲で任意に組み合わせることが可能である。本発明の駆動回路を含む集積回路は、シリコンなどの半導体基板以外にも、ガラスやプラスチックなど他の基板に集積化されてもよい。また、上記では、表示画素データが６ビット（６４階調）で説明したが、表示画素データは５ビット以下でも、７ビット以上でもよい。また、主に液晶表示装置について説明したが、有機ＥＬ表示装置など他の表示装置についても適用できる。

従来の表示装置の駆動回路の構成を示すブロック図である。 本発明が適用される表示装置の構成を示すブロック図である。 本発明の第１実施形態に係る表示装置の駆動回路の構成を示すブロック図である。 本発明の第１実施形態に係る表示装置の駆動回路の表示メモリ回路とバッファ回路の詳細を示す図である。 本発明の第１実施形態に係る表示装置の駆動回路のデータ演算回路の詳細を示す図である。 本発明の第１実施形態に係る表示装置の駆動回路の階調電圧生成回路の詳細を示す図である。 本発明の第１実施形態に係る表示装置の駆動回路のＤ／Ａ変換回路の詳細を示す図である。 本発明の第１実施形態に係る表示装置の駆動回路の動作を示すタイミングチャートである。 本発明の第１実施形態に係る表示装置の駆動回路を集積化した時の回路配置の例を示す図である。 本発明の第１実施形態に係る表示装置の駆動回路を集積化した時の回路配置の他の例を示す図である。 本発明の第２実施形態に係る表示装置の駆動回路の構成を示すブロック図である。 本発明の第２実施形態に係る表示装置の駆動回路の動作を示すタイミングチャートである。 本発明の第３実施形態に係る表示装置の駆動回路の構成を示すブロック図である。 本発明の第３実施形態に係る表示装置の駆動回路のデータ演算回路の詳細を示す図である。 本発明の第３実施形態に係る表示装置の駆動回路の階調電圧生成回路の詳細を示す図である。 本発明の第３実施形態に係る表示装置の駆動回路のＤ／Ａ変換回路の詳細を示す図である。 本発明の第４実施形態に係る表示装置の駆動回路の詳細を示す図である。 本発明の第４実施形態に係る表示装置の駆動回路のバッファ回路の詳細を示す図である。

符号の説明

１、８１ データ線駆動回路
２ 走査線駆動回路
３ パネル
４ データ線
５ 走査線
６ 画素
７ コモン電極線
８、８８ ロジック部
９、８９ 駆動部
１１ 電源回路
１２、８２ 信号処理回路
１３、８３ 表示メモリ回路
１４、２４、８４ データ演算回路
１５、１６、３９ ラッチ回路
１７ レベルシフト回路
１８、２８ Ｄ／Ａ変換回路
１９、２６ 階調電圧生成回路
２０、２７ バッファ回路
２１、２２、２３、２５、３２ データバス
２９ シフトレジスタ回路
３０ ＲＡＭ
３１、４４、５１ バッファアンプ
３３、４１、４３、４６、４８、４９ スイッチ
３４ 遅延回路
３５、３６、４５ デコーダ
３７ 論理処理回路
３８ 多数決演算回路
４２ 抵抗分圧回路
５０ データ判別回路
５２ バイアス電圧制御回路
６０、６１ 集積回路

Claims (17)

1. 複数の階調データを表示メモリ回路からデータバスを介して順番に読み出し、複数の前記読み出された階調データを表示画素データとして一括して出力するロジック部と、
   前記ロジック部から出力された前記表示画素データに基づいて生成されたアナログ階調信号で表示装置を駆動する駆動部と
   を具備する駆動回路。
2. 請求項１に記載の駆動回路において、
   前記ロジック部と前記駆動部とに第１と第２の電源電圧のうちの少なくとも一方を供給する電源回路とを更に具備し、
   前記ロジック部と、前記駆動部と、前記電源回路は同一半導体チップ内に形成されている駆動回路。
3. 請求項１又は２に記載の駆動回路において、
   前記ロジック回路は、前記表示メモリ回路と前記データバスとの間に設けられたｐ画素分（ｐ：自然数）のセンスアンプを有し、前記表示メモリ回路から読み出された前記複数の階調データをｐ画素単位に前記データバスに出力するバッファ回路を更に具備する駆動回路。
4. 請求項３に記載の駆動回路において、
   前記表示メモリ回路は、水平クロック信号に応答して、前記マトリクスの列方向に対するサンプリング信号を順番に発生するカラムデコーダを更に具備し、
   前記バッファ回路は、前記表示メモリ回路の各列線と前記センスアンプとの間に、前記サンプリング信号に応答するスイッチ部を更に具備し、前記表示メモリ回路から読み出された前記複数の階調データを前記センスアンプに順番に出力する
   駆動回路。
5. 請求項１乃至４のいずれかに記載の駆動回路において、
   前記ロジック回路は、前記複数の階調データの各々に第１の演算を実行し、前記演算結果に依存して処理命令を発生し、前記演算結果と前記処理命令とを出力するデータ演算回路と、
   前記表示装置の１表示ライン分の前記演算結果を保持し、前記処理命令が出力されているとき、前記保持された演算結果に第２の演算を実行して保持して前記表示画素データとして出力する第１保持回路と
   を更に具備する駆動回路。
6. 請求項５に記載の駆動回路において、
   前記第１の演算は、前の階調データと今回の階調データとの多数決演算である
   駆動回路。
7. 請求項６に記載の駆動回路において、
   前記データバスは、前記センスアンプから出力された前記各階調データを転送する第１データバスと、
   前記データ演算回路から出力される前記演算結果と前記処理命令とを転送する第２データバスと
   を備える駆動回路。
8. 請求項７に記載の駆動回路において、
   前記データ演算回路は、前記前の階調データに対する前記演算結果と前記処理命令とを保持して前記第２データバスに出力する第２保持回路と、
   前記前の階調データに対する前記演算結果と前記第１データバス上の前記今回の階調データとの間で反転されたビットが多数か否かの多数決演算を実行し、前記反転されたビットが多数であるとき、前記処理命令を発生して前記第２保持回路に出力する多数決演算回路と
   を具備する駆動回路。
9. 請求項８に記載の駆動回路において、
   前記データ演算回路は、モード指示に応答して前記第１データバス上の前記今回の階調データに変換処理を施して前記多数決演算に出力する論理回路
   を更に具備する駆動回路。
10. 請求項６に記載の駆動回路において、
    前記データバスは、単一のバスであり、
    前記データ演算回路は、
    前記前の階調データに対する前記演算結果と前記処理命令とを保持して前記データバスに出力する第２保持回路と、 前記データバス上の前記前の階調データに対する前記演算結果と前記今回の階調データとの間で反転されたビットが多数か否かの多数決演算を実行し、前記反転されたビットが多数であるとき、前記処理命令を発生して前記第２保持回路に出力する多数決演算回路と
    を具備する駆動回路。
11. 請求項１０に記載の駆動回路において、
    前記データ演算回路は、
    モード指示に応答して前記データバス上の前記今回の階調データに変換処理を施して前記多数決演算回路に出力する論理回路
    を更に具備する駆動回路。
12. 請求項１乃至１１のいずれかに記載の駆動回路において、
    前記駆動部は、
    前記表示装置の１表示ライン分の前記表示画素データの電圧レベルを変換するためのレベルシフト回路と、
    所定数の階調電圧を発生する階調電圧発生回路と、
    前記各列に対して設けられ、前記表示装置の１表示ライン分の前記レベルシフトされた表示画素データの各々に基づいて前記所定数の階調電圧のうちの１つを選択し、選択された電圧に基づいて前記表示装置を駆動するＤ／Ａ変換回路と
    を具備する駆動回路。
13. 請求項１２に記載の駆動回路において、
    前記Ｄ／Ａ変換回路は、
    前記表示画素データをデコードするデコーダと、
    前記デコード結果に従って前記所定数の階調電圧のうちの１つを選択するセレクタと、
    前記選択された階調電圧を前記表示装置に供給するスイッチ部と
    を具備する駆動回路。
14. 請求項１３に記載の駆動回路において、
    前記階調電圧発生回路は、
    少なくとも２つの基準電圧と、
    前記基準電圧を分圧するための抵抗分圧回路と
    を具備する駆動回路。
15. 請求項９または１１に記載の駆動回路において、
    前記データ演算回路は、
    前記論理回路と前記多数決演算回路の間に設けられ、前記論理回路から出力される階調データを前記多数決演算回路に出力しながらデコードして判別信号を出力するデータ判別回路を更に備え、
    前記階調電圧発生回路は、
    少なくとも２つの基準電圧と、
    前記基準電圧を分圧するための抵抗分圧回路と、
    前記抵抗分圧回路の出力を増幅するためのバッファアンプ群と、
    前記表示画素データに対応する前記階調電圧が出力されるように、前記判別信号に基づいて、前記バッファアンプ群のいずれかを活性化するバイアス電圧制御回路と
    を具備する駆動回路。
16. 請求項１５に記載の駆動回路において、
    前記Ｄ／Ａ変換回路は、
    前記表示画素データをデコードするデコーダと、
    前記デコード結果に従って前記所定数の階調電圧のうちの１つを選択して前記表示装置に供給するセレクタと
    を具備する駆動回路。
17. 複数の階調データが格納された表示メモリ回路からｐ画素単位（ｐ：自然数）に階調データを順番に読み出す第１のステップと、
    前記階調データに演算処理を施した表示画素データをデータバスを介して転送する第２のステップと、
    前記表示画素データに基づいて生成されたアナログ階調信号で前記表示装置を駆動する第３のステップと
    を具備する表示装置の駆動方法。

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