CN1870119A - 用于显示设备的驱动电路及驱动方法 - Google Patents

Abstract

本发明涉及一种驱动电路，包括：逻辑部分，其具有数据总线和显示存储器电路，用来通过数据总线从显示存储器电路读取多个灰阶数据，并一起将所述多个灰阶数据作为显示像素数据输出；和驱动部分，其用来基于模拟灰阶信号驱动显示单元，其中所述模拟灰阶信号基于从逻辑部分输出的显示像素数据而产生。该驱动电路进一步包括：电源电路，其用来给逻辑部分和驱动部分提供第一和第二电源电压中的至少一个。逻辑部分、驱动部分和电源电路可以形成在同一半导体芯片上。

Description

用于显示设备的驱动电路及驱动方法

技术领域

本发明涉及用于显示设备的驱动电路，更具体地，涉及具有用于显示设备的显示存储器的驱动电路和集成有该驱动电路的半导体装置。

背景技术

液晶显示设备是一种很盛行的显示设备。这样的液晶显示设备由于其低功耗、轻薄的特点而被用于例如移动电话等的各类电子设备。用于液晶显示设备的驱动***可以分为简单的矩阵类型和使用例如用于像素电路的薄膜晶体管(TFT)的有源器件的有源矩阵类型。显示设备响应从移动电话等的CPU提供的数字信号而显示各种视频图像。数字信号包括表示在每个像素中的色彩对比度的k位数字灰阶信号和例如命令信号和待用(standby)信号的控制信号。

日本公开专利申请(JP-A-Heisei 7-281634)公开了一种用于驱动显示设备的驱动电路，其中驱动电路合并有显示存储器电路。图1显示了在上述传统实例中所公开的驱动电路，其以传统的数据线驱动电路81为例。数据线驱动电路81具有逻辑单元88和用来驱动面板3的驱动单元89。在逻辑单元88中，显示存储器(RAM)电路83存储一帧或少于一帧的灰阶数据。响应信号处理电路82提供的地址控制信号而从第一地址到最后的第n地址选择用于一条显示线的显示存储器电路83的地址，接着基于所选择的n个地址同时从显示存储器电路83中读出用于面板3的一条显示线的n个灰阶数据，并将其输出到锁存电路B 16。锁存电路B 16保持该n个灰阶数据，然后响应从信号处理电路82来的作为锁存时钟的锁存信号(即，STB信号)同时将n个灰阶数据输出到数据计算电路84。

数据计算电路84对n个灰阶数据中的每个执行预定的逻辑计算处理，接着将作为计算结果的信号通过在驱动单元89中的电平移位电路17提供给D/A转换电路18。预定的逻辑计算处理为极性反转处理POL、反转处理REV、全黑处理DISP0和全白处理DISP1中的至少一个。响应从信号处理电路82发出的逻辑计算处理指令而指定处理。极性反转处理POL是为了交流驱动(AC-drive)液晶而反转灰阶数据的处理。反转处理REV是将视频图像的显示色彩反转为完全颠倒的颜色的处理。全黑或全白处理是无论灰阶数据怎样都将表示黑色或白色的信号转换为表示白色或黑色的信号，或反之。

在驱动单元89中的D/A转换电路18基于从数据计算电路84来的每个灰阶数据而从灰阶电压产生电路19提供的多个灰阶电压中选择一个，接着将所选择的灰阶电压分别通过线Y1到Yn提供给在面板3中的一条显示线的第一到第n个像素。

但是，在逻辑单元88中，用于面板3的一条显示线的灰阶数据同时从显示存储器电路83中读出，接着提供给锁存电路B 16。此外，显示存储器电路83还提供有(k位×n)的读出放大器。结果，当对数据计算电路84的每个像素的灰阶数据执行逻辑计算处理并且操作(k位×n)读出放大器时，在逻辑单元88中的电路电流的峰值就会变得很大。而且，噪声会扩散到从电源电路提供给显示面板3中的共用电极的Vcom电压，从而会由于水平条纹或闪动而使图像质量下降。而且，由于数据计算电路84同时对一条显示线的灰阶数据执行例如极性反转处理的逻辑计算处理，因此加大了数据计算电路84的电路尺寸。

发明内容

本发明的一个目的是提供一种用于显示设备的驱动电路，其能降低噪声并提高图像质量。

在本发明的一个方面中，驱动电路包括：具有数据总线和显示存储器电路的逻辑部分，其用来通过数据总线从显示存储器电路读出多个灰阶数据并作为显示像素数据而一起输出这些灰阶数据；驱动部分，其用来基于模拟灰阶信号驱动显示单元，所述模拟灰阶信号基于从逻辑部分输出的显示像素数据而产生。

这里，驱动电路还可以包括电源电路，其用来给逻辑部分和驱动部分提供第一和第二电源电压中的至少一个。逻辑部分、驱动部分和电源电路可以形成在同一个半导体芯片中。

此外，逻辑部分可以包括：提供在显示存储器电路和数据总线之间的p个读出放大器(p为自然数)；以及缓冲电路，其用来将从显示存储器电路读出的多个灰阶数据以p个像素为单元输出到数据总线上。

此外，显示存储器电路可以包括：成矩阵布置的存储单元；和列解码器，其用来响应水平时钟信号而顺序地对矩阵的列产生取样信号。缓冲电路可以包括提供在列和读出放大器之间的开关部分，其用来响应取样信号而工作。从显示存储器电路读出的多个灰阶数据可以顺序地输出到p个读出放大器。

此外，逻辑部分可以包括：数据计算电路，其用来对多个灰阶数据中的每个执行第一计算，基于该第一计算的结果选择性地产生处理指令，并输出该第一计算结果和处理指令；和第一保持电路，其用来为显示单元的一条显示线保持第一计算结果，并在输出处理指令时对所保持的第一计算结果执行第二计算，以及将第二计算结果作为显示像素数据保持并输出。

在这种情况下，优选地，第一计算为先前灰阶数据和当前灰阶数据间的择多运算(majority operation)。

数据总线可包括：第一数据总线，在其上从读出放大器输出多个灰阶数据；和第二数据总线，在其上从数据计算电路输出第二计算结果和处理指令。

此外，数据计算电路可以包括：第二保持电路，其用来保持第二计算结果和处理指令，以输出到第二数据总线上；择多运算电路，其用来执行关于在第二计算结果和当前灰阶数据间的反转位是否为多数的择多运算，并在当反转位是多数时输出处理指令到第二保持电路。

这里，数据计算电路还可以包括逻辑电路，其用来响应模式指令而对第一数据总线上的当前灰阶数据执行转换，以输出到择多运算电路。

此外，数据总线可以是单总线。在这种情况下，数据计算电路可以包括：用来保持并输出第一计算结果和处理指令到数据总线上的第二保持电路；择多运算电路，其用来执行关于对先前灰阶数据的第一计算结果和当前灰阶数据间的反转位是否为多数的择多运算，并在反转的位是多数时，给第二保持电路产生并输出处理指令。

在这种情况下，数据计算电路还可以包括逻辑电路，其用来响应模式指示而对数据总线上的当前灰阶数据执行转换处理，以输出到择多运算电路。

此外，驱动部分可以包括：电平移位电路，其用来对显示单元的一条显示线执行显示像素数据的电平移位；灰阶电压产生电路，其用来产生预定数量的灰阶电压；和为每列所提供的D/A转换电路，其用来在电平移位后基于显示像素数据中的每个而从预定数量的灰阶电压中选择一个，并基于所选择的灰阶电压驱动显示单元。

此外，D/A转换电路可以包括：用来对显示像素数据进行解码的解码器电路；用来基于解码结果而从预定数量的灰阶电压中选择一个的选择器；和用来将所选择的灰阶电压提供给显示单元的开关部分。

此外，灰阶电压产生电路可以包括：至少两个参考电压；和用于分割参考电压差的分压电阻电路。

此外，数据计算电路还可以包括提供在逻辑电路和择多运算电路之间的数据区分电路，其用来对多个灰阶数据解码以在从逻辑电路输出多个灰阶数据给择多运算电路的同时输出区分信号。灰阶电压产生电路可以包括：至少个参考电压；用于分割参考电压差的分压电阻电路；用于放大分压电阻电路的输出的缓冲放大器组；和偏置电压控制电路，其用来基于区分信号激活缓冲放大器组中的一个，以便输出相应于显示像素数据的灰阶电压。

此外，D/A转换电路可以包括：用于对显示像素数据进行解码的解码器；和选择器，用来基于解码结果而从预定数量的灰阶电压中提供一个给显示单元。

在本发明的另一个方面中，提供了一种显示单元的驱动方法，其从显示存储器电路中以p个像素为单元(p为自然数)顺序读出多个灰阶数据；产生通过对多个灰阶数据执行计算处理而得到的显示像素数据；并响应基于该显示像素数据而产生的模拟灰阶信号而驱动显示单元。

这里，所述产生可以以下步骤实现：对多个灰阶数据中的每个执行第一计算；基于第一计算的结果选择性地产生处理指令；为显示单元的一条显示线保持第一计算结果；响应该处理指令而对第一计算结果执行第二计算；以及产生作为显示像素数据的第二计算结果。

此外，第一计算可以是先前的灰阶数据和当前的灰阶数据之间的择多运算。

附图说明

图1是示出用于显示设备的传统的驱动电路的构造的框图；

图2是示出应用本发明的显示设备的构造的框图；

图3是示出根据本发明的第一实施例的用于显示设备的驱动电路的构造的框图；

图4是示出根据本发明的第一实施例的在用于显示设备的驱动电路中的显示存储器电路和缓冲电路的框图；

图5是示出根据本发明的第一实施例的在用于显示设备的驱动电路中的数据计算电路的框图；

图6是示出根据本发明的第一实施例的在用于显示设备的驱动电路中的灰阶电压产生电路的框图；

图7是示出根据本发明的第一实施例的在用于显示设备的驱动电路中的D/A转换电路的框图；

图8A到8H是示出根据本发明的第一实施例的用于显示设备的驱动电路操作的时序图；

图9是示出集成了根据本发明的第一实施例的用于显示设备的驱动电路的电路布置的实例的图；

图10是示出集成了根据本发明的第一实施例的用于显示设备的驱动电路的电路布置的另一个实例的图；

图11是示出根据本发明的第二实施例的用于显示设备的驱动电路的构造的框图；

图12A到12G是示出根据本发明的第二实施例的用于显示设备的驱动电路的操作的时序图；

图13是示出根据本发明的第三实施例的用于显示设备的驱动电路的构造的框图；

图14是示出根据本发明的第三实施例的在用于显示设备的驱动电路中的数据计算电路的框图；

图15是示出根据本发明的第三实施例的在用于显示设备的驱动电路中的灰阶电压产生电路的框图；

图16是示出根据本发明的第三实施例的在用于显示设备的驱动电路中的D/A转换电路的框图；

图17是示出根据本发明的第四实施例的用于显示设备的驱动电路的框图；和

图18是示出根据本发明的第四实施例的在用于显示设备的驱动电路中的缓冲电路的框图。

具体实施方式

以下，将结合附图通过实施例详细描述根据本发明的用于显示设备的驱动电路。但是，本发明并不限于这些实施例。

[第一实施例]

图2是示出根据本发明的第一实施例的驱动电路的框图。参考图2，根据本发明的第一实施例的驱动电路可以用于移动电话的显示设备中。该显示设备提供有数据线驱动电路1、扫描线驱动电路2和显示面板3。数据线驱动电路1集成有显示存储器(RAM)电路13。该显示设备从移动电话等中的CPU(未示出)接收数字信号。这样的数字信号的例子包括指示每个像素色彩对比度的6位的数字灰阶数据信号以及控制信号，诸如为要写入的灰阶数据指定显示存储器电路13的区域的地址控制信号，命令信号和待用信号。

显示存储器电路13为一帧存储灰阶数据。在移动电话中使用的显示设备的驱动电路中，显示存储器电路13包括在数据线驱动电路1中。当下一帧的显示与当前帧的显示无变化时，中断从CPU提供给显示设备的下一帧数字信号，以降低在CPU和显示设备之间的接口所消耗的功率。否则，只有当下一帧显示的区域的一部分与当前帧的显示有变化时，才提供该区域的地址控制信号和对应于该区域的灰阶数据。因此，能降低施加CPU上的处理负担。虽然第一实施例是针对具有一帧存储容量的显示存储器电路13，但存储容量也可以大于或少于一帧。具有少于一帧的存储容量的存储器以仅显示显示面板3的一部分的部分存储器(partial memory)为例子，如所公知的那样。

显示面板3包括多个数据线4、多个扫描线5、以矩阵方式排列的像素6以及共用电极线7。像素6排列在多个数据线4和多个数据线5的交叉处。像素6包括显示电极、与显示电极相对的共用电极和作为开关装置的TFT(“薄膜晶体管”)。TFT的漏极连接到显示电极，其栅极连接到扫描线5，其源极连接到数据线4。液晶层或有机EL层***在显示电极和共用电极之间。共用电极线7连接到共用电极。扫描线驱动电路2按序驱动扫描线5。数据线驱动电路1从CPU接收数字信号，接着将其存储。此外，当扫描线5中的每个被驱动时，数据线驱动电路1将数字信号转换成模拟灰阶信号，并且同时通过在显示面板3中的数据线4将模拟灰阶信号提供给像素6。从而，在整个显示面板3中可以显示视频图像。

图3是示出数据线驱动电路1的构造的框图。数据线驱动电路1集成了逻辑单元8、驱动单元9以及电源电路11。电源电路11连接到逻辑单元8和驱动单元9两者。

电源电路11将不同的电源电压分别提供给逻辑单元8和驱动单元9。例如，要提供给逻辑单元8和驱动单元9的电源电压分别为3V或3V以下和3V或3V以上。虽然在集成电路中通常使用3V或更低的电源电压，但在液晶显示装置中的驱动电压需要3V或3V以上的电源电压。另一方面，在移动电话中的电源电压由电池提供，而它所提供的电压(即，VDC)通常为3V或更低。由于这个原因，需要电源电路来产生提供给驱动单元9的电源电压。

此外，一种驱动方法是公知的，其中，在液晶显示设备中要从数据线4提供给像素6的像素电压的极性在每个预定时间周期中反转。换句话说，像素6可以用AC方式驱动。这里，极性表示像素电压相对于液晶的共用电极电压(即，Vcom电压)的正或负。这样的驱动方法可用于防止液晶材料的任何老化。正如以上描述的AC驱动方法，还公知一种点反转驱动方法，其中提供给Vcom的电压是DC电压，并且要提供给数据线4的模拟灰阶信号的极性在每条扫描线或每帧反转。此外，还公知一种共用电压反转驱动方法，其中Vcom电压在每条扫描线反转。在这两种中的任一情况中，电源电路11产生Vcom电压。

电源电路11包括恒定电压产生电路(未示出)，和由开关和电容组成的DC/DC转换电路(未示出)。以上描述的电压VDC提供给产生恒定电压的恒定电压产生电路。基于该电压，DC/DC转换电路相对***接地(缩写为“SGND”)产生逻辑电压、驱动电压和电压Vcom。***接地为电源电路11中的共用电源，并提供给电源电路11、逻辑单元8和驱动单元9。逻辑电压为相对于***接地的3V或更低的电源电压，并要提供给逻辑单元8。驱动电压为相对于***接地的3V或更高的电源电压，并要提供给驱动单元9。电压Vcom表示相对于***接地的共用电压，并提供给共用电极线7。

如果噪声传到***接地(即，SGND)或恒定电压产生电路，则噪声也传到Vcom电压，Vcom电压从电源电路11提供给显示面板3中的共用电极。结果，由于闪动或色度亮度干扰(crosstalk)的原因，图像的质量会降低。这种噪声产生在驱动电路的内部，并且噪声的峰值会根据数字信号的变化而增大或减小。为了抑制在逻辑单元8和驱动单元9中的噪声的产生，有效的方式是在信号处理的同时降低峰值电流值。基于这样的观点，在逻辑单元8中，在显示面板3上的一条显示线的灰阶数据并不一次从显示存储器电路13读出，优选的是，在显示面板3上的一条显示线的灰阶数据以p个像素块(p为自然数)为单元从显示存储器电路13读出第一块到第n块(n为整数)。在以下的描述中，将三个像素R、G和B称为一块，即p为3。

接下来，将描述逻辑单元8。逻辑单元8包括信号处理电路12、显示存储器电路13、数据计算电路14、锁存电路A 15、另一个锁存电路B 16、缓冲电路20以及数据总线21和22。

信号处理电路12连接到安置于逻辑单元8和驱动单元9中的每个电路。信号处理电路12接收从CPU提供的数字信号。数字信号包括表示每个像素的灰阶的灰阶数据信号、命令信号、地址控制信号以及逻辑计算处理命令信号。在第一实施例中，灰阶数据对应于一个由18位组成的像素6，即红、绿和蓝色每个6位(64灰阶)。命令信号包括对显示存储器电路13的写命令和读命令。地址控制信号包括对显示存储器电路13的写和读开始地址。信号处理电路12基于以上描述的信号，以后将要描述的水平及垂直时钟信号等产生存储控制信号。灰阶数据和存储控制信号都提供给显示存储器电路13。此外，命令信号包括用于设定时钟频率的时钟频率设定信号。在该情况下，信号处理电路12提供有振荡器电路(未示出)，其基于时钟频率设定信号产生诸如水平时钟信号(即，HCLK信号)、垂直时钟信号(即，VCLK信号)、水平开始信号、垂直开始信号以及锁存信号(即，STB信号)等的时钟控制信号。信号处理电路12将时钟控制信号提供给在数据线驱动电路1中的逻辑单元8和驱动单元9内的各电路以及扫描线驱动电路2。而且，命令信号包括用于以二进制模式在显示面板3上显示图像的二进制模式信号，用于在显示面板3上显示相同图像的等待模式信号，和仅仅在显示面板3的一部分上部分地显示图像的部分模式信号。信号处理电路12基于命令信号为设定运行模式而产生模式控制信号。此外，信号处理电路12将模式控制信号提供给在驱动单元9中的D/A转换电路18和灰阶电压产生电路19。

正如以上的描述，显示存储器电路13是用来存储一帧的灰阶数据的电路。图4是示出显示存储器电路13的框图。如图4所示，显示存储器电路13包括例如SRAM等的RAM(“随机存取存储器”)30、Y地址解码器35和X地址解码器36。当访问RAM 30时，通过信号处理电路12分别在地址解码器35和36中设定初始像素地址。一旦接收到了从信号处理电路12来的存储控制信号，则X地址解码器36就基于初始像素地址指定在RAM 30中的一行。相比之下，一旦从信号处理电路12接收到了存储控制信号，Y地址解码器35就基于初始像素地址指定在RAM 30中指定行的指定像素地址，一般来说，其为第一像素地址。此后，每当Y地址解码器35从信号处理电路12接收到了存储控制信号，则Y地址解码器35就按序在RAM 30中的指定行上指定像素地址。同时，Y地址解码器35输出列地址信号C1至Cn。

当从信号处理电路12来的存储控制信号包含写命令时，地址解码器35和36就响应该存储控制信号而在RAM 30中选择地址。之后，将灰阶数据写入到所选定的地址中。以这种方式，RAM 30为显示面板3的一帧存储灰阶数据。相反，当从信号处理电路12来的存储控制信号包含给驱动单元9的读命令时，地址解码器35和36就响应该存储控制信号而在RAM 30的行和列中选择地址。接着从所选择的地址读出灰阶数据。读出的灰阶数据会提供给缓冲电路20。

缓冲电路20将从显示存储器电路13读出的灰阶数据提供给数据总线21或锁存电路A 15。如图4所示，缓冲电路20提供有读出放大器部分31、数据总线32、选择器部分33以及延迟电路部分34。数据总线32包括用于每个像素的18位的灰阶数据的18条信号线。选择器部分33包括与一条显示线上的像素数相同数量的选择器33-1到33-n。选择器中的每个包括18个开关。在选择器中的开关响应从显示存储器电路13输出的行地址信号而断开，并且一个像素的灰阶数据会提供给数据总线32。读出放大器部分31连接到数据总线32，并且包括相应于每个像素的18位灰阶数据的读出放大器P0到P17。如上所述，在根据本发明的驱动电路中为三个像素提供读出放大器。结果，能显著地减少读出放大器的数量，而不像传统的实例中那样需要为在显示存储器电路13中的每一位提供读出放大器。这样，能缩小驱动电路的尺寸。读出放大器P0到P17中的每个放大在数据总线32上的18位灰阶数据，接着将其提供到另一条数据线21上。延迟电路部分34按照水平时钟周期延迟从显示存储器电路13输出的地址信号Cj(1≤j≤n)，并将延迟后的地址信号Ej提供给锁存电路A 15。换句话说，延迟电路部分34保持从显示存储器电路13输出的地址信号Cj，并且，随后响应HCLK信号而将地址信号Cj作为取样信号Ej提供给锁存电路A 15。

如图4所示，数据总线21包括用于放大后的18位灰阶数据RAM D(0:17)的18条信号线。此外，数据总线22包括19条信号线，即，相应于18位显示像素数据D(0:17)的18条信号线和相应于一位择多信号(即，MAJ信号)的一条信号线。18位显示像素数据D(0:17)和MAJ信号作为“显示像素数据&MAJ信号”而从数据计算电路14输出。

图5是示出数据计算电路14的详细结构的框图。如图5所示，数据计算电路14提供有逻辑电路37、择多逻辑电路38和锁存电路39。逻辑电路37和择多逻辑电路38可由例如OR电路、AND电路或EXOR电路等逻辑电路实现。逻辑电路37对从缓冲电路20输出的灰阶数据RAM D(0:17)执行预定的逻辑计算处理，并将它提供给择多逻辑电路38。预定的逻辑计算处理是极性反转处理POL、反转处理REV、全黑处理DISP0和全白处理DISP1中的至少一个，并响应从信号处理电路12发出的逻辑计算处理命令而指定。在极性反转处理处理POL中，对用于AC驱动液晶的灰阶数据执行位反转处理。在反转处理REV中，将视频图像的颜色转换为完全相反的颜色，即反转灰阶数据的各位。在全黑或全白处理中，无论灰阶数据是什么都输出表示黑色或白色的信号。择多逻辑电路38对从逻辑电路37输出的显示像素数据D(0:17)执行以下将要描述的择多计算处理MAJ，并将以下将要描述的显示像素数据D(0:17)和以下将要描述的MAJ信号提供给锁存电路39。锁存电路39按照水平时钟周期延迟从择多逻辑电路38输出的显示像素数据D(D:17)和MAJ信号，随后将它们提供给锁存电路A 15。换句话说，锁存电路39保持从择多逻辑电路38输出的显示像素数据D(0:17)和MAJ信号，并接着响应HCLK信号而通过数据总线22将它们提供给锁存电路A 15。在数据计算电路14中逻辑电路的处理顺序是按照例如从反转处理REV、全黑处理DISP0、全白DISP1、极性反转处理POL和择多计算处理MAJ的顺序。以这种方式，只要在这种顺序中最后两个处理为极性反转处理POL和择多计算处理MAJ，那么就可以添加其他的逻辑电路。这里，“灰阶数据”是存储在显示存储器电路13中的数字信号数据，并且因此，将其与通过数据计算电路14或锁存电路A 15输出的信号的灰阶数据区分开，后者在这里称为“显示像素数据”。

当显示像素数据和MAJ信号从数据计算电路14提供到数据总线22上时，锁存电路A 15计算在MAJ信号和显示像素数据D(0:17)的每一位间的EXOR。也就是说，由于根据由MAJ信号所表示的非反转命令“0”锁存电路A 15没有反转显示像素数据D(0:17)，因此它保持了显示像素数据D(0:17)。相反，当MAJ信号为“1”时，锁存电路A 15根据由MAJ信号所表示的反转命令“1”而按位反转并保持要进行择多计算处理MAJ的显示像素数据D(0:17)。同时，取样信号En从在缓冲电路20中的延迟电路部分34提供给锁存电路A 15。锁存电路A 15响应取样信号En将所保持的显示像素数据提供给另一个锁存电路B 16。

接下来，将在以下描述择多计算处理MAJ。择多逻辑电路38分别从数据总线22接收先前显示像素数据D(0:17)，从逻辑电路37接收当前显示像素数据D(0:17)。接着，择多逻辑电路38对先前的18位显示像素数据D(0:17)和当前的18位显示像素数据D(0:17)执行择多计算处理。随后，择多逻辑电路38将先前显示像素数据D(0:17)的每一位与当前显示像素数据D(0:17)中对应的一位进行比较，并确定当前显示像素数据D(0:17)的反转位的数量是比半数大还是小。如果反转位数比半数要大，则择多逻辑电路38就将相应于非反转位的先前显示像素数据D(0:17)的位反转。此外，择多逻辑电路38产生表示反转命令“1”的MAJ信号，并在择多计算处理MAJ之后将显示像素数据D(0:17)和MAJ信号“1”提供给锁存电路39。反之，如果反转位数比半数要小，则择多逻辑电路38产生表示不反转命令“0”的MAJ信号，并将当前显示像素数据D(0:17)和MAJ信号“0”提供给锁存电路39。锁存电路39保持显示像素数据D(0:17)和MAJ信号“0”，并与水平时钟信号HCLK同步将它们输出到数据总线22上。

在以下将要描述的实例中，显示像素数据具有4位，并将一个信号(4位的显示像素数据和1位的MAJ信号)提供给数据总线22。假定先前的显示像素数据为a(0000)而当前显示像素数据为b(1101)。在这种情况下，显示像素数据b(1101)的三位相比于显示像素数据a(0000)由0变为了1。如上所述，当在择多计算处理中确定比半数要大的显示像素数据的位数改变了时，择多逻辑电路38反转对应于显示像素数据b(1101)各位中的非反转位的数据a(0000)的各位，以产生显示像素数据b’(0010)。同时，MAJ信号设定为“1”。显示像素数据b’(0010)和MAJ信号“1”作为显示像素数据&MAJ信号(0010；1)通过锁存电路39输出到数据总线22。一旦接收到了提供给数据总线22的像素数据&MAJ信号(0010；1)，则锁存电路A 15根据MAJ信号“1”反转显示像素数据b’(0010)并保持显示像素数据b(1101)。结果，除非执行择多计算处理MAJ，否则反转三位。但是，如果执行择多计算处理MAJ，则包括MAJ信号共反转两位。这样，就能降低在数据总线22上由于充电/放电所消耗的功率。

当显示像素数据包括偶数位时，要变化的位数在一些情况下可能相等。此时，这样执行该处理以便MAJ信号不会改变。例如，当要从显示存储器电路13提供给数据总线21的灰阶数据按照a(0000)，b(1100)，c(0011)和d(1010)的顺序变化时，择多逻辑电路38将显示像素数据&MAJ信号a’(0000；0)，b’(1100；0)，c’(1100；1)和d’(0101；1)通过锁存电路39提供给数据总线22。虽然在从a到b的处理中灰阶数据位中的两位改变了，但由于a’的MAJ信号为“0”，因此即使在b’处灰阶数据也不会被MAJ信号“0”反转。而且，虽然在从c到d的处理中也有两位变化了，但由于c’的MAJ信号为“1”，因此灰阶数据被MAJ信号“1”反转。

在锁存电路A 15中，相比于取样信号产生在移位寄存器电路中而灰阶数据按序锁存的串行传输***，在地址控制***中需要解码器。例如，为了驱动256×3(即，R、G和B颜色)的数据线4，需要8位的解码器。这种8位的解码器的电路尺寸要比移位寄存器电路的尺寸大。但是，根据本发明，将显示存储器电路13中的地址解码器35和36用作8位的解码器，从而避免了电路尺寸的增加。地址控制***还可以应用到扫描线驱动电路2。在部分显示中的未显示区域可以跳过扫描，并可同时激活多个扫描线5。

锁存电路B 16保持来自锁存电路A 15的显示像素数据，并响应从信号处理电路12来的锁存信号(即，STB信号)同时将所保持的显示像素数据提供给驱动单元9。

接下来，将描述驱动单元9。驱动单元9包括电平移位电路17、D/A转换电路18和灰阶电压产生电路19。电平移位电路17连接到锁存电路B 16、D/A转换电路18和灰阶电压产生电路19。电平移位电路17将从锁存电路B 16来的显示像素数据的逻辑电压电平转换到驱动电压电平。

如图6所示，灰阶电压产生电路19提供有开关41、电阻分压电路42、用来提供第一参考电压V0的第一缓冲放大器和用来提供第二参考电压V63的第二缓冲放大器。电阻分压电路42包括彼此互相串联的63个电阻r0到r62。开关41的一端连接第一参考电压V0；而开关41的另一端连接到电阻r0的一端。电阻r62的一端连接到第二参考电压V63。在正常的驱动模式中，其中没有提供模式控制信号(包括用于指定第一参考电压V0或第二参考电压V63的二进制模式信号或待用信号)，开关41接通。在这种情况下，电阻分压电路42以匹配γ特性的方式通过63个电阻r0到r62分割两个参考电压V0和V63，从而产生64个彼此不同的灰阶电压。这里，虽然参考电压简化为两个参考电压V0和V63，但除参考电压V0和V63外，还可以将多个参考电压提供给电阻分压电路42。当提供了以上所述的模式控制信号时，也就是说，在低功率驱动模式中，开关41断开，以便切断在电阻分压电路42中的电流，从而降低消耗的功率。

如上所述，逻辑单元8工作在从电源电路11提供的逻辑电压中，而驱动单元9工作在从电源电路11提供的驱动电压中。即，在逻辑单元8和驱动单元9中的电压电平彼此不同。因此，电平移位电路17将从锁存电路B 16来的显示像素数据的逻辑电压电平转换到驱动电压电平。

D/A转换电路18将显示像素数据转换成模拟灰阶信号。D/A转换电路18包括用于一条显示线的3×n个D/A转换器。如图7所示，3×n个D/A转换器中的每个都提供有选择器43、缓冲放大器44、解码器45和开关46、48和49。解码器45连接到电平移位电路17。选择器43连接到灰阶电压产生电路19和解码器45。缓冲放大器44的输入端连接到选择器43而输出端连接到开关46的一端。开关46的另一端连接到作为数据线4的数据线Yj(1≤j≤3n)。而且，D/A转换电路18可以由n个D/A转换器构成，以在3个时间分割中驱动数据线Yj(1≤j≤3n)。在这样情况下，在D/A转换电路18和数据线4之间***时间分割开关(未示出)，以从显示存储器电路13为每个像素传送灰阶数据。

在以上描述的不提供模式控制信号的正常驱动模式中，开关46接通而其他的开关48和49断开。在这样情况下，解码器45对通过电平移位电路17从锁存电路B 16提供的显示像素数据进行解码，并将解码的结果输出到选择器43。选择器43根据从解码器45来的显示像素数据从灰阶电压产生电路19提供的64个灰阶电压中选择预定的一个。缓冲放大器44将选定的灰阶电压通过数据线Yj提供给在显示面板3上的相应像素6。

另一方面，在提供了包括二进制模式信号的模式控制信号的低功率驱动模式中，断开开关46以便切断在缓冲放大器44中的偏置电流，而接通其他的开关48或49来通过数据线Yj为显示面板3上的给定像素6提供参考电压(V0或V63)。

应当注意的是，当通过将在D/A转换电路18中的缓冲放大器的增益(即，输出信号与输入信号之间的比率)设定为大于1的值而放大选定的灰阶电压时，可以省略电平移位电路17。另外，虽然在数据线驱动电路1中，D/A转换电路18将显示像素数据转换成了模拟灰阶电压信号，但是，基于显示像素数据而产生模拟灰阶电流信号的电路可以用来替代以上描述的D/A转换电路18。

图8A到8H是示出了根据本发明的第一实施例的显示设备的操作的时序图。参考图8A到8H，假定显示面板3的一帧的灰阶数据存储在显示存储器电路13中的RAM 30中。信号处理电路12将STB信号输出到锁存电路B 16，并将包括有读命令的存储控制信号提供给显示存储器电路13。此时，在显示存储器电路13中的地址解码器35和36选择n个指示在RAM 30中的一行的第一到第n个地址的地址C1到Cn，并以这样的顺序响应信号处理电路12提供的存储控制信号。接着，地址解码器35和36以这样的顺序将地址信号C1到Cn输出到缓冲电路20。RAM 30按这个顺序将相应于显示面板3的一条显示线的第一到第n个像素6的n个灰阶数据a，b，c…输出到缓冲电路20。缓冲电路20按这个顺序依次将第一到第n个灰阶数据a，b，c…提供给数据总线21。而且，缓冲电路20以这个顺序保持n个地址信号C1到Cn，并按照预设的时钟(即，HCLK信号)对其延迟，接着按序将n个取样信号E1到En输出到锁存电路A 15。数据计算电路14以这个顺序对n个灰阶数据a，b，c…执行逻辑计算处理和择多计算处理MAJ，并按照预定时钟(即，HCLK信号)对其延迟，接着按这个顺序将n个显示像素数据a’，b’，c’…提供给数据总线22。这里，当对相应于第j个显示像素数据的位反转，并且与第(j-1)个显示像素数据的每位相比反转位数比半数要大时，数据计算电路14对相应于第j个显示像素数据的未反转位的第(j-1)个显示像素数据执行反转位的择多计算处理MAJ，接着将作为第j个显示像素数据的反转的第(j-1)个显示像素数据和表示给锁存电路A 15的反转命令“1”的MAJ信号提供给数据总线22。锁存电路A 15以此顺序保持提供给数据总线的显示像素数据a’，b’，c’…，并按照预定的时钟(即，n个取样信号E1到En)对其延迟，接着按这个顺序将n个显示像素数据a’，b’，c’…输出到锁存电路B 16。这里，锁存电路A 15根据MAJ信号“1”反转并保持提供给择多计算处理MAJ的第j个显示像素数据，并按照预定的时钟(即，取样信号Ej)对其延迟，接着将其输出给锁存电路B 16。锁存电路B 16以这个顺序保持从锁存电路A 15提供的n个显示像素数据a’，b’，c’…，并且响应信号处理电路12所提供的STB信号同时将n个显示像素数据a’，b’，c’…输出给驱动单元9。相应于由锁存电路B 16所提供的n个显示像素数据a’，b’，c’…中的每个，在驱动单元9中的D/A转换电路18从灰阶电压产生电路19提供的64个灰阶电压中选择预设的一个，并通过数据线Y1到Y3n将它们提供给显示面板3的一条显示线的第一到第3n像素6。

以上描述的驱动电路可以集成在同一个基板或芯片中。在图9和10显示的实例中，数据线驱动电路1集成在硅半导体基板上。在图9中所示的集成电路60中，数据计算电路14、电源电路11、信号处理电路12和灰阶电压产生电路19都布置在集成电路60中的同一部分中。这里，显示存储器电路13分成四块，即，显示存储器电路13a、13b、13c和13d，这些块分散地布置在集成电路60上。虽然未示出，但缓冲电路20、锁存电路A 15、锁存电路B 16、电平移位电路17和D/A转换电路18也以与显示存储器电路13a、13b、13c和13d相同的方式分别分成四块。这样，上述电路都布置在集成电路60中。此外，数据总线21和22也以与显示存储器电路13a、13b、13c和13d相同的方式分别分成四块，并布置在集成电路60上。这样，这些电路都连接到数据计算电路14。由于显示存储器电路13分成了四块，因此一条显示线时间分割成四部分的灰阶数据由数据计算电路14同时处理。

在图10所示的集成电路61中，数据计算电路14安置在集成电路61的两部分上，而不同于以上描述的集成电路60。具体地，假定数据计算电路14由数据计算电路14x和14y所替代。在这种情况下，数据计算电路14x连接到相应于显示存储器电路13a和13b的数据总线21和22的四块中的两块。另一方面，另一个数据计算电路14y连接到相应于显示存储器电路13c和13d的数据总线21和22的四块中的剩余两块。因此，通过缩短数据总线21和22每个的布线降低了布线电容。这样，数据总线21和22的充电/放电功率就降低了。以这种方式，这种集成能降低元件部分的数量，从而提高了显示设备的可靠性。

如上所述，根据本发明，显示面板3的一条显示线的灰阶数据被分成第一到第n灰阶数据，并按序从显示存储器电路13读出，接着通过在逻辑单元8中的缓冲电路20、数据总线21和22、数据计算电路14和锁存电路A 15输出到锁存电路B 16，而不是同时从显示存储器电路13读出显示面板3的一条显示线的灰阶数据并输出到逻辑单元8中的锁存电路B 16。因此，由于读出放大器的数量能减少到1/n，操作电流也能降低到1/n。与缓冲电路20、数据计算电路14和锁存电路A 15同时对一条显示线的灰阶数据执行信号处理不同，由于信号处理不是同时进行的，因此，就可以降低瞬变电流，减少噪声产生量，从电源电路11向显示面板3的共用电极提供稳定的Vcom电压，并且提高了图像质量。在这种情况下，数据计算电路14不需要同时对一条显示线的灰阶数据执行逻辑计算处理，而是按序对一条显示线的第一到第n个灰阶数据执行信号处理(例如，逻辑计算处理和择多计算处理)。这样，数据计算电路14的电路大小就能比传统的数据计算电路84减少更多。

而且，根据本发明，数据计算电路14在逻辑单元8中执行择多计算处理。这样，减少了对数据总线22的充电/放电。

[第二实施例]

接下来将描述根据本发明的第二实施例的驱动电路。以下将省略与第一实施例中相同组件的描述，而仅描述不同点。

图11是示出了在第二实施例中的用于显示设备的驱动电路的构造的框图。尽管在第一实施例中提供了两组数据总线21和22，但在第二实施例中仅提供并共享了一组数据总线23。换句话说，灰阶数据通过缓冲电路20和数据总线23从显示存储器电路13提供到数据计算电路14，并且在数据计算电路14中已经进行了预定信号处理的显示像素数据也通过数据总线23提供给数据锁存电路A 15。缓冲电路20和数据计算电路14交替地使用数据总线23来防止它们的输出彼此干扰。在读出放大器部分31和数据总线23之间，以及在数据计算电路14的输出和数据总线23之间，分别提供有开关(未示出)。响应从信号处理电路12输出的HCLK信号，开关可交替地设定为第一连接模式和第二连接模式，在第一连接模式中读出放大器部分31和数据总线23连接在一起，在第二连接模式中数据计算电路14的输出与数据总线23连接在一起。虽然与第一实施例相比数据传输率只有其一半，但减少了数据总线的数量。

图12A到12G是示出了共享的数据总线的时序图。响应地址信号C1而选择从显示存储器电路13来的灰阶数据。所选择的灰阶数据在第一连接模式中通过读出放大器部分31和数据总线23提供给数据计算电路14。已经在数据计算电路14中进行了预定信号处理的显示像素数据a’，在第二连接模式中响应具有1个时钟周期延迟的取样信号E1而通过数据总线23提供给数据锁存电路A 15。

[第三实施例]

接下来，将详细描述根据本发明的第三实施例的驱动电路。以下将省略与第一实施例中相同组件的描述，而仅描述不同点。图13是示出了在第三实施例中的用于显示装置的驱动电路的构造的框图。与第一实施例的不同之处在于，逻辑单元8包括替换数据计算电路14的数据计算电路24，此外还包括确定信号总线25。而且，驱动单元9包括替换灰阶电压产生电路19的灰阶电压产生电路26和替换D/A转换电路18的D/A转换电路28。

如图14所示，这样构造数据计算电路24，以便在以上描述的数据计算电路14所具有的构造之外还在逻辑电路37和择多逻辑电路38之间***数据确定电路50。数据确定电路50用来确定显示像素数据的每一位，并通过确定信号总线25输出表示确定结果的确定信号。在显示像素数据为6位的情况下，确定信号总线25具有64个信号，并且64个信号中的每个都基于显示像素数据而激活或失活。

如图15所示，灰阶电压产生电路26在以上所描述的灰阶电压产生电路19所具有的构造之外还提供有偏置电压控制电路52和缓冲放大器部分51。缓冲放大器51包括相应于多个灰阶电压而非参考电压V0和V63的多个缓冲放大器。偏置电压控制电路52响应从数据确定电路50输出的64个信号而控制在缓冲放大器部分51中的多个缓冲放大器中的每个的偏置电流。换句话说，62个缓冲放大器在激活时分别输出由电阻分压电路42产生的62个灰阶电压V1到V62。

如图16所示，D/A转换电路28与D/A转换电路18不同，其省略了缓冲放大器44和开关46、48和49。

数据确定电路50确定从逻辑电路37输出的显示像素数据，并将确定信号输出到确定信号总线25。例如，当确定信号指示在任一水平周期所有数据线都全黑显示时，偏置电压控制电路52响应于确定信号只激活在缓冲放大器部分51中的多个缓冲放大器中的相应于0灰阶电压的缓冲放大器，而让相应于其他灰阶电压(即，从1灰阶电压到63灰阶电压)的缓冲放大器失活。否则，偏置电压控制电路52只在中间灰阶电压V31的显示时间仅激活相应于灰阶电压V0、V63和V31的缓冲放大器而让相应于其他灰阶电压(即，V1到V30和V32到V62)的缓冲放大器失活。由于除了灰阶电压V0和V63外的灰阶电压都是参照灰阶电压V0和V63而产生的，因此相应于灰阶电压V0和V63的缓冲放大器除了在全黑显示和全白显示外都要激活。因此，相应于无需显示的灰阶电压的缓冲放大器的偏置电流可以切断，从而降低电功率消耗。

[第四实施例]

接下来，将描述根据本发明的第四实施例的驱动电路。以下将省略与第一实施例中相同组件的描述，而仅描述不同点。图17是示出了在第四实施例中的用于显示设备的驱动电路的构造的框图。与第一实施例的不同之处在于，逻辑单元8包括替换缓冲电路20的缓冲电路27，此外还包括***在缓冲电路27和显示存储器电路13之间的移位寄存器电路29。

如图18所示，与以上描述的缓冲电路20不同的是，缓冲电路27省略了延迟电路部分34，反而在逻辑单元8中安置了移位寄存器电路29。

信号处理电路12将以上描述的HCLK信号和开始信号提供给移位寄存器电路29。在这种情况下，移位寄存器电路29响应HCLK信号和开始信号锁存从Y地址解码器35来的的输出作为取样信号Fj，并将其按序输出到锁存电路A 15和显示存储器电路13的选择器组中的选择器部分33-j。在第四实施例中，给数据锁存电路A 15的显示像素数据的输入取样信号从来自显示存储器电路13的灰阶数据的读取样信号延迟一个时钟周期。取样信号F1，F2，…Fn的每个指定从显示存储器电路13来的灰阶数据的读取样信号，而信号F2，F3，…F(n+1)的每个指定给数据锁存电路A 15的显示像素数据的取样信号。要延迟的时钟数根据由数据计算电路14执行的计算处理来确定。

虽然以上描述了本发明，但上述的实施例可以无冲突地任意组合。包括根据本发明的驱动电路的集成电路除可集成在由硅所构成的半导体基板上外，还可以集成于玻璃、塑胶等构成的基板上。而且，虽然在以上描述的实施例中显示像素数据具有6位(即，64灰阶等级)，但显示像素数据也可以具有5位或更少或者7位或更多的位数。此外，虽然主要描述的是液晶显示装置，但本发明也可以应用到例如有机EL显示设备等的其他显示设备中。

此外，根据本发明，可以降低由驱动电路内部所产生的瞬变电流而引起的噪声并提高显示设备的图像质量。

此外，根据本发明，用于显示设备的一条显示线的灰阶数据分成第一到第n个数据，并按序从逻辑单元8的存储器13中读出，随后这些数据通过缓冲电路20、数据总线21、22和23、数据计算电路14和24以及锁存电路A 15输出到锁存电路B 16。以这种方式，读出放大器的数量降低到1/n，同时工作电流也降低到1/n。相比于缓冲电路20、数据计算电路14和24以及锁存电路A 15同时对一条显示线的灰阶数据执行信号处理的情形，由于信号处理不是同时执行的，因此通过降低瞬变电流的峰值可以减少噪声产生量。因此，在显示设备中能从电源电路11给共用电极7提供稳定的Vcom电压，从而提高图像质量。

在这种情况下，数据计算电路14和24不需要同时对一条显示线的灰阶数据执行逻辑计算，而是按序对一条显示线的第一到第n个灰阶数据执行信号处理。这样，数据计算电路14和24在尺寸上要比传统的数据计算电路84小的多。

此外，根据本发明，在逻辑单元8中，数据计算电路14执行择多计算处理，以便降低数据总线22和23中的充电/放电功率。

此外，根据本发明，数据计算电路24区分显示像素数据，以便在逻辑单元8中控制相应于不需要的灰阶的缓冲放大器51的偏置电流的提供，从而降低消耗的功率。

Claims (19)

1.一种驱动电路，其包括：

逻辑部分，包括数据总线和显示存储器电路，用来通过所述数据总线从所述显示存储器电路读取多个灰阶数据，并一起将所述多个灰阶数据作为显示像素数据输出；和

驱动部分，其用来基于模拟灰阶信号驱动显示单元，其中所述模拟灰阶信号基于从所述逻辑部分输出的所述显示像素数据产生。

2.根据权利要求1的驱动电路，进一步包括：

电源电路，其用来给所述逻辑部分和所述驱动部分提供第一和第二电源电压中的至少一个，

其中，所述逻辑部分、所述驱动部分和所述电源电路形成在同一半导体芯片上。

3.根据权利要求1的驱动电路，其中所述逻辑部分包括：

提供在所述显示存储器电路和所述数据总线之间的p个读出放大器(p是自然数)；和

缓冲电路，其用来将从所述显示存储器电路读取的所述多个灰阶数据以p个像素为单元输出到所述数据总线上。

4.根据权利要求3的驱动电路，其中所述显示存储器电路包括：

以矩阵排列的存储单元；和

列解码器，其用来响应水平时钟信号顺序地对矩阵的列产生取样信号，

所述缓冲电路包括：

提供在所述列和所述读出放大器之间的开关部分，其用来响应所述取样信号而工作，和

将从所述显示存储器电路读出的所述多个灰阶数据顺序地输出到所述p个读出放大器。

5.根据权利要求1到4中任何一项的驱动电路，其中所述逻辑部分包括：

数据计算电路，其用来对所述多个灰阶数据中的每个执行第一计算，基于所述第一计算的结果选择性地产生处理指令，并输出所述第一计算结果和所述处理指令；和

第一保持电路，其用来为所述显示单元的一条显示线保持所述第一计算结果，当输出所述处理指令时对所述保持的第一计算结果执行第二计算，以及保持并输出作为所述显示像素数据的第二计算结果。

6.根据权利要求5的驱动电路，其中第一计算为先前灰阶数据和当前灰阶数据之间的择多运算。

7.根据权利要求6的驱动电路，其中所述数据总线包括：

第一数据总线，在其上从所述读出放大器输出所述多个灰阶数据；和

第二数据总线，在其上从所述数据计算电路输出所述第二计算结果和所述处理指令。

8.根据权利要求7的驱动电路，其中所述数据计算电路包括：

第二保持电路，其用来保持所述第二计算结果和所述处理指令以将其输出到所述第二数据总线上；和

择多运算电路，其用来执行关于在所述第二计算结果和所述当前灰阶数据间的反转位是否为多数的所述择多运算，并在当反转位为多数时，将所述处理指令输出到所述第二保持电路。

9.根据权利要求8的驱动电路，其中所述数据计算电路进一步包括：

逻辑电路，其用来响应模式指令而对所述第一数据总线上的所述当前灰阶数据执行转换，以输出到所述择多运算电路。

10.根据权利要求6的驱动电路，其中所述数据总线为单总线，并且

所述数据计算电路包括：

第二保持电路，其用来将所述第一计算结果和所述处理指令保持并输出到所述数据总线上；和

择多运算电路，其用来执行关于在所述第二计算结果和所述先前灰阶数据间的反转位是否为多数的择多运算，并在当反转位为多数时，产生并输出所述处理指令到所述第二保持电路。

11.根据权利要求10的驱动电路，其中所述数据计算电路还包括：

逻辑电路，其用来响应模式指令而对所述数据总线上的所述当前灰阶数据执行转换处理，以输出到所述择多运算电路。

12.根据权利要求5的驱动电路，其中所述驱动部分包括：

电平移位电路，其用来对所述显示单元的一条显示线执行所述显示像素数据的电平移位；

灰阶电压产生电路，其用来产生预定数量的灰阶电压；和

为所述列中的每个提供的D/A转换电路，其用来在电平移位后基于所述显示像素数据的每个从所述预定数量的灰阶电压中选择一个，并基于所选择的灰阶电压而驱动所述显示单元。

13.根据权利要求12的驱动电路，其中所述D/A转换电路包括：

解码器电路，其用来对所述显示像素数据解码；

选择器，其用来基于解码的结果从所述预定数量的灰阶电压中选择一个；和

开关部分，其用来将所选择的灰阶电压提供给所述显示单元。

14.根据权利要求13的驱动电路，其中所述灰阶电压产生电路包括：

至少两个参考电压；和

分压电阻电路，其用来分割参考电压差。

15.根据权利要求9的驱动电路，其中所述数据计算电路还包括：

提供在所述逻辑电路和所述择多运算电路间的数据区分电路，其用来对所述多个灰阶数据解码以在从所述逻辑电路将所述多个灰阶数据输出到所述择多运算电路的同时输出区分信号，

所述灰阶电压产生电路包括：

至少两个参考电压；

分压电阻电路，其用来分割参考电压差；

缓冲放大器组，其用来放大所述分压电阻电路的输出；和

偏置电压控制电路，其用来基于所述区分信号激活所述组的缓冲放大器中的一个，以便输出相应于所述显示像素数据的所述灰阶电压。

16.根据权利要求15的驱动电路，其中所述D/A转换电路包括：

解码器，其用来对所述显示像素数据解码；和

选择器，其用来基于解码的结果从所述预定数量的灰阶电压中选择一个。

17.一种显示单元的驱动方法，其包括：

顺序地从显示存储器电路以p个像素(p为自然数)为单元读出多个灰阶数据；

产生通过对所述多个灰阶数据执行计算处理而得到的显示像素数据；和

响应基于所述显示像素数据产生的模拟灰阶信号而驱动所述显示单元。

18.根据权利要求17的驱动方法，其中所述产生包括：

对所述多个灰阶数据中的每个执行第一计算；

基于所述第一计算的结果而选择性地产生处理指令；

为所述显示单元的一条显示线保持所述第一计算结果；

响应所述处理指令而对所述第一计算结果执行第二计算；和

产生作为所述显示像素数据的第二计算结果。

19.根据权利要求18的驱动方法，其中所述第一计算为先前灰阶数据和当前灰阶数据之间的择多运算。

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