JP5119901B2 - ソースドライバ、電気光学装置、投写型表示装置及び電子機器 - Google Patents

Description

本発明は、ソースドライバ、電気光学装置、投写型表示装置及び電子機器等に関する。

従来より、携帯電話機や投写型表示装置に用いられる液晶パネル（電気光学装置）として、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルが知られている。

これまで、携帯電話機等の携帯型の電子機器にアクティブマトリクス方式の液晶パネルを採用する際、アクティブマトリクス方式は、低消費電力化が難しいと考えられてきた。しかし、近年では、アクティブマトリクス方式の液晶パネルでも、十分な低消費電力化を実現している。その一方、アクティブマトリクス方式の液晶パネルによる多色化や動画表示に適しているという利点が注目されている。

高精度な画像表示を行うために、一般に、表示装置の駆動信号は表示装置の階調特性に応じてガンマ補正が行われる。液晶パネルを例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
特開平７−３０６６６０号公報

ところが、近年、表示画像の高画質化の要求がより一層高まり、電気光学装置のソース線を駆動するソースドライバに対する多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。

一般的に、ソースドライバを半導体基板上に集積化させると、半導体基板の長辺方向に沿って複数の出力バッファが並ぶ構成が採用される。そのため、階調電圧信号線群もまた、半導体基板の長辺方向に延びるように配置されることになる。従って、階調電圧信号線の数を増加させる場合には、半導体基板の長辺方向と交差する該半導体基板の短辺方向のレイアウト面積（回路規模）を増加させてしまう。例えば、各ドットの階調データのビット数を６とすると、階調電圧信号線の数は６４（＝２^６）本となるが、階調データのビット数を８とすると、階調電圧信号線の数が２５６（＝２^８）本となり、階調電圧信号線群のレイアウト面積が４（＝２^８−６）倍に増加してしまう。

一方、特許文献１には、階調電圧信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。

また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献１に開示されたような各電圧のレベルが高精度の設定される階段状電圧を生成することは困難となる。

更に、高精細な画像表示に対する要求は、投写型表示装置にも共通している。投写型表示装置に採用されるソースドライバに対しては、低消費電力化への要求は高くないものの、装置の小型化を目的としてソースドライバの回路規模の削減への要求が高い。

本発明の幾つかの態様によれば、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供できる。

上記課題を解決するために本発明は、
（ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
２^ｊ本の階調信号線と、
２^ｊ本の階調信号線により供給される２^ｊ種類の階調電圧のうち２つの階調電圧を出力する階調電圧選択回路と、
前記階調電圧選択回路からの低電位側階調電圧及び高電位側階調電圧を含む両電圧間の電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力するソース線駆動回路とを含むソースドライバに関係する。

本発明によれば、階調信号線の本数を大幅に削減できるので、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバを提供できるようになる。

また本発明に係るソースドライバでは、
前記ソース線駆動回路が、
差動トランジスタ対を有する差動増幅器と、前記差動増幅器の出力に基づいてソース線を駆動する駆動部とを含むボルテージフォロワ回路であり、
前記差動トランジスタ対の電流駆動能力を変更することで、前記低電位側階調電圧及び高電位側階調電圧を含む両電圧間の電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力することができる。

また本発明に係るソースドライバでは、
前記差動トランジスタ対を構成する第１及び第２の差動トランジスタ群のうち前記第２の差動トランジスタ群が、ｋ個のトランジスタであり、
前記ｋ個のトランジスタの各トランジスタのゲートに、前記階調データの下位ｋビットの各ビットのデータに対応した信号が供給されてもよい。

また本発明に係るソースドライバでは、
前記階調データの下位ｋビットのデータをデコードする下位ビットデコーダを含み、
前記差動トランジスタ対を構成する第１及び第２の差動トランジスタ群のうち前記第２の差動トランジスタ群の各トランジスタの電流駆動能力が同一であり、
各トランジスタのゲートに、前記下位ビットデコーダのデコード結果に対応した信号が供給されてもよい。

上記のいずれかの発明によれば、ソース線駆動回路を構成するボルテージフォロワ回路の差動トランジスタ対の電流駆動能力を制御することで、階調電圧選択回路からの低電位側階調電圧と高電位側階調電圧とを含む両電圧間の電圧を、階調データの下位ビットのデータに応じて出力できるようにしたので、より簡素な構成で、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバを提供できるようになる。

また本発明に係るソースドライバでは、
第１の階調選択例外処理レジスタを含み、
前記階調電圧選択回路が、前記低電位側階調電圧をＶＳＥＬ１として、前記下位ｋビットのデータに基づいて高電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、
前記第１の階調選択例外処理レジスタの設定値に応じて、前記高電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられてもよい。

また本発明に係るソースドライバでは、
第２の階調選択例外処理レジスタを含み、
前記第１の階調選択例外処理レジスタにより、前記高電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられている場合に、
前記階調データの各ビットのデータがすべて０のときのみ又は前記階調データの各ビットのデータがすべて１のときのみ、前記第２の階調選択例外処理レジスタの設定値に応じて、前記高電位側階調電圧として、前記２^ｊ種類の階調電圧のうち最高電位の階調電圧が割り当てられてもよい。

また本発明に係るソースドライバでは、
第１の階調選択例外処理レジスタを含み、
前記階調電圧選択回路が、前記高電位側階調電圧をＶＳＥＬ１として、前記下位ｋビットのデータに基づいて低電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、
前記第１の階調選択例外処理レジスタの設定値に応じて、前記低電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられてもよい。

また本発明に係るソースドライバでは、
第２の階調選択例外処理レジスタを含み、
前記第１の階調選択例外処理レジスタにより、前記低電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられている場合に、
前記階調データの各ビットのデータがすべて０のときのみ又は前記階調データの各ビットのデータがすべて１のときのみ、前記第２の階調選択例外処理レジスタの設定値に応じて、前記低電位側階調電圧として、前記２^ｊ種類の階調電圧のうち最低電位の階調電圧が割り当てられてもよい。

上記のいずれかの発明によれば、例外処理として、階調信号線の削減に伴う階調電圧の割り当て方法を変更できるようにしたので、電気光学装置の階調特性に応じた最適な階調表現を簡素な構成で実現できるようになる。

また本発明は、
（ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
２^ｊ種類の階調電圧のうち２つの隣り合う階調電圧を出力する階調電圧選択回路と、
前記階調電圧選択回路からの前記２つの隣り合う階調電圧間の２^ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力するソース線駆動回路とを含むことを特徴とするソースドライバに関係する。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

また本発明に係る電気光学装置では、
前記複数のゲート線を走査するためのゲートドライバを含むことができる。

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバが適用された電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。

上記のいずれかの発明によれば、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバが適用された投写型表示装置を提供できる。

また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。

また本発明は、
上記のいずれか記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含む電子機器に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。

上記のいずれかの発明によれば、回路規模の増大を招くことなく高精細な画像表示が可能なソースドライバを含む電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。

液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。電気光学装置は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の発光素子を用いた装置を含むことができる。

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。素子容量は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含むことができる。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

液晶装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、（ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。

液晶装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。或いは、対向電極電圧Ｖｃｏｍの変化によりＬＣＤパネル２０の色むらが発生する場合、電源回路１００は、固定の一定電圧である対向電極電圧ＶｃｏｍをＬＣＤパネル２０の対向電極に出力してもよい。

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。ここで、表示コントローラ３８又はホストは、階調データをソースドライバ３０に供給できる。

なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

１．１ ゲートドライバ
図３に、図１又は図２のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

１．２ ソースドライバ
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。

ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、階調電圧発生回路５６、ＤＡＣ（Digital/Analog Converter）５８（広義には階調電圧選択回路）、ソース線駆動回路６０を含む。

ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。

表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。

アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。

ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。

アドレス制御回路６２は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。

従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。

ラインラッチ５４は、表示メモリ５２から読み出された一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。

階調電圧発生回路（広義には基準電圧発生回路）５６は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。より具体的には、（ｊ＋ｋ）ビットの階調データのうち上位のｊビットのデータに基づいて、２^ｊ種類の階調電圧を生成する。ソースドライバ３０は、２^ｊ種類の階調信号線を有し、各階調信号線には２^ｊ種類の階調電圧の各階調電圧が供給される。このような階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路の複数の分割ノードの電圧のうち、同時に２^ｊ種類の階調電圧を出力させる。

ＤＡＣ５８は、ラインラッチ５４から出力される階調データ（より具体的には階調データの上位ｊビットのデータ）に対応した階調電圧を、ソース線駆動回路６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力されたソース線駆動回路６０の１出力線分の階調データ（より具体的には階調データの上位ｊビットのデータ）に対応した階調電圧を選択し、選択した階調電圧を出力する。

ＤＡＣ５８は、出力線毎に設けられた電圧選択回路ＤＥＣ_１〜ＤＥＣ_Ｎを含む。各電圧選択回路は、階調電圧発生回路５６からの複数の階調電圧の中から、階調データに対応した１つの階調電圧を出力する。

ソース線駆動回路６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、ソース線駆動回路６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。ソース線駆動回路６０は、出力線毎に設けられた出力回路ＯＵＴ_１〜ＯＵＴ_Ｎを含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ回路であり、このボルテージフォロワ回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。

図５に、本実施形態におけるソースドライバの動作説明図を示す。

本実施形態では、ＤＡＣ５８の各電圧選択回路が、ソースドライバ３０が各ソース線に供給可能な２^{（ｊ＋ｋ）}種類の階調電圧のうち、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとを含む両電源電圧間の２つの電圧ＳＥＬＡ、ＳＥＬＢを階調データの上位ｊビットのデータに基づいて選択する。その後、ソース線駆動回路６０の各出力回路が、各電圧選択回路で選択された２つの電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間の電圧を、階調データの下位ｋビットのデータに基づいて出力する。

図６に、本実施形態におけるソースドライバの要部の構成例を示す。

図６は、図４のソースドライバ３０のうち、ラインラッチ５４、階調電圧発生回路５６、ＤＡＣ５８、ソース線駆動回路６０を示す。

ラインラッチ５４は、出力先毎に設けられたデータラッチＤＬＡＴ１〜ＤＬＡＴＮを有する。データラッチＤＬＡＴ１〜ＤＬＡＴＮの各データラッチには、１ドット分の（ｊ＋ｋ）ビットの階調データがラッチされる。

２^ｊ本の階調信号線は、電圧選択回路ＤＥＣ_１〜ＤＥＣ_Ｎに２^ｊ種類の階調電圧が供給されるように設けられる。各電圧選択回路は、階調データの上位ｊビットのデータに対応した１区間が特定される低電位側電圧ＳＥＬＡと高電位側電圧ＳＥＬＢとを出力する。

ソースドライバ３０は、出力線毎に設けられた出力制御ブロックＯＣＢ_１〜ＯＣＢ_Ｎを有する。出力制御ブロックＯＣＢ_１〜ＯＣＢ_Ｎは、それぞれ同様の構成を有している。出力制御ブロックＯＣＢ_１〜ＯＣＢ_Ｎの各出力制御ブロックは、各出力回路を構成するボルテージフォロワ回路の制御信号を出力する。より具体的には、各出力制御ブロックは、各電圧選択回路からの電圧ＳＥＬＡ、ＳＥＬＢのいずれかに基づいて各出力回路を制御する制御信号を出力する。図６では、各出力制御ブロックが、階調データの下位ｋビットのデータに対応した制御信号を出力する。この制御信号の電圧レベルは、電圧ＳＥＬＡ又は電圧ＳＥＬＢである。出力回路は、出力制御ブロックからの制御信号に基づいて、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間のいずれかの電圧を出力する。

図７に、図６の電圧選択回路の構成例のブロック図を示す。

図７では、ｊが６、ｋが４であるものとする。図７では、電圧選択回路ＤＥＣ_１〜ＤＥＣ_Ｎのうち電圧選択回路ＤＥＣ_１の構成例を示すが、他の電圧選択回路ＤＥＣ_２〜ＤＥＣ_Ｎも電圧選択回路ＤＥＣ_１と同様の構成を有している。

電圧選択回路ＤＥＣ_１は、複数の電圧選択ブロックを有している。図７の各電圧選択ブロックは、それぞれ同様の構成を有している。複数の電圧選択ブロックには、電圧ＶＤＤ、ＶＮＬ、ＶＳＳＨ、ＶＰＨ、ＶＤＤＨ、データＤ５〜Ｄ１、反転データＸＤ５〜ＸＤ１、ＸＤＡ、ＸＤＢが入力されている。反転データＸＤ５〜ＸＤ１は、階調データの下位６ビットのデータのうち最下位ビットを除く５ビットのデータＤ５〜Ｄ１を反転したデータである。反転データＸＤＡは、階調データの最下位ビットのデータＤ０が「１」のときにＨレベルとなる。反転データＸＤＢは、階調データの最下位ビットのデータＤ０が「０」のときにＨレベルとなる。

例えば階調電圧Ｖ１〜Ｖ３の中から２つの電圧を選択する電圧選択ブロックには、反転データＸＤ５〜ＸＤ１が入力され、階調電圧Ｖ３〜Ｖ５の中から２つの電圧を選択する電圧選択ブロックには、反転データＸＤ５〜ＸＤ２、データＤ１が入力され、・・・、階調電圧Ｖ６３〜Ｖ６４が入力される最後の電圧選択ブロックには、データＤ５〜Ｄ１が入力される。

また複数の電圧選択ブロックのうち、各電圧選択ブロックには、２^{６（＝ｊ）}種類の階調電圧のうちの階調電圧Ｖ１〜Ｖ３、Ｖ３〜Ｖ５、Ｖ５〜Ｖ７、・・・が入力されている。各電圧選択ブロックは、３種類の階調電圧の中から電圧ＳＥＬＡ、ＳＥＬＢを出力する。

図８に、図７の電圧選択ブロックの構成の概要を示す。

電圧選択ブロック２００は、デコーダ２１０、レベルシフタ２２０、セレクタ２３０を含む。デコーダ２１０は、反転データｘｄ５〜ｘｄ１、ｘｄａ、ｘｄｂに基づいてスイッチ制御信号を生成する。このスイッチ制御信号は、レベルシフタ２２０によって電圧ＶＤＤＨ及び電圧ＶＳＳＨ間の電圧レベルに変換される。セレクタ２３０は、レベルシフタ２２０によってレベル変換されたスイッチ制御信号に基づいて、電圧ＧＲＡＤＡ〜ＧＲＡＤＣの中から電位が高い順に電圧ＳＥＬＢ、ＳＥＬＡとして出力する。

図９に、図８の電圧選択ブロックの構成例の回路図を示す。

デコーダ２１０は、６個のｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ)トランジスタが直列に接続された２組のデコーダ回路を有する。各デコーダ回路の一端には、それぞれ電圧ＶＤＤが供給される。また各デコーダ回路の他端には、ｎ型（第２導電型）のＭＯＳトランジスタが接続される。一方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ５〜ｘｄ１、ｘｄａが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。他方のデコーダ回路のｐ型のＭＯＳトランジスタのゲートには、ｘｄ５〜ｘｄ１、ｘｄｂが供給され、ｎ型のＭＯＳトランジスタのゲートには電圧ＶＮＬが供給される。

電圧ＶＮＬは、ｎ型のＭＯＳトランジスタの閾値電圧より高い電圧である。この電圧ＶＮＬによりｎ型のＭＯＳトランジスタのドレイン電流を発生させることにより、ｘｄ５〜ｘｄ１、ｘｄａのすべてがＬレベル、或いはｘｄ５〜ｘｄ１、ｘｄｂのすべてがＬレベルのとき、直列に接続されたｐ型の各ＭＯＳトランジスタのソース・ドレイン間に定電流が発生し、レベルシフタ２２０に対してＨレベルの信号を出力できる。

レベルシフタ２２０は、２素子レベルシフタである。更に、レベルシフタ２２０は、ゲートに電圧ＶＰＨが供給されるｐ型のＭＯＳトランジスタを有する。電圧ＶＰＨは、電圧ＶＤＤを基準に、少なくともｐ型のＭＯＳトランジスタの閾値電圧だけ低電位の電圧であり、このｐ型のＭＯＳトランジスタに定電流であるドレイン電流が発生するように設定された電圧である。これにより、レベルシフタ２２０を構成するｎ型のＭＯＳトランジスタがオンとなったときレベルシフタ２２０の出力をＨレベル、該ｎ型のＭＯＳトランジスタがオフとなったときレベルシフタ２２０の出力をＬレベルにすることができる。

セレクタ２３０は、レベルシフタ２２０の出力に基づいて、電圧ＧＲＡＤＡ、ＧＲＡＤＢのいずれかを電圧ＳＥＬＢとして出力し、電圧ＧＲＡＤＢ、ＧＲＡＤＣのいずれかを電圧ＳＥＬＡとして出力する。

図１０に、図８の電圧選択回路の動作例のタイミング図を示す。

図１０では、反転データｘｄ５〜ｘｄ１、ｘｄａ、ｘｄｂにより、順次ＳＥＬＢ、ＳＥＬＡが高電位側に変化している。しかも、反転データｘｄ５〜ｘｄ１、ｘｄａ、ｘｄｂが変化しても、電圧ＳＥＬＡ、ＳＥＬＢに間には電位差がある。図１０では、反転データｘｄ５〜ｘｄ１、ｘｄａ、ｘｄｂが変化するたびに、電圧ＳＥＬＡ、ＳＥＬＢを出力する電圧選択ブロックが異なっている。

出力回路は、この電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧の間の電圧を出力するようになっている。

図１１に、図６の出力制御ブロックＯＣＢ_１の構成例のブロック図を示す。

出力制御ブロックＯＣＢ_１は、出力回路ＯＵＴ_１に対して制御信号ｐ１〜ｐ４を出力することができる。出力制御ブロックＯＣＢ_１は、電圧選択回路ＤＥＣ_１からの電圧ＳＥＬＡ、ＳＥＬＢのいずれかを、階調データの下位４（＝ｋ）ビットのデータＤ３〜Ｄ０に基づいて制御信号ｐ１〜ｐ４として出力する。

更に、出力制御ブロックＯＣＢ_１は、例外処理回路ＥＣＢ_１を含むことができる。例外処理回路ＥＣＢ_１は、ＬＣＤパネル２０の特性に応じて階調特性を改善させるための制御信号ｐ５を出力回路ＯＵＴ_１に対して出力できる。例えば、ＬＣＤパネル２０の黒表示の強調や白表示の強調等を目的としたコントラストの調整のために、例外処理回路ＥＣＢ_１からの制御信号ｐ５を用いる。そのため、ソースドライバ３０は、図示しない制御回路に制御レジスタ部を有し、例外処理回路ＥＣＢ_１は、該制御レジスタ部の設定値に基づいて制御信号ｐ５を出力する。

図１２に、本実施形態におけるソースドライバ３０の制御レジスタ部の構成の概要を示す。

ソースドライバ３０は、図４の構成において、図１２に示す制御レジスタ部２５０を有する。制御レジスタ部２５０は複数の制御レジスタを有し、各制御レジスタは、表示コントローラ３８又は図示しないホストによりアクセス可能に構成されている。表示コントローラ３８又はホストは、各制御レジスタに制御データ（設定値）を設定することで、ソースドライバ３０の各部は制御レジスタの制御データに対応した制御を行う。

制御レジスタ部２５０は、第１及び第２の階調選択例外処理レジスタ２５２、２５４を含む。第１の階調選択例外処理レジスタ２５２は、第１の例外処理を行うか否かを指定するための制御レジスタである。ここで、第１の例外処理は、高電位側又は低電位側の階調電圧に対応した階調表現を強調する処理である。第２の階調選択例外処理レジスタ２５４は、第１の例外処理時の例外処理としての第２の例外処理を行うか否かを指定するための制御レジスタである。ここで、第２の例外処理は、階調データの各ビットがすべて「０」又は「１」のときの階調電圧に対応した階調表現を強調する処理である。

第１の階調選択例外処理レジスタ２５２の設定値に対応した制御信号ＲＥＧ１は、出力制御ブロックＯＣＢ_１〜ＯＣＢ_Ｎの各例外処理回路に入力される。第２の階調選択例外処理レジスタ２５４の設定値に対応した制御信号ＲＥＧ２は、制御信号ＲＥＧ１と同様に、出力制御ブロックＯＣＢ_１〜ＯＣＢ_Ｎの各例外処理回路に入力される。

図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、図１４（Ｂ）に、第１の例外処理の説明図を示す。

図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、図１４（Ｂ）では、説明を簡略化するために、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間に４種類の連続する階調値に対応した階調電圧が分割される例を示している。そして、ＬＣＤパネル２０が極性反転駆動される場合に、図１３（Ａ）、図１３（Ｂ）は、対向電極電圧が画素電極の電圧より低い正極性のときの説明図を表している。また、図１４（Ａ）、図１４（Ｂ）は、対向電極電圧が画素電極の電圧より高い負極性の時の説明図を表している。

図１３（Ａ）では、第１の階調選択例外処理レジスタ２５２により第１の例外処理を行わないように指定された例を示している。一方、図１３（Ｂ）では、第１の階調選択例外処理レジスタ２５２により第１の例外処理を行うように指定された例を示している。

本実施形態では、対向電極を極性反転駆動して正極性の場合又は対向電極電圧を固定する場合には、ＤＡＣ５８が、低電位側の電圧（低電位側階調電圧）をＶＳＥＬ１として、階調データの下位ｋビットのデータに基づいて高電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、第１の階調選択例外処理レジスタ２５２の設定値に応じて、高電位側の電圧（高電位側階調電圧）がＶＳＥＬ（２^ｋ）に割り当てられる。即ち、図１３（Ａ）に示すように、第１の例外処理を行わない場合には、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間に４種類の階調電圧が割り当てられるものの、階調データの上位ビットに対応して選択された当該電圧間では最も高電位側の電圧ＳＥＬＢが階調電圧として割り当てられない。これに対して、図１３（Ｂ）に示すように、第１の例外処理を行う場合には、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間に４種類の階調電圧が割り当てられるものの、階調データの上位ビットに対応して選択された当該電圧間では最も低電位側の電圧ＳＥＬＡが階調電圧として割り当てられない。このような第１の例外処理を行うためには、図１１の制御信号ｐ５を電圧ＳＥＬＢに固定することで実現できる。なお、第１の例外処理を行わない場合には、図１１の制御信号ｐ５が例えば電圧ＳＥＬＡに固定される。

また本実施形態では、対向電極を極性反転駆動して負極性の場合、ＤＡＣ５８が、高電位側の電圧（高電位側階調電圧）をＶＳＥＬ１として、階調データの下位ｋビットのデータに基づいて低電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、第１の階調選択例外処理レジスタ２５２の設定値に応じて、低電位側の電圧（低電位側階調電圧）がＶＳＥＬ（２^ｋ）に割り当てられる。即ち、図１４（Ａ）に示すように、第１の例外処理を行わない場合には、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間に４種類の階調電圧が割り当てられるものの、階調データの上位ビットに対応して選択された当該電圧間では最も低電位側の電圧ＳＥＬＡが階調電圧として割り当てられない。これに対して、図１４（Ｂ）に示すように、第１の例外処理を行う場合には、電圧ＳＥＬＡ、ＳＥＬＢを含む両電圧間に４種類の階調電圧が割り当てられるものの、階調データの上位ビットに対応して選択された当該電圧間では最も低電位側の電圧ＳＥＬＡが階調電圧として割り当てられない。このような第１の例外処理を行うためには、図１１の制御信号ｐ５を電圧ＳＥＬＡに固定することで実現できる。なお、第１の例外処理を行わない場合には、図１１の制御信号ｐ５が、例えば電圧ＳＥＬＢに固定される。

以上のような第１の例外処理を行うことで、黒表示（又は白表示）の階調表現を細かく設定できるようになる。

図１５（Ａ）〜図１５（Ｄ）、図１６（Ａ）〜図１６（Ｂ）に、第２の例外処理の説明図を示す。図１５（Ａ）〜図１５（Ｄ）及び図１６（Ａ）〜図１６（Ｂ）では、説明の簡略化のために、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとを含む両電圧間で４種類の階調電圧を出力するものとして説明するが、本実施形態では両電圧間で２^ｊ種類の階調電圧を出力することができる。また、図１５（Ａ）〜図１５（Ｄ）及び図１６（Ａ）〜図１６（Ｂ）では、第２の例外処理として、階調データの全ビットが「０」のときのみ又は全ビットが「１」のときのみ、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとを含む両電圧間で出力される階調電圧の割り当てを変更するものとして説明するが、階調データの上位ビットに対応して選択された当該電圧間で、階調データの全ビットが「０」のときのみ又は全ビットが「１」のときのみ、階調電圧の割り当てを変更するものであってもよい。

図１５（Ａ）、図１５（Ｃ）は、第１の例外処理を行う一方で、第２の例外処理を行わない場合を示している。図１５（Ｂ）、図１５（Ｄ）は、第１の例外処理を行い、且つ第２の例外処理を行う場合を示している。図１５（Ｃ）及び図１５（Ｄ）は、図１５（Ａ）及び図１５（Ｂ）の別の例である。

まず、図１５（Ａ）では、第１の例外処理により、例えば高電位側電源電圧ＶＤＤＨが階調電圧に割り当てられる。このため、低電位側電源電圧ＶＳＳＨが階調電圧として出力されない。これに対して、図１５（Ｂ）では、第１の例外処理において第２の例外処理を行うことで、例えば低電位側電源電圧ＶＳＳＨが階調電圧に割り当てられ、且つ高電位側電源電圧ＶＤＤＨが階調電圧として出力される。即ち、第１の階調選択例外処理レジスタ２５２により、高電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられている場合に、階調データの各ビットのデータがすべて０のときのみ又は階調データの各ビットのデータがすべて１のときのみ、第２の階調選択例外処理レジスタ２５４の設定値に応じて、高電位側階調電圧として、２^ｊ種類の階調電圧のうち最高電位の階調電圧が割り当てられる。

同様に、図１５（Ｃ）では、第１の例外処理により、例えば低電位側電源電圧ＶＳＳＨが階調電圧に割り当てられる。このため、高電位側電源電圧ＶＤＤＨが階調電圧として出力されない。これに対して、図１５（Ｄ）では、第１の例外処理において第２の例外処理を行うことで、例えば高電位側電源電圧ＶＤＤＨが階調電圧に割り当てられ、且つ低電位側電源電圧ＶＳＳＨが階調電圧として出力される。即ち、第１の階調選択例外処理レジスタ２５２により、低電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられている場合に、階調データの各ビットのデータがすべて０のときのみ又は階調データの各ビットのデータがすべて１のときのみ、第２の階調選択例外処理レジスタ２５４の設定値に応じて、低電位側階調電圧として、２^ｊ種類の階調電圧のうち最低電位の階調電圧が割り当てられる。

図１５（Ｂ）及び図１５（Ｄ）では、途中の階調表現の連続性が損なわれる可能性があるものの、電源電圧ＶＤＤＨ〜ＶＳＳＨの範囲で階調電圧を出力できる。こうすることで、図１５（Ｂ）では、真っ白又は真っ黒の階調表示の表示品質を改善させることができるようになる。また図１５（Ｄ）では、真っ黒又は真っ白の部分の階調表現を細かく設定できるようになる。

図１６（Ａ）、図１６（Ｃ）は、第１の例外処理を行う一方で、第２の例外処理を行わない場合を示している。図１６（Ｂ）、図１６（Ｄ）は、第１の例外処理を行い、且つ第２の例外処理を行う場合を示している。図１６（Ｃ）及び図１６（Ｄ）は、図１６（Ａ）及び図１６（Ｂ）の別の例である。

まず、図１６（Ａ）では、第１の例外処理により、例えば低電位側電源電圧ＶＳＳＨが階調電圧に割り当てられる。このため、高電位側電源電圧ＶＤＤＨが階調電圧として出力されない。これに対して、図１６（Ｂ）では、第１の例外処理において第２の例外処理を行うことで、例えば高電位側電源電圧ＶＤＤＨが階調電圧に割り当てられ、且つ低電位側電源電圧ＶＳＳＨが階調電圧として出力される。

同様に、図１６（Ｃ）では、第１の例外処理により、例えば高電位側電源電圧ＶＤＤＨが階調電圧に割り当てられる。このため、低電位側電源電圧ＶＳＳＨが階調電圧として出力されない。これに対して、図１６（Ｄ）では、第１の例外処理において第２の例外処理を行うことで、例えば低電位側電源電圧ＶＳＳＨが階調電圧に割り当てられ、且つ高電位側電源電圧ＶＤＤＨが階調電圧として出力される。

図１６（Ｂ）及び図１６（Ｄ）では、途中の階調表現の連続性が損なわれる可能性があるものの、電源電圧ＶＤＤＨ〜ＶＳＳＨの範囲で階調電圧を出力できる。こうすることで、図１６（Ｂ）では、真っ白又は真っ黒の階調表示の表示品質を改善させることができるようになる。また図１６（Ｄ）では、真っ黒又は真っ白の部分の階調表現を細かく設定できるようになる。

図１７に、図６の出力回路ＯＵＴ_１の構成例の回路図を示す。

図１７では出力回路ＯＵＴ_１の構成例を示すが、他の出力回路ＯＵＴ_２〜ＯＵＴ_Ｎも同様の構成を有している。

出力回路ＯＵＴ_１は、差動増幅器ＤＩＦ_１と駆動部ＤＲＶ_１とを含むボルテージフォロワ回路ＶＴＧ_１である。差動増幅器ＤＩＦ_１は、差動トランジスタ対を有する。駆動部ＤＲＶ_１は、差動増幅器ＤＩＦ_１の出力に基づいてソース線を駆動する。そして、差動増幅器ＤＩＦ_１の差動トランジスタ対の電流駆動能力を変更することで、低電位側階調電圧及び高電位側階調電圧を含む両電圧間の電圧のうち階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力することができる。

図１７では、差動増幅器ＤＩＦ_１の差動トランジスタ対を構成する第１及び第２の差動トランジスタ群のうち第２の差動トランジスタ群が、ｋ個のトランジスタを有する。そして、ｋ個のトランジスタの各トランジスタのゲートに、階調データの下位ｋビットの各ビットのデータに対応した信号（図１７では制御信号ｐ１〜ｐ４）が供給される。

更に、上述の例外処理を行う場合には、上記のｋ個のトランジスタと並列に、制御信号ｐ５がゲートに供給される例外処理用トランジスタが設けられる。この場合、第１の差動トランジスタ群がすべて導通状態となったときの電流駆動能力が、第２の差動トランジスタ群と例外処理用トランジスタがすべて導通状態となったときの電流駆動能力が等しい。こうすることで、上述のように、簡素な構成で、第１及び第２の例外処理を実現できる。

このような出力回路ＯＵＴ_１は、第１及び第２のトランジスタ群の電流駆動能力が等しいとき（例えばすべての制御信号ｐ１〜ｐ５が電圧ＳＥＬＢのとき）、出力回路ＯＵＴ_１は入力電圧と同じ電圧を出力できる。また出力回路ＯＵＴ_１は、第２のトランジスタ群を構成するトランジスタの導通状態を変更することで、第１及び第２のトランジスタ群の電流駆動能力を異ならせることができる。その結果、出力回路ＯＵＴ_１は、例えば電圧ＳＥＬＢと異なる電圧を出力できる。制御信号ｐ１〜ｐ５の電圧レベルを電圧ＳＥＬＡ、ＳＥＬＢの間の電圧レベルとすることで、出力回路ＯＵＴ_１は、電圧ＳＥＬＡ、ＳＥＬＢの間の電圧レベルの出力電圧を出力できる。

なお、出力回路ＯＵＴ_１が、階調データの下位ｋビットのデータをデコードする下位ビットデコーダを含み、差動トランジスタ対を構成する第１及び第２の差動トランジスタ群のうち第２の差動トランジスタ群の各トランジスタの電流駆動能力が同一であり、各トランジスタのゲートに、下位ビットデコーダのデコード結果に対応した信号が供給されてもよい。こうすることで、差動トランジスタ群を構成するトランジスタの個数を削減できるようになる。

２． 電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。

２．１ 投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。

図１８に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。

投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

図１９に、投写型表示装置の要部の概略構成図を示す。

投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。

２．２ 携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。

図２０に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２０において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

図２０では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す図。 本実施形態におけるアクティブマトリックス型の液晶装置の他の構成の概要を示す図。 図１又は図２のゲートドライバの構成例のブロック図。 図１又は図２のソースドライバの構成例のブロック図。 本実施形態におけるソースドライバの動作説明図。 本実施形態におけるソースドライバの要部の構成例を示す図。 図６の電圧選択回路の構成例のブロック図。 図７の電圧選択ブロックの構成の概要を示す図。 図８の電圧選択ブロックの構成例の回路図。 図８の電圧選択回路の動作例のタイミング図。 図６の出力制御ブロックの構成例のブロック図。 本実施形態におけるソースドライバの制御レジスタ部の構成の概要を示す図。 図１３（Ａ）、図１３（Ｂ）は第１の例外処理の説明図。 図１４（Ａ）、図１４（Ｂ）は第１の例外処理の説明図。 図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）、図１５（Ｄ）は第２の例外処理の説明図。 図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）、図１６（Ｄ）は第２の例外処理の説明図。 図６の出力回路の構成例の回路図。 本実施形態における液晶装置が適用された投写型表示装置の構成例のブロック図。 投写型表示装置の要部の概略構成図。 本実施形態における液晶装置が適用された携帯電話機の構成例のブロック図。

符号の説明

１０ 液晶装置、 ２０ ＬＣＤパネル、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ５０ Ｉ／Ｏバッファ、
５２ 表示メモリ、 ５４ ラインラッチ、 ５６ 階調電圧発生回路、
５８ ＤＡＣ、 ６０ ソース線駆動回路、 １００ 電源回路、
ＤＥＣ_１〜ＤＥＣ_Ｎ 電圧選択回路、 ＤＬＡＴ１〜ＤＬＡＴＮ データラッチ、
ＧＬ１〜ＧＬＭ ゲート線、 ＯＣＢ_１〜ＯＣＢ_Ｎ 出力制御ブロック、
ＯＵＴ_１〜ＯＵＴ_Ｎ 出力回路、 ＳＬ１〜ＳＬＮ ソース線

Claims (12)

1. （ｊ＋ｋ）（ｊ、ｋは自然数）ビットの階調データに基づいて電気光学装置のソース線を駆動するためのソースドライバであって、
   ２^ｊ本の階調信号線と、
   ２^ｊ本の階調信号線により供給される２^ｊ種類の階調電圧のうち２つの階調電圧を出力する階調電圧選択回路と、
   前記階調電圧選択回路からの低電位側階調電圧及び高電位側階調電圧を含む両電圧間の電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力するソース線駆動回路とを含み、
   前記ソース線駆動回路が、
   差動トランジスタ対を有する差動増幅器と、前記差動増幅器の出力に基づいてソース線を駆動する駆動部とを含むボルテージフォロワ回路であり、
   前記差動トランジスタ対を構成する第１及び第２の差動トランジスタ群のうち前記第２の差動トランジスタ群は、各トランジスタ群が２ ^ｋ−１ 個のトランジスタにより構成される第１〜第ｋのトランジスタ群であり、
   前記ソース線駆動回路が、
   前記第１〜第ｋのトランジスタ群の各トランジスタ群のゲートに、前記階調データの下位ｋビットの各ビットのデータに対応した制御信号であって前記低電位側階調電圧又は前記高電位側階調電圧のいずれかの電圧レベルに設定された制御信号が供給されることで、前記低電位側階調電圧及び高電位側階調電圧を含む両電圧間の電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧をソース線に出力することを特徴とするソースドライバ。
2. 請求項１において、
   第１の階調選択例外処理レジスタを含み、
   前記階調電圧選択回路が、前記低電位側階調電圧をＶＳＥＬ１として、前記下位ｋビットのデータに基づいて高電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、
   ＶＳＥＬ（２ ^ｋ ）に前記高電位側階調電圧を割り当てるか否かが、前記第１の階調選択例外処理レジスタの設定値に応じて決定されることを特徴とするソースドライバ。
3. 請求項２において、
   第２の階調選択例外処理レジスタを含み、
   前記第１の階調選択例外処理レジスタにより、前記高電位側階調電圧がＶＳＥＬ（２^ｋ）に割り当てられている場合に、
   前記階調データの各ビットのデータがすべて０のときのみ又は前記階調データの各ビットのデータがすべて１のときのみ、前記第２の階調選択例外処理レジスタの設定値に応じて、前記高電位側階調電圧として、前記２^ｊ種類の階調電圧のうち最高電位の階調電圧が割り当てられることを特徴とするソースドライバ。
4. 請求項１乃至３のいずれかにおいて、
   前記階調電圧選択回路が、前記高電位側階調電圧をＶＳＥＬ１として、前記下位ｋビットのデータに基づいて低電位側に順次ＶＳＥＬ１〜ＶＳＥＬ（２^ｋ）に割り当てられる階調電圧を出力する場合に、
   ＶＳＥＬ（２ ^ｋ ）に前記低電位側階調電圧を割り当てるか否かが、前記第１の階調選択例外処理レジスタの設定値に応じて決定されることを特徴とするソースドライバ。
5. 複数のゲート線と、
   複数のソース線と、
   各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
   前記複数のソース線を駆動するための請求項１乃至４のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
6. 請求項５において、
   前記複数のゲート線を走査するためのゲートドライバを含むことを特徴とする電気光学装置。
7. 請求項１乃至４のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
8. 請求項５乃至７のいずれか記載の電気光学装置と、
   前記電気光学装置に光を入射するための光源と、
   前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。
9. 請求項１乃至４のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。
10. 請求項５乃至７のいずれか記載の電気光学装置を含むことを特徴とする電子機器。
11. 請求項５乃至７のいずれか記載の電気光学装置と、
    前記電気光学装置に対して階調データを供給する手段とを含むことを特徴とする電子機器。
12. 請求項１乃至４のいずれか記載のソースドライバを含むことを特徴とする電子機器。

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