TWI455382B - 包含二極體記憶體單元的積體電路 - Google Patents

包含二極體記憶體單元的積體電路 Download PDF

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TWI455382B
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Hsiang Lan Lung
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Min Yang
Thomas D Happ
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Description

包含二極體記憶體單元的積體電路
本發明是有關於一種電阻性記憶體，且特別是有關於一種製造電阻記憶體的方法。
有一種類型的記憶體是電阻性記憶體(resistive memory)。電阻性記憶體利用記憶體元件的電阻值來存儲一個或一個以上資料位元。舉例來說，經編程以具有較高電阻值的記憶體元件可表示邏輯“1”資料位元值，且經編程以具有較低電阻值的記憶體元件可表示邏輯“0”資料位元值。通常，通過將電壓脈衝或電流脈衝施加到記憶體元件來電切換記憶體元件的電阻值。
有一種類型的電阻性記憶體是相變記憶體(phase change memory)。相變記憶體在電阻性記憶體元件中使用相變材料。相變材料展現至少兩種不同狀態。相變材料的狀態可被稱為非晶狀態(amorphous state)和結晶狀態(crystalline state)，其中非晶狀態涉及較混亂的原子結構，且結晶狀態涉及較有序的晶格(lattice)。非晶狀態通常比結晶狀態展現更高的電阻率。而且，一些相變材料展現多種結晶狀態，例如面心立方(face-centered cubic，FCC)狀態和六方密堆積(hexagonal closest packing，HCP)狀態，其具有不同的電阻率，且可用於存儲資料位元。在以下描述內容中，非晶狀態通常指代具有較高電阻率的狀態，且結晶狀態通常指代具有較低電阻率的狀態。
可以可逆地引誘相變材料中的相變。以此方式，記憶體可回應於溫度變化而從非晶狀態變化為結晶狀態，且從結晶狀態變化為非晶狀態。可通過驅動電流通過相變材料本身或通過驅動電流通過鄰近於相變材料的電阻性加熱器(resistive heater)，來實現相變材料的溫度變化。通過這兩 種方法，相變材料的可控制的加熱導致相變材料內的可控制的相變。
可對包含具有由相變材料製成的多個記憶體單元的記憶體陣列的相變記憶體進行編程，以利用相變材料的記憶體狀態來存儲資料。讀取此相變記憶體裝置中的資料和將資料寫入此相變記憶體裝置中的一種方式是控制施加到相變材料的電流和/或電壓脈衝。每個記憶體單元中的相變材料中的溫度通常對應於所施加的電流和/或電壓的電平，以實現加熱。
為了實現較高密度的相變記憶體，相變記憶體單元可存儲多個資料位元。可通過對相變材料進行編程以使其具有中間電阻值或狀態，來實現相變記憶體單元中的多位元存儲，其中可將多位或多電平相變記憶體單元寫到兩個以上狀態。如果將相變記憶體單元編程為三個不同電阻電平中的一者，那麼每單元可存儲1.5個資料位元。如果將相變記憶體單元編程為四個不同電阻電平中的一者，那麼每單元可存儲兩個資料位元，依此類推。為了將相變記憶體單元編程到中間電阻值，經由合適的寫策略(write strategy)來控制與非晶材料共存的結晶材料的量，且因此控制單元電阻。
還可通過減小每個記憶體單元的物理大小來實現較高密度的相變記憶體。增加相變記憶體的密度增加了可存儲在記憶體內的資料的量，同時通常降低了記憶體的成本。
出於這些和其他原因，需要本發明。
一個實施例提供一種積體電路。所述積體電路包含第一金屬線和耦合到所述第一金屬線的第一二極體。所述積體電路包含耦合到第一二極體的第一電阻率改變材料，以及耦合到第一電阻率改變材料的第二金屬線。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
90‧‧‧系統
92‧‧‧主機
94‧‧‧通信鏈結
100‧‧‧記憶體裝置
102‧‧‧記憶體陣列
104、104a 0-1~104d 0-1‧‧‧二極體電阻性記憶體單元
106、106a 0、106a 1‧‧‧相變元件
108、108a 0、108a 1‧‧‧二極體
110、110a 0-1~110b 0-1‧‧‧字元線
112、112a~112b‧‧‧位元線
120‧‧‧控制器
121、125、127、128、130‧‧‧信號路徑
124‧‧‧寫入電路
126‧‧‧感測電路
200a‧‧‧三維陣列
200b‧‧‧二極體相變記憶體單元陣列
201a‧‧‧第一二極體相變記憶體單元
201b‧‧‧第二二極體相變記憶體單元
202‧‧‧襯底
204a、204b‧‧‧電晶體
206‧‧‧淺溝槽隔離
208a~208d、212a~212c、216a~216b‧‧‧觸點
210a‧‧‧第一字元線
210b‧‧‧第二字元線
214a、214b、218‧‧‧通孔
236、220a、220b、228a、228b、236a‧‧‧介電材料
234‧‧‧位元線
222a、222b‧‧‧N+/N-區域
224a、224b‧‧‧P+區域
226a、226b‧‧‧矽化物觸點
230a、230b‧‧‧相變材料存儲位置
232a、232b‧‧‧頂部電極
236b~236d‧‧‧第一介電材料層
221a‧‧‧第二介電材料層
221b‧‧‧第三介電材料層
221c、221d‧‧‧蓋材料層
238‧‧‧陣列邏輯
240a‧‧‧矽插塞
240b‧‧‧凹進的矽插塞
242‧‧‧懸垂物
244a‧‧‧共形層
244b‧‧‧第三介電材料層之一部分的層
246‧‧‧鎖眼
圖1是說明系統的一個實施例的方塊圖。
圖2是說明記憶體裝置的一個實施例的圖。
圖3說明二極體記憶體單元的三維陣列的一個實施例的橫截面圖。
圖4說明陣列邏輯和第一字元線的一個實施例的橫截面圖。
圖5說明第一字元線、矽插塞(silicon plug)、第一介電材料層和第二介電材料層的一個實施例的橫截面圖。
圖6說明第一字元線、凹進的矽插塞(recessed silicon plug)、第一介電材料層和第二介電材料層的一個實施例的橫截面圖。
圖7說明第一字元線、二極體、矽化物觸點(silicide contact)、第一介電材料層和第二介電材料層的一個實施例的橫截面圖。
圖8說明在對第一介電材料層進行底切蝕刻(undercut etching)之後，第一字元線、二極體、矽化物觸點、第一介電材料層和第二介電材料層的一個實施例的橫截面圖。
圖9說明第一字元線、二極體、矽化物觸點、第一介電材料層和第三介電材料層的一個實施例的橫截面圖。
圖10說明第一字元線、二極體、矽化物觸點、第一介電材料層、第三介電材料層和形成於共形層(conformal layer)中的鎖眼(keyhole)的一個實施例的橫截面圖。
圖11說明第一字元線、二極體、矽化物觸點、第一介電材料層、第三介電材料層和對共形層進行蝕刻之後的層的一個實施例的橫截面圖。
圖12說明第一字元線、二極體、矽化物觸點、第一介電材料層、介電材料和對第三介電材料層進行蝕刻之後的層的一個實施例的橫截面圖。
圖13說明第一字元線、二極體、矽化物觸點、第一介電材料層和移除所述層之後的介電材料的一個實施例的橫截面圖。
圖14說明第一字元線、二極體、矽化物觸點、第一介電材料層、介電材料、相變材料存儲位置和頂部電極的一個實施例的橫截面圖。
圖15說明第一字元線、二極體、矽化物觸點、第一介電材料層、介電材料、相變材料存儲位置、頂部電極和蓋材料層的一個實施例的橫截面圖。
圖16說明在製造通孔之後，二極體相變記憶體單元陣列的一個實施例的橫 截面圖。
圖17說明在製造位元線和觸點之後，二極體相變記憶體單元陣列的一個實施例的橫截面圖。
圖18說明二極體相變記憶體單元陣列的另一實施例的橫截面圖。
在以下詳細描述中，參看形成本發明的一部分的附圖，且在附圖中以圖解方式展示可實踐本發明的具體實施例。在這點上，參看所描述的圖的定向而使用方向術語，例如“頂部”、“底部”、“前部”、“後部”、“頭部”、“尾部”等。因為實施例的元件可在許多不同定向上定位，所以出於說明而非限制的目的而使用所述方向術語。將理解，可使用其他實施例，且可在不脫離本發明的範圍的情況下，作出結構或邏輯改變。因此，不應在限制意義上理解以下詳細描述，且本發明的保護範圍係由以下申請專利範圍為所界定。
將理解，本文所述的各種示範性實施例的特徵可彼此組合，除非另有明確注解。
圖1是說明系統90的一個實施例的方塊圖。系統90包含主機92和記憶體裝置100。主機92通過通信鏈結94而通信地耦合到記憶體裝置100。主機92包含電腦(例如，桌上型電腦、膝上型電腦、掌上型電腦)、可擕式電子裝置(例如，蜂窩式電話、個人數位助理(personal digital assistant，PDA)、MP3播放器、視頻播放器、數碼相機)，或任何其他使用記憶體的合適裝置。記憶體裝置100為主機92提供記憶體。在一個實施例中，記憶體裝置100包含相變記憶體裝置或其他合適的電阻性或電阻率改變材料記憶體裝置。
圖2是說明記憶體裝置100的一個實施例的圖。在一個實施例中，記憶體裝置100是積體電路或積體電路的一部分。記憶體裝置100包含寫入電路124、控制器120、記憶體陣列102和感測電路126。記憶體陣列102包含多個二極體電阻性記憶體單元104a 0-1到104d 0-1(統稱為二極體電阻性記憶體單元104)、多個位元線(bit line，BL)112a到112b(統稱為位 元線112)以及多個字元線(word line，WL)110a 0-1到110b 0-1(總稱為字元線110)。在一個實施例中，二極體電阻性記憶體單元104是二極體相變記憶體單元。在其他實施例中，二極體電阻性記憶體單元104是另一種合適類型的二極體電阻性記憶體單元或電阻率改變材料記憶體單元。
記憶體陣列102包含二極體相變記憶體單元104的三維陣列。在一個實施例中，記憶體陣列102包含兩層二極體相變記憶體單元104。在其他實施例中，記憶體陣列102包含任何合適數目(例如3，4或更多)層的二極體相變記憶體單元104。字元線110和位元線112由金屬製成，這降低了所述字元線與位元線的電阻率。
如本文所使用，術語“電耦合”並不意味著表示元件必需直接耦合在一起，而是可在“電耦合”的元件之間提供介入元件。
記憶體陣列102通過信號路徑125電耦合到寫入電路124，通過信號路徑121電耦合到控制器120，且通過信號路徑127電耦合到感測電路(sense circuit)126。控制器120通過信號路徑128電耦合到寫入電路124，且通過信號路徑130電耦合到感測電路126。
每個二極體相變記憶體單元104電耦合到字元線110和位元線112。二極體相變記憶體單元104a 0電耦合到位元線112a和字元線110a 0，且二極體相變記憶體單元104a 1電耦合到位元線112a和字元線110a 1。二極體相變記憶體單元104b 0電耦合到位元線112a和字元線110b 0，且二極體相變記憶體單元104b 1電耦合到位元線112a和字元線110b 1。二極體相變記憶體單元104c 0電耦合到位元線112b和字元線110a 0，且二極體相變記憶體單元104c 1電耦合到位元線112b和字元線110a 1。二極體相變記憶體單元104d 0電耦合到位元線112b和字元線110b 0，且二極體相變記憶體單元104d 1電耦合到位元線112b和字元線110b 1。
每個二極體相變記憶體單元104都包含相變元件106和二極體108。在一個實施例中，二極體108的極性是顛倒的。舉例來說，二極體相變記憶體單元104a 0包含相變元件106a 0和二極體108a 0。相變元件106a 0的一側電耦合到位元線112a，且相變元件106a 0的另一側電耦合到二極體108a 0的一側。二極體108a 0的另一側電耦合到字元線110a 0。 二極體相變記憶體單元104a 1包含相變元件106a 1和二極體108a 1。相變元件106a 1的一側電耦合到字元線110a 1，且相變元件106a 1的另一側電耦合到二極體108a 1的一側。二極體108a 1的另一側電耦合到位元線112a。
在另一實施例中，每個相變元件106和每個二極體108的位置顛倒。舉例來說，對於二極體相變記憶體單元104a 0，相變元件106a 0的一側電耦合到字元線110a 0。相變元件106a 0的另一側電耦合到二極體108a0的一側。二極體108a 0的另一側電耦合到位元線112a。對於二極體相變記憶體單元104a 1，相變元件106a 1的一側電耦合到位元線112a。相變元件106a 1的另一側電耦合到二極體108a 1的一側。二極體108a 1的另一側電耦合到字元線110a 1。
在一個實施例中，每個相變元件106都包含相變材料，根據本發明所述相變材料可由多種材料組成。一般來說，含有來自週期表VI族的一個或一個以上元素的硫族化物合金可用作這些材料。在一個實施例中，相變材料由硫族化物化合材料組成，例如GeSbTe、SbTe、GeTe或AgInSbTe。在另一實施例中，相變材料無硫族元素，例如GeSb、GaSb、InSb或GeGaInSb。在其他實施例中，相變材料由包含元素Ge、Sb、Te、Ga、As、In、Se和S中的一者或一者以上的任何合適材料組成。
每個相變元件106可在溫度變化的影響下從非晶狀態變化為結晶狀態，或從結晶狀態變化為非晶狀態。在相變元件106中的一者的相變材料中，與非晶材料共存的結晶材料的量進而界定用於將資料存儲在記憶體裝置100內的兩個或兩個以上狀態。與在結晶狀態下相比，在非晶狀態下，相變材料展現顯著較高的電阻率。因此，相變元件的兩個或兩個以上狀態在其電阻率方面有所不同。在一個實施例中，所述兩個或兩個以上狀態是兩個狀態，且使用二進位系統，其中向所述兩個狀態指配位元值“0”和“1”。在另一實施例中，所述兩個或兩個以上狀態是三個狀態，且使用三進制系統，其中向所述三個狀態指配位元值“0”、“1”和“2”。在另一實施例中，所述兩個或兩個以上狀態是四個狀態，其被指配有多位值，例如“00”、“01”、“10”和“11”。在其他實施例中，所述 兩個或兩個以上狀態可以是相變元件的相變材料中的任何合適數目個狀態。
控制器120包含微處理器、微控制器或用於控制記憶體裝置100的操作的其他合適的邏輯電路。控制器120控制記憶體裝置100的讀取和寫入操作，包含通過寫入電路124和感測電路126將控制和資料信號施加到記憶體陣列102。在一個實施例中，寫入電路124通過信號路徑125和位元線112而將電壓脈衝提供到記憶體單元104以對所述記憶體單元進行編程。在其他實施例中，寫入電路124通過信號路徑125和位元線112而將電流脈衝提供到記憶體單元104，以對所述記憶體單元進行編程。
感測電路126通過位元線112和信號路徑127讀取記憶體單元104的兩個或兩個以上狀態中的每一者。在一個實施例中，為了讀取記憶體單元104中的一者的電阻，感測電路126提供流過記憶體單元104中的一者的電流。感測電路126接著讀取記憶體單元104中的所述一者上的電壓。在另一實施例中，感測電路126提供記憶體單元104中的一者上的電壓，且讀取流過記憶體單元104中的所述一者的電流。在另一實施例中，寫入電路124提供記憶體單元104中的一者上的電壓，且感測電路126讀取流過記憶體單元104中的所述一者的電流。在另一實施例中，寫入電路124提供流過記憶體單元104中的一者的電流，且感測電路126讀取記憶體單元104中的所述一者上的電壓。
在一個實施例中，在二極體相變記憶體單元104a 0的“設定”操作期間，選擇字元線110a 0。在選擇字元線110a 0的情況下，由寫入電路124選擇性地啟用設定電流或電壓脈衝，且通過位元線112a發送到相變元件106a 0，從而將相變元件106a 0加熱到高於其結晶溫度(但通常低於其熔化溫度)。以此方式，相變元件106a 0在此設定操作期間達到結晶狀態或部分結晶且部分非晶狀態。
在二極體相變記憶體單元104a0的“重置”操作期間，選擇字元線110a0。在選擇字元線110a 0的情況下，由寫入電路124選擇性地啟用重置電流或電壓脈衝，且通過位元線112a發送到相變元件106a 0。重置電流或電壓將相變元件106a 0快速加熱到高於其熔化溫度。在電流或電壓 脈衝斷開之後，相變元件106a 0快速淬火冷卻為非晶狀態或部分非晶且部分結晶狀態。
類似於二極體相變記憶體單元104a 0，使用通過適當的位元線112和字元線110施加的類似電流或電壓脈衝，來設定和重置記憶體陣列102中的二極體相變記憶體單元104a 1、104b 0-1到104d 0-1以及其他二極體相變記憶體單元104。在其他實施例中，對於其他類型的電阻性記憶體單元，寫入電路124提供合適的編程脈衝，以將電阻性記憶體單元104編程到所需的狀態。
圖3說明二極體記憶體單元的三維陣列200a的一個實施例的橫截面圖。在一個實施例中，三維陣列200a提供記憶體陣列102。三維陣列200a包含襯底202；淺溝槽隔離(shallow trench isolation，STI)206或其他合適的隔離；電晶體204a和204b；觸點208a到208d、212a到212c、216a和216b；通孔214a、214b和218；以及介電材料236、220a和220b。三維陣列200a還包含第一字元線210a、第一二極體相變記憶體單元(例如201a處所指示)、位元線(例如234處所指示)、第二二極體相變記憶體單元(例如201b處所指示)以及第二字元線210b。
每個第一二極體相變記憶體單元201a都包含N+/N-區域222a、P+區域224a、矽化物觸點226a、介電材料228a、相變材料存儲位置230a和頂部電極232a。N+/N-區域222a和P+區域224a形成二極體108。在另一實施例中，二極體108的極性和相關聯的摻雜是顛倒的。每個第二二極體相變記憶體單元201b包含N+/N-區域222b、P+區域224b、矽化物觸點226b、介電材料228b、相變材料存儲位置230b和頂部電極232b。N+/N-區域222b和P+區域224b形成二極體108。在另一實施例中，二極體108的極性和相關聯的摻雜是顛倒的。
電晶體204a和204b形成於襯底202中。襯底202包含矽襯底或另一合適襯底。STI 206使鄰近的電晶體彼此電隔離。電晶體204a的源極/汲極路徑的一側接觸觸點208a的底部。電晶體204a的源極/汲極路徑的另一側接觸觸點208b的底部。觸點208a的頂部接觸第一字元線210a的底部。觸點208b的頂部接觸觸點212a的底部。觸點212a的頂部接觸通孔214a 的底部。通孔214a的頂部接觸觸點216a的底部。觸點216a電耦合到主字元線(未圖示)，主字元線通過啟動電晶體204a而電耦合到第一字元線210a。
電晶體204b的源極/汲極路徑的一側接觸觸點208c的底部。電晶體204b的源極/汲極路徑的另一側接觸觸點208d的底部。觸點208c的頂部接觸觸點212b的底部。觸點212b的頂部接觸通孔214b的底部。通孔214b的頂部接觸觸點216b的底部。觸點216b的頂部接觸通孔218的底部。通孔218的頂部接觸第二字元線210b的底部。觸點208d的頂部接觸觸點212c的底部。觸點212c電耦合到主字元線(未圖示)，主字元線通過啟動電晶體204b而電耦合到第二字元線210b。
觸點208a到208d、212a到212c、216a和216b；通孔214a、214b和218；字元線210a和210b；以及位元線234包含W、Al、Cu或另一合適材料。觸點208a到208d、212a到212c、216a和216b；通孔214a、214b和218；字元線210a和210b；以及位元線234由介電材料236橫向環繞。介電材料236包含SiO2、SiOx、SiN、氟化矽玻璃(fluorinated silica glass，FSG)、硼磷矽玻璃(boro-phosphorous silicate glass，BPSG)、硼矽玻璃(boro-silicate glass，BSG)或另一合適介電材料。
第一字元線210a的頂部的一部分接觸每個N+/N-區域222a的底部。在一個實施例中，每個N+/N-區域222a包含摻雜的多晶矽或摻雜的單晶矽。每個N+/N-區域222a的頂部接觸P+區域224a的底部。在一個實施例中，每個P+區域224a包含摻雜的多晶矽或摻雜的單晶矽。每個P+區域224a的頂部接觸矽化物觸點226a的底部。每個矽化物觸點226a包含CoSi、TiSi、NiSi、TaSi或另一合適矽化物。
每個矽化物觸點226a的頂部都接觸介電材料228a的底部，以及相變材料存儲位置230a的底部的一部分。介電材料228a包含SiN、SiO2、SiOxN、TaOx、Al2O3或另一合適介電材料。介電材料228a橫向圍繞每個相變材料存儲位置230a。每個相變材料存儲位置230a提供用於存儲一個或一個以上資料位元的存儲位置。每個相變材料存儲位置230a的有效或相變區域位於或靠近相變材料存儲位置230a與矽化物觸點226a之間的介面。在一個實施例中，相變材料存儲位置230a與矽化物觸點226a之間的介 面具有亞光刻(sublithographic)橫截面。
每個相變材料存儲位置230a都接觸頂部電極232a的底部和側壁。每個頂部電極232a都包含TiN、TaN、W、WN、Al、C、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、Cu或另一合適電極材料。每個第一二極體相變記憶體單元201a由介電材料236橫向環繞。
每個頂部電極232a的頂部都接觸位元線234的底部。每個位元線234的頂部都接觸第二二極體相變記憶體單元201b的底部。每個第二二極體相變記憶體單元201b的元件(包含222b、224b、226b、228b、230b和232b)都類似於先前針對每個第一二極體相變記憶體單元201a而描述的對應元件，且類似於所述對應元件而配置。每個第二二極體相變記憶體單元201b的頂部都接觸第二字元線210b的底部。可在字元線210b上方提供任何合適數目的額外字元線和二極體相變記憶體單元。
穿過每個第一二極體相變記憶體單元201a的電流路徑是從位元線234穿過頂部電極232a和相變材料存儲位置230a到達矽化物觸點226a。從矽化物觸點226a，電流流過由P+區域224a和N+/N-區域222a形成的二極體。從N+/N-區域222a，電流流過第一字元線210a和電晶體204a到達觸點216a。每個相變材料存儲位置230a與矽化物觸點226a之間的介面區的橫截面寬度界定穿過所述介面的電流密度，且因此界定用於對每個記憶體單元201a進行編程的功率。通過減小所述介面區的橫截面寬度，增加了電流密度，因此減小了用於對每個記憶體單元201a進行編程的功率。
在記憶體單元201a的操作期間，在位元線234與第一字元線210a之間施加電流或電壓脈衝，以對選定記憶體單元201a進行編程。在選定記憶體單元201a的設定操作期間，由寫入電路124選擇性地啟用設定電流或電壓脈衝，且通過位元線234發送到頂部電極232a。從頂部電極232a，設定電流或電壓脈衝經過相變材料存儲位置230a，從而將相變材料加熱到高於其結晶溫度(但通常低於其熔化溫度)。以此方式，相變材料在所述設定操作期間達到結晶狀態或部分結晶且部分非晶狀態。
在選定記憶體單元201a的重置操作期間，由寫入電路124選擇性地啟用重置電流或電壓脈衝，且通過位元線234發送到頂部電極 232a。從頂部電極232a，重置電流或電壓脈衝經過相變材料存儲位置230a。重置電流或電壓將相變材料快速加熱到高於其熔化溫度。在電流或電壓脈衝斷開之後，相變材料快速淬火冷卻為非晶狀態或部分非晶且部分結晶狀態。
穿過每個第二二極體相變記憶體單元201b的電流路徑是從第二位元線210b穿過頂部電極232b和相變材料存儲位置230b到達矽化物觸點226b。從矽化物觸點226b，電流流過由P+區域224b和N+/N-區域222b形成的二極體。從N+/N-區域222b，電流流到位元線234。以類似於每個第一二極體相變記憶體單元201a的方式對每個第二二極體相變記憶體單元201b進行編程。
以下圖4到圖17說明用於製造二極體相變記憶體單元的三維陣列(例如先前參看圖3而描述並說明的三維陣列200a)的實施例。
圖4說明陣列邏輯238和第一字元線210a的一個實施例的橫截面圖。陣列邏輯238包含電晶體204a和204b。電晶體204a和204b形成於襯底202中。襯底202包含矽襯底或另一合適襯底。STI 206提供於鄰近的電晶體之間，以使所述電晶體彼此電隔離。電晶體204a和204b的柵極電耦合到用於啟動電晶體204a和204b的控制線。觸點208a到208d每一者接觸電晶體204a和204b的源極/汲極區域。觸點208a到208d包含W、Al、Cu或另一合適金屬。介電材料橫向圍繞觸點208a到208d。介電材料包含SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合適介電材料。
金屬(例如W、Al、Cu或另一合適金屬)沉積在介電材料和觸點208a到208d上，以提供金屬層。使用化學氣相沉積(chemical vapor deposition，CVD)、高密度等離子體-化學氣相沉積(high density plasma-chemical vapor deposition，HDP-CVD)、原子層沉積(atomic layer deposition，ALD)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、物理氣相沉積(physical vapor deposition，PVD)、噴射氣相沉積(jet vapor deposition，JVD)或其他合適沉積技術來沉積金屬層。接著對所述金屬進行蝕刻，以暴露介電材料的部分，以便提供第一字元線210a和觸點212a到212c。
介電材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一 合適介電材料)沉積在第一字元線210a和觸點212a到212c上。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積介電材料。接著使用CMP或另一合適的平坦化技術來平坦化介電材料，以暴露第一字元線210a和觸點212a到212c，且提供介電材料236a。
圖5說明第一字元線210a、矽插塞240a、第一介電材料層236b和第二介電材料層221a的一個實施例的橫截面圖。第一介電材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合適介電材料)沉積在第一字元線210a上以提供第一介電材料層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD、旋塗或其他合適沉積技術來沉積所述第一介電材料層。
第二介電材料(例如SiN或另一合適介電材料)沉積在第一介電材料層上，以提供第二介電材料層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積第二介電材料層。接著對第二介電材料層和第一介電材料層進行蝕刻，以提供暴露第一字元線210a的一部分的開口，且提供第一介電材料層236b和第二介電材料層221a。在一個實施例中，所述開口的形狀是圓柱形的。在其他實施例中，所述開口具有另一合適形狀。
接著，將矽沉積到所述開口中，或使用磊晶製程(epitaxy process)來提供矽插塞240a。在一個實施例中，矽插塞240a包括多晶矽。在一個實施例中，在600℃到800℃範圍內的沉積溫度和在100sccm到500sccm範圍內的矽烷氣體流動速率，在小於500毫托(mTorr)的壓力下，通過化學氣相沉積製程而獲得矽插塞240a。在另一實施例中，矽插塞包括通過固態磊晶製程獲得的結晶矽。
圖6說明第一字元線210a、凹進的矽插塞240b、第一介電材料層236b和第二介電材料層221a的一個實施例的橫截面圖。對矽插塞240a進行回蝕以提供凹進的矽插塞240b。
圖7說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236b和第二介電材料層221a的一個實施例的橫截面圖。在一個實施例中，保護性介電材料(未圖示)(例如SiO2或另一合適的介電材料)沉積在第二介電材料層221a、第一介電材料層236b和凹進的矽插塞240b 的暴露部分上，以提供保護性介電材料層。接著使用合適的摻雜劑植入凹進的矽插塞240b，以提供N+/N-區域222a和P+區域224a。在其他實施例中，使用其他合適的製程來提供N+/N-區域222a和P+區域224a，例如摻雜的多晶矽的沉積。在任何情況下，對N+/N-區域222a和P+區域224a進行退火以形成矽化物觸點226a。N+/N-區域222a和P+區域224a提供二極體108。在一個實施例中，所述二極體的極性是顛倒的。在一個實施例中，接著移除保護性介電材料層。
圖8說明在對第一介電材料層236b進行底切蝕刻之後，第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c和第二介電材料層221a的一個實施例的橫截面圖。使用選擇性濕式蝕刻或另一合適蝕刻來對第一介電材料層236b進行選擇性凹進蝕刻，以形成第二介電材料層221a的懸垂物(如242處所指示)，且提供第一介電材料層236c。
圖9說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c和第三介電材料層221b的一個實施例的橫截面圖。介電材料(例如SiN或另一合適介電材料)沉積在第二介電材料層221a、第一介電材料層236c和矽化物觸點226a的暴露部分上，以提供第三介電材料層221b。第三介電材料層221b包含第二介電材料層221a。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積介電材料層。
圖10說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c、第三介電材料層221b和形成於共形層244a中的鎖眼246的一個實施例的橫截面圖。多晶矽或另一合適材料共形地沉積在第三介電材料層221b的暴露部分上，以提供共形層244a。在其他實施例中，共形層244a是介電材料(例如SiO2)或半導體材料(例如非晶矽)。由於懸垂物242的緣故，共形層244a自身夾斷，從而形成孔隙(void)或鎖眼246。鎖眼246實質上位於矽化物觸點226a上方中心處。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積共形層244a。
圖11說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c、第三介電材料層221b和對共形層244a進行蝕刻之後 的層244b的一個實施例的橫截面圖。共形層244a是經蝕刻以提供暴露第三介電材料層221b之一部分的層244b的間隔物。在矽化物觸點226a上的第三介電材料層221b的暴露部分的亞光刻橫截面實質上等於鎖眼246的橫截面。
圖12說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c、介電材料228a和對第三介電材料層221b進行蝕刻之後的層244b的一個實施例的橫截面圖。第三介電材料層221b經蝕刻以暴露第一介電材料層236c和矽化物觸點226a的一部分，以提供介電材料228a。
圖13說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c和移除層244b之後的介電材料228a的一個實施例的橫截面圖。層244b經蝕刻以暴露介電材料228a。
圖14說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c、介電材料228a、相變材料存儲位置230a和頂部電極232a的一個實施例的橫截面圖。相變材料(例如硫族化物化合材料或另一合適相變材料)沉積在第一介電材料層236c、介電材料228a和矽化物觸點226a的暴露部分上，以提供相變材料層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積相變材料層。
電極材料(例如TiN、TaN、W、WN、Al、C、Ti、Ta、TiSiN、TaSiN、TiAlN、TaAlN、Cu或另一合適電極材料)沉積在相變材料層上，以提供電極材料層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積電極材料層。接著平坦化電極材料層和相變材料層，以暴露第一介電材料層236c，且提供頂部電極232a和相變材料存儲位置230a。使用CMP或另一合適平坦化技術來平坦化電極材料層和相變材料層。在其他實施例中，使用其他合適製程來製造具有其他合適配置的相變材料存儲位置230a和頂部電極232a。
圖15說明第一字元線210a、二極體108、矽化物觸點226a、第一介電材料層236c、介電材料228a、相變材料存儲位置230a、頂部電極232a和蓋材料層221c的一個實施例的橫截面圖。介電材料(例如SiN或另一合適介電材料)沉積在第一介電材料層236c、介電材料228a、相變材料存儲 位置230a和頂部電極232a的暴露部分上，以提供蓋材料層221c。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積蓋材料層221c。
圖16說明在製造通孔214a和214b之後，二極體相變記憶體單元陣列的一個實施例的橫截面圖。蓋材料層221c和第一介電材料層236c經蝕刻以提供暴露觸點212a和212b的部分的開口，且提供蓋材料層221d和第一介電材料層236d。金屬(例如W、Al、Cu或另一合適材料)沉積在蓋材料層221d、第一介電材料層236d以及觸點212a和212d的暴露部分上，以提供金屬層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積所述金屬層。接著，使用CMP或另一合適平坦化技術來平坦化所述金屬層，以暴露蓋材料層221d且提供通孔214a和214b。
圖17說明在製造位元線234以及觸點216a和216b之後，二極體相變記憶體單元陣列的一個實施例的橫截面圖。蓋材料層221d經蝕刻以暴露頂部電極232a、相變材料存儲位置230a和介電材料228a，且提供介電材料層220a。金屬(例如W、Al、Cu或另一合適金屬)沉積在介電材料層220a、通孔214a和214b、頂部電極232a、相變材料存儲位置230a和介電材料228a的暴露部分上，以提供金屬層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積所述金屬層。接著，對所述金屬層進行蝕刻以提供位元線234以及觸點216a和216b。
介電材料(例如SiO2、SiOx、SiN、FSG、BPSG、BSG或另一合適介電材料)沉積在位元線234、觸點216a和216b以及介電材料層220a的暴露部分上，以提供介電材料層。使用CVD、HDP-CVD、ALD、MOCVD、PVD、JVD或其他合適沉積技術來沉積介電材料層。接著，平坦化介電材料層，以暴露位元線234和觸點216a和216b，且提供介電材料236e。
接著重複與先前參看圖5到圖16而描述和說明的製程類似的製程，以製造如先前參看圖3而描述和說明的三維陣列200a的第二二極體相變記憶體單元201b。
圖18說明二極體相變記憶體單元陣列200b的另一實施例的橫截面圖。陣列200b類似於先前參看圖3而描述和說明的三維陣列200a， 但陣列200b只包含二極體相變記憶體單元的單個二維陣列。在陣列200b中，不包含二極體相變記憶體單元201b。以類似於三維陣列200a的方式製造陣列200b。
實施例提供二極體相變記憶體單元的二維和三維陣列。通過金屬字元線和金屬位元線來存取二極體相變記憶體單元。與典型二極體記憶體單元相比，所述二極體相變記憶體單元陣列提供增加的記憶體密度和較小的記憶體單元大小。
雖然本文所述的具體實施例實質上集中於使用相變記憶體元件，但本本發明可應用於任何合適類型的電阻性或電阻率改變記憶體元件。
儘管本文已說明並描述了具體實施例，但所屬領域的技術人員將瞭解，在不脫離本發明的範圍的情況下，多種替代和/或均等實施方案可代替所展示和描述的具體實施例。本申請案意在涵蓋本文所論述的具體實施例的任何改編或變化。因此，希望本發明僅受申請專利範圍及其均等物限制。
200a‧‧‧三維陣列
200b‧‧‧二極體相變記憶體單元陣列
201a‧‧‧第一二極體相變記憶體單元
201b‧‧‧第二二極體相變記憶體單元
202‧‧‧襯底
204a、204b‧‧‧電晶體
206‧‧‧淺溝槽隔離
208a~208d、212a~212c、216a~216b‧‧‧觸點
210a‧‧‧第一字元線
210b‧‧‧第二字元線
214a、214b、218‧‧‧通孔
236、220a、220b、228a、228b、236a‧‧‧介電材料
234‧‧‧位元線
222a、222b‧‧‧N+/N-區域
224a、224b‧‧‧P+區域
226a、226b‧‧‧矽化物觸點
230a、230b‧‧‧相變材料存儲位置
232a、232b‧‧‧頂部電極

Claims (23)

  1. 一種積體電路，包括：一第一金屬線；一第一二極體，其耦合到所述第一金屬線；一第一電阻率改變材料，其耦合到所述第一二極體；一第二金屬線，其耦合到所述第一電阻率改變材料；一矽化物觸點，其耦合於所述第一二極體與所述第一電阻率改變材料之間；以及一介電材料，其接觸所述第一電阻率改變材料和所述矽化物觸點，所述介電材料界定所述第一電阻率改變材料與所述矽化物觸點之間的一介面。
  2. 如申請專利範圍第1項所述之積體電路，更包括：一第二二極體，其耦合到所述第二金屬線；一第二電阻率改變材料，其耦合到所述第二二極體；以及一第三金屬線，其耦合到所述第二電阻率改變材料，其中，所述第二二極體和所述第二電阻率改變材料位於所述第一二極體和所述第一電阻率改變材料上方。
  3. 如申請專利範圍第2項所述之積體電路，更包括：至少一個額外記憶體單元層，其包括：一第四金屬線，其位於所述第三金屬線上方；一第三二極體，其耦合到所述第四金屬線；一第三電阻率改變材料，其耦合到所述第三二極體；以及一第五金屬線，其耦合到所述第三電阻率改變材料。
  4. 如申請專利範圍第1項所述之積體電路，更包括：一電極，其耦合於所述第一電阻率改變材料與所述第二金屬線之間。
  5. 如申請專利範圍第1項所述之積體電路，其中所述介面具有一亞光刻橫截面。
  6. 如申請專利範圍第1項所述之積體電路，其中所述第一電阻率改 變材料包括一相變材料。
  7. 一種系統，包括：一主機；以及一記憶體裝置，其通信地耦合到所述主機，所述記憶體裝置包括：一第一金屬字元線；一第一垂直二極體，其耦合到所述第一金屬字元線；一第一電阻性記憶體元件，其耦合到所述第一垂直二極體；一金屬位元線，其耦合到所述第一電阻性記憶體元件；一矽化物觸點，其耦合於所述第一垂直二極體與所述第一電阻性記憶體元件之間；以及一介電材料，其接觸所述第一電阻性記憶體元件和所述矽化物觸點，所述介電材料界定所述第一電阻性記憶體元件與所述矽化物觸點之間的一介面。
  8. 如申請專利範圍第7項所述之系統，其中所述記憶體裝置更包括：一第二垂直二極體，其耦合到所述金屬位元線；一第二電阻性記憶體元件，其耦合到所述第二垂直二極體；以及一第二金屬字元線，其耦合到所述第二電阻性記憶體元件，其中，所述第二金屬字元線在所述第一金屬字元線上方對準。
  9. 如申請專利範圍第8項所述之系統，其中所述第一金屬字元線和所述第二金屬字元線垂直於所述金屬位元線。
  10. 如申請專利範圍第8項所述之系統，其中所述記憶體裝置更包括：一寫入電路，其經配置以將所述第一電阻性記憶體元件和所述第二電阻性記憶體元件編程到一選定電阻狀態； 一感測電路，其經配置以讀取所述第一電阻性記憶體元件和所述第二電阻性記憶體元件的一電阻狀態；以及一控制器，其經配置以控制所述寫入電路和所述感測電路。
  11. 如申請專利範圍第7項所述之系統，其中所述第一電阻性記憶體元件包括一相變元件。
  12. 一種記憶體，包括：一第一字元線；一第一二極體相變記憶體單元，其耦合到所述第一字元線；一位元線，其耦合到所述第一二極體相變記憶體單元，其中所述第一二極體相變記憶體單元包括耦合到所述第一字元線的一第一二極體，和耦合於所述第一二極體與所述位元線之間的一第一相變元件；一第二二極體相變記憶體單元，其耦合到所述位元線；一第二字元線，其耦合到所述第二二極體相變記憶體單元；一矽化物觸點，其耦合於所述第一二極體與所述第一相變元件之間；以及一介電材料，其接觸所述第一相變元件和所述矽化物觸點，所述介電材料界定所述第一相變元件與所述矽化物觸點之間的一第一有效相變區域，其中，所述第二二極體相變記憶體單元位於所述第一二極體相變記憶體單元上方。
  13. 如申請專利範圍第12項所述之記憶體，其中所述第二二極體相變記憶體單元包括耦合到所述位元線的一第二二極體，和耦合於所述第二二極體與所述第二字元線之間的一第二相變元件。
  14. 如申請專利範圍第13項所述之記憶體，其中所述第二相變元件包括具有一亞光刻橫截面的一第二有效相變區域。
  15. 如申請專利範圍第12項所述之記憶體，更包括：用於選擇所述第一字元線的一第一手段；以及用於選擇所述第二字元線的一第二手段。
  16. 如申請專利範圍第12項所述之記憶體，其中所述第一字元線包括一第一金屬字元線，其中所述位元線包括一金屬位元線，以及其中所述第二字元線包括一第二金屬字元線。
  17. 一種用於製造積體電路的方法，包括：製造一第一金屬線；製造一第一垂直二極體，其耦合到所述第一金屬線；製造一第一電阻率改變材料元件，其耦合到所述第一垂直二極體；以及製造一第二金屬線，其耦合到所述第一電阻率改變材料元件，其中製造所述第一垂直二極體包括：將一第一介電材料層沉積在所述第一金屬線上；將一第二介電材料層沉積在所述第一介電材料層上；在所述第一介電材料層和所述第二介電材料層中蝕刻一開口，以暴露所述第一金屬線的一部分；用矽填充所述開口；對所述矽進行回蝕，以暴露所述開口的側壁的一部分；以及植入所述矽以形成摻雜的區域，從而提供所述第一垂直二極體。
  18. 如申請專利範圍第17項所述之方法，更包括：製造一第二垂直二極體，其耦合到所述第二金屬線；製造一第二電阻率改變材料元件，其耦合到所述第二垂直二極體；以及製造一第三金屬線，其耦合到所述第二電阻率改變材料元件。
  19. 如申請專利範圍第18項所述之方法，其中製造所述第一電阻率改變材料元件包括：在所述第一垂直二極體上形成一矽化物觸點；選擇性地蝕刻所述第一介電材料層，以提供所述第二介電材料層的一懸垂物； 將一第三介電材料層沉積在所述矽化物觸點以及所述第一介電材料層和所述第二介電材料層的暴露部分上；將一共形層共形地沉積在所述第三介電材料層上，以在所述開口中形成一鎖眼；對所述共形層進行間隔物蝕刻，以暴露所述矽化物觸點上方的所述第三介電材料層的一部分；對所述第三介電材料層的所述暴露部分進行蝕刻，以暴露所述矽化物觸點的一部分；移除所述經蝕刻的共形層；將電阻率改變材料沉積在所述矽化物觸點的所述暴露部分上；以及將一電極材料沉積在所述電阻率改變材料上。
  20. 一種用於製造記憶體的方法，包括：製造一第一字元線；製造一第一垂直二極體，其耦合到所述第一字元線；製造一第一相變元件，其耦合到所述第一垂直二極體；製造一第一位元線，其耦合到所述第一相變元件；製造一第二垂直二極體，其耦合到所述第一位元線；製造一第二相變元件，其耦合到所述第二垂直二極體；以及製造一第二字元線，其耦合到所述第二相變元件，其中製造所述第一垂直二極體包括：將一第一介電材料層沉積在所述第一金屬線上；將一第二介電材料層沉積在所述第一介電材料層上；在所述第一介電材料層和所述第二介電材料層中蝕刻一開口，以暴露所述第一金屬線的一部分；用矽填充所述開口；對所述矽進行回蝕，以暴露所述開口的側壁的一部分；以及植入所述矽以形成摻雜的區域，從而提供所述第一垂直二極體。
  21. 如申請專利範圍第20項所述之方法，其中製造所述第一字元線包括製造一第一金屬字元線，其中製造所述第一位元線包括製造一第一金屬位元線，以及其中製造所述第二字元線包括製造一第二金屬字元線。
  22. 如申請專利範圍第20項所述之方法，更包括：製造至少一個額外記憶體單元層，其包括：在所述第二字元線上方製造第三字元線；製造一第三垂直二極體，其耦合到所述第三字元線；製造一第三相變元件，其耦合到所述第三垂直二極體；以及製造一第二位元線，其耦合到所述第三相變元件。
  23. 如申請專利範圍第20項所述之方法，其中製造所述第一相變元件包括：製造包含具有一亞光刻橫截面的一有效相變區域的一第一相變元件。
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