JP2006294970A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To raise a manufacturing yield of a semiconductor device with a phase transformation memory. <P>SOLUTION: In the phase transformation memory region 10A of the semiconductor device, the memory cell of the phase transformation memory is formed by a phase transformation film 45 and MISFETQn1 electrically connected to the phase transformation film 45, and MISFETQn2 is formed in the peripheral circuit region 10B of the semiconductor device. The phase transformation film 45 is formed between a wiring 54 which is a second layer wiring and an n<SP>+</SP>-type semiconductor region 20a which is a drain of the MISFETQn1. The lower surface side of the phase transformation film 45 is electrically connected to the n<SP>+</SP>-type semiconductor region 20a through a plug 43. The electrode 46 on the phase transformation film 45 is electrically connected to the wiring 54 through a plug 53. A first layer wiring 34 is electrically connected to n<SP>+</SP>-type semiconductor regions 19a, 19b, 20b through a plug 33. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、相変化メモリを含む半導体装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device including a phase change memory.

データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化メモリは、各メモリセルの相変化膜（カルコゲナイド層）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。   In the nonvolatile semiconductor memory device for executing data storage, the data storage format in the memory cell can take various forms. Among these, the phase change memory changes the resistivity by changing the phase change film (chalcogenide layer) of each memory cell between an amorphous state and a crystalline state, and the current passed through each memory cell at the time of access Is a non-volatile memory configured to change according to stored information.

特開平９−２４６４９２号公報（特許文献１）には、セル領域と周辺回路領域との間の段差が低減され高集積化を実現することのできる半導体記憶装置およびその製造方法に関する技術が記載されている。
特開平９−２４６４９２号公報 Japanese Laid-Open Patent Publication No. 9-246492 (Patent Document 1) describes a technology relating to a semiconductor memory device that can reduce the level difference between the cell region and the peripheral circuit region and achieve high integration, and a method for manufacturing the same. ing.
JP-A-9-246492

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

相変化膜と、その相変化膜に接続されたメモリセル選択用トランジスタとしてのＭＩＳＦＥＴとにより、相変化メモリのメモリセルが形成される。相変化メモリにより、小型、大容量、高速なメモリを実現できる。また、相変化メモリが形成された半導体装置では、周辺回路などに用いられるＭＩＳＦＥＴも形成されている。   A memory cell of a phase change memory is formed by the phase change film and a MISFET as a memory cell selection transistor connected to the phase change film. The phase change memory can realize a small, large-capacity, and high-speed memory. Further, in a semiconductor device in which a phase change memory is formed, a MISFET used for a peripheral circuit or the like is also formed.

相変化膜は、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの一方に電気的に接続される。このため、相変化膜をＭＩＳＦＥＴのソースまたはドレインと最下層配線との間に形成し、相変化膜と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、相変化膜の下面側をＭＩＳＦＥＴのソースまたはドレインの一方に接続し、相変化膜の上面側を最下層配線に接続することで、相変化メモリを形成することができる。また、最下層配線は、最下層配線と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの他方や、周辺回路のＭＩＳＦＥＴのソースまたはドレインなどに電気的に接続される。   The phase change film is electrically connected to one of a source and a drain of a MISFET as a memory cell selection transistor. For this reason, a phase change film is formed between the source or drain of the MISFET and the lowermost layer wiring, and through a plug embedded in the contact hole formed in the insulating film between the phase change film and the semiconductor substrate, A phase change memory can be formed by connecting the lower surface side of the phase change film to one of the source or drain of the MISFET and connecting the upper surface side of the phase change film to the lowermost layer wiring. The lowermost layer wiring is connected to the other of the source or drain of the MISFET as a memory cell selection transistor via a plug embedded in a contact hole formed in the insulating film between the lowermost layer wiring and the semiconductor substrate, It is electrically connected to the source or drain of the MISFET of the peripheral circuit.

しかしながら、相変化膜をＭＩＳＦＥＴのソースまたはドレインと最下層配線との間に形成した場合、最下層配線と半導体基板との間の絶縁膜の合計膜厚が厚くなる。このため、メモリセル選択用トランジスタとしてのＭＩＳＦＥＴのソースまたはドレインの他方や、周辺回路のＭＩＳＦＥＴのソースまたはドレインなどに最下層配線を接続するためのコンタクトホールの深さが深くなり、コンタクトホールのアスペクト比が大きくなる。コンタクトホールのアスペクト比が大きいと、このコンタクトホールを埋め込むプラグを形成する際に、コンタクトホールの内部へのバリア膜（例えば窒化チタン膜）の被覆性が悪くなり易く、プラグの導通不良などを生じる可能性がある。これは、半導体装置の製造歩留まりを低下させる。これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。   However, when the phase change film is formed between the source or drain of the MISFET and the lowermost layer wiring, the total film thickness of the insulating film between the lowermost layer wiring and the semiconductor substrate increases. For this reason, the depth of the contact hole for connecting the lowermost layer wiring to the other of the source or drain of the MISFET as the memory cell selection transistor or the source or drain of the MISFET of the peripheral circuit is increased, and the aspect of the contact hole is increased. The ratio increases. When the contact hole has a large aspect ratio, the coverage of the barrier film (for example, titanium nitride film) inside the contact hole is liable to deteriorate when forming a plug for embedding the contact hole, resulting in poor conduction of the plug. there is a possibility. This reduces the manufacturing yield of the semiconductor device. In order to prevent this, it is necessary to use a sputtering apparatus with good coverage when forming the barrier film, which increases the capital investment for manufacturing the semiconductor device and reduces the manufacturing cost of the semiconductor device. Increase.

本発明の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the manufacturing yield of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、相変化膜と前記相変化膜に電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、相変化膜が最下層配線よりも上層の配線と前記電界効果型トランジスタのソースまたはドレインとの間に形成され、相変化膜の下面側が前記電界効果型トランジスタのソースまたはドレインに電気的に接続され、相変化膜の上面側が前記最下層配線よりも上層の配線に電気的に接続されているものである。   The present invention includes a phase change memory having a phase change film and a field effect transistor electrically connected to the phase change film, and a multilayer wiring structure, and the phase change film is higher than the lowermost layer wiring. Formed between the wiring and the source or drain of the field effect transistor, the lower surface side of the phase change film is electrically connected to the source or drain of the field effect transistor, and the upper surface side of the phase change film is the lowermost layer wiring It is electrically connected to the upper layer wiring.

また、本発明は、相変化膜と前記相変化膜にソースまたはドレインが電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、前記相変化膜は、多層配線構造の第１配線と第１配線よりも１つ上層の配線層である第２配線との間に形成され、相変化膜の下面側が第１配線に電気的に接続され、相変化膜の上面側が第２配線に電気的に接続されているものである。   The present invention also includes a phase change memory having a phase change film and a field effect transistor having a source or drain electrically connected to the phase change film, and a multilayer wiring structure, and the phase change film includes: The phase change film is formed between the first wiring of the multilayer wiring structure and the second wiring which is a wiring layer one layer above the first wiring, and the lower surface side of the phase change film is electrically connected to the first wiring. The upper surface side of the film is electrically connected to the second wiring.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体装置の製造歩留りを向上させることができる。   The manufacturing yield of the semiconductor device can be improved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。 (Embodiment 1)
A semiconductor device and a manufacturing method thereof according to this embodiment will be described with reference to the drawings. FIG. 1 is a plan view (plan layout diagram, chip layout diagram) showing a schematic configuration of a semiconductor device (nonvolatile semiconductor memory device, semiconductor chip) of the present embodiment.

本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置）である。   A semiconductor device (semiconductor chip) 1 of the present embodiment includes a phase change memory (phase change nonvolatile memory, PCM (Phase Change Memory), OUM (Ovonic), which is a phase change nonvolatile memory (nonvolatile memory element). Unified Memory)) is a semiconductor device (semiconductor memory device).

図１に示されるように、本実施の形態の半導体装置１は、相変化メモリ（のメモリセルアレイ）が形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３と、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４と、アナログ回路が形成されたアナログ回路領域５と、入出力回路が形成されたＩ／Ｏ領域６とを有している。   As shown in FIG. 1, the semiconductor device 1 of the present embodiment has a phase change memory region 2 in which a phase change memory (memory cell array) is formed. Further, the semiconductor device 1 includes a RAM area 3 in which a RAM (Random Access Memory) circuit such as DRAM (Dynamic RAM) or SRAM (Static RAM) is formed, and a logic circuit such as a CPU or MPU. CPU area 4, analog circuit area 5 in which analog circuits are formed, and I / O area 6 in which input / output circuits are formed.

相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの相変化膜（後述する相変化膜４５に対応）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この相変化膜の相状態（相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。   In the phase change memory area 2, as one of the main circuits of the semiconductor device 1, a non-volatile memory that stores a relatively large amount of information is formed by a phase change memory that is a phase change type non-volatile memory. . The phase change memory changes the resistivity (resistance value) by changing the phase change film (corresponding to a phase change film 45 described later) of each memory cell between an amorphous state and a crystalline state, and at the time of access The non-volatile memory is configured such that the passing current of each memory cell changes depending on the stored information. In the phase change memory, the phase state of the phase change film (whether the phase change film is in an amorphous state or a crystalline state) is stored information, and by the passing current of the selected memory cell to be accessed at the time of access, The storage information of the selected memory cell can be read.

図２は、本実施の形態の半導体装置１の要部断面図である。図２においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図２において、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。   FIG. 2 is a cross-sectional view of a main part of the semiconductor device 1 according to the present embodiment. FIG. 2 shows a cross section (main part cross section) of the phase change memory region 10A and a cross section (main part cross section) of the peripheral circuit region 10B. The phase change memory area 10 </ b> A corresponds to a part of the phase change memory area 2 of the semiconductor device 1. The peripheral circuit region 10B corresponds to a part of the peripheral circuit region of the semiconductor device 1 (region where the n-channel MISFET is formed), and the n-channel MISFET (MISFET formed in the peripheral circuit region 10B) constituting the peripheral circuit. ) And the like form an X decoder circuit, a Y decoder circuit, a sense amplifier circuit, an input / output circuit (input / output circuit in the I / O area 6), a logic circuit (logic circuit in the CPU area 4), and the like. In FIG. 2, the cross section of the phase change memory area 10A and the peripheral circuit area 10B are shown adjacent to each other. However, the positional relationship between the cross section of the phase change memory area 10A and the peripheral circuit area 10B is changed as necessary. can do.

図２に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂが形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂは周辺回路領域１０Ｂに形成されている。   As shown in FIG. 2, an element isolation region 12 is formed on the main surface of a semiconductor substrate (semiconductor wafer) 11 made of, for example, p-type single crystal silicon, and the active region isolated by the element isolation region 12 is formed. Are formed with p-type wells 13a and 13b. Among these, the p-type well 13a is formed in the phase change memory region 10A, and the p-type well 13b is formed in the peripheral circuit region 10B.

相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ２が形成されている。   An n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn1 is formed on the p-type well 13a of the phase change memory region 10A. An n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn2 is formed on the p-type well 13b in the peripheral circuit region 10B.

ＭＩＳＦＥＴＱｎ１は、ｐ型ウエル１３ａの表面のゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上のゲート電極１５ａとを有しており、ゲート電極１５ａの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ａが形成されている。サイドウォール１８ａの下のｐ型ウエル１３ａ内にはｎ−型半導体領域１６ａ，１７ａが形成され、ｎ−型半導体領域１６ａ，１７ａの外側にはｎ−型半導体領域１６ａ，１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａ，２０ａが形成されている。ｎ−型半導体領域１６ａおよびｎ＋型半導体領域１９ａにより、ＭＩＳＦＥＴＱｎ１のソース領域が形成され、ｎ−型半導体領域１７ａおよびｎ＋型半導体領域２０ａにより、ＭＩＳＦＥＴＱｎ１のドレイン領域が形成される。 The MISFET Qn1 has a gate insulating film 14a on the surface of the p-type well 13a and a gate electrode 15a on the gate insulating film 14a. A side wall (side wall spacer) made of silicon oxide or the like is formed on the side wall of the gate electrode 15a. ) 18a is formed. N − type semiconductor regions 16a and 17a are formed in the p type well 13a under the sidewall 18a, and the impurity concentration is higher than that of the n − type semiconductor regions 16a and 17a outside the n − type semiconductor regions 16a and 17a. High n + -type semiconductor regions 19a and 20a are formed. The n − type semiconductor region 16a and the n + type semiconductor region 19a form the source region of the MISFET Qn1, and the n − type semiconductor region 17a and the n + type semiconductor region 20a form the drain region of the MISFET Qn1.

ＭＩＳＦＥＴＱｎ２もＭＩＳＦＥＴＱｎ１とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱｎ２は、ｐ型ウエル１３ｂの表面のゲート絶縁膜１４ｂと、ゲート絶縁膜１４ｂ上のゲート電極１５ｂとを有しており、ゲート電極１５ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１６ｂ，１７ｂが形成され、ｎ−型半導体領域１６ｂ，１７ｂの外側にはｎ−型半導体領域１６ｂ，１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂ，２０ｂが形成されている。ｎ−型半導体領域１６ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱｎ２のソース領域が形成され、ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域２０ｂにより、ＭＩＳＦＥＴＱｎ２のドレイン領域が形成される。 The MISFET Qn2 has substantially the same configuration as the MISFET Qn1. That is, the MISFET Qn2 has a gate insulating film 14b on the surface of the p-type well 13b and a gate electrode 15b on the gate insulating film 14b, and a side wall made of silicon oxide or the like (on the side wall of the gate electrode 15b ( Side wall spacers 18b are formed. N − type semiconductor regions 16b and 17b are formed in the p type well 13b below the sidewall 18b, and the impurity concentration is higher than that of the n − type semiconductor regions 16b and 17b outside the n − type semiconductor regions 16b and 17b. High n + -type semiconductor regions 19b and 20b are formed. The n − type semiconductor region 16b and the n + type semiconductor region 19b form a source region of the MISFET Qn2, and the n − type semiconductor region 17b and the n + type semiconductor region 20b form a drain region of the MISFET Qn2.

ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面に、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２１が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。 Metal silicide layers (for example, cobalt silicide (CoSi 2 ) layers) 21 are formed on the surfaces of the gate electrodes 15a and 15b and the n + -type semiconductor regions 19a, 19b, 20a, and 20b, respectively. Thereby, it is possible to reduce the diffusion resistance and contact resistance of the n + type semiconductor regions 19a, 19b, 20a, 20b and the like.

半導体基板１１上には、ゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ３３が形成されている。なお、プラグは、絶縁膜に形成された接続孔（コンタクトホール、ビアまたはスルーホール）を充填する導電体である。   An insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 15a and 15b. A contact hole (opening, connection hole) 32 is formed in the insulating film 31, and a plug 33 made of a conductive film mainly composed of a tungsten (W) film is formed in the contact hole 32. The plug is a conductor that fills a connection hole (contact hole, via, or through hole) formed in the insulating film.

コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ上やゲート電極１５ａ，１５ｂ上に形成されている。なお、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ上には、コンタクトホール３２およびプラグ３３は形成（接続）されず、後述するコンタクトホール４２およびプラグ４３が形成（接続）されている。 The contact hole 32 and the plug 33 are formed on the n + type semiconductor regions 19a, 19b, and 20b and on the gate electrodes 15a and 15b. Note that contact hole 32 and plug 33 are not formed (connected) on n + type semiconductor region 20a constituting the drain of MISFET Qn1 in phase change memory region 10A, but contact hole 42 and plug 43 described later are formed (connected). )

プラグ３３が埋め込まれた絶縁膜３１上には、第１層配線（すなわち多層配線構造の最下層配線）としての配線（第１配線層）３４が形成されている。配線３４は、例えば、窒化チタン膜３５ａ、アルミニウム膜３５ｂおよび窒化チタン膜３５ｃの積層膜などからなる。配線３４は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。 On the insulating film 31 in which the plug 33 is embedded, a wiring (first wiring layer) 34 as a first layer wiring (that is, a lowermost layer wiring having a multilayer wiring structure) is formed. The wiring 34 is made of, for example, a laminated film of a titanium nitride film 35a, an aluminum film 35b, and a titanium nitride film 35c. The wiring 34 is electrically connected to the n + type semiconductor regions 19a, 19b, 20b, the gate electrodes 15a, 15b, and the like through the plug 33.

絶縁膜３１上に、配線３４を覆うように、絶縁膜４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１，３１にコンタクトホール（開口部、接続孔）４２が形成されており、コンタクトホール４２内には、タングステン（Ｗ）膜を主体とする導電膜からなるプラグ４３が形成されている。コンタクトホール４２およびプラグ４３は、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａ上に形成されている。 An insulating film 41 is formed on the insulating film 31 so as to cover the wiring 34. In the phase change memory region 10A, contact holes (openings, connection holes) 42 are formed in the insulating films 41 and 31, and plugs made of a conductive film mainly composed of a tungsten (W) film are formed in the contact holes 42. 43 is formed. Contact hole 42 and plug 43 are formed on n + type semiconductor region 20a which is the drain of MISFET Qn1 in phase change memory region 10A.

相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、相変化膜（相変化層、カルコゲナイド層）４５と相変化膜４５上の電極（金属膜）４６との積層膜が形成されている。相変化膜４５は、プラグ４３に接続するように形成され、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。 In the phase change memory region 10A, a laminated film of a phase change film (phase change layer, chalcogenide layer) 45 and an electrode (metal film) 46 on the phase change film 45 is formed on the insulating film 41 in which the plug 43 is embedded. Has been. The phase change film 45 is formed so as to be connected to the plug 43, and is electrically connected via the plug 43 to the n + type semiconductor region 20a that is the drain of the MISFET Qn1 in the phase change memory region 10A.

相変化膜４５は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。相変化膜４５は、例えば、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなるカルコゲナイド膜により形成されている。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５）やＡｇＩｎＳｂＴｅなどにより、相変化膜４５を形成することができる。電極４６は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜などにより形成することができる。また、相変化膜４５の密着性（接着性）向上のために、相変化膜４５の上下の一方または両方に、チタン（Ｔｉ）膜などを形成することもできる。 The phase change film 45 is a material film (semiconductor film) capable of transition (phase change) between two states of a crystalline state and an amorphous state. The phase change film 45 is formed of, for example, a chalcogenide film made of a material (semiconductor) containing a chalcogen element (S, Se, Te), that is, a chalcogenide (chalcogenide semiconductor, chalcogenide material). For example, the phase change film 45 can be formed of GeSbTe (for example, Ge 2 Sb 2 Te 5 ), AgInSbTe, or the like. The electrode 46 is made of a conductor film such as a metal film, and can be formed of, for example, a tungsten (W) film. Further, in order to improve the adhesion (adhesiveness) of the phase change film 45, a titanium (Ti) film or the like can be formed on one or both of the upper and lower sides of the phase change film 45.

絶縁膜４１上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１が形成されている。絶縁膜５１には、スルーホール（開口部、ビア、接続孔）５２が形成されており、スルーホール５２内には、タングステン（Ｗ）膜を主体とする導電膜からなるプラグ５３（５３ａ，５３ｂ）が形成されている。   An insulating film (interlayer insulating film) 51 is formed on insulating film 41 so as to cover phase change film 45 and electrode 46. Through holes (openings, vias, connection holes) 52 are formed in the insulating film 51, and plugs 53 (53a, 53b) made of a conductive film mainly composed of a tungsten (W) film are formed in the through holes 52. ) Is formed.

プラグ５３が埋め込まれた絶縁膜５１上には、第２層配線（すなわち多層配線構造の配線３４よりも１つ上層の配線層）としての配線（第２配線層）５４が形成されている。配線５４は、例えば、窒化チタン膜５５ａ、アルミニウム膜５５ｂおよび窒化チタン膜５５ｃの積層膜などからなる。   On the insulating film 51 in which the plug 53 is embedded, a wiring (second wiring layer) 54 as a second layer wiring (that is, a wiring layer one layer higher than the wiring 34 having a multilayer wiring structure) is formed. The wiring 54 is made of, for example, a laminated film of a titanium nitride film 55a, an aluminum film 55b, and a titanium nitride film 55c.

第２層配線である配線５４のうちの配線５４ａは、プラグ５３のうちのプラグ５３ａを介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ４３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続されている。第２層配線である配線５４のうちの配線５４ｂは、プラグ５３のうちのプラグ５３ｂを介して、第１層配線である配線３４に電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続されている。 The wiring 54 a of the wiring 54 that is the second layer wiring is electrically connected to the electrode 46 and the phase change film 45 below the electrode 46 via the plug 53 a of the plug 53, and further via the plug 43. Are electrically connected to the n + type semiconductor region 20a (the upper metal silicide layer 21) constituting the drain of the MISFET Qn1. The wiring 54 b of the wiring 54 that is the second layer wiring is electrically connected to the wiring 34 that is the first layer wiring through the plug 53 b of the plug 53, and is further connected to the n through the plug 33. It is electrically connected to the + type semiconductor regions 19a, 19b, 20b and the gate electrodes 15a, 15b (the upper metal silicide layer 21).

絶縁膜５１上に、配線５４を覆うように、絶縁膜（層間絶縁膜）６１が形成されている。絶縁膜６１上には、更に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここでは図示およびその説明は省略する。従って、本実施の形態の半導体装置は、半導体基板１１上に形成された複数の配線層を有している。すなわち、本実施の形態の半導体装置は、半導体基板１１上に形成された多層配線構造（複数配線構造）を有しており、この多層配線構造は、最下層配線（第１層配線）である配線３４と、配線３４よりも上層配線である配線５４とを含んでいる。   An insulating film (interlayer insulating film) 61 is formed on the insulating film 51 so as to cover the wiring 54. An upper wiring layer (wiring after the third layer wiring), an interlayer insulating film, and the like are further formed on the insulating film 61, but illustration and description thereof are omitted here. Therefore, the semiconductor device of the present embodiment has a plurality of wiring layers formed on the semiconductor substrate 11. That is, the semiconductor device of the present embodiment has a multilayer wiring structure (multiple wiring structure) formed on the semiconductor substrate 11, and this multilayer wiring structure is the lowest layer wiring (first layer wiring). The wiring 34 and the wiring 54 that is an upper layer wiring than the wiring 34 are included.

このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。本実施の形態の半導体装置は、多層配線構造（複数配線構造）を有し、第２層配線である配線５４ａとＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）との間に相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）の一方に電気的に接続されている。このプラグ４３は、半導体基板１１（ｎ＋型半導体領域２０ａ）と相変化膜４５との間の絶縁膜３１，４１に形成された接続孔（コンタクトホール４２）を充填する（埋める）導電体からなる。また、最下層配線である第１層配線（配線３４）は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。すなわち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方や、周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２のソースまたはドレインなどに、最下層配線である配線３４がプラグ３３を介して電気的に接続されている。このプラグ３３は、半導体基板１１（ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ）と配線３４との間の絶縁膜３１に形成された接続孔（コンタクトホール３２）を充填する（埋める）導電体からなる。 In this manner, a semiconductor integrated circuit including the phase change memory (phase change type nonvolatile memory) in the phase change memory region 10A and the MISFET in the peripheral circuit region 10B is formed on the semiconductor substrate 11, and this embodiment A semiconductor device is configured. The semiconductor device of the present embodiment has a multilayer wiring structure (multiple wiring structure), and a phase change film between the wiring 54a which is the second layer wiring and the source or drain (n + type semiconductor region 20a) of the MISFET Qn1. 45 and an electrode 46 are formed. The upper surface side of the phase change film 45, that is, the upper surface of the electrode 46 is electrically connected to the second layer wiring (wiring 54 a) via the plug 53 a, and the lower surface side of the phase change film 45 is connected via the plug 43. The MISFET Qn1 is electrically connected to one of the source and drain (n + type semiconductor region 20a). The plug 43 is made of a conductor that fills (fills) the connection hole (contact hole 42) formed in the insulating films 31 and 41 between the semiconductor substrate 11 (n + type semiconductor region 20a) and the phase change film 45. Become. The first layer wiring (wiring 34), which is the lowest layer wiring, is electrically connected to the n + type semiconductor regions 19a, 19b, 20b, the gate electrodes 15a, 15b, and the like. That is, the wiring 34 as the lowermost layer wiring is electrically connected through the plug 33 to the other of the source or drain of the MISFET Qn1 in the phase change memory region 10A, the source or drain of the MISFET Qn2 in the peripheral circuit region 10B, and the like. . The plug 33 is made of a conductor that fills (fills) a connection hole (contact hole 32) formed in the insulating film 31 between the semiconductor substrate 11 (n + type semiconductor regions 19a, 19b, and 20b) and the wiring 34. Become.

次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。図３は、半導体装置１に形成された相変化メモリの構造を示す要部断面図であり、上記図２の相変化メモリ領域１０Ａに対応する断面が示されている。上記のように、半導体装置１の相変化メモリ領域２に相変化メモリ（のメモリセルアレイ）が形成されている。図４は、相変化メモリの相変化膜４５の状態（相状態）と相変化膜４５の抵抗との相関を示す説明図（表）である。   Next, the operation of the phase change memory (phase change memory formed in the phase change memory areas 2 and 10A) will be described. FIG. 3 is a principal cross-sectional view showing the structure of the phase change memory formed in the semiconductor device 1, and shows a cross section corresponding to the phase change memory region 10A of FIG. As described above, the phase change memory (memory cell array) is formed in the phase change memory region 2 of the semiconductor device 1. FIG. 4 is an explanatory diagram (table) showing the correlation between the state (phase state) of the phase change film 45 and the resistance of the phase change film 45 of the phase change memory.

図３（図２）にも示されるように、相変化メモリは、カルコゲナイド系の材料などの相変化材料（相変化物質）からなる相変化膜４５を有している。相変化膜４５は、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能であり、この相変化膜４５が記憶素子として機能することができる。相変化膜４５は、アモルファス状態と結晶状態とで抵抗率が異なり、図４に示されるように、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での相変化膜４５の抵抗率は、結晶状態での相変化膜４５の抵抗率よりも、１０〜１００００倍程度大きくなる。   As shown in FIG. 3 (FIG. 2), the phase change memory includes a phase change film 45 made of a phase change material (phase change material) such as a chalcogenide-based material. The phase change film 45 is capable of transition (phase change) between two states of a crystalline state and an amorphous state (amorphous state and amorphous state), and the phase change film 45 can function as a memory element. it can. The phase change film 45 has different resistivity between the amorphous state and the crystalline state. As shown in FIG. 4, the phase change film 45 has a high resistance (high resistivity) in the amorphous state and a low resistance (low resistivity) in the crystalline state. . For example, the resistivity of the phase change film 45 in the amorphous state is about 10 to 10,000 times larger than the resistivity of the phase change film 45 in the crystalline state.

従って、相変化膜４５は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子である。後述するように、相変化膜４５は、加熱処理により、結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能なので、相変化膜４５は、加熱処理により抵抗値が変化する抵抗素子として機能することができる。   Therefore, the phase change film 45 is a resistance element that can change between two states (phase change) between a crystalline state and an amorphous state, and whose resistance value changes due to the transition between the two states. As will be described later, the phase change film 45 can change between two states of a crystalline state and an amorphous state (phase change) by heat treatment, so that the resistance value of the phase change film 45 changes by heat treatment. It can function as a resistive element.

このような相変化膜４５と、相変化膜４５に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱｎ１とにより、図３に示される相変化メモリ（のメモリセル）が構成されている。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａは、ワード線（図示省略、ワード線は配線３４，５４ｂなどにより形成することができる）に電気的に接続されている。相変化膜４５の上面側は、電極４６およびプラグ５３ａを介してビット線（ビット線は配線５４ａなどにより形成することができる）に電気的に接続されている。相変化膜４５の下面側は、プラグ４３を介して、ＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方、ここではドレインとしてのｎ＋型半導体領域２０ａに電気的に接続されている。ＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方、ここではソースとしてのｎ＋型半導体領域１９ａには、プラグ３３を介して、ソース線（ソース線は配線３４，５４ｂなどにより形成することができる）が電気的に接続されている。 Such a phase change film 45 and a MISFET Qn1 as a memory cell transistor (memory cell selection transistor) connected to the phase change film 45 constitute the phase change memory (memory cell) shown in FIG. Yes. The gate electrode 15a of the MISFET Qn1 is electrically connected to a word line (not shown; the word line can be formed by wirings 34, 54b, etc.). The upper surface side of phase change film 45 is electrically connected to a bit line (bit line can be formed by wiring 54a or the like) through electrode 46 and plug 53a. The lower surface side of the phase change film 45 is electrically connected through the plug 43 to one of the source and drain of the MISFET Qn1, in this case, the n + type semiconductor region 20a as the drain. A source line (the source line can be formed by wirings 34, 54b, etc.) is electrically connected to the other of the source and drain of the MISFET Qn1, in this case, the n + type semiconductor region 19a as a source via a plug 33. It is connected.

なお、本実施の形態では、相変化メモリのメモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ１を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱｎ１の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。すなわち、メモリセルトランジスタとしての電界効果型トランジスタに相変化膜４５を電気的に接続して、相変化メモリ（のメモリセル）を構成することができる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱｎ１がより好適である。以下では、メモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ１を用いる場合の動作について説明する。   In this embodiment, an n-channel type MISFET Qn1 is used as the memory cell transistor of the phase change memory. However, as another embodiment, another field effect type is used instead of the n-channel type MISFET Qn1. A transistor such as a p-channel type MISFET can also be used. That is, a phase change memory (memory cell) can be configured by electrically connecting the phase change film 45 to a field effect transistor as a memory cell transistor. However, as a memory cell transistor of the phase change memory, it is preferable to use a MISFET from the viewpoint of high integration, and an n-channel MISFET Qn1 having a smaller channel resistance in the ON state is more preferable than a p-channel MISFET. is there. Hereinafter, an operation in the case where the n-channel type MISFET Qn1 is used as the memory cell transistor will be described.

図５および図６は、相変化メモリの動作を説明するためのグラフである。図５のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図６のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの相変化膜４５の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。   5 and 6 are graphs for explaining the operation of the phase change memory. The vertical axis of the graph in FIG. 5 corresponds to the reset pulse, set pulse, and read pulse voltages (arbitrary unit) applied to the phase change memory, and the horizontal axis corresponds to time (arbitrary unit). . The vertical axis of the graph in FIG. 6 corresponds to the temperature (arbitrary unit) of the phase change film 45 when a reset pulse, set pulse, or read pulse is applied to the phase change memory, and the horizontal axis represents time (arbitrary unit). : Arbitrary unit).

相変化メモリのリセット動作（相変化膜４５のアモルファス化）時には、図５に示されるようなリセットパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグ３３を介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。リセットパルスは、比較的高い電圧（例えば３Ｖ程度）を比較的短い時間（例えば２０ｎｓｅｃ（ナノ秒）程度）印加する。リセットパルス印加時は、比較的大きな電流が流れ、図６に示されるように、相変化膜４５の温度が相変化膜４５の融点（アモルファス化温度）Ｔａ以上に上昇して相変化膜４５が溶融またはアモルファス化し、リセットパルスの印加が終了すると、相変化膜４５は急冷し、相変化膜４５はアモルファス状態となる。ここで、相変化膜４５の融点Ｔａは、その膜に含まれる物質によるが、一般的におよそ２００℃前後の温度である。 During the phase change memory reset operation (amorphization of the phase change film 45), a reset pulse as shown in FIG. 5 is applied to the electrode 46 and the phase change film 45 via the bit line (wiring 54a) and the plug 53a. . A fixed potential (for example, 0 V) is supplied to the source (n + type semiconductor region 19a) of the MISFET Qn1 through the source line (wirings 54b and 34) and the plug 33. A predetermined voltage is applied to the gate electrode 15a of the MISFET Qn1 through the word line. As the reset pulse, a relatively high voltage (for example, about 3 V) is applied for a relatively short time (for example, about 20 nsec (nanosecond)). Reset pulse is applied, a relatively large current flows, rises and the phase change layer 45, the melting point (amorphization temperature) or T a of the temperature phase change layer 45 of the phase-change film 45 as shown in FIG. 6 When the application of the reset pulse is completed, the phase change film 45 is rapidly cooled, and the phase change film 45 enters an amorphous state. Here, the melting point T a of the phase change layer 45, depending on materials included in the film, is generally about 200 ° C. temperature of about.

相変化メモリのセット動作（相変化膜４５の結晶化）時には、図５に示されるようなセットパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグ３３を介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。セットパルスは、リセットパルスよりも低い電圧（例えば１Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上、例えば１００ｎｓｅｃ程度）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図６に示されるように、相変化膜４５の温度が相変化膜４５の結晶化温度Ｔｃ以上でかつ融点（アモルファス化温度）Ｔａ未満の温度に上昇して相変化膜４５が結晶化し、セットパルスの印加が終了すると、相変化膜４５は冷却し、相変化膜４５は結晶状態となる。 In the phase change memory setting operation (crystallization of the phase change film 45), a set pulse as shown in FIG. 5 is applied to the electrode 46 and the phase change film 45 via the bit line (wiring 54a) and the plug 53a. . A fixed potential (for example, 0 V) is supplied to the source (n + type semiconductor region 19a) of the MISFET Qn1 through the source line (wirings 54b and 34) and the plug 33. A predetermined voltage is applied to the gate electrode 15a of the MISFET Qn1 through the word line. For the set pulse, a voltage (for example, about 1 V) lower than that of the reset pulse is applied for a time longer than the reset pulse (for crystallization time or more, for example, about 100 nsec). When a set pulse is applied, a current lower than that at the time of reset flows for a relatively long time. As shown in FIG. 6, the temperature of the phase change film 45 is equal to or higher than the crystallization temperature Tc of the phase change film 45 and has a melting point (amorphous). temperature) rises to a temperature below T a phase change film 45 is crystallized, the application of the set pulse is completed, the phase change layer 45 is cooled, the phase change layer 45 is a crystalline state.

相変化メモリのリード動作時には、図５に示されるようなリードパルスを、ビット線（配線５４ａ）およびプラグ５３ａを介して電極４６および相変化膜４５に印加する。ＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）には、ソース線（配線５４ｂ，３４）およびプラグを介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ１のゲート電極１５ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間（例えば２０ｎｓｅｃ程度）印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図６に示されるように、相変化膜４５の温度が相変化膜４５の結晶化温度Ｔｃ以上に上昇することはないので、相変化膜４５の相状態は変化しない。相変化膜４５が結晶状態のときは、相変化膜４５は相対的に低抵抗であり、相変化膜４５がアモルファス状態のときは、相変化膜４５は相対的に高抵抗である。このため、リードパルスを印加したときにＭＩＳＦＥＴＱｎ１に流れる電流は、相変化膜４５が結晶状態の場合は相対的に大きく、相変化膜４５がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（相変化膜４５が結晶状態とアモルファス状態のどちらであるか）を判別することができる。 During the read operation of the phase change memory, a read pulse as shown in FIG. 5 is applied to the electrode 46 and the phase change film 45 via the bit line (wiring 54a) and the plug 53a. A fixed potential (for example, 0 V) is supplied to the source (n + type semiconductor region 19a) of the MISFET Qn1 through the source line (wirings 54b and 34) and the plug. A predetermined voltage is applied to the gate electrode 15a of the MISFET Qn1 through the word line. For the read pulse, a voltage (for example, about 0.3 V) lower than the set pulse is applied for a shorter time (for example, about 20 nsec) than the set pulse. The voltage of the read pulse is relatively low, and even if the read pulse is applied, the temperature of the phase change film 45 does not rise above the crystallization temperature Tc of the phase change film 45 as shown in FIG. The phase state of the phase change film 45 does not change. When the phase change film 45 is in a crystalline state, the phase change film 45 has a relatively low resistance, and when the phase change film 45 is in an amorphous state, the phase change film 45 has a relatively high resistance. For this reason, the current flowing through the MISFET Qn1 when a read pulse is applied is relatively large when the phase change film 45 is in a crystalline state, and is relatively small when the phase change film 45 is in an amorphous state. Therefore, data (whether the phase change film 45 is in a crystalline state or an amorphous state) can be determined based on the magnitude of the flowing current.

このように、リセット動作およびセット動作により相変化膜４５がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、相変化膜４５がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。   Thus, data can be recorded (stored, stored, written) in the phase change memory by shifting whether the phase change film 45 is in an amorphous state or a crystalline state by the reset operation and the set operation. Whether the phase change film 45 is in an amorphous state or a crystalline state can be used as storage information in the phase change memory, and data (storage information) recorded in the phase change memory can be read out by a read operation.

この本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図７〜図１２は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図２に対応する領域が示されている。   A manufacturing process of the semiconductor device 1 according to the present embodiment will be described with reference to the drawings. 7 to 12 are main part cross-sectional views during the manufacturing process of the semiconductor device 1 of the present embodiment, and the region corresponding to FIG. 2 is shown.

まず、図７に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に素子分離領域１２を形成する。例えば、半導体基板１１の主面をドライエッチングして溝を形成し、この溝の内部を含む半導体基板１１上にＣＶＤ（Chemical Vapor Deposition）法などで酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜をＣＭＰ（Chemical Mechanical Polishing;化学的機械研磨）法で研磨、除去することによって、溝の内部に絶縁膜を残す。これにより、溝（素子分離溝）内に埋め込まれた絶縁膜からなる素子分離領域１２を形成することができる。または、熱酸化法によって形成するＬＯＣＯＳ（Local Oxidization of Silicon）により素子分離領域１２を形成してもよい。このように、素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。   First, as shown in FIG. 7, a semiconductor substrate (semiconductor wafer) 11 made of, for example, p-type single crystal silicon is prepared. Then, an element isolation region 12 is formed on the main surface of the semiconductor substrate 11. For example, after the main surface of the semiconductor substrate 11 is dry-etched to form a groove and an insulating film such as a silicon oxide film is deposited on the semiconductor substrate 11 including the inside of the groove by a CVD (Chemical Vapor Deposition) method or the like, An unnecessary insulating film outside the groove is polished and removed by a CMP (Chemical Mechanical Polishing) method to leave an insulating film inside the groove. Thereby, the element isolation region 12 made of an insulating film embedded in the groove (element isolation groove) can be formed. Alternatively, the element isolation region 12 may be formed by LOCOS (Local Oxidization of Silicon) formed by a thermal oxidation method. By forming the element isolation region 12 in this way, an active region whose periphery is defined by the element isolation region 12 is formed on the main surface of the semiconductor substrate 11.

次に、例えば半導体基板１１の一部にｐ型の不純物（例えばＢ（ボロン））をイオン注入した後、半導体基板１１を熱処理してこの不純物を半導体基板１１中に拡散させることにより、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂを形成する。   Next, for example, after a p-type impurity (for example, B (boron)) is ion-implanted into a part of the semiconductor substrate 11, the semiconductor substrate 11 is heat-treated to diffuse this impurity into the semiconductor substrate 11. 11, p-type wells 13a and 13b are formed on the main surface.

次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂの表面に薄い酸化シリコン膜などからなるゲート絶縁膜１４ａ，１４ｂを形成する。   Next, gate insulating films 14a and 14b made of a thin silicon oxide film or the like are formed on the surfaces of the p-type wells 13a and 13b of the semiconductor substrate 11 by using, for example, a thermal oxidation method.

次に、ｐ型ウエル１３ａ，１３ｂのゲート絶縁膜１４ａ，１４ｂ上にゲート電極１５ａ，１５ｂを形成する。例えば、半導体基板１１の主面の全面上に導電体膜としてｎ型の不純物（例えばＰ（リン））などを導入した多結晶シリコン膜を形成し、その多結晶シリコン膜（導電体膜）をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１５ａ，１５ｂを形成することができる。   Next, gate electrodes 15a and 15b are formed on the gate insulating films 14a and 14b of the p-type wells 13a and 13b. For example, a polycrystalline silicon film into which an n-type impurity (for example, P (phosphorus)) or the like is introduced as a conductor film is formed on the entire main surface of the semiconductor substrate 11, and the polycrystalline silicon film (conductor film) is formed. By patterning by dry etching, gate electrodes 15a and 15b made of a patterned polycrystalline silicon film (conductor film) can be formed.

次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１５ａの両側の領域にｎ−型半導体領域１６ａ，１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１５ｂの両側の領域にｎ−型半導体領域１６ｂ，１７ｂを形成する。 Next, n − type semiconductor regions 16a and 17a are formed in regions on both sides of the gate electrode 15a of the p type well 13a by ion implantation of an n type impurity such as phosphorus (P) or arsenic (As). The n − type semiconductor regions 16b and 17b are formed in the regions on both sides of the gate electrode 15b of the p type well 13b.

次に、ゲート電極１５ａ，１５ｂの側壁上に、サイドウォール１８ａ，１８ｂを形成する。サイドウォール１８ａ，１８ｂは、例えば、半導体基板１１上に酸化シリコン膜（絶縁膜）を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。   Next, side walls 18a and 18b are formed on the side walls of the gate electrodes 15a and 15b. The sidewalls 18a and 18b can be formed, for example, by depositing a silicon oxide film (insulating film) on the semiconductor substrate 11 and anisotropically etching the silicon oxide film.

次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１５ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａ，２０ａを形成し、ｐ型ウエル１３ｂのゲート電極１５ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂ，２０ｂを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域１９ａ，２０ａは、ｎ−型半導体領域１６ａ，１７ａよりも不純物濃度が高く、ｎ＋型半導体領域１９ｂ，２０ｂは、ｎ−型半導体領域１６ｂ，１７ｂよりも不純物濃度が高い。 Next, n + -type semiconductor regions 19a, 19a, 19b are formed in regions on both sides of the gate electrode 15a and the sidewall 18a of the p-type well 13a by ion implantation of n-type impurities such as phosphorus (P) or arsenic (As). 20a is formed, and n + -type semiconductor regions 19b and 20b are formed in regions on both sides of the gate electrode 15b and the sidewall 18b of the p-type well 13b. After ion implantation, annealing treatment (heat treatment) for activating the introduced impurities can be performed. The n + type semiconductor regions 19a and 20a have a higher impurity concentration than the n − type semiconductor regions 16a and 17a, and the n + type semiconductor regions 19b and 20b have a higher impurity concentration than the n − type semiconductor regions 16b and 17b.

これにより、相変化メモリ領域１０Ａのｎチャネル型のＭＩＳＦＥＴＱｎ１のソースとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１６ａにより形成され、ＭＩＳＦＥＴＱｎ１のドレインとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域２０ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０Ｂのｎチャネル型のＭＩＳＦＥＴＱｎ２のソースとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１６ｂにより形成され、ＭＩＳＦＥＴＱｎ２のドレインとして機能するｎ型の半導体領域（ｎ型不純物拡散層）が、ｎ＋型半導体領域２０ｂおよびｎ−型半導体領域１７ｂにより形成される。 Thus, an n-type semiconductor region (n-type impurity diffusion layer) functioning as a source of the n-channel type MISFET Qn1 in the phase change memory region 10A is formed by the n + -type semiconductor region 19a and the n − -type semiconductor region 16a. An n-type semiconductor region (n-type impurity diffusion layer) that functions as the drain of MISFET Qn1 is formed by n + -type semiconductor region 20a and n − -type semiconductor region 17a. An n-type semiconductor region (impurity diffusion layer) functioning as a source of the n-channel type MISFET Qn2 in the peripheral circuit region 10B is formed by the n + -type semiconductor region 19b and the n − -type semiconductor region 16b, and serves as the drain of the MISFET Qn2. A functioning n-type semiconductor region (n-type impurity diffusion layer) is formed by the n + -type semiconductor region 20b and the n − -type semiconductor region 17b.

次に、ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１５ａ，１５ｂおよびｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂの表面に、それぞれ金属シリサイド層（金属シリサイド膜）２１を形成する。これにより、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜（金属膜）は除去する。なお、本実施の形態では金属シリサイド層２１の材料としてＣｏ（コバルト）を例示したが、これに限られるものではなく、Ｔｉ（チタン）、Ｗ（タングステン）またはＮｉ（ニッケル）などを使用することもできる。 Next, the surfaces of the gate electrodes 15a and 15b and the n + type semiconductor regions 19a, 19b, 20a, and 20b are exposed, and a metal film such as a cobalt (Co) film is deposited and heat-treated, thereby performing the gate electrode 15a. , 15b and n + type semiconductor regions 19a, 19b, 20a, 20b, metal silicide layers (metal silicide films) 21 are respectively formed on the surfaces. Thereby, it is possible to reduce the diffusion resistance and contact resistance of the n + type semiconductor regions 19a, 19b, 20a, 20b and the like. Thereafter, the unreacted cobalt film (metal film) is removed. In the present embodiment, Co (cobalt) is exemplified as the material of the metal silicide layer 21, but the material is not limited to this, and Ti (titanium), W (tungsten), Ni (nickel), or the like is used. You can also.

このようにして、図７の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱｎ１が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱｎ２が形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１と周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２とは、同じ製造工程で形成することができる。   In this way, the structure of FIG. 7 is obtained. Through the steps so far, the n-channel type MISFET Qn1 is formed in the phase change memory region 10A, and the n-channel type MISFET Qn2 is formed in the peripheral circuit region 10B. Therefore, the MISFET Qn1 in the phase change memory region 10A and the MISFET Qn2 in the peripheral circuit region 10B can be formed in the same manufacturing process.

次に、図８に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３１の表面を平坦化する。   Next, as shown in FIG. 8, an insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 15a and 15b. The insulating film 31 is made of, for example, a laminated film of a relatively thin silicon nitride film and a relatively thick silicon oxide film thereon or a single film of a silicon oxide film, and is formed by using, for example, a CVD method or the like. Can do. After the formation of the insulating film 31, a CMP process is performed as necessary to planarize the surface of the insulating film 31.

次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂ，２０ｂ（の表面上の金属シリサイド層２１）の一部やゲート電極１５ａ，１５ｂ（の表面上の金属シリサイド層２１）の一部などが露出される。 Next, the contact hole 32 is formed in the insulating film 31 by dry etching the insulating film 31 using a photoresist pattern (not shown) formed on the insulating film 31 by photolithography as an etching mask. At the bottom of the contact hole 32, a part of the main surface of the semiconductor substrate 11, for example, a part of the n + -type semiconductor regions 19a, 19b, 20b (the metal silicide layer 21 on the surface thereof) and the gate electrodes 15a, 15b (the front surfaces thereof). A part of the upper metal silicide layer 21) is exposed.

次に、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上にバリア膜３３ａ（例えば窒化チタン膜）を形成した後、タングステン膜３３ｂをＣＶＤ法などによってバリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよびバリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよびバリア膜３３ａからなるプラグ３３を形成することができる。このように、プラグは、絶縁膜に形成された接続孔（コンタクトホール、ビアまたはスルーホール）に導電体材料を充填して形成される。   Next, a plug 33 made of tungsten (W) or the like is formed in the contact hole 32. At this time, for example, a barrier film 33a (for example, a titanium nitride film) is formed on the insulating film 31 including the inside of the contact hole 32, and then the tungsten film 33b is buried in the barrier film 33a by a CVD method or the like. Then, unnecessary tungsten film 33b and barrier film 33a on insulating film 31 are removed by a CMP method, an etch back method, or the like. As a result, the plug 33 made of the tungsten film 33b and the barrier film 33a remaining and buried in the contact hole 32 can be formed. As described above, the plug is formed by filling a conductive material into a connection hole (contact hole, via or through hole) formed in the insulating film.

次に、図９に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、第１層配線（最下層配線）として配線３４を形成する。例えば、窒化チタン膜３５ａ、アルミニウム膜３５ｂおよび窒化チタン膜３５ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線３４を形成することができる。アルミニウム膜３５ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜３５ａ，３５ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。配線３４はプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。配線３４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線などとすることもできる。 Next, as shown in FIG. 9, a wiring 34 is formed as a first layer wiring (lowermost layer wiring) on the insulating film 31 in which the plug 33 is embedded. For example, the wiring 34 can be formed by sequentially forming the titanium nitride film 35a, the aluminum film 35b, and the titanium nitride film 35c by a sputtering method or the like and patterning the film using a photolithography method, a dry etching method, or the like. The aluminum film 35b is a conductor film mainly composed of aluminum such as aluminum (Al) alone or an aluminum alloy. The titanium nitride films 35a and 35c may be a laminated film of a titanium film and a titanium nitride film. The wiring 34 is electrically connected to the n + type semiconductor regions 19a, 19b, 20b, the gate electrodes 15a, 15b, and the like through the plug 33. The wiring 34 is not limited to the aluminum wiring as described above, and can be variously changed. For example, the wiring 34 can be a tungsten wiring.

次に、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。   Next, an insulating film 41 is formed on the insulating film 31 so as to cover the wiring 34. The insulating film 41 is made of, for example, a silicon oxide film and can be formed using a CVD method or the like.

次に、図１０に示されるように、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜４１，３１をドライエッチングすることにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに到達するコンタクトホール４２を絶縁膜４１，３１に形成する。 Next, as shown in FIG. 10, by using the photoresist film (not shown) as an etching mask, the insulating films 41 and 31 are dry-etched, thereby forming the n + type that is the drain of the MISFET Qn1 in the phase change memory region 10A. A contact hole 42 reaching the semiconductor region 20 a is formed in the insulating films 41 and 31.

次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ４３は、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。 Next, a plug 43 made of tungsten (W) or the like is formed in the contact hole 42. The plug 43 can be formed using substantially the same method as the plug 33. Plug 43 is electrically connected to n + type semiconductor region 20a which is the drain of MISFET Qn1 in phase change memory region 10A.

次に、プラグ４３が埋め込まれた絶縁膜４１上に、カルコゲナイド膜４５ａを形成し、カルコゲナイド膜４５ａ上に金属膜（導電体層、電極層）４６ａを形成する。カルコゲナイド膜４５ａは、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）であり、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなる。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５）やＡｇＩｎＳｂＴｅなどにより、カルコゲナイド膜４５ａを形成することができる。また、カルコゲナイド膜４５ａの密着性（接着性）向上のために、カルコゲナイド膜４５ａの上下の一方または両方に、Ｔｉ（チタン）膜などを形成することもできる。また、金属膜４６ａは、例えばタングステン（Ｗ）膜などの導電性膜により形成することができる。 Next, a chalcogenide film 45a is formed on the insulating film 41 in which the plug 43 is embedded, and a metal film (conductor layer, electrode layer) 46a is formed on the chalcogenide film 45a. The chalcogenide film 45a is a material film (semiconductor film) capable of transition (phase change) between two states of a crystalline state and an amorphous (amorphous) state, and includes a chalcogen element (S, Se, Te). (Semiconductor), that is, chalcogenide (chalcogenide semiconductor, chalcogenide material). For example, the chalcogenide film 45a can be formed of GeSbTe (for example, Ge 2 Sb 2 Te 5 ) or AgInSbTe. In order to improve the adhesion (adhesiveness) of the chalcogenide film 45a, a Ti (titanium) film or the like can be formed on one or both of the upper and lower sides of the chalcogenide film 45a. The metal film 46a can be formed of a conductive film such as a tungsten (W) film.

次に、図１１に示されるように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより、金属膜４６ａおよびカルコゲナイド膜４５ａをパターニングする。パターニングされたカルコゲナイド膜４５ａにより、相変化メモリの相変化膜４５が形成され、パターニングされた金属膜４６ａにより、電極４６が相変化膜４５上に形成される。このドライエッチング工程では、オーバーエッチング気味に金属膜４６ａおよびカルコゲナイド膜４５ａをドライエッチングすれば、配線３４の側壁の絶縁膜４１上に金属膜４６ａやカルコゲナイド膜４５ａがサイドウォール状に残存するのを防止することができる。また、配線３４上には絶縁膜４１が形成されており、絶縁膜４１がエッチングストッパ膜として機能するので、オーバーエッチングにより配線３４などがダメージを受けるのを防止することができる。   Next, as shown in FIG. 11, the metal film 46a and the chalcogenide film 45a are patterned by dry etching using a photoresist film (not shown) patterned by photolithography as an etching mask. The phase change film 45 of the phase change memory is formed by the patterned chalcogenide film 45a, and the electrode 46 is formed on the phase change film 45 by the patterned metal film 46a. In this dry etching process, if the metal film 46a and the chalcogenide film 45a are dry-etched as if they are over-etched, the metal film 46a and the chalcogenide film 45a are prevented from remaining in a sidewall shape on the insulating film 41 on the side wall of the wiring 34. can do. Further, since the insulating film 41 is formed on the wiring 34 and the insulating film 41 functions as an etching stopper film, the wiring 34 and the like can be prevented from being damaged by overetching.

相変化膜４５は、プラグ４３に接続するように形成され、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続される。また、相変化膜４５上には、電極４６が存在している。相変化膜４５は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜であれば、カルコゲナイド以外の材料により形成することもできるが、相変化膜４５をカルコゲナイド（カルコゲナイド系の材料）により形成することで、相変化膜４５をより安定して形成することができる。 The phase change film 45 is formed so as to be connected to the plug 43, and is electrically connected via the plug 43 to the n + type semiconductor region 20a that is the drain of the MISFET Qn1 in the phase change memory region 10A. An electrode 46 is present on the phase change film 45. The phase change film 45 can be formed of a material other than chalcogenide as long as it is a material film capable of transition (phase change) between two states of a crystalline state and an amorphous state. By forming the film 45 from chalcogenide (chalcogenide-based material), the phase change film 45 can be formed more stably.

このようにして、図１１に示されるような相変化メモリが相変化メモリ領域１０Ａに形成される。   In this way, the phase change memory as shown in FIG. 11 is formed in the phase change memory area 10A.

次に、図１２に示されるように、絶縁膜４１上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１を形成する。絶縁膜５１は、例えば酸化シリコン膜などからなる。絶縁膜５１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜５１の表面を平坦化する。平坦化された絶縁膜５１上に、更に絶縁膜（図示せず）を形成することもできる。   Next, as shown in FIG. 12, an insulating film (interlayer insulating film) 51 is formed on the insulating film 41 so as to cover the phase change film 45 and the electrode 46. The insulating film 51 is made of, for example, a silicon oxide film. After the formation of the insulating film 51, a CMP process is performed as necessary to planarize the surface of the insulating film 51. An insulating film (not shown) can be further formed on the planarized insulating film 51.

次に、フォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１をドライエッチングすることにより、配線３４や電極４６に到達するスルーホール５２を形成する。   Next, the insulating film 51 is dry-etched using a photoresist film (not shown) as an etching mask, thereby forming a through hole 52 reaching the wiring 34 and the electrode 46.

次に、絶縁膜５１に形成されたスルーホール５２内に、タングステン（Ｗ）などからなるプラグ５３を形成する。プラグ５３はプラグ３３，４３とほぼ同様の手法を用いて形成することができる。プラグ５３のうち、プラグ５３ａは、電極４６に達して電極４６と電気的に接続される。また、プラグ５３のうち、プラグ５３ｂは、配線３４に達して配線３４と電気的に接続される。   Next, a plug 53 made of tungsten (W) or the like is formed in the through hole 52 formed in the insulating film 51. The plug 53 can be formed using substantially the same method as the plugs 33 and 43. Of the plugs 53, the plug 53 a reaches the electrode 46 and is electrically connected to the electrode 46. Of the plugs 53, the plug 53 b reaches the wiring 34 and is electrically connected to the wiring 34.

次に、プラグ５３が埋め込まれた絶縁膜５１上に、第２層配線（第１層配線である配線３４よりも１つ上層の配線層）として配線（第２配線層）５４を形成する。例えば、窒化チタン膜５５ａ、アルミニウム膜５５ｂおよび窒化チタン膜５５ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線５４を形成することができる。アルミニウム膜５５ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。窒化チタン膜５５ａ，５５ｃは、チタン膜と窒化チタン膜との積層膜とすることもできる。   Next, a wiring (second wiring layer) 54 is formed on the insulating film 51 in which the plug 53 is embedded as a second layer wiring (a wiring layer one layer higher than the wiring 34 which is the first layer wiring). For example, the wiring 54 can be formed by sequentially forming the titanium nitride film 55a, the aluminum film 55b, and the titanium nitride film 55c by a sputtering method or the like and patterning the film using a photolithography method, a dry etching method, or the like. The aluminum film 55b is a conductor film mainly composed of aluminum such as aluminum (Al) alone or an aluminum alloy. The titanium nitride films 55a and 55c can be a laminated film of a titanium film and a titanium nitride film.

第２層配線である配線５４のうちの配線５４ａは、プラグ５３ａを介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ４３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続される。第２層配線である配線５４のうちの配線５４ｂは、プラグ５３ｂを介して、第１層配線である配線３４に電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続される。 The wiring 54a of the wiring 54 which is the second layer wiring is electrically connected to the electrode 46 and the phase change film 45 below the electrode 46 through the plug 53a, and further, the drain of the MISFET Qn1 is connected to the drain 54a through the plug 43. It is electrically connected to the n + type semiconductor region 20a (the upper metal silicide layer 21). The wiring 54b of the wiring 54 that is the second layer wiring is electrically connected to the wiring 34 that is the first layer wiring through the plug 53b, and further, the n + type semiconductor region 19a through the plug 33. , 19b, 20b, gate electrodes 15a, 15b (the upper metal silicide layer 21), and the like.

配線５４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。   The wiring 54 is not limited to the aluminum wiring as described above and can be variously changed. For example, the wiring 54 can be a tungsten wiring or a copper wiring (for example, a buried copper wiring formed by a damascene method).

次に、絶縁膜５１上に、配線５４を覆うように、絶縁膜（層間絶縁膜）６１を形成する。絶縁膜６１は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。その後、絶縁膜６１上に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここではその説明は省略する。第３層配線以降も、第２層配線と同様にして形成することができ、例えば、アルミニウム配線、タングステン配線あるいは銅配線（例えばダマシン法で形成した埋込銅配線）などにより形成することができる。   Next, an insulating film (interlayer insulating film) 61 is formed on the insulating film 51 so as to cover the wiring 54. The insulating film 61 is made of, for example, a silicon oxide film, and can be formed using a CVD method or the like. Thereafter, an upper wiring layer (wiring after the third layer wiring), an interlayer insulating film, and the like are formed on the insulating film 61, but the description thereof is omitted here. The third layer wiring and subsequent layers can be formed in the same manner as the second layer wiring. For example, the third layer wiring can be formed by aluminum wiring, tungsten wiring, copper wiring (for example, embedded copper wiring formed by a damascene method), or the like. .

このようにして、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０Ｂのｎチャネル型のＭＩＳＦＥＴとを含む半導体集積回路（半導体素子）を形成することができる。   In this manner, a semiconductor integrated circuit (semiconductor element) including the phase change memory (phase change type nonvolatile memory) in the phase change memory region 10A and the n-channel type MISFET in the peripheral circuit region 10B is formed on the semiconductor substrate 11. Can be formed.

また、本実施の形態の半導体装置の製造工程では、第１層配線としての配線３４を形成した後に、相変化膜４５および電極４６を形成し、その後、第２層配線としての配線５４を形成する場合について説明したが、他の形態として、配線３４（第１層配線）の形成工程と相変化膜４５および電極４６の形成工程との順序を入れ換えることもできる。すなわち、先に相変化膜４５および電極４６を形成してから、第１層配線としての配線３４を形成し、その後第２層配線としての配線５４を形成することもできる。また、金属膜４６ａをパターニングすることにより、電極４６と配線３４とを同工程で形成することも可能である。   Further, in the manufacturing process of the semiconductor device of the present embodiment, after forming the wiring 34 as the first layer wiring, the phase change film 45 and the electrode 46 are formed, and then the wiring 54 as the second layer wiring is formed. However, as another embodiment, the order of the formation process of the wiring 34 (first layer wiring) and the formation process of the phase change film 45 and the electrode 46 can be interchanged. That is, the phase change film 45 and the electrode 46 can be formed first, then the wiring 34 as the first layer wiring can be formed, and then the wiring 54 as the second layer wiring can be formed. Further, the electrode 46 and the wiring 34 can be formed in the same process by patterning the metal film 46a.

また、本実施の形態では、相変化膜４５をプラグ４３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに電気的に接続しているが、他の形態として、相変化膜４５をプラグ４３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースであるｎ＋型半導体領域１９ａに電気的に接続することもできる。すなわち、相変化膜４５を、プラグ４３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方を構成する半導体領域（ｎ＋型半導体領域１９ａまたはｎ＋型半導体領域２０ａ）に電気的に接続すればよい。そして、相変化膜４５の上部の電極４６を、第２層配線（配線５４ａ）に（プラグ５３ａを介して）電気的に接続する。ただし、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソース（ｎ＋型半導体領域１９ａ）よりもドレイン（ｎ＋型半導体領域２０ａ）をプラグ４３を介して相変化膜４５に電気的に接続した方が、相変化メモリとしての機能を考慮すれば、より好ましい。 In the present embodiment, the phase change film 45 is electrically connected to the n + type semiconductor region 20a that is the drain of the MISFET Qn1 in the phase change memory region 10A through the plug 43. Phase change film 45 can also be electrically connected to n + type semiconductor region 19a which is the source of MISFET Qn1 in phase change memory region 10A via plug 43. That is, the phase change film 45 is electrically connected to the semiconductor region (n + type semiconductor region 19a or n + type semiconductor region 20a) constituting one of the source or drain of the MISFET Qn1 in the phase change memory region 10A via the plug 43. Connect to Then, the upper electrode 46 of the phase change film 45 is electrically connected to the second layer wiring (wiring 54a) (via the plug 53a). However, when the drain (n + type semiconductor region 20a) is electrically connected to the phase change film 45 via the plug 43 rather than the source (n + type semiconductor region 19a) of the MISFET Qn1 in the phase change memory region 10A, Considering the function as a change memory, it is more preferable.

次に、本実施の形態の効果について、より詳細に説明する。   Next, the effect of this embodiment will be described in more detail.

図１３は、比較例の半導体装置１０１の要部断面図であり、上記図２に対応するものである。   FIG. 13 is a cross-sectional view of the main part of the semiconductor device 101 of the comparative example, and corresponds to FIG.

図１３に示される比較例の半導体装置１０１は、図７の構造を得るまでは、本実施の形態の半導体装置と同様にして製造されるが、その後の製造工程が異なっている。すなわち、図１３に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜（層間絶縁膜）３１を形成した後、相変化メモリ領域１０Ａにおいて、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜３１をドライエッチングすることにより、ｎ＋型半導体領域２０ａの上部にコンタクトホール１０２を形成し、コンタクトホール１０２内にプラグ１０３を形成する。プラグ１０３は、その底部で、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ（上の金属シリサイド層２１）に電気的に接続される。 The semiconductor device 101 of the comparative example shown in FIG. 13 is manufactured in the same manner as the semiconductor device of this embodiment until the structure of FIG. 7 is obtained, but the subsequent manufacturing process is different. That is, as shown in FIG. 13, after an insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 15a and 15b, a photoresist film (not shown) is formed in the phase change memory region 10A. The contact hole 102 is formed in the upper part of the n + type semiconductor region 20a, and the plug 103 is formed in the contact hole 102. Plug 103 is electrically connected at its bottom to n + type semiconductor region 20a (the upper metal silicide layer 21) constituting the drain of MISFET Qn1 in phase change memory region 10A.

次に、プラグ１０３が埋め込まれた絶縁膜３１上に、相変化膜１０４（上記相変化膜４５に対応するもの）および電極１０５（上記電極４６に対応するもの）を形成する。相変化膜１０４は、プラグ１０３と電気的に接続される。それから、絶縁膜３１上に、相変化膜１０４および電極膜１０５を覆うように、絶縁膜（層間絶縁膜）１０６を形成する。   Next, a phase change film 104 (corresponding to the phase change film 45) and an electrode 105 (corresponding to the electrode 46) are formed on the insulating film 31 in which the plug 103 is embedded. Phase change film 104 is electrically connected to plug 103. Then, an insulating film (interlayer insulating film) 106 is formed on the insulating film 31 so as to cover the phase change film 104 and the electrode film 105.

次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜１０６，３１をドライエッチングすることにより、コンタクトホール１０７およびスルーホール１０８を形成し、コンタクトホール１０７およびスルーホール１０８内にプラグ１０９ａ，１０９ｂを形成する。コンタクトホール１０７は、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどの上部に形成され、スルーホール１０８は、電極１０５の上部に形成される。このため、コンタクトホール１０７内のプラグ１０９ｂは、その底部で、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂ（上の金属シリサイド層２１）などと電気的に接続される。スルーホール１０８内のプラグ１０９ａは、その底部で、電極１０５と電気的に接続される。 Next, the insulating films 106 and 31 are dry-etched using a photoresist film (not shown) as an etching mask to form contact holes 107 and through holes 108, and plugs 109 a are formed in the contact holes 107 and through holes 108. , 109b. The contact hole 107 is formed above the n + type semiconductor regions 19 a, 19 b, 20 b and the gate electrodes 15 a, 15 b, and the through hole 108 is formed above the electrode 105. Therefore, the plug 109b in the contact hole 107 is electrically connected to the n + type semiconductor regions 19a, 19b, 20b, the gate electrodes 15a, 15b (the upper metal silicide layer 21), and the like at the bottom. The plug 109a in the through hole 108 is electrically connected to the electrode 105 at the bottom.

次に、プラグ１０９ａ，１０９ｂが埋め込まれた絶縁膜１０６上に、第１層配線として配線１１１を形成する。配線１１１は、アルミニウム配線である。第１層配線である配線１１１のうちの配線１１１ａは、プラグ１０９ａを介して、電極１０５および電極１０５の下の相変化膜１０４に電気的に接続され、更にプラグ１０３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続される。第１層配線である配線１１１のうちの配線１１１ｂは、プラグ１０９ｂを介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。 Next, a wiring 111 is formed as a first layer wiring on the insulating film 106 in which the plugs 109a and 109b are embedded. The wiring 111 is an aluminum wiring. The wiring 111a of the wiring 111 which is the first layer wiring is electrically connected to the electrode 105 and the phase change film 104 below the electrode 105 via the plug 109a, and further, the drain of the MISFET Qn1 is connected to the drain 111 via the plug 103. It is electrically connected to the n + type semiconductor region 20a to be formed. The wiring 111b of the wiring 111 which is the first layer wiring is electrically connected to the n + type semiconductor regions 19a, 19b, 20b, the gate electrodes 15a, 15b, and the like through the plug 109b.

次に、絶縁膜１０６上に、配線１１１を覆うように、絶縁膜１１２を形成する。その後、絶縁膜１１２上に上層の配線層（図示せず）や層間絶縁膜（図示せず）などが形成される。   Next, the insulating film 112 is formed over the insulating film 106 so as to cover the wiring 111. Thereafter, an upper wiring layer (not shown), an interlayer insulating film (not shown), and the like are formed on the insulating film 112.

このようにして製造されて、図１３のような構造を有する比較例の半導体装置１０１では、ｎ＋型半導体領域２０ａと第１層配線（最下層配線）である配線１１１との間に相変化膜１０４および電極１０５が形成されており、相変化膜１０４および電極１０５よりも上層に第１層配線（最下層配線）である配線１１１が形成されている。そして、この第１層配線（配線１１１）は、絶縁膜３１，１０６に形成されたコンタクトホール１０７を埋め込むプラグ１０９ｂを介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂなどと電気的に接続されている。このため、比較例の半導体装置１０１では、コンタクトホール１０７の深さ（半導体基板１１の主面に垂直な方向の深さ）が深く、コンタクトホール１０７内に埋め込まれ、第１層配線（配線１１１）とｎ＋型半導体領域１９ａ，１９ｂ，２０ｂとの間を接続するプラグ１０９ｂの長さが長くなる。すなわち、比較例の半導体装置１０１では、半導体基板１１と第１層配線との間の層間絶縁膜（絶縁膜３１，１０６）の合計膜厚が厚くなり、コンタクトホール１０７は厚い層間絶縁膜（絶縁膜３１，１０６）に形成されることになるので、コンタクトホール１０７の深さが深くなる。従って、比較例の半導体装置１０１では、コンタクトホール１０７のアスペクト比が大きくなる。 In the semiconductor device 101 of the comparative example manufactured as described above and having the structure as shown in FIG. 13, the phase change is made between the n + type semiconductor region 20a and the wiring 111 which is the first layer wiring (lowermost layer wiring). A film 104 and an electrode 105 are formed, and a wiring 111 which is a first layer wiring (lowermost layer wiring) is formed above the phase change film 104 and the electrode 105. The first layer wiring (wiring 111) is electrically connected to the n + -type semiconductor regions 19a, 19b, 20b and the like through plugs 109b embedded in the contact holes 107 formed in the insulating films 31 and 106. ing. For this reason, in the semiconductor device 101 of the comparative example, the depth of the contact hole 107 (depth in the direction perpendicular to the main surface of the semiconductor substrate 11) is deep and buried in the contact hole 107, and the first layer wiring (wiring 111). ) And the n + type semiconductor regions 19a, 19b, and 20b, the length of the plug 109b is increased. That is, in the semiconductor device 101 of the comparative example, the total film thickness of the interlayer insulating films (insulating films 31 and 106) between the semiconductor substrate 11 and the first layer wiring is increased, and the contact hole 107 is formed with a thick interlayer insulating film (insulating). As a result, the contact hole 107 is deepened. Therefore, in the semiconductor device 101 of the comparative example, the aspect ratio of the contact hole 107 is increased.

コンタクトホール１０７を埋め込むプラグ１０９ｂは、コンタクトホール１０７の内部を含む絶縁膜１０６上にバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホール１０７を埋めるように形成し、絶縁膜１０６上の不要なタングステン膜およびバリア膜をＣＭＰ法によって除去し、コンタクトホール１０７内にタングステン膜およびバリア膜を残すことにより形成することができる。しかしながら、比較例の半導体装置１０１では、コンタクトホール１０７のアスペクト比が大きいため、コンタクトホール１０７の内部へのバリア膜（例えば窒化チタン膜）の被覆性（カバレッジ）が悪くなり易く、プラグ１０９ｂの導通不良などを生じる可能性がある。例えば、コンタクトホール１０７内でのバリア膜の被覆性が悪いと、プラグ１０９ｂ形成用のタングステン膜をＣＶＤ法などで堆積させるときに、コンタクトホール１０７の底部で露出した半導体基板１１がＷＦ６（六フッ化タングステン）ガスにより浸食（encroachment）されてしまう可能性があり、それによってプラグ１０９ｂの導通不良が生じる可能性がある。これは、半導体装置の製造歩留まりを低下させる。これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。 The plug 109b for filling the contact hole 107 is formed by forming a barrier film on the insulating film 106 including the inside of the contact hole 107, and then forming a tungsten film so as to fill the contact hole 107 on the barrier film. An unnecessary tungsten film and barrier film can be removed by CMP to leave the tungsten film and barrier film in the contact hole 107. However, in the semiconductor device 101 of the comparative example, since the aspect ratio of the contact hole 107 is large, the coverage (coverage) of the barrier film (eg, titanium nitride film) inside the contact hole 107 is likely to deteriorate, and the plug 109b is conductive. It may cause defects. For example, if the coverage of the barrier film in the contact hole 107 is poor, when the tungsten film for forming the plug 109b is deposited by the CVD method or the like, the semiconductor substrate 11 exposed at the bottom of the contact hole 107 is WF 6 (six Tungsten fluoride) gas may be encroached, which may cause poor conduction of the plug 109b. This reduces the manufacturing yield of the semiconductor device. In order to prevent this, it is necessary to use a sputtering apparatus with good coverage when forming the barrier film, which increases the capital investment for manufacturing the semiconductor device and reduces the manufacturing cost of the semiconductor device. Increase.

それに対して、本実施の形態では、第２層配線である配線５４ａ（５４）と半導体基板１１（ＭＩＳＦＥＴＱｎ１のソースまたはドレイン）との間に相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方（ここではドレインを構成するｎ＋型半導体領域２０ａ）に電気的に接続されている。更に、本実施の形態では、第２層配線である配線５４よりも下層に、第１層配線（最下層配線）である配線３４が形成されており、この第１層配線（配線３４）は、コンタクトホール３２内に埋め込まれたプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。 On the other hand, in the present embodiment, the phase change film 45 and the electrode 46 are formed between the wiring 54a (54) as the second layer wiring and the semiconductor substrate 11 (source or drain of the MISFET Qn1). The upper surface side of the phase change film 45, that is, the upper surface of the electrode 46 is electrically connected to the second layer wiring (wiring 54 a) via the plug 53 a, and the lower surface side of the phase change film 45 is connected via the plug 43. The MISFET Qn1 is electrically connected to one of the source and the drain (here, the n + type semiconductor region 20a constituting the drain). Furthermore, in the present embodiment, the wiring 34 that is the first layer wiring (lowermost layer wiring) is formed below the wiring 54 that is the second layer wiring, and this first layer wiring (wiring 34) The n + type semiconductor regions 19a, 19b, and 20b, the gate electrodes 15a and 15b, and the like are electrically connected to each other through a plug 33 embedded in the contact hole 32.

このように、本実施の形態では、相変化膜４５上の電極４６に接続するのは第２層配線（配線５４ａ）とし、第２層配線（配線５４）よりも下層配線である配線３４（第１層配線）をプラグ３３を介して半導体基板１１（ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂなど）に接続するようにしている。このため、第１層配線（配線３４）を相変化膜４５とほぼ同程度の高さ位置にすることができ、半導体基板１１と配線３４（第１層配線）との間の層間絶縁膜（絶縁膜３１）の合計膜厚を比較的薄くすることができる。従って、絶縁膜３１に形成されるコンタクトホール３２の深さ（半導体基板１１の主面に垂直な方向の深さ）を比較的浅くすることができ、コンタクトホール３２内に埋め込まれ、第１層配線（配線３４）とｎ＋型半導体領域１９ａ，１９ｂ，２０ｂとの間を接続するプラグ３３の長さを比較的短くすることができる。これにより、本実施の形態では、コンタクトホール３２のアスペクト比を小さくすることができる。例えば、比較例の半導体装置１０１の場合は、絶縁膜３１および絶縁膜１０６からなる層間絶縁膜にコンタクトホール１０７が形成されていたが、本実施の形態では、絶縁膜３１からなる層間絶縁膜にコンタクトホール３２が形成されている。このため、比較例の半導体装置１０１のコンタクトホール１０６に比べて、本実施の形態では、コンタクトホール３２の深さを絶縁膜１０６の厚みに相当する分だけ浅くすることができ、コンタクトホール３２のアスペクト比を小さくすることができる。 Thus, in the present embodiment, the second layer wiring (wiring 54a) is connected to the electrode 46 on the phase change film 45, and the wiring 34 (lower wiring) than the second layer wiring (wiring 54) ( The first layer wiring) is connected to the semiconductor substrate 11 (n + -type semiconductor regions 19a, 19b, 20b, etc.) via the plug 33. For this reason, the first layer wiring (wiring 34) can be set at a height almost the same level as the phase change film 45, and an interlayer insulating film (between the semiconductor substrate 11 and the wiring 34 (first layer wiring)). The total film thickness of the insulating film 31) can be made relatively thin. Therefore, the depth of the contact hole 32 formed in the insulating film 31 (depth in the direction perpendicular to the main surface of the semiconductor substrate 11) can be made relatively shallow, and the first layer is buried in the contact hole 32. The length of the plug 33 connecting the wiring (wiring 34) and the n + type semiconductor regions 19a, 19b, and 20b can be made relatively short. Thereby, in this Embodiment, the aspect-ratio of the contact hole 32 can be made small. For example, in the case of the semiconductor device 101 of the comparative example, the contact hole 107 is formed in the interlayer insulating film composed of the insulating film 31 and the insulating film 106. However, in this embodiment, the interlayer insulating film composed of the insulating film 31 is A contact hole 32 is formed. Therefore, compared to the contact hole 106 of the semiconductor device 101 of the comparative example, in the present embodiment, the depth of the contact hole 32 can be reduced by an amount corresponding to the thickness of the insulating film 106. The aspect ratio can be reduced.

従って、本実施の形態では、コンタクトホール３２のアスペクト比が小さいため、コンタクトホール３２の内部へのバリア膜（３３ａ）の被覆性（カバレッジ）を向上させることができ、コンタクトホール３２内に形成したプラグ３３の導通不良などを防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール３２内にバリア膜を被覆性よく形成できるので、プラグ３３形成用のタングステン膜をＣＶＤ法などで堆積させるときのＷＦ６（六フッ化タングステン）ガスによる半導体基板１１の浸食（encroachment）を防止することができ、プラグ３３の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール３２のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置（スパッタリング装置やＣＶＤ装置など）を使用してコンタクトホール３２内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。 Therefore, in this embodiment, since the aspect ratio of the contact hole 32 is small, the coverage (coverage) of the barrier film (33a) inside the contact hole 32 can be improved, and the contact hole 32 is formed in the contact hole 32. It is possible to prevent poor conduction of the plug 33 and the like. For example, since the aspect ratio is relatively low, a barrier film can be formed in the contact hole 32 with good coverage, so that WF 6 (tungsten hexafluoride) when depositing a tungsten film for forming the plug 33 by a CVD method or the like is used. The encroachment of the semiconductor substrate 11 due to gas can be prevented, and the occurrence of poor conduction of the plug 33 can be prevented. Therefore, the reliability of the semiconductor device can be improved, and the manufacturing yield of the semiconductor device can be improved. Further, since the aspect ratio of the contact hole 32 is relatively low, a barrier film is formed in the contact hole 32 by using a general film forming apparatus (sputtering apparatus, CVD apparatus, etc.) even if the sputtering apparatus has good coverage. It becomes possible to form with good coverage. For this reason, it becomes possible to suppress the capital investment of semiconductor device manufacture, and the manufacturing cost of a semiconductor device can be reduced.

（実施の形態２）
図１４〜図１７は、本発明の他の実施の形態の半導体装置の製造工程中の要部断面図であり、上記図２に対応する領域が示されている。図８までの工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、図８に続く工程について説明する。 (Embodiment 2)
14 to 17 are fragmentary cross-sectional views of the semiconductor device according to another embodiment of the present invention during the manufacturing process, and the region corresponding to FIG. 2 is shown. The steps up to FIG. 8 are substantially the same as those in the first embodiment, and therefore the description thereof is omitted here, and the steps following FIG. 8 will be described.

上記実施の形態１と同様にして上記図８の構造が得られた後、上記実施の形態１と同様にして、図１４に示されるように、配線３４を形成する。   After the structure shown in FIG. 8 is obtained in the same manner as in the first embodiment, a wiring 34 is formed as shown in FIG. 14 in the same manner as in the first embodiment.

次に、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１ａを形成する。絶縁膜４１ａは、上記絶縁膜４１と同様の手法で、同様の材料により形成することができ、例えばＣＶＤ法などを用いて形成された酸化シリコン膜などからなる。それから、ＣＭＰ法などにより絶縁膜４１ａの表面を平坦化する。絶縁膜４１ａの堆積膜厚を、配線３４の厚みよりも相対的に厚くすることで、ＣＭＰ処理されて平坦化された絶縁膜４１ａが、絶縁膜３１上に配線３４を覆うように形成されることになる。従って、上記実施の形態１では、絶縁膜４１を比較的薄く堆積した後、平坦化処理を行わずに、コンタクトホール４２形成工程以降の工程を行っていたが、本実施の形態では、絶縁膜４１よりも相対的に厚く絶縁膜４１ａを堆積した後、絶縁膜４１ａの表面を平坦化処理してから、コンタクトホール４２形成工程以降の工程を行う。   Next, an insulating film 41 a is formed on the insulating film 31 so as to cover the wiring 34. The insulating film 41a can be formed of the same material by the same method as the insulating film 41, and is made of, for example, a silicon oxide film formed using a CVD method or the like. Then, the surface of the insulating film 41a is planarized by a CMP method or the like. By making the deposited film thickness of the insulating film 41 a relatively thicker than the thickness of the wiring 34, the planarized insulating film 41 a is formed on the insulating film 31 so as to cover the wiring 34. It will be. Therefore, in the first embodiment, after the insulating film 41 is deposited relatively thin, the flattening process is not performed and the steps after the contact hole 42 forming step are performed. However, in the present embodiment, the insulating film is formed. After depositing the insulating film 41a relatively thicker than 41, the surface of the insulating film 41a is planarized, and then the steps after the contact hole 42 forming step are performed.

次に、上記実施の形態１と同様にして、図１５に示されるように、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインであるｎ＋型半導体領域２０ａに到達するコンタクトホール４２を絶縁膜４１ａ，３１に形成し、コンタクトホール４２内にタングステン（Ｗ）などからなるプラグ４３を形成する。 Next, as in the first embodiment, as shown in FIG. 15, the contact holes 42 reaching the n + type semiconductor region 20a that is the drain of the MISFET Qn1 in the phase change memory region 10A are formed in the insulating films 41a and 31. A plug 43 made of tungsten (W) or the like is formed in the contact hole 42.

次に、上記実施の形態１と同様にして、プラグ４３が埋め込まれた絶縁膜４１ａ上に、カルコゲナイド膜４５ａおよび金属膜４６ａを順に形成する。それから、図１６に示されるように、フォトリソグラフィ技術およびドライエッチング技術により、金属膜４６ａおよびカルコゲナイド膜４５ａをパターニングする。パターニングされたカルコゲナイド膜４５ａにより、相変化メモリの相変化膜４５が形成され、パターニングされた金属膜４６ａにより、電極４６が相変化膜４５上に形成される。   Next, in the same manner as in the first embodiment, a chalcogenide film 45a and a metal film 46a are sequentially formed on the insulating film 41a in which the plug 43 is embedded. Then, as shown in FIG. 16, the metal film 46a and the chalcogenide film 45a are patterned by a photolithography technique and a dry etching technique. The phase change film 45 of the phase change memory is formed by the patterned chalcogenide film 45a, and the electrode 46 is formed on the phase change film 45 by the patterned metal film 46a.

本実施の形態では、絶縁膜４１ａの表面が平坦化されていたので、カルコゲナイド膜４５ａおよび金属膜４６ａのパターニングのためのドライエッチング工程の際に、オーバーエッチングが不要となる。すなわち、絶縁膜４１ａの表面が平坦なので、オーバーエッチングを行わなくとも、不要な金属膜４６ａやカルコゲナイド膜４５ａが絶縁膜４１ａ上に残存しない。また、上記実施の形態１では、絶縁膜４１の膜厚を相対的に薄くすることができるので、コンタクトホール４２のアスペクト比をより低くすることができる。   In the present embodiment, since the surface of the insulating film 41a is flattened, overetching is not required in the dry etching process for patterning the chalcogenide film 45a and the metal film 46a. That is, since the surface of the insulating film 41a is flat, unnecessary metal film 46a and chalcogenide film 45a do not remain on the insulating film 41a without performing overetching. In the first embodiment, since the insulating film 41 can be relatively thin, the aspect ratio of the contact hole 42 can be further reduced.

次に、上記実施の形態１と同様にして、図１７に示されるように、絶縁膜４１ａ上に、電極４６および相変化膜４５を覆うように、絶縁膜５１を形成し、必要に応じてＣＭＰ処理を行って絶縁膜５１の表面を平坦化する。平坦化された絶縁膜５１上に更に絶縁膜（図示せず）を形成することもできる。   Next, in the same manner as in the first embodiment, as shown in FIG. 17, an insulating film 51 is formed on the insulating film 41a so as to cover the electrode 46 and the phase change film 45, and if necessary. A CMP process is performed to flatten the surface of the insulating film 51. An insulating film (not shown) can be further formed on the planarized insulating film 51.

その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、絶縁膜５１にスルーホール５２を形成し、スルーホール５２内にプラグ５３を形成し、プラグ５３が埋め込まれた絶縁膜５１上に、配線５４を形成し、絶縁膜５１上に配線５４を覆うように絶縁膜６１を形成する。   Subsequent manufacturing steps are substantially the same as those in the first embodiment. That is, a through hole 52 is formed in the insulating film 51, a plug 53 is formed in the through hole 52, a wiring 54 is formed on the insulating film 51 in which the plug 53 is embedded, and the wiring 54 is formed on the insulating film 51. An insulating film 61 is formed so as to cover it.

本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、絶縁膜４１ａの表面を平坦化し、その上に相変化膜４５および電極４６を形成するので、カルコゲナイド膜４５ａおよび金属膜４６ａのパターニングのためのドライエッチング工程の際に、オーバーエッチングを行う必要がなくなる。このため、オーバーエッチングによるダメージなどをより的確に防止することができる。   Also in the present embodiment, substantially the same effect as in the first embodiment can be obtained. Furthermore, in this embodiment, the surface of the insulating film 41a is flattened, and the phase change film 45 and the electrode 46 are formed thereon, so that the dry etching process for patterning the chalcogenide film 45a and the metal film 46a is performed. This eliminates the need for overetching. For this reason, damage due to overetching can be prevented more accurately.

（実施の形態３）
図１８は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図２に対応するものである。 (Embodiment 3)
18 is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention, and corresponds to FIG. 2 of the first embodiment.

上記実施の形態１の半導体装置は、多層配線構造を有し、第２層配線である配線５４ａ（５４）とＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）との間に相変化膜４５および電極４６が形成されていた。そして、上記実施の形態１では、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ５３ａを介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側が、プラグ４３を介してＭＩＳＦＥＴＱｎ１のソースまたはドレイン（ｎ＋型半導体領域２０ａ）に電気的に接続されていた。 The semiconductor device of the first embodiment has a multilayer wiring structure, and the phase change film 45 between the wiring 54a (54) as the second layer wiring and the source or drain (n + type semiconductor region 20a) of the MISFET Qn1. And the electrode 46 was formed. In the first embodiment, the upper surface side of the phase change film 45, that is, the upper surface of the electrode 46 is electrically connected to the second layer wiring (wiring 54 a) via the plug 53 a, and the lower surface of the phase change film 45. The side was electrically connected to the source or drain (n + type semiconductor region 20a) of the MISFET Qn1 through the plug 43.

本実施の形態の半導体装置も、多層配線構造（複数の配線層）を有し、この多層配線構造は、第１層配線（最下層配線）である配線３４と、配線３４よりも１つ上層の配線層である配線５４とを含んでいる。しかしながら、上記実施の形態１とは異なり、本実施の形態の半導体装置は、図１８に示されるように、第１層配線（配線３４ａ）と、第１層配線よりも１つ上層の配線層である第２層配線（配線５４ａ）との間に、相変化膜４５および電極４６が形成されている。そして、相変化膜４５の上面側、すなわち電極４６の上面が、プラグ７４を介して第２層配線（配線５４ａ）に電気的に接続され、相変化膜４５の下面側がプラグ７２を介して第１層配線（配線３４ａ）に電気的に接続されている。最下層の配線３４は、配線３４と半導体基板１１との間の絶縁膜３１に形成されたコンタクトホール３２を埋め込むプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。すなわち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のソース、ドレインや、周辺回路領域１０ＢのＭＩＳＦＥＴＱｎ２のソース、ドレインなどに、最下層配線である配線３４が、プラグ３３を介して電気的に接続されている。 The semiconductor device according to the present embodiment also has a multilayer wiring structure (a plurality of wiring layers). This multilayer wiring structure includes a wiring 34 that is a first layer wiring (lowermost layer wiring) and a layer one layer higher than the wiring 34. And a wiring 54 which is a wiring layer. However, unlike the first embodiment, the semiconductor device of the present embodiment has a first layer wiring (wiring 34a) and a wiring layer one layer higher than the first layer wiring, as shown in FIG. A phase change film 45 and an electrode 46 are formed between the second layer wiring (wiring 54a). The upper surface side of the phase change film 45, that is, the upper surface of the electrode 46 is electrically connected to the second layer wiring (wiring 54 a) through the plug 74, and the lower surface side of the phase change film 45 is connected to the second layer wiring through the plug 72. It is electrically connected to the first layer wiring (wiring 34a). The lowermost wiring 34 is connected to the n + type semiconductor regions 19 a, 19 b, 20 a, 20 b and the gate electrode through a plug 33 that fills a contact hole 32 formed in the insulating film 31 between the wiring 34 and the semiconductor substrate 11. It is electrically connected to 15a, 15b, etc. That is, the wiring 34 as the lowermost layer wiring is electrically connected via the plug 33 to the source and drain of the MISFET Qn1 in the phase change memory region 10A and the source and drain of the MISFET Qn2 in the peripheral circuit region 10B.

図１９〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１８に対応する領域が示されている。図７までの製造工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、図７に続く工程について説明する。   19 to 22 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment, and the region corresponding to FIG. 18 is shown. Since the manufacturing steps up to FIG. 7 are substantially the same as those of the first embodiment, the description thereof is omitted here, and the steps following FIG. 7 will be described.

上記実施の形態１と同様にして上記図７の構造が得られた後、上記実施の形態１と同様にして、図１９に示されるように、半導体基板１１上にゲート電極１５ａ，１５ｂを覆うように絶縁膜３１を形成する。絶縁膜３１の形成後、必要に応じてＣＭＰ処理を行って絶縁膜３１の表面を平坦化する。   After the structure of FIG. 7 is obtained in the same manner as in the first embodiment, the gate electrodes 15a and 15b are covered on the semiconductor substrate 11 as shown in FIG. 19 in the same manner as in the first embodiment. Thus, the insulating film 31 is formed. After the formation of the insulating film 31, a CMP process is performed as necessary to planarize the surface of the insulating film 31.

次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂ（の表面上の金属シリサイド層２１）の一部やゲート電極１５ａ，１５ｂ（の表面上の金属シリサイド層２１）の一部などが露出される。上記実施の形態１とは異なり、本実施の形態では、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａ上にもコンタクトホール３２が形成される。 Next, the contact hole 32 is formed in the insulating film 31 by dry etching the insulating film 31 using a photoresist pattern (not shown) formed on the insulating film 31 by photolithography as an etching mask. At the bottom of the contact hole 32, a part of the main surface of the semiconductor substrate 11, for example, a part of the n + type semiconductor regions 19a, 19b, 20a, 20b (the metal silicide layer 21 on the surface thereof) and the gate electrodes 15a, 15b ( A part of the metal silicide layer 21) on the surface is exposed. Unlike the first embodiment, in the present embodiment, the contact hole 32 is also formed on the n + type semiconductor region 20a constituting the drain of the MISFET Qn1 in the phase change memory region 10A.

次に、上記実施の形態１とほぼ同様にして、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３を形成する。   Next, a plug 33 made of tungsten (W) or the like is formed in the contact hole 32 in substantially the same manner as in the first embodiment.

次に、プラグ３３が埋め込まれた絶縁膜３１上に、上記実施の形態１とほぼ同様にして、第１層配線として配線３４を形成する。配線３４はプラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。配線３４のうち、配線３４ａは、プラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続されている。配線３４のうち、配線３４ｂは、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂに電気的に接続されている。 Next, on the insulating film 31 in which the plug 33 is embedded, a wiring 34 is formed as a first layer wiring in substantially the same manner as in the first embodiment. The wiring 34 is electrically connected to the n + type semiconductor regions 19a, 19b, 20a, 20b, the gate electrodes 15a, 15b, and the like through the plug 33. Of the wirings 34, the wiring 34 a is electrically connected via the plug 33 to the n + type semiconductor region 20 a constituting the drain of the MISFET Qn 1 in the phase change memory region 10 A. Of the wiring 34, the wiring 34 b is electrically connected to the n + type semiconductor regions 19 a, 19 b, 20 b and the gate electrodes 15 a, 15 b through the plug 33.

次に、図２０に示されるように、絶縁膜３１上に、配線３４を覆うように、絶縁膜４１ｂを形成する。絶縁膜４１ｂは、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、ＣＭＰ法などにより絶縁膜４１ｂの表面を平坦化する。平坦化された絶縁膜４１ｂ上に、更に絶縁膜（図示せず）を形成することもできる。   Next, as shown in FIG. 20, an insulating film 41 b is formed on the insulating film 31 so as to cover the wiring 34. The insulating film 41b is made of, for example, a silicon oxide film, and can be formed using a CVD method or the like. Then, the surface of the insulating film 41b is planarized by a CMP method or the like. An insulating film (not shown) can be further formed on the planarized insulating film 41b.

次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜４１ｂをドライエッチングすることにより、配線３４のうちの配線３４ａに到達するスルーホール（開口部、ビア、接続孔）７１を絶縁膜４１ｂに形成する。   Next, the insulating film 41b is dry-etched using a photoresist film (not shown) as an etching mask to insulate the through hole (opening, via, connection hole) 71 reaching the wiring 34a of the wiring 34. Formed on the film 41b.

次に、スルーホール７１内に、タングステン（Ｗ）などからなるプラグ７２を形成する。プラグ７２はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７２は、配線３４ａに電気的に接続される。   Next, a plug 72 made of tungsten (W) or the like is formed in the through hole 71. The plug 72 can be formed using substantially the same method as the plug 33. Plug 72 is electrically connected to wiring 34a.

次に、プラグ７２が埋め込まれた絶縁膜４１ｂ上に、カルコゲナイド膜４５ａおよび金属膜４６ａを順に形成し、フォトリソグラフィ技術ドライエッチング技術によりパターニングする。これにより、パターニングされたカルコゲナイド膜４５ａからなる相変化膜４５と、その上の金属膜４６ａからなる電極４６とが形成される。   Next, a chalcogenide film 45a and a metal film 46a are sequentially formed on the insulating film 41b in which the plug 72 is embedded, and are patterned by a photolithography technique dry etching technique. Thereby, the phase change film 45 made of the patterned chalcogenide film 45a and the electrode 46 made of the metal film 46a thereon are formed.

次に、図２１に示されるように、絶縁膜４１ｂ上に、相変化膜４５および電極４６を覆うように、絶縁膜（層間絶縁膜）５１ａを形成する。絶縁膜５１ａは、例えば酸化シリコン膜などからなる。絶縁膜５１ａの形成後、必要に応じてＣＭＰ処理を行って絶縁膜５１ａの表面を平坦化する。平坦化された絶縁膜５１ａ上に、更に絶縁膜（図示せず）を形成することもできる。   Next, as shown in FIG. 21, an insulating film (interlayer insulating film) 51a is formed on insulating film 41b so as to cover phase change film 45 and electrode 46. The insulating film 51a is made of, for example, a silicon oxide film. After the formation of the insulating film 51a, a CMP process is performed as necessary to planarize the surface of the insulating film 51a. An insulating film (not shown) can be further formed over the planarized insulating film 51a.

次に、フォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１ａをドライエッチングすることにより、電極４６に到達するスルーホール（開口部、ビア、接続孔）７３を形成し、スルーホール７３内に、タングステン（Ｗ）などからなるプラグ７４を形成する。プラグ７４はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７４は、電極４６に達して電極４６と電気的に接続される。   Next, by using the photoresist film (not shown) as an etching mask, the insulating film 51a is dry-etched to form through holes (openings, vias, connection holes) 73 that reach the electrodes 46. Through holes A plug 74 made of tungsten (W) or the like is formed in 73. The plug 74 can be formed using substantially the same method as the plug 33. The plug 74 reaches the electrode 46 and is electrically connected to the electrode 46.

次に、他のフォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜５１ａをドライエッチングすることにより、配線３４ｂに到達するスルーホール（開口部、ビア、接続孔）７５を形成し、スルーホール７５内に、タングステン（Ｗ）などからなるプラグ７６を形成する。プラグ７６はプラグ３３とほぼ同様の手法を用いて形成することができる。プラグ７６は、配線３４のうちの配線３４ｂに達して電気的に接続される。なお、スルーホール７３とスルーホール７５とを同じ工程で形成し、プラグ７４とプラグ７６とを同じ工程で形成することも可能である。   Next, by using the other photoresist film (not shown) as an etching mask, the insulating film 51a is dry etched to form a through hole (opening, via, connection hole) 75 reaching the wiring 34b, A plug 76 made of tungsten (W) or the like is formed in the through hole 75. The plug 76 can be formed using substantially the same method as the plug 33. The plug 76 reaches the wiring 34b of the wiring 34 and is electrically connected. It is also possible to form the through hole 73 and the through hole 75 in the same process, and form the plug 74 and the plug 76 in the same process.

次に、図２２に示されるように、プラグ７４，７６が埋め込まれた絶縁膜５１ａ上に、上記実施の形態１とほぼ同様にして、第２層配線として配線（第２配線層）５４を形成する。   Next, as shown in FIG. 22, a wiring (second wiring layer) 54 is formed as a second layer wiring on the insulating film 51a in which the plugs 74 and 76 are embedded, in substantially the same manner as in the first embodiment. Form.

第２層配線である配線５４のうちの配線５４ａは、プラグ７４を介して、電極４６および電極４６の下の相変化膜４５に電気的に接続され、更にプラグ７２を介して配線３４ａに電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続される。第２層配線である配線５４のうちの配線５４ｂは、プラグ７６を介して、第１層配線である配線３４ｂに電気的に接続され、更に、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続される。 The wiring 54 a of the wiring 54 that is the second layer wiring is electrically connected to the electrode 46 and the phase change film 45 below the electrode 46 via the plug 74, and further electrically connected to the wiring 34 a via the plug 72. And is further electrically connected to the n + type semiconductor region 20a constituting the drain of the MISFET Qn1 through the plug 33. The wiring 54 b of the wiring 54 that is the second layer wiring is electrically connected to the wiring 34 b that is the first layer wiring through the plug 76, and is further connected to the n + type semiconductor region 19 a through the plug 33. , 19b, 20b, gate electrodes 15a, 15b and the like.

次に、絶縁膜５１ａ上に、配線５４を覆うように、絶縁膜６１を形成する。その後、絶縁膜６１上に上層の配線層（第３層配線以降の配線）や層間絶縁膜などが形成されるが、ここではその説明は省略する。   Next, an insulating film 61 is formed on the insulating film 51 a so as to cover the wiring 54. Thereafter, an upper wiring layer (wiring after the third layer wiring), an interlayer insulating film, and the like are formed on the insulating film 61, but the description thereof is omitted here.

このように、本実施の形態の半導体装置は、第２層配線としての配線５４と第１層配線としての配線３４ａとの間に相変化膜４５および電極４６が形成されている。相変化膜４５の上面側、すなわち電極４６の上面は、プラグ７４を介して第２層配線（配線５４ａ）に電気的に接続されている。相変化膜４５の下面側は、プラグ７２を介して第１層配線（配線３４）と同層の配線３４ａに電気的に接続され、この配線３４ａが、プラグ３３を介してＭＩＳＦＥＴＱｎ１のドレインを構成するｎ＋型半導体領域２０ａに電気的に接続されている。また、第２層配線としての配線５４ｂは、プラグ７６を介して第１層配線としての配線３４ｂに電気的に接続され、配線３４ｂが、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ，２０ｂやゲート電極１５ａ，１５ｂなどと電気的に接続されている。 Thus, in the semiconductor device of the present embodiment, the phase change film 45 and the electrode 46 are formed between the wiring 54 as the second layer wiring and the wiring 34a as the first layer wiring. The upper surface side of the phase change film 45, that is, the upper surface of the electrode 46 is electrically connected to the second layer wiring (wiring 54 a) via the plug 74. The lower surface side of the phase change film 45 is electrically connected to the wiring 34a in the same layer as the first layer wiring (wiring 34) via the plug 72, and this wiring 34a constitutes the drain of the MISFET Qn1 via the plug 33. It is electrically connected to the n + type semiconductor region 20a. Further, the wiring 54b as the second layer wiring is electrically connected to the wiring 34b as the first layer wiring through the plug 76, and the wiring 34b is connected to the n + type semiconductor regions 19a and 19b through the plug 33. 20b and the gate electrodes 15a and 15b.

このように、本実施の形態では、相変化膜４５および電極４６を、半導体基板１１と第１層配線との間ではなく、第１層配線と第２層配線との間に形成している。このため、相変化膜４５および電極４６を半導体基板１１と第１層配線との間に形成した上記比較例の半導体装置１０１に比べて、半導体基板１１と第１層配線（配線３４）との間の層間絶縁膜の合計膜厚を相対的に薄くすることができる。従って、半導体基板１１と第１層配線（配線３４）との間の層間絶縁膜（絶縁膜３１）に形成されるコンタクトホール３２の深さ（半導体基板１１の主面に垂直な方向の深さ）を相対的に浅くすることができる。また、コンタクトホール３２内に埋め込まれ、第１層配線（配線３４）とｎ＋型半導体領域１９ａ，１９ｂ，２０ａ，２０ｂとの間を接続するプラグ３３の長さを相対的に短くすることができる。これにより、本実施の形態では、コンタクトホール３２のアスペクト比を小さくすることができる。 Thus, in the present embodiment, the phase change film 45 and the electrode 46 are formed not between the semiconductor substrate 11 and the first layer wiring but between the first layer wiring and the second layer wiring. . Therefore, compared with the semiconductor device 101 of the comparative example in which the phase change film 45 and the electrode 46 are formed between the semiconductor substrate 11 and the first layer wiring, the semiconductor substrate 11 and the first layer wiring (wiring 34) The total film thickness of the interlayer insulating film therebetween can be made relatively thin. Accordingly, the depth of the contact hole 32 formed in the interlayer insulating film (insulating film 31) between the semiconductor substrate 11 and the first layer wiring (wiring 34) (the depth in the direction perpendicular to the main surface of the semiconductor substrate 11). ) Can be made relatively shallow. Further, the length of the plug 33 embedded in the contact hole 32 and connecting the first layer wiring (wiring 34) and the n + type semiconductor regions 19a, 19b, 20a, and 20b may be relatively shortened. it can. Thereby, in this Embodiment, the aspect-ratio of the contact hole 32 can be made small.

このため、本実施の形態では、コンタクトホール３２のアスペクト比が小さいため、コンタクトホール３２の内部へのバリア膜（３３ａ）の被覆性（カバレッジ）を向上させることができ、コンタクトホール３２内に形成したプラグ３３の導通不良を防止することができる。例えば、アスペクト比が比較的低いことから、コンタクトホール３２内にバリア膜を被覆性よく形成できるので、プラグ３３形成用のタングステン膜をＣＶＤ法などで堆積させるときのＷＦ６（六フッ化タングステン）ガスによる半導体基板１１の浸食を防止することができ、プラグ３３の導通不良の発生を防止することができる。従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。また、コンタクトホール３２のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置（スパッタリング装置やＣＶＤ装置など）を使用してコンタクトホール３２内にバリア膜を被覆性よく形成できるようになる。このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。 Therefore, in this embodiment, since the aspect ratio of the contact hole 32 is small, the coverage (coverage) of the barrier film (33a) inside the contact hole 32 can be improved, and the contact hole 32 is formed in the contact hole 32. Thus, poor conduction of the plug 33 can be prevented. For example, since the aspect ratio is relatively low, a barrier film can be formed in the contact hole 32 with good coverage, so that WF 6 (tungsten hexafluoride) when depositing a tungsten film for forming the plug 33 by a CVD method or the like is used. The erosion of the semiconductor substrate 11 by gas can be prevented, and the occurrence of poor conduction of the plug 33 can be prevented. Therefore, the reliability of the semiconductor device can be improved, and the manufacturing yield of the semiconductor device can be improved. Further, since the aspect ratio of the contact hole 32 is relatively low, a barrier film is formed in the contact hole 32 by using a general film forming apparatus (sputtering apparatus, CVD apparatus, etc.) even if the sputtering apparatus has good coverage. It becomes possible to form with good coverage. For this reason, it becomes possible to suppress the capital investment of semiconductor device manufacture, and the manufacturing cost of a semiconductor device can be reduced.

また、本実施の形態では、第１層配線としての配線３４と第２層配線としての配線５４との間に相変化膜４５および電極４６を形成しているが、他の形態として、任意の配線層とその１つ上層の配線層との間に、相変化膜４５および電極４６を形成することができる。例えば、第２層配線と第３層配線との間や、最上層配線とその１つ下層の配線層との間などに、相変化膜４５および電極４６を形成することもできる。   Further, in the present embodiment, the phase change film 45 and the electrode 46 are formed between the wiring 34 as the first layer wiring and the wiring 54 as the second layer wiring. A phase change film 45 and an electrode 46 can be formed between the wiring layer and the wiring layer one layer above. For example, the phase change film 45 and the electrode 46 can be formed between the second-layer wiring and the third-layer wiring, or between the uppermost-layer wiring and the wiring layer one lower layer thereof.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、相変化メモリを含む半導体装置に適用して好適なものである。   The present invention is suitable for application to a semiconductor device including a phase change memory.

本発明の一実施の形態の半導体装置の概略構成を示す平面図である。It is a top view which shows schematic structure of the semiconductor device of one embodiment of this invention. 本発明の一実施の形態の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of one embodiment of this invention. 本発明の一実施の形態の半導体装置に形成された相変化メモリの構造を示す要部断面図である。It is principal part sectional drawing which shows the structure of the phase change memory formed in the semiconductor device of one embodiment of this invention. 相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。It is explanatory drawing which shows the correlation with the state of the phase change film of phase change memory, and the resistance of a phase change film. 相変化メモリの動作を説明するためのグラフである。It is a graph for demonstrating operation | movement of a phase change memory. 相変化メモリの動作を説明するためのグラフである。It is a graph for demonstrating operation | movement of a phase change memory. 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one embodiment of this invention. 図７に続く半導体装置の製造工程中における要部断面図である。FIG. 8 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 7; 図８に続く半導体装置の製造工程中における要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 図９に続く半導体装置の製造工程中における要部断面図である。FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9; 図１０に続く半導体装置の製造工程中における要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 図１１に続く半導体装置の製造工程中における要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 比較例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of a comparative example. 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of other embodiment of this invention. 図１４に続く半導体装置の製造工程中における要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 図１５に続く半導体装置の製造工程中における要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中における要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 本発明の他の実施の形態の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of other embodiment of this invention. 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of other embodiment of this invention. 図１９に続く半導体装置の製造工程中における要部断面図である。FIG. 20 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 19; 図２０に続く半導体装置の製造工程中における要部断面図である。FIG. 21 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 20; 図２１に続く半導体装置の製造工程中における要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21;

符号の説明Explanation of symbols

１ 半導体装置
２ 相変化メモリ領域
３ ＲＡＭ領域
４ ＣＰＵ領域
５ アナログ回路領域
６ Ｉ／Ｏ領域
１０Ａ 相変化メモリ領域
１０Ｂ 周辺回路領域
１１ 半導体基板
１２ 素子分離領域
１３ａ，１３ｂ ｐ型ウエル
１４ａ，１４ｂ ゲート絶縁膜
１５ａ，１５ｂ ゲート電極
１６ａ，１６ｂ，１７ａ，１７ｂ ｎ−型半導体領域
１８ａ，１８ｂ サイドウォール
１９ａ，１９ｂ，２０ａ，２０ｂ ｎ＋型半導体領域
２１ 金属シリサイド層
３１ 絶縁膜
３２ コンタクトホール
３３ プラグ
３３ａ バリア膜
３３ｂ タングステン膜
３４ 配線
３４ａ，３４ｂ 配線
３５ａ 窒化チタン膜
３５ｂ アルミニウム膜
３５ｃ 窒化チタン膜
４１，４１ａ，４１ｂ 絶縁膜
４２ コンタクトホール
４３ プラグ
４５ 相変化膜
４５ａ カルコゲナイド膜
４６ 電極
４６ａ 金属膜
５１ 絶縁膜
５２ スルーホール
５３，５３ａ，５３ｂ プラグ
５４，５４ａ，５４ｂ 配線
５５ａ 窒化チタン膜
５５ｂ アルミニウム膜
５５ｃ 窒化チタン膜
６１ 絶縁膜
７１ スルーホール
７２ プラグ
７３ スルーホール
７４ プラグ
７５ スルーホール
７６ プラグ
１０１ 半導体装置
１０２ コンタクトホール
１０３ プラグ
１０４ 相変化膜
１０５ 電極
１０６ 絶縁膜
１０７ コンタクトホール
１０８ スルーホール
１０９ａ，１０９ｂ プラグ
１１１ 配線
１１２ 絶縁膜
Ｑｎ１，Ｑｎ２ ＭＩＳＦＥＴ DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Phase change memory area 3 RAM area 4 CPU area 5 Analog circuit area 6 I / O area 10A Phase change memory area 10B Peripheral circuit area 11 Semiconductor substrate 12 Element isolation area 13a, 13b P-type well 14a, 14b Gate insulation Films 15a, 15b Gate electrodes 16a, 16b, 17a, 17b n − type semiconductor regions 18a, 18b Side walls 19a, 19b, 20a, 20b n + type semiconductor regions 21 Metal silicide layers 31 Insulating films 32 Contact holes 33 Plugs 33a Barrier films 33b Tungsten film 34 Wiring 34a, 34b Wiring 35a Titanium nitride film 35b Aluminum film 35c Titanium nitride film 41, 41a, 41b Insulating film 42 Contact hole 43 Plug 45 Phase change film 45a Chalcogenide film 46 Electrode 46a Metal film 51 Edge film 52 Through hole 53, 53a, 53b Plug 54, 54a, 54b Wiring 55a Titanium nitride film 55b Aluminum film 55c Titanium nitride film 61 Insulating film 71 Through hole 72 Plug 73 Through hole 74 Plug 75 Through hole 76 Plug 101 Semiconductor device 102 Contact hole 103 Plug 104 Phase change film 105 Electrode 106 Insulating film 107 Contact hole 108 Through hole 109a, 109b Plug 111 Wiring 112 Insulating film Qn1, Qn2 MISFET

Claims (5)

半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成され、前記電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも上層配線である第２配線とを含み、
前記相変化膜は、前記第２配線と前記電界効果型トランジスタのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、前記電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が、前記第２配線に電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A phase change memory comprising: a field effect transistor formed on the semiconductor substrate; and a phase change film formed on the semiconductor substrate and electrically connected to a source or drain of the field effect transistor;
A multilayer wiring structure formed on the semiconductor substrate;
Comprising
The multilayer wiring structure includes a first wiring that is a lowermost layer wiring and a second wiring that is an upper layer wiring than the first wiring,
The phase change film is formed between the second wiring and the source or drain of the field effect transistor,
The lower surface side of the phase change film is electrically connected to the source or drain of the field effect transistor,
A semiconductor device, wherein an upper surface side of the phase change film is electrically connected to the second wiring. 半導体基板と、
前記半導体基板上に形成された第１の電界効果型トランジスタと、前記半導体基板上に形成され、前記第１の電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２の電界効果型トランジスタと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも上層配線である第２配線とを含み、
前記第１配線が、プラグを介して前記第２の電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜は、前記第２配線と前記第１の電界効果型トランジスタのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、他のプラグを介して前記第１の電界効果型トランジスタのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A first field effect transistor formed on the semiconductor substrate; and a phase change film formed on the semiconductor substrate and electrically connected to a source or a drain of the first field effect transistor. Phase change memory,
A second field effect transistor formed on the semiconductor substrate;
A multilayer wiring structure formed on the semiconductor substrate;
Comprising
The multilayer wiring structure includes a first wiring that is a lowermost layer wiring and a second wiring that is an upper layer wiring than the first wiring,
The first wiring is electrically connected to the source or drain of the second field effect transistor via a plug;
The phase change film is formed between the second wiring and the source or drain of the first field effect transistor,
The lower surface side of the phase change film is electrically connected to the source or drain of the first field effect transistor through another plug,
A semiconductor device, wherein an upper surface side of the phase change film is electrically connected to the second wiring. 半導体基板と、
前記半導体基板上に形成された第１のＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２のＭＩＳＦＥＴと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、最下層配線である第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記第１配線が、プラグを介して前記第２のＭＩＳＦＥＴのソースまたはドレインに電気的に接続され、
前記相変化膜は、前記第２配線と前記第１のＭＩＳＦＥＴのソースまたはドレインとの間に形成され、
前記相変化膜の下面側が、他のプラグを介して前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続され、
前記相変化膜の上面側が、前記第２配線に電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A phase change memory comprising: a first MISFET formed on the semiconductor substrate; and a phase change film formed on the semiconductor substrate and electrically connected to a source or a drain of the first MISFET;
A second MISFET formed on the semiconductor substrate;
A multilayer wiring structure formed on the semiconductor substrate;
Comprising
The multilayer wiring structure includes a first wiring that is a lowermost layer wiring and a second wiring that is a wiring layer one layer higher than the first wiring,
The first wiring is electrically connected to the source or drain of the second MISFET through a plug;
The phase change film is formed between the second wiring and the source or drain of the first MISFET,
The lower surface side of the phase change film is electrically connected to the source or drain of the first MISFET through another plug,
A semiconductor device, wherein an upper surface side of the phase change film is electrically connected to the second wiring. 半導体基板と、
前記半導体基板上に形成された電界効果型トランジスタと、前記半導体基板上に形成され、前記電界効果型トランジスタのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記相変化膜は、前記第１配線と前記第２配線との間に形成され、
前記相変化膜の下面側が前記第１配線に電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A phase change memory comprising: a field effect transistor formed on the semiconductor substrate; and a phase change film formed on the semiconductor substrate and electrically connected to a source or drain of the field effect transistor;
A multilayer wiring structure formed on the semiconductor substrate;
Comprising
The multilayer wiring structure includes a first wiring and a second wiring that is a wiring layer one layer higher than the first wiring,
The phase change film is formed between the first wiring and the second wiring,
A lower surface side of the phase change film is electrically connected to the first wiring;
A semiconductor device, wherein an upper surface side of the phase change film is electrically connected to the second wiring. 半導体基板と、
前記半導体基板上に形成された第１のＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１のＭＩＳＦＥＴのソースまたはドレインに電気的に接続された相変化膜とを有する相変化メモリと、
前記半導体基板上に形成された第２のＭＩＳＦＥＴと、
前記半導体基板上に形成された多層配線構造と、
を具備し、
前記多層配線構造は、第１配線と、前記第１配線よりも１つ上層の配線層である第２配線とを含み、
前記多層配線構造の最下層の配線が、前記第１および第２のＭＩＳＦＥＴのソースまたはドレインにプラグを介して電気的に接続され、
前記相変化膜は、前記第１配線と前記第２配線との間に形成され、
前記相変化膜の下面側が他のプラグを介して前記第１配線に電気的に接続され、
前記相変化膜の上面側が前記第２配線に電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A phase change memory comprising: a first MISFET formed on the semiconductor substrate; and a phase change film formed on the semiconductor substrate and electrically connected to a source or a drain of the first MISFET;
A second MISFET formed on the semiconductor substrate;
A multilayer wiring structure formed on the semiconductor substrate;
Comprising
The multilayer wiring structure includes a first wiring and a second wiring that is a wiring layer one layer higher than the first wiring,
The lowermost layer wiring of the multilayer wiring structure is electrically connected to the source or drain of the first and second MISFETs through a plug,
The phase change film is formed between the first wiring and the second wiring,
A lower surface side of the phase change film is electrically connected to the first wiring through another plug;
A semiconductor device, wherein an upper surface side of the phase change film is electrically connected to the second wiring.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332671A (en) * 2005-05-26 2006-12-07 Hynix Semiconductor Inc Phase change memory device and manufacturing method therefor
JP2008153664A (en) * 2006-12-19 2008-07-03 Samsung Electronics Co Ltd Phase change memory element, and manufacturing method and operation method thereof
JP2009135409A (en) * 2007-11-29 2009-06-18 Samsung Electronics Co Ltd Operation method of phase change memory element
WO2009101785A1 (en) * 2008-02-12 2009-08-20 Panasonic Corporation Nonvolatile semiconductor storage device and method for manufacturing the same
US7902539B2 (en) 2007-11-29 2011-03-08 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
KR101058497B1 (en) 2009-02-12 2011-08-23 주식회사 하이닉스반도체 Phase change memory device and manufacturing method thereof
WO2012074131A1 (en) * 2010-12-03 2012-06-07 日本電気株式会社 Semiconductor device and production method for same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311015A (en) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd Low-current and high-speed phase-change memory device and driving method therefor
JP2004349504A (en) * 2003-05-22 2004-12-09 Hitachi Ltd Semiconductor integrated circuit device
JP2005340837A (en) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd Semiconductor device comprising phase change memory element covered with oxygen barrier film, electronic system using the same, and method of manufacturing the same
JP2006165560A (en) * 2004-12-06 2006-06-22 Samsung Electronics Co Ltd Phase-change storage cell and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311015A (en) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd Low-current and high-speed phase-change memory device and driving method therefor
JP2004349504A (en) * 2003-05-22 2004-12-09 Hitachi Ltd Semiconductor integrated circuit device
JP2005340837A (en) * 2004-05-27 2005-12-08 Samsung Electronics Co Ltd Semiconductor device comprising phase change memory element covered with oxygen barrier film, electronic system using the same, and method of manufacturing the same
JP2006165560A (en) * 2004-12-06 2006-06-22 Samsung Electronics Co Ltd Phase-change storage cell and method of manufacturing the same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332671A (en) * 2005-05-26 2006-12-07 Hynix Semiconductor Inc Phase change memory device and manufacturing method therefor
JP2008153664A (en) * 2006-12-19 2008-07-03 Samsung Electronics Co Ltd Phase change memory element, and manufacturing method and operation method thereof
US8071456B2 (en) 2007-11-29 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US7902539B2 (en) 2007-11-29 2011-03-08 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
JP2009135409A (en) * 2007-11-29 2009-06-18 Samsung Electronics Co Ltd Operation method of phase change memory element
US8338817B2 (en) 2007-11-29 2012-12-25 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2009101785A1 (en) * 2008-02-12 2009-08-20 Panasonic Corporation Nonvolatile semiconductor storage device and method for manufacturing the same
JP4563504B2 (en) * 2008-02-12 2010-10-13 パナソニック株式会社 Nonvolatile semiconductor memory device and manufacturing method thereof
CN101946321A (en) * 2008-02-12 2011-01-12 松下电器产业株式会社 Nonvolatile semiconductor memory device and manufacture method thereof
JPWO2009101785A1 (en) * 2008-02-12 2011-06-09 パナソニック株式会社 Nonvolatile semiconductor memory device and manufacturing method thereof
EP2447996A3 (en) * 2008-02-12 2013-02-06 Panasonic Corporation Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof
US8537605B2 (en) 2008-02-12 2013-09-17 Panasonic Corporation Nonvolatile semiconductor memory device having coplanar surfaces at resistance variable layer and wiring layer and manufacturing method thereof
KR101058497B1 (en) 2009-02-12 2011-08-23 주식회사 하이닉스반도체 Phase change memory device and manufacturing method thereof
WO2012074131A1 (en) * 2010-12-03 2012-06-07 日本電気株式会社 Semiconductor device and production method for same
JPWO2012074131A1 (en) * 2010-12-03 2014-05-19 日本電気株式会社 Semiconductor device and manufacturing method thereof

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