KR101058497B1 - 상변화 기억 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 스위칭 소자와 상변화막 및 상부전극을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선을 포함하는 주변지역으로 구성되며, 상기 셀지역의 상부전극과 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 한다.
Description
본 발명은 상변화 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 상부전극콘택의 공정 마진을 확보할 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.
일반적으로, 메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리(Flash memory)를 들 수 있다.
한편, 비휘발성 기억 소자의 특성을 가지면서 고집적화가 가능하며, 구조의 단순함을 갖는 상변화 기억 소자(Phase Change RAM: PCRAM)에 대한 연구가 활발히 진행되고 있다.
상기 상변화 기억 소자는 전기적 신호를 이용하여 상변화막을 비정질 상(amorphous phase) 또는 결정질 상(crystalline phase)으로 변환시키는 것으로, 전기전도도의 차이를 이용하여 정보를 저장하고 읽는 메모리 소자이다.
도 1은 종래의 상변화 기억 소자를 나타낸 도면이다.
도 1를 참조하면, 상변화 기억 소자는 스위칭 소자(110C), 히터(115), 상변화막(130), 상부전극(160C) 과 비트라인(180C) 및 워드라인(190C)을 포함하며, 상부전극(160C)과 비트라인(180C)을 연결시키는 상부전극콘택(170C)과 상기 반도체기판 부분과 워드라인을 연결시키는 워드라인콘택들(141∼143)들을 포함하는 셀지역과 제1금속배선(160P)과 제2금속배선(180P) 및 제3금속배선(190P)을 포함하며, 상기 제1금속배선(160P)과 제2금속배선(180P) 및 제3금속배선을 서로 연결시키는 제1비아콘택(151), 제2비아콘택(152)과 제3비아콘택(153) 및 제4비아콘택(154)을 포함하는 주변지역을 포함한다.
도 1에서 미설명된 도면부호 131은 스페이서를 나타낸다.
한편, 종래의 상변화 기억 소자에서는 셀지역의 비트라인(180C)과 주변지역의 제2금속배선(180P)을 동일층 상에 배치시켜야 하므로, 상기 상부전극콘택(170C)과 제3비아콘택(153) 또한 형성되고 있다. 그런데, 상변화막의 물질 특성상 제1금속배선(160P) 부분을 상부전극(160C) 보다 높은 위치에 배치하게 되면서 상부전극콘택의 높이가 높아지는 문제점이 나타나고 있다.
이처럼, 상기 제1금속배선(160P)과 상부전극(160C) 간의 단차로 인하여 상부전극콘택(170C)의 높이가 높아지게 되면 상부전극콘택의 공정 마진은 점차 어려워지게 된다.
본 발명은 상부전극콘택의 높이를 감소시키는 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 스위칭 소자와 상변화막 및 상부전극을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선을 포함하는 주변지역으로 구성되며, 상기 셀지역의 상부전극과 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 하는 상변화 기억 소자를 제공한다.
여기서, 상기 스위칭 소자는 수직 PN 다이오드를 포함하는 것을 특징으로 한다.
상기 상변화막은 콘택홀 내에 매립된 형태인 것을 특징으로 한다.
상기 셀지역의 상부전극과 주변지역의 제1금속배선 상부에 동일한 높이를 갖는 상부전극콘택 및 비아콘택이 각각 형성되는 것을 특징으로 한다.
상기 상변화 기억 소자는 상기 셀지역 및 상기 주변지역을 포함하는 반도체기판; 상기 셀지역 상에 인접하여 적층되는 상기 스위칭 소자 및 제1 워드라인콘택; 상기 스위칭 소자 및 상기 제1 워드라인콘택과 동시에 상기 주변지역 상에 인접하여 적층되는 상기 게이트 및 제1 비아콘택; 상기 스위칭 소자 상에 적층되는 히터; 상기 히터 상에 적층되는 상기 상변화막; 상기 상변화막과 동시에 상기 게이트 및 상기 제1 비아콘택 상에 적층되는 제2 비아콘택; 상기 상변화막 상에 적층되는 상기 상부전극; 상기 상부전극과 동시에 상기 제2 비아콘택 상에 적층되는 상기 제1 금속배선을 포함하는 것을 특징으로 한다.
상기 상변화 기억 소자는 상기 셀지역 및 상기 주변지역을 포함하는 반도체기판; 상기 셀지역 상에 인접하여 적층되는 상기 스위칭 소자 및 제1 워드라인콘택; 상기 스위칭 소자 및 상기 제1 워드라인콘택과 동시에 상기 주변지역 상에 인접하여 적층되는 상기 게이트 및 제1 비아콘택; 상기 스위칭 소자 상에 적층되는 히터; 상기 히터 상에 적층되는 상기 상변화막; 상기 상변화막과 동시에 상기 게이트 및 상기 제1 비아콘택 상에 적층되는 제2 비아콘택; 상기 상변화막 상에 적층되는 상기 상부전극; 상기 상부전극과 동시에 상기 제2 비아콘택 상에 적층되는 상기 제1 금속배선을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 셀지역 및 주변지역을 포함하는 반도체기판의 상기 셀지역 상에 스위칭 소자 를 형성함과 아울러 주변지역 상에 게이트를 형성하는 단계; 상기 스위칭 소자가 형성된 셀지역의 반도체기판과 콘택하는 제1워드라인콘택을 형성함과 아울러 상기 게이트가 형성된 주변지역의 반도체기판과 콘택하는 제1비아콘택을 형성하는 단계; 상기 스위칭 소자 상부에 히터 및 상변화막을 적층으로 형성함과 아울러 상기 제1비아콘택 상에 제2비아콘택을 형성하는 단계; 상기 상변화막 상에 상부전극을 형성함과 동시에 상기 제2비아콘택 상에 제1금속배선을 형성하는 단계; 를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 상변화막은 콘택홀 내에 매립된 형태로 형성하는 것을 특징으로 한다.
상기 상부전극과 제1금속배선은 동일한 높이로 형성하는 것을 특징으로 한다.
상기 상부전극과 제1금속배선은 티타늄질화막을 포함하는 것을 특징으로 한다.
상기 상부전극과 제1금속배선은 티타늄질화막과 텅스텐막의 적층막을 포함하는 것을 특징으로 한다.
상기 상부전극 및 상기 제1금속배선을 형성하는 단계 이후에 상기 셀지역의 제1워드라인콘택 상에 제2워드라인콘택을 형성하는 단계;상기 상부전극 상에 상부전극콘택을 형성함과 동시에 상기 주변지역의 제1금속배선 상에 제3비아콘택을 형성하는 단계; 및 상기 상부전극콘택 상에 상부전극과 콘택하는 비트라인을 형성함과 동시에 상기 제3비아콘택 상에 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 상부전극 및 상기 제1금속배선을 형성하는 단계 이후에 상기 셀지역의 제1워드라인콘택 상에 제2워드라인콘택을 형성하는 단계;상기 상부전극 상에 상부전극콘택을 형성함과 동시에 상기 주변지역의 제1금속배선 상에 제3비아콘택을 형성하는 단계; 및 상기 상부전극콘택 상에 상부전극과 콘택하는 비트라인을 형성함과 동시에 상기 제3비아콘택 상에 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명은 셀지역의 상부전극과 주변지역의 금속배선을 동시에 형성함으로써, 상기 상부전극과 금속배선 간의 단차 발생을 억제할 수 있다.
따라서, 본 발명은 상부전극콘택의 높이를 감소시킬 수 있고, 그래서, 상부전극콘택의 공정 마진을 확보하게 된다.
또한, 본 발명은 상부전극과 금속배선을 동시에 형성하기 때문에 1회 마스크 공정을 스킵할 수 있어 공정의 단순화를 이룰 수 있다.
본 발명은 셀지역의 상부전극과 주변지역의 제1금속배선을 동시에 형성하여 상기 상부전극과 제1금속배선을 동일층 상에 배치되도록 한다.
상기 발명에 의하면, 상기 제1금속배선은 종래 보다 낮은 곳에 위치하게 되면서 상기 제1금속배선과 콘택하는 제2금속배선도의 형성 위치도 낮아지게 되고, 아울러, 제2금속배선과 동시에 형성되는 셀지역의 비트라인 형성 위치도 낮아지게 된다.
따라서, 본 발명은 상기 비트라인과 상부전극을 연결시키는 상부전극콘택의 높이를 종래 대비 감소시킬 수 있어 상부전극콘택의 공정 마진을 확보할 수 있다.
또한, 제1금속배선과 상부전극을 동시에 형성하기 때문에 1회 마스크 공정을 스킵할 수 있게 되어 공정 단순화를 이룰 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 상변화 기억 소자를 나타낸 공정 단면도이다.
도 2를 참조하면, 본 발명에 따른 상변화 기억 소자는, 셀지역에 형성된 스위칭 소자(210C), 히터(215), 상변화막(230) 및 상부전극(260C)을 포함하고, 주변지역에 형성된 게이트(210P)와 다수의 비아콘택들(221∼254) 및 상기 비아콘택(221∼254)에 의해 서로 연결되는 제1금속배선(260P)과 제2금속배선(280P) 및 제3금속배선(290P)을 포함한다. 상기 셀지역의 상변화막(230)은 매립된 형태로 형성되며, 상기 셀지역의 상부전극(260C)과 주변지역의 제1금속배선(260P)은 동일층 상에 배치된다.
도 2에서 미설명된 도면부호 231은 스페이서를 나타낸다.
도 3a 내지 3f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 셀지역 및 주변지역을 포함하는 반도체기판(200)의 상기 주변지역 상에 게이트(210P)를 형성한다. 상기 게이트(210P)가 형성된 반도체기판 상에 제1층간절연막(221)을 형성한 후, 상기 셀지역의 제1층간절연막(221) 내에 반도체기판(200)과 콘택하는 스위칭 소자인 수직 PN 다이오드(210C)를 형성한다.
도 3b를 참조하면, 상기 PN 다이오드(210C)를 포함하여 제1층간절연막(221) 상에 제2층간절연막(222)을 형성한 후, 상기 제2층간절연막(222) 내에 상기 PN 다이오드(210C)와 콘택하는 히터(215)를 형성한다. 그런다음, 상기 셀지역의 제2층간절연막(222) 및 제1층간절연막(221) 내에 반도체기판과 콘택하는 제1워드라인콘택(241)을 형성함과 아울러 상기 주변지역에 제1비아콘택(251)을 형성한다.
도 3c를 참조하면, 상기 제1워들라인콘택(241)과 제1비아콘택(251)을 포함하여 제2층간절연막(222) 상에 제3층간절연막(223)을 형성한 후, 상기 셀지역의 제3층간절연막(223) 내에 상기 히터(215)와 콘택하는 상변화막(230)을 형성한다. 바람직하게는, 상기 상변화막(230)을 매립 공정을 통하여 형성한다. 상기 상변화막(230)의 양측면에 스페이서(231)를 형성한다. 그런다음, 상기 주변지역의 제1비아콘택(251)과 콘택하는 제2비아콘택(252)을 형성한다.
도 3d를 참조하면, 상기 셀지역의 상변화막(230)과 콘택하는 상부전극(260C) 을 형성함과 동시에 상기 주변지역의 제2비아콘택(252) 상에 제1금속배선(260P)을 형성한다. 구체적으로, 상기 제2비아콘택(252)이 형성된 반도체기판의 전면 상에 금속물질을 증착한 후, 패터닝 공정을 수행하여 상기 셀지역의 상변화막 상부에 상부전극(260C)을 형성하고, 동시에 주변지역의 제2비아콘택 상부에 제1금속배선(260P)을 형성한다.
여기서, 상기 상부전극(260C)과 제1금속배선(260P)은 티타늄질화막을 포함하며, 바람직하게는, 티타늄질화막과 텅스텐막의 적층막을 포함한다.
본 발명의 실시예에서, 상기 상부전극(260C)과 제1금속배선(260P)을 동시에 형성하고, 동일층 상에 배치되게 형성함으로써, 종래 대비 상부전극과 제1금속배선 간의 단차 발생을 억제할 수 있고, 1회 마스크 공정을 스킵할 수 있다.
도 3e를 참조하면, 상기 상부전극(260C)이 덮도록 제3층간절연막(223) 상에 제4층간절연막(224)을 형성한 후, 상기 셀지역의 제4층간절연막(224) 내에 제1워드라인콘택(241)과 콘택하는 제2워드라인콘택(242)을 형성한다. 그런다음, 상기 제2워드라인콘택(242)을 포함한 제4층간절연막(224) 상에 제5층간절연막(225)을 형성한 후, 상기 셀지역의 제5층간절연막(225) 및 제4층간절연막(224) 내에 상기 상부전극(260C)과 콘택하는 상부전극콘택(270C)을 형성함과 동시에 주변지역의 제1금속배선(260P)과 콘택하는 제3비아콘택(253)을 형성한다.
그런다음, 상기 셀지역의 상부전극콘택(270C)과 콘택하는 비트라인(280C)을 형성함과 동시에 상기 주변지역의 제3비아콘택(253)과 콘택하는 제2금속배선(280P)을 형성한다.
도 3f를 참조하면, 상기 비트라인(280C)과 제2금속배선(280P)을 덮도록 제5층간절연막(225) 상에 제6층간절연막(226)을 형성한 후, 상기 셀지역의 제6층간절연막(226) 내에 제2워드라인콘택(242)과 콘택하는 제3워드라인콘택(243)을 형성함과 아울러 주변지역의 제2금속배선(280P)과 콘택하는 제4비아콘택(254)을 형성한다. 그런다음, 상기 셀지역의 제4워드라인콘택(243)과 콘택하는 워드라인(290C)을 형성함과 동시에 주변지역의 제4비아콘택(254)과 콘택하는 제3금속배선(290P)을 형성하여, 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.
전술한 바와 같이, 본 발명은 셀지역의 상부전극과 주변지역의 제1금속배선을 동시에 형성함으로써, 상기 상부전극과 제1금속배선 간의 단차 발생을 방지할 수 있다. 이를 통해, 종래 대비 상부전극콘택의 높이를 감소시킬 수 있고, 그래서, 상부전극콘택의 공정 마진을 확보하게 된다.
또한, 본 발명은 상부전극과 제1금속배선을 동시에 수행하기 때문에 1회 마스크 공정을 스킵할 수 있어 공정의 단순화를 이룰 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 상변화 기억 소자를 나타낸 공정 단면도.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 나타낸 공정 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210C: PN 다이오드
210P: 게이트 215: 히터
221: 제1층간절연막 222: 제2층간절연막
223: 제3층간절연막 224: 제4층간절연막
225: 제5층간절연막 226: 제6층간절연막
230: 상변화막 231: 스페이서
241: 제1워드라인콘택 242: 제2워드라인콘택
243: 제3워드라인콘택 251: 제1비아콘택
252: 제2비아콘택 253: 제3비아콘택
254: 제4비아콘택 260C: 상부전극
260P: 제1금속배선 270C: 상부전극콘택
280C: 비트라인 280P: 제2금속배선
290C: 워드라인 290P: 제3금속배선
Claims (11)
- 스위칭 소자와 상변화막 및 상부전극의 순차적인 적층을 포함하는 셀지역과, 게이트와 제1금속배선 및 제2금속배선의 순차적인 적층을 포함하는 주변지역으로 구성되며,상기 셀지역의 상부전극과 상기 주변지역의 제1금속배선은 동일층 상에 배치되는 것을 특징으로 하는 상변화 기억 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 스위칭 소자는 수직 PN 다이오드를 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 상변화막은 상기 스위칭 소자 상에 형성된 콘택홀 내에 매립된 형태인것을 특징으로 하는 상변화 기억소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 셀지역의 상부전극과 주변지역의 제1금속배선 상부에 동일한 높이를 갖는 상부전극콘택 및 비아콘택이 각각 형성되는 것을 특징으로 하는 상변화 기억 소자.
- 셀지역 및 주변지역을 포함하는 반도체기판의 상기 셀지역 상에 스위칭 소자 를 형성함과 아울러 상기 주변지역 상에 게이트를 형성하는 단계;상기 스위칭 소자가 형성된 셀지역의 반도체기판과 콘택하는 제1워드라인콘택을 형성함과 아울러 상기 게이트가 형성된 주변지역의 반도체기판과 콘택하는 제1비아콘택을 형성하는 단계;상기 스위칭 소자 상부에 히터 및 상변화막을 적층으로 형성함과 아울러 상기 제1비아콘택 상에 제2비아콘택을 형성하는 단계;상기 상변화막 상에 상부전극을 형성함과 동시에 상기 제2비아콘택 상에 제1금속배선을 형성하는 단계;를 포함하고, 상기 제1워드라인콘택과 상기 제1 비아콘택, 상기 상변화막과 상기 제2 비아콘택, 상기 상부전극과 상기 제1금속배선은 각각 동일한 높이로 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 상변화막은 상기 스위칭 소자 및 상기 히터의 적층 상에 형성된 콘택홀내에 매립된 형태로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 삭제
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 상부전극과 제1금속배선은 티타늄질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 상부전극과 제1금속배선은 티타늄질화막과 텅스텐막의 적층막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 상변화 기억 소자는상기 셀지역 및 상기 주변지역을 포함하는 반도체기판;상기 셀지역 상에 인접하여 형성되는 상기 스위칭 소자 및 제1 워드라인콘택;상기 스위칭 소자 및 상기 제1 워드라인콘택과 동시에 상기 주변지역 상에 인접하여 형성되는 상기 게이트 및 제1 비아콘택;상기 스위칭 소자 상에 적층되는 히터;상기 히터 상에 적층되는 상기 상변화막;상기 상변화막과 동시에 상기 게이트 및 상기 제1 비아콘택 상에 적층되는 제2 비아콘택;상기 상변화막 상에 적층되는 상기 상부전극;상기 상부전극과 동시에 상기 제2 비아콘택 상에 적층되는 상기 제1 금속배선을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 상부전극 및 상기 제1금속배선을 형성하는 단계 이후에상기 셀지역의 제1워드라인콘택 상에 제2워드라인콘택을 형성하는 단계;상기 상부전극 상에 상부전극콘택을 형성함과 동시에 상기 주변지역의 제1금속배선 상에 제3비아콘택을 형성하는 단계; 및상기 상부전극콘택 상에 상부전극과 콘택하는 비트라인을 형성함과 동시에 상기 제3비아콘택 상에 제1금속배선과 콘택하는 제2금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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|---|---|---|---|---|
| US9054306B2 (en) | 2012-07-02 | 2015-06-09 | Samsung Electronics Co., Ltd. | Methods of manufacturing a phase change memory device |
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| JPH1093048A (ja) | 1996-09-18 | 1998-04-10 | Toshiba Corp | 半導体記憶装置 |
| JP2006294970A (ja) | 2005-04-13 | 2006-10-26 | Renesas Technology Corp | 半導体装置 |
| JP2009076639A (ja) | 2007-09-20 | 2009-04-09 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| JP2009135219A (ja) | 2007-11-29 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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2009
- 2009-02-12 KR KR1020090011329A patent/KR101058497B1/ko not_active IP Right Cessation
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