KR20060104902A

KR20060104902A - 내부전원 생성장치

Info

Publication number: KR20060104902A
Application number: KR1020050027405A
Authority: KR
Inventors: 이강설; 구영준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-09
Also published as: KR100713083B1; US7450439B2; TW200636740A; JP5116970B2; JP2006286170A; US20060232302A1; TWI310563B

Abstract

본 발명은 외부에서 인가되는 외부전원의 레벨에 관계없이 안정적으로 내부전압을 공급할 수 있는 내부전원 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부전원을 인가받아 기준전압과, 상위-기준전압과, 하위-기준전압을 생성하는 데드존 조절수단; 및 상기 기준전압의 레벨에 따라 접지되는 노드를 기준으로 감지된 내부전압의 레벨과, 상기 상위-기준전압, 또는 상기 하위-기준전압의 레벨 차이를 감지하여 상기 내부전압을 공급하기 위한 전압 드라이빙수단을 구비하는 내부전원 생성장치를 제공한다.

내부전원, 데드존, 구동력, 저전위, 면적

Description

내부전원 생성장치{INTERNAL VOLTAGE GENERATOR}

도 1은 종래기술에 따른 내부전원 생성장치의 회로도.

도 2는 다른 종래기술에 따른 내부전원 생성장치의 회로도.

도 3a 및 도 3b는 도 1 및 도 2의 시뮬레이션 파형도.

도 4는 본 발명의 제1 실시 예에 따른 내부전원 생성장치의 회로도.

도 5a 내지 도 5f는 도 4의 데드존 조절부의 다른 실시 예를 도시한 도면.

도 6은 도 4의 전압 드라이빙부의 다른 실시 예를 도시한 도면.

도 7은 도 4의 시뮬레이션 파형도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 데드존 조절부

200 : 전압 드라이빙부

220 : 하강 감지부

240 : 상승 감지부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적으로 내부전원을 공급하기 위한 내부전원 생성장치에 관한 것이다.

반도체메모리소자는 최근 저전압, 저소비 전력화 추세에 따라, DRAM 제품 내부에 외부 전원전압을 인가받아 다양한 레벨의 내부 전원전압을 생성하기 위한 내부전원 생성장치를 채용하고 있다.

이와같이, 내부전원 생성장치를 통해 생성된 전원전압 VBLP는 DRAM 내에서 비트라인의 프리차지 시 사용되는 것으로, 셀에 저장되는 고전위 데이터와 저전위 데이터의 중간 레벨을 갖는다. 즉, 전원전압 VBLP의 레벨은 셀에 저장되는 데이터가 갖는 전압 레벨의 1/2 VCC로서, 균등화 동작에서 소모되는 전력을 최소화 할 수 있다.

또한, 전원전압 VCP는 셀의 기판에 사용되는 것으로, DRAM 내 셀 커패시터의 기준단자에 연결된다. 이때, 전원전압 VCP는 전원전압 VBLP와 동일한 레벨인 1/2 VCORE를 갖는데, 이는 셀에 저장되는 데이터의 전압 레벨과 관계없이 셀 커패시터의 양단에 1/2 VCORE의 전압레벨을 인가하므로서, 셀 커패시터의 신뢰성을 확보하기 위한 것이다.

도 1은 종래기술에 따른 내부전원 생성장치의 회로도이다.

도 1을 참조하면, 종래기술에 따른 내부전원 생성장치는 전원전압 VSS을 게 이트 전압으로 인가받으며 전원전압 VCC의 공급단과 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 노드 N1에 자신의 게이트단과 드레인단이 접속된 NMOS트랜지스터(NM1)와, NMOS트랜지스터(NM1)의 소스단에 자신의 소스단과 기판이 접속되고, 노드 N2에 자신의 게이트단과 드레인단이 접속된 PMOS트랜지스터(PM2)와, 전원전압 VCC를 게이트 전압으로 인가받으며 노드 N2와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 노드 N1에 자신의 게이트단이 접속되고 전원전압 VCC와 출력노드 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)와, 노드 N2에 자신의 게이트단이 접속되고 출력노드와 전원전압 VSS의 공급단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)를 구비하여, 출력노드에 걸린 전압을 전원전압 VBLP로 공급한다.

도면에 도시된 바와 같이, 종래기술에 따른 내부전원 생성장치는 전원전압 VCC와, 전원전압 VSS 사이에 직렬 연결된 PMOS 저항(PM1)과, NMOS 다이오드(NM1), PMOS 다이오드(PM2)와, NMOS 저항(NM2)을 통해 노드 N1 및 N2에 걸리는 전압 사이에 일정한 저항비가 형성되도록 한다.

따라서, 노드 N1을 인가받는 NMOS트랜지스터(NM3)를 통해 전원전압 VBLP를 풀업 구동하고, 노드 N2를 인가받는 PMOS트랜지스터(PM3)를 통해 전원전압 VBLP를 풀다운 구동한다.

참고적으로, 전원전압 VBLP를 공급하는 트랜지스터(NM3, PM3)의 소스단이 출력노드에 접속되는 형태를 가져, 이를 소스 팔로우 방식(Source Follower)이라고 한다.

한편, 전술한 종래기술에 따른 내부전원 생성장치는 소스 팔로우 방식으로 구현되어 다른 방식에 비해 적은 구동력을 갖는다. 뿐만 아니라, MOS트랜지스터의 문턱전압의 변화에 의해 데드존(Dead Zone, 구동력이 없는 상태를 의미하는 것으로 이하 '데드존'이라고 함.) 역시 변하게 되므로, 내부전원 생성장치의 구동력이 변동되는 문제점이 생긴다.

도 2는 다른 종래기술에 따른 내부전원 생성장치의 회로도이다.

도 2를 참조하면, 다른 종래기술에 따른 내부전원 생성장치는 전원전압 VCORE와 전원전압 VSS 사이에 직렬 배치된 셀프 바이어스 다이오드 저항과 라인 저항을 구비하여, 전압 디바이딩을 통해 기준전압(REF)을 생성하기 위한 기준전압 생성부(10)와, 기준전압(REF)을 인가받아 전원전압 VSS의 공급단으로 흐르는 전류의 양을 조절하기 위한 N-바이어스 전압(N_BS)을 생성하기 위한 제1 바이어스 전압 생성부(20)와, 기준전압(REF)과 N-바이어스 전압(N_BS)을 인가받아 전원전압 VCORE로 부터 공급되는 전류의 양을 조절하기 위한 P-바이어스 전압(P_BS)을 생성하기 위한 제2 바이어스 전압 생성부(30)와, 기준전압(REF)과 N 및 P-바이어스전압(N_BS, P_BS)을 인가받아 기준전압(REF) 보다 문턱전압(Vt) 만큼 높은 레벨의 상위-출력제어전압(N_GT)과, 기준전압(REF) 보다 문턱전압(Vt) 만큼 낮은 레벨의 하위-출력제어전압(P_GT)을 생성하기 위한 제어전압 생성부(40)와, 상위 및 하위-출력제어전압(N_GT, P_GT)에 응답하여 전원전압 VBLP을 공급하며, 풀업-구동신호(P_DRV)와, 풀다운-구동신호(N_DRV)를 생성하기 위한 구동신호 생성부(50)와, 풀다운 및 풀업-구동신호(P_DRV, N_DRV)에 응답하여 전원전압 VBLP가 일정한 레벨로 유지되어 공급되 도록 하기 위한 출력 드라이버(60)를 구비한다.

간략히 동작을 살펴보면, 전원전압 VBLP의 레벨에 변동이 없는 경우에는 풀업-구동신호(P_DRV) 및 풀다운-구동신호(N_DRV)의 전압레벨이 일정하게 유지되어, 전원전압 VBLP가 동일한 전류량으로 공급한다.

이때, 전원전압 VBLP의 레벨이 기준전압(REF)보다 상승하면, 풀업-구동신호(P_DRV) 및 풀다운-구동신호(N_DRV)의 레벨이 점점 상승하여 출력 드라이버(60) 내 NMOS트랜지스터의 구동량을 증가시키므로, 전원전압 VBLP의 레벨이 하강된다.

또한, 전원전압 VBLP의 레벨이 기준전압(REF)보다 하강하면, 풀업-구동신호(P_DRV) 및 풀다운-구동신호(N_DRV)의 레벨이 점점 하강하여 출력 드라이버(60) 내 PMOS트랜지스터의 구동량을 증가시키므로, 전원전압 VBLP의 레벨이 상승된다.

풀업-구동신호(P_DRV)는 전원전압 VCORE와 1/2 VOCRE를 스윙하는데, 전원전압 VBLP은 1/2 VCORE을 유지하기 때문에, 전원전압 VCORE의 레벨이 하강하게 되면, 풀업-구동신호(P_DRV)와 전원전압 VBLP 사이의 레벨 차이가 문턱전압 이상을 갖지 못해 출력 드라이버 내 트랜지스터를 충분히 턴온시키지 못해 발생된다.

한편, 도 3a 및 도 3b는 도 2의 시뮬레이션 파형도로서, X축은 외부전원을, Y축은 외부전원에 따라 공급되는 전류의 양을 도시한다.

도 3a 및 도 3b에 도시된 바와 같이, 전원전압 VCORE의 레벨 하강으로 인해, 전원전압 VBLP의 레벨이 출력 드라이버(60) 내 MOS트랜지스터의 문턱전압보다 낮아지는 경우, 출력 드라이버(60)의 구동력이 현저하게 감소하는 것을 알 수 있다.

이와같이, 종래기술에 따른 내부전원 생성장치는 구동전원인 전원전압 VCORE, 또는 전원전압 VCC의 레벨이 하강하는 경우 구동력이 작아지므로, 전원전압 VBLP, 또는 전원전압 VCP를 공급받는 블록 내에서 오동작이 초래될 수 있다.

특히, 현재와 같이 외부에서 인가되는 외부전원의 레벨이 점차 낮아지는 추세에 있어, 전술한 바와 같은 문제점은 더욱 심화되어 나타날 것이다.

한편, 전술한 종래기술에서는 전원전압 VCORE, 또는 전원전압 VCP를 구동전원으로 인가받는데, 이는 외부에서 인가되는 전원을 의미한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부에서 인가되는 외부전원의 레벨에 관계없이 안정적으로 내부전압을 공급할 수 있는 내부전원 생성장치를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부전원 생성장치는 외부전원을 인가받아 기준전압과, 상위-기준전압과, 하위-기준전압을 생성하는 데드존 조절수단; 및 상기 기준전압의 레벨에 따라 접지되는 노드를 기준으로 감지된 내부전압의 레벨과, 상기 상위-기준전압, 또는 상기 하위-기준전압의 레벨 차이를 감지하여 상기 내부전압을 공급하기 위한 전압 드라이빙수단을 구비한다.

바람직하게, 상기 상위-기준전압은 상기 기준전압 보다 높은 레벨을 갖는 신 호로서 상기 내부전압의 레벨 상승에 대한 기준이 되며, 상기 하위-기준전압은 상기 기준전압 보다 낮은 레벨을 갖는 신호로서 상기 내부전압의 레벨 하강에 대한 기준이 되는 것을 특징으로 한다.

바람직하게, 상기 전압 드라이빙수단은 상기 기준전압의 레벨에 따라 접지되는 제1 노드를 기준으로 감지된 상기 내부전압의 레벨이 상기 하위-기준전압 보다 하강하는지 여부를 감지하기 위한 하강 감지부와, 상기 기준전압의 레벨에 따라 접지되는 제2 노드를 기준으로 감지된 상기 내부전압의 레벨이 상기 상위-기준전압 보다 상승하는지 여부를 감지하기 위한 상승 감지부와, 상기 상승 감지부의 상승 감지신호에 응답하여 상기 내부전압의 공급단을 풀다운 구동하기 위한 풀다운-드라이버와, 상기 하강 감지부의 하강 감지신호에 응답하여 상기 내부전압의 공급단을 풀업 구동하기 위한 풀업-드라이버를 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 제1 실시 예에 따른 내부전원 생성장치의 회로도이다.

도 4를 참조하면, 제1 실시 예에 따른 내부전원 생성장치는 기준전압(hF)의 레벨에 따라 접지되는 노드를 기준으로 감지된 전원전압 VBLP의 레벨과, 상위-기준전압(hFU), 또는 하위-기준전압(hFD)의 레벨 사이의 차이를 감지하여 전원전압 VBLP을 공급하기 위한 전압 드라이빙부(200)와, 외부전원(VDD)을 인가받아 전압 드 라이빙부(200)의 구동을 조절하기 위한 기준전압(hF)과, 상위-기준전압(hFU)과, 하위-기준전압(hFD)을 생성하는 데드존 조절부(100)를 구비한다.

그리고 데드존 조절부(100)는 외부전원(VDD)과 전원전압 VSS 사이에 직렬 연결된 4개의 저항(R1, R2, R3, R4)을 구비하여, 각 저항과 저항 사이의 연결노드에 걸린 전압을 상위-기준전압(hFU)과, 기준전압(hF)과, 하위-기준전압(hFD)으로 출력한다.

이때, 데드존 조절부(100)에 의해 생성되는 상위-기준전압(hFU)은 외부전원(VDD)을 인가받아 생성된 기준전압(hF) 보다 높은 레벨을 갖는 신호로서 전원전압 VBLP의 레벨 상승에 대한 기준이 되며, 하위-기준전압(hFD)은 기준전압(hF) 보다 낮은 레벨을 갖는 신호로서 전원전압 VBLP의 레벨 하강에 대한 기준이 된다.

참고적으로, 외부전원(VDD), 또는 전원전압 VSS의 공급단에 일측단이 접속된 저항 R1 및 R4는 접속되지 않은 저항 R2 및 R3에 비해 큰 저항값을 갖는다.

또한, 전압 드라이빙부(200)는 기준전압(hF)의 레벨에 따라 접지되는 노드를 기준으로 감지된 전원전압 VBLP의 레벨이 하위-감지전압(hFD) 보다 하강하는지 여부를 감지하기 위한 하강 감지부(220)와, 기준전압(hF)의 레벨에 따라 접지되는 노드를 기준으로 감지된 전원전압 VBLP의 레벨이 상위-기준전압(hFU) 보다 상승하는지 여부를 감지하기 위한 상승 감지부(240)와, 상승 감지부(240)의 상승 감지신호에 응답하여 전원전압 VBLP의 공급단을 풀다운 구동하기 위한 풀다운-드라이버(NM10)와, 하강 감지부(220)의 하강 감지신호에 응답하여 전원전압 VBLP의 공급단을 풀업 구동하기 위한 풀업-드라이버(NM10)를 구비한다.

하강 감지부(220) 및 상승 감지부(240)는 커런트 미러형 차동증폭기로 구현되어 동일한 회로적 구현을 갖는데, 이때 하강 감지부(220)는 하위-기준전압(hFD)을, 상승 감지부(240)는 상위-기준전압(hFU)을 각기 인가받는 점만이 다르므로, 하강 감지부(220)만을 예시로서 살펴보도록 한다.

먼저, 하강 감지부(220)는 기준전압(hF)을 게이트 입력으로 갖는 전류원 트랜지스터(NM6)와, 전류원 트랜지스터(NM6)에 접속되며, 하위-기준전압(hFD)과 전원전압 VBLP의 전위를 차동 입력으로 하는 차동 입력 트랜지스터부(NM4, NM5)와, 차동 입력 트랜지스터부(NM4, NM5)에 접속되어 하강 감지신호를 출력하는 전류미러(PM4, PM5)를 구비한다.

하강 감지부(220)를 트랜지스터 레벨에서 살펴보면, 하강 감지부(220)는 기준전압(hF)을 게이트 입력으로 가지며 노드 CMM_P와 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)와, 하위-기준전압(hFD)을 게이트 입력으로 인가 받으며 자신의 출력노드(A)와 노드 CMM_P 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 외부전원(VDD)의 공급단과 자신의 출력노드(A) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 외부전원(VDD)의 공급단에 자신의 소스단이 접속되고 PMOS트랜지스터(PM4)의 게이트단에 자신의 게이트단 및 드레인단이 접속된 PMOS트랜지스터(PM5)와, 전원전압 VBLP를 게이트 입력으로 인가받으며 PMOS트랜지스터(PM5)의 드레인단과 노드 CMM_P 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)를 구비하여, 출력 노드(A)에 걸린전압을 하강 감지신호로 출력한다.

또한, 풀업-드라이버(PM8)는 하강 감지신호를 게이트 입력으로 인가받으며 외부전원(VDD)의 공급단과 전원전압 VBLP의 공급단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터로 구현되며, 풀다운-드라이버(NM10)는 하강 감지신호를 게이트 입력으로 인가받으며 외부전원(VDD)의 공급단과 전원전압 VBLP의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현된다.

본 발명에 따른 내부전원 생성장치의 동작을 간략히 살펴보면, 전원전압 VBLP가 하위-기준전압(hFD) 보다 낮아지면 하강 감지부(220)의 출력노드 A의 레벨이 낮아져서, 출력노드(A)에 걸린 전압으로 출력되는 하강 감지신호(hFD)가 논리레벨 'L'로 천이한다. 따라서, 하강 감지신호(hFD)를 인가받는 풀업-드라이버(PM8)가 턴온되어 구동량을 증가시키므로, 전원전압 VBLP의 레벨이 상승한다.

또한, 전원전압 VBLP가 상위-기준전압(hFU) 보다 상승하면, 상승 감지부(240) 내 출력노드 C의 레벨이 상승하여, 상승 감지신호(hFU)가 논리레벨 'H'로 천이한다. 상승 감지신호(hFU)를 인가받는 풀다운-드라이버(NM10)가 턴온되어 전원전압 VBLP의 공급단을 풀다운 구동하므로, 전원전압 VBLP의 레벨이 하강한다.

따라서, 본 발명의 내부전원 생성장치에 의해 생성되는 전원전압 VBLP는 상위-기준전압(hFU)과 하위-기준전압(hFD) 사이의 레벨을 갖는다.

참고적으로, 데드존 제어부(100)는 외부전원(VDD)을 인가받아 지속적으로, 기준전압(hF), 상위-기준전압(hFU) 및 하위-기준전압(hFD)을 생성하여 출력한다.

한편, 전술한 바와 같은 내부전원 생성장치는 기준전압에 의해 접지되는 노드를 기준으로 전원전압 VBLP의 레벨을 감지하여 구동되기 때문에, 외부전원의 레 벨이 Vt 이상을 갖는 경우에는 동작이 가능하다. 따라서, 종래 외부전원의 레벨 하강으로 인해 기준전압과 전원전압 VBLP 사이의 레벨 차이가 문턱전압 이상으로 확보되지 않아, 구동량이 줄어들었던 문제점이 발생하지 않는다.

또한, 기준전압에 의해서 접지되거나, 접지단으로 부터 오픈되는 노드를 기준으로 사용하기 때문에, 접지단으로 형성되는 전류 경로가 지속적으로 생성되지 않아 전류 경로에 의한 전류소모를 감소시킬 수 있다.

도 5a 내지 도 5f는 도 4의 데드존 조절부(100)의 다른 실시 예를 도시한 도면이다.

도 5a에 도시된 바와 같은 데드존 조절부(100)는 외부전원(VDD) 및 전원전압 VSS의 공급단 사이에 NMOS트랜지스터로 구현된 복수의 다이오드를 직렬 배치하여 전압을 디바이딩하므로서, 상위-기준전압(hFU), 기준전압(hF), 및 하위-기준전압(hFD)을 생성하며, 도 5b에 도시된 데드존 조절부(100)는 다이오드를 PMOS트랜지스터로 구현한 경우이다.

도 5c에 도시된 바와 같은 데드존 조절부(100)는 외부전원(VDD) 및 전원전압 VSS의 공급단 사이에 NMOS트랜지스터로 구현된 다이오드와 선형 저항을 직렬 배치하여 전압을 디바이딩하므로서, 상위-기준전압(hFU), 기준전압(hF), 및 하위-기준전압(hFD)을 생성하는 경우이며, 도 5d에 도시된 데드존 조절부(100)는 도 5c의 경우에서 다이오드를 PMOS트랜지스터로 구현한 경우이다.

도 5e에 도시된 데드존 조절부(100)는 외부전원(VDD)과 전원전압 VSS의 공급단 사이에 PMOS트랜지스터로 구현된 복수의 액티브 저항을 직렬 배치하여 구현된 경우이며, 도 5f에 도시된 데드존 조절부(100)는 도 5e의 경우에서 액티브 저항을 NMOS트랜지스터로 구현한 경우이다.

전술한 바와 같이, 도 5a 내지 도 5f에서 도시한 데드존 조절부(100)는 MOS트랜지스터로 구현된 다이오드, 액티브 저항, 또는 선형 저항을 사용하여 외부전원(VDD)의 레벨을 전압 디바이딩하여 상위-기준전압(hFU), 기준전압(hF), 하위-기준전압(hFD)을 생성하는 동일한 동작을 갖는다.

도 6은 도 4의 전압 드라이빙부(200)의 다른 실시 예를 도시한 도면으로, 다른 실시 예에 따른 전압 드라이빙부(200)는 기준전압(hF)을 인가받아 바이어스전류를 공급하기 위한 전류원 트랜지스터(NM11)를 공유한다.

도 7은 도 4의 시뮬레이션 파형도로서, 본 발명에 따른 내부전원 생성장치는외부전원의 레벨이 하강하여도 안정적으로 안정적으로 전원전압 VBLP의 레벨을 유지하는 것을 알 수 있다.

그러므로, 본 발명에 따른 내부전원 생성장치는 외부전원의 레벨이 문턱전압 이상으로 유지될 때에는 1/2배에 해당하는 전원전압 VBLP를 생성하여 안정적으로 공급할 수 있다.

한편, 전술한 본 발명에서는 외부전원을 인가받아 비트라인을 프리차지시키기 위한 전원전압 VBLP를 생성하는 경우를 예로 들었으나, 이는 하나의 실시 예로서 구동전원의 1/2에 해당하는 전원전압을 생성하는 경우에는 적용 가능하다.

또한, 전술한 본 발명에서는 외부전원 VDD로 명시하였으나, 이는 외부전원에 대한 하나의 예로서 이에 의해 본 발명은 제한받지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 외부전원의 레벨이 문턱전압 이상으로 유지될 때에는 1/2배에 해당하는 전원전압을 생성하여 안정적으로 공급할 수 있다. 또한, 기준전압에 의해 접지되는 노드를 기준으로 전원전압의 레벨을 감지하므로, 접지로의 전류 경로가 지속적으로 형성되어 전류가 소모되는 현상을 방지할 수 있다.

Claims

외부전원을 인가받아 기준전압과, 상위-기준전압과, 하위-기준전압을 생성하는 데드존 조절수단; 및

상기 기준전압의 레벨에 따라 접지되는 노드를 기준으로 감지된 내부전압의 레벨과, 상기 상위-기준전압, 또는 상기 하위-기준전압의 레벨 차이를 감지하여 상기 내부전압을 공급하기 위한 전압 드라이빙수단

을 구비하는 내부전원 생성장치.
제1항에 있어서,

상기 상위-기준전압은 상기 기준전압 보다 높은 레벨을 갖는 신호로서 상기 내부전압의 레벨 상승에 대한 기준이 되며,

상기 하위-기준전압은 상기 기준전압 보다 낮은 레벨을 갖는 신호로서 상기 내부전압의 레벨 하강에 대한 기준이 되는 것을 특징으로 하는 내부전원 생성장치.
제2항에 있어서,

상기 전압 드라이빙수단은,

상기 기준전압의 레벨에 따라 접지되는 제1 노드를 기준으로 감지된 상기 내 부전압의 레벨이 상기 하위-기준전압 보다 하강하는지 여부를 감지하기 위한 하강 감지부와,

상기 기준전압의 레벨에 따라 접지되는 제2 노드를 기준으로 감지된 상기 내부전압의 레벨이 상기 상위-기준전압 보다 상승하는지 여부를 감지하기 위한 상승 감지부와,

상기 상승 감지부의 상승 감지신호에 응답하여 상기 내부전압의 공급단을 풀다운 구동하기 위한 풀다운-드라이버와,

상기 하강 감지부의 하강 감지신호에 응답하여 상기 내부전압의 공급단을 풀업 구동하기 위한 풀업-드라이버

를 구비하는 것을 특징으로 하는 내부전원 생성장치.
제3항에 있어서,

상기 하강 감지부는,

상기 기준전압을 게이트 입력으로 갖는 전류원 트랜지스터와,

상기 전류원 트랜지스터에 접속되며, 상기 하위-기준전압과 상기 내부전압의 전위를 차동 입력으로 하는 차동 입력 트랜지스터부와,

상기 차동 입력 트랜지스터부에 접속되어 상기 하강 감지신호를 출력하는 전류미러를 구비하는 내부전원 생성장치.
제4항에 있어서,

상기 상승 감지부는,

상기 기준전압을 게이트 입력으로 갖는 전류원 트랜지스터와,

상기 전류원 트랜지스터에 접속되며, 상기 상위-기준전압과 상기 내부전압의 전위를 차동 입력으로 하는 차동 입력 트랜지스터부와,

상기 차동 입력 트랜지스터부에 접속되어 상기 상승 감지신호를 출력하는 전류미러를 구비하는 내부전원 생성장치.
제5항에 있어서,

상기 하강 감지부 내 상기 전류원 트랜지스터와, 상기 상승 감지부 내 상기 전류원 트랜지스터가 공유되어, 상기 제1 및 제2 노드가 동일 노드가 되는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 하강 감지부는,

상기 기준전압을 게이트 입력으로 가지며 상기 제1 노드와 제2 전원전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터와, 상기 하위-기준전 압을 게이트 입력으로 인가 받으며 자신의 출력노드와 상기 제1 노드 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와, 상기 외부전원의 공급단과 자신의 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와, 상기 외부전원의 공급단에 자신의 소스단이 접속되고 상기 제1 PMOS트랜지스터의 게이트단에 자신의 게이트단 및 드레인단이 접속된 제2 PMOS트랜지스터와, 상기 내부전압을 게이트 입력으로 인가받으며 상기 제2 PMOS트랜지스터의 드레인단과 상기 제1 노드 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터를 구비하여,

상기 출력 노드에 걸린전압을 상기 하강 감지신호로 출력하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 풀업-드라이버는,

상기 하강 감지신호를 게이트 입력으로 인가받으며 상기 외부전원의 공급단과 상기 내부전압의 공급단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터로 구현되는 것을 특징으로 하는 내부전원 생성장치.
제8항에 있어서,

상기 풀다운-드라이버는,

상기 하강 감지신호를 게이트 입력으로 인가받으며 상기 외부전원의 공급단과 상기 내부전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현되는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원과 제2 전원전압 사이에 직렬 연결된 제1 내지 제4 저항을 구비하여, 상기 제1 및 제2 저항 사이의 연결노드에 걸린 전압을 상기 상위-기준전압으로, 상기 제2 및 제3 저항 사이의 연결노드에 걸린 전압을 상기 기준전압으로, 상기 제3 및 제4 저항 사이의 연결노드에 걸린 전압을 상기 하위-기준전압으로 출력하는 것을 특징으로 하는 내부전원 생성장치.
제10항에 있어서,

상기 제1 및 제4 저항의 저항값은 상기 제2 및 제3 저항의 저항값 보다 큰 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 NMOS트랜지스터로 구현된 복수의 다이오드를 직렬 배치하여, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 PMOS트랜지스터로 구현된 복수의 다이오드를 직렬 배치하여, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 NMOS트랜지스터로 구현된 다이오드와 선형 저항을 직렬 배치하여 전압을 디바이딩하므로서, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 PMOS트랜지스터로 구현된 다이오드와 선형 저항을 직렬 배치하여 전압을 디바이딩하므로서, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 PMOS트랜지스터로 구현된 복수의 액티브 저항을 직렬 배치하여 전압을 디바이딩하므로서, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.
제5항 또는 제6항에 있어서,

상기 데드존 조절수단은,

상기 외부전원 및 상기 제2 전원전압의 공급단 사이에 NMOS트랜지스터로 구 현된 복수의 액티브 저항을 직렬 배치하여 전압을 디바이딩하므로서, 상기 상위-기준전압, 상기 기준전압, 및 상기 하위-기준전압을 생성하는 것을 특징으로 하는 내부전원 생성장치.