JP2002123326A - 電源回路 - Google Patents
電源回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】 プッシュプル方式により負荷を駆動する電源
回路において、出力段のＰチャネルトランジスタとＮチ
ャネルトランジスタの動作を制御することによって、プ
ロセス等のばらつきにより大電流が流れることを防止す
る。 【解決手段】 第１の電位が入力され制御信号が第１の
状態のときに出力端子に電流を供給する第１の増幅経路
１０と、第２の電位が入力され制御信号が第２の状態の
ときに出力端子から電流を吸収する第２の増幅経路２０
と、第１の電位と第２の電位との間の第３の電位を作成
する中間電位作成回路と、第３の電位と出力端子の電位
とを比較して制御信号を作成し第１及び第２の増幅経路
に供給する比較回路３０とを具備する。
回路において、出力段のＰチャネルトランジスタとＮチ
ャネルトランジスタの動作を制御することによって、プ
ロセス等のばらつきにより大電流が流れることを防止す
る。 【解決手段】 第１の電位が入力され制御信号が第１の
状態のときに出力端子に電流を供給する第１の増幅経路
１０と、第２の電位が入力され制御信号が第２の状態の
ときに出力端子から電流を吸収する第２の増幅経路２０
と、第１の電位と第２の電位との間の第３の電位を作成
する中間電位作成回路と、第３の電位と出力端子の電位
とを比較して制御信号を作成し第１及び第２の増幅経路
に供給する比較回路３０とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤドライバ等
の電源回路に関し、特に、プッシュプル方式により負荷
に電源を供給するボルテージフォロア形式の電源回路に
関する。
の電源回路に関し、特に、プッシュプル方式により負荷
に電源を供給するボルテージフォロア形式の電源回路に
関する。
【０００２】
【従来の技術】従来のＬＣＤドライバ等の電源回路にお
いては、図５に示すようなプッシュプル方式を用いるも
のがあった。図５に示す電源回路は、出力段にＰチャネ
ルトランジスタを用いて出力端子に電流を供給する第１
の増幅経路１００と、出力段にＮチャネルトランジスタ
を用いて出力端子から電流を吸収する第２の増幅経路２
００とを含んでいる。この電源回路には、高電位側の入
力電位ＶHと低電位側の入力電位ＶLとを抵抗Ｒ１０、Ｒ
２０、Ｒ３０によって分圧して得られた第１の電位Ｖ10
と第２の電位Ｖ20とが供給されている。第１の増幅経路
１００には低い方の第２の電位Ｖ20が供給され、第２の
増幅経路２００には高い方の第１の電位Ｖ10が供給され
るので、通常は、第１の増幅経路１００の出力トランジ
スタと第２の増幅経路２００の出力トランジスタとの両
方が同時に動作することはない。
いては、図５に示すようなプッシュプル方式を用いるも
のがあった。図５に示す電源回路は、出力段にＰチャネ
ルトランジスタを用いて出力端子に電流を供給する第１
の増幅経路１００と、出力段にＮチャネルトランジスタ
を用いて出力端子から電流を吸収する第２の増幅経路２
００とを含んでいる。この電源回路には、高電位側の入
力電位ＶHと低電位側の入力電位ＶLとを抵抗Ｒ１０、Ｒ
２０、Ｒ３０によって分圧して得られた第１の電位Ｖ10
と第２の電位Ｖ20とが供給されている。第１の増幅経路
１００には低い方の第２の電位Ｖ20が供給され、第２の
増幅経路２００には高い方の第１の電位Ｖ10が供給され
るので、通常は、第１の増幅経路１００の出力トランジ
スタと第２の増幅経路２００の出力トランジスタとの両
方が同時に動作することはない。
【０００３】
【発明が解決しようとする課題】しかしながら、プロセ
スのばらつき等により、第１の増幅経路１００又は第２
の増幅経路２００に含まれる差動増幅器の差動対を構成
するトランジスタのしきい電圧等が変動した場合には、
第１の増幅経路１００の出力トランジスタと第２の増幅
経路２００の出力トランジスタとの両方が同時に動作し
てしまう場合があり、このとき大電流が流れてしまうと
いう問題があった。一方、抵抗Ｒ２０の値を大きくする
ことにより、第１の電位Ｖ10と第２の電位Ｖ20とのオフ
セットを大きくすると、電源回路の出力電圧が波を打っ
たように振動してしまうという問題があった。
スのばらつき等により、第１の増幅経路１００又は第２
の増幅経路２００に含まれる差動増幅器の差動対を構成
するトランジスタのしきい電圧等が変動した場合には、
第１の増幅経路１００の出力トランジスタと第２の増幅
経路２００の出力トランジスタとの両方が同時に動作し
てしまう場合があり、このとき大電流が流れてしまうと
いう問題があった。一方、抵抗Ｒ２０の値を大きくする
ことにより、第１の電位Ｖ10と第２の電位Ｖ20とのオフ
セットを大きくすると、電源回路の出力電圧が波を打っ
たように振動してしまうという問題があった。
【０００４】ところで、日本国特許出願公開（特開）昭
６１−７９３１２号公報には、増幅器の出力に含まれる
直流成分をウインドコンパレータに入力し、あるレベル
を超えた時に逐次比較レジスタを動作させてマルチプレ
クサに制御信号を送り、初段増幅器の共通ソース抵抗の
中点を制御するオフセット調整手段を備えた直流増幅器
が記載されている。
６１−７９３１２号公報には、増幅器の出力に含まれる
直流成分をウインドコンパレータに入力し、あるレベル
を超えた時に逐次比較レジスタを動作させてマルチプレ
クサに制御信号を送り、初段増幅器の共通ソース抵抗の
中点を制御するオフセット調整手段を備えた直流増幅器
が記載されている。
【０００５】また、特開平７−１０６８７５号公報に
は、差動トランジスタと、差動トランジスタの共通接続
されたソース電極に接続された電流源のトランジスタ
と、これらに並列に接続された抵抗及び電流源のトラン
ジスタと、抵抗の両端の電圧を基準電圧と比較して出力
を２つの電流源のトランジスタに帰還する比較器とを備
えた半導体集積回路が記載されている。
は、差動トランジスタと、差動トランジスタの共通接続
されたソース電極に接続された電流源のトランジスタ
と、これらに並列に接続された抵抗及び電流源のトラン
ジスタと、抵抗の両端の電圧を基準電圧と比較して出力
を２つの電流源のトランジスタに帰還する比較器とを備
えた半導体集積回路が記載されている。
【０００６】しかしながら、これらの文献において記載
されている技術は、出力電位のＤＣオフセットを調整す
るためのものであり、出力段におけるプッシュプル動作
を制御するものではない。
されている技術は、出力電位のＤＣオフセットを調整す
るためのものであり、出力段におけるプッシュプル動作
を制御するものではない。
【０００７】そこで、上記の点に鑑み、本発明は、プッ
シュプル方式により負荷に電源を供給する電源回路にお
いて、出力段のＰチャネルトランジスタとＮチャネルト
ランジスタの動作を制御することによって、プロセス等
のばらつきにより大電流が流れるのを防止することを目
的とする。
シュプル方式により負荷に電源を供給する電源回路にお
いて、出力段のＰチャネルトランジスタとＮチャネルト
ランジスタの動作を制御することによって、プロセス等
のばらつきにより大電流が流れるのを防止することを目
的とする。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る電源回路は、第１の電位が入力され、
制御信号が第１の状態のときに出力端子に電流を供給す
る第１の増幅経路と、第２の電位が入力され、制御信号
が第２の状態のときに出力端子から電流を吸収する第２
の増幅経路と、第１の電位と第２の電位との間の第３の
電位を作成する中間電位作成回路と、第３の電位と出力
端子の電位とを比較して制御信号を作成し、第１及び第
２の増幅経路に供給する比較回路とを具備する。
め、本発明に係る電源回路は、第１の電位が入力され、
制御信号が第１の状態のときに出力端子に電流を供給す
る第１の増幅経路と、第２の電位が入力され、制御信号
が第２の状態のときに出力端子から電流を吸収する第２
の増幅経路と、第１の電位と第２の電位との間の第３の
電位を作成する中間電位作成回路と、第３の電位と出力
端子の電位とを比較して制御信号を作成し、第１及び第
２の増幅経路に供給する比較回路とを具備する。
【０００９】ここで、第１の増幅経路が、出力段にＰチ
ャネルトランジスタを用いた負帰還増幅器を含み、第２
の増幅経路が、出力段にＮチャネルトランジスタを用い
た負帰還増幅器を含むように構成しても良い。また、中
間電位作成回路が、第１の電位と第２の電位とを分圧す
ることにより第３の電位を作成するようにしても良い。
ャネルトランジスタを用いた負帰還増幅器を含み、第２
の増幅経路が、出力段にＮチャネルトランジスタを用い
た負帰還増幅器を含むように構成しても良い。また、中
間電位作成回路が、第１の電位と第２の電位とを分圧す
ることにより第３の電位を作成するようにしても良い。
【００１０】以上の様に構成した本発明に係る電源回路
によれば、基準電位となる第３の電位と出力端子の電位
とを比較して第１及び第２の増幅経路の動作を制御する
ことによって、プロセス等のばらつきにより大電流が流
れることを防止できる。
によれば、基準電位となる第３の電位と出力端子の電位
とを比較して第１及び第２の増幅経路の動作を制御する
ことによって、プロセス等のばらつきにより大電流が流
れることを防止できる。
【００１１】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１は、本発明の第１の
実施形態に係る電源回路の構成を示す図である。図１に
示すように、この電源回路は、出力段にＰチャネルトラ
ンジスタを用いて出力端子に電流を供給する第１の増幅
経路１０と、出力段にＮチャネルトランジスタを用いて
出力端子から電流を吸収する第２の増幅経路２０とを含
んでいる。
実施の形態について説明する。図１は、本発明の第１の
実施形態に係る電源回路の構成を示す図である。図１に
示すように、この電源回路は、出力段にＰチャネルトラ
ンジスタを用いて出力端子に電流を供給する第１の増幅
経路１０と、出力段にＮチャネルトランジスタを用いて
出力端子から電流を吸収する第２の増幅経路２０とを含
んでいる。
【００１２】図２に、第２の増幅経路２０の具体的な回
路例を示す。第２の増幅経路２０は、Ｎチャネルトラン
ジスタＱＮ１〜ＱＮ２及びＰチャネルトランジスタＱＰ
３〜ＱＰ４等により構成される差動増幅器と、出力段の
ＮチャネルトランジスタＱＮ５と、出力段のトランジス
タをオン／オフするためのＮチャネルトランジスタＱＮ
７とを含んでいる。制御入力に印加される制御信号がハ
イレベルになると、インバータ２の出力がローレベルに
なり、トランジスタＱＮ７がオフして出力段のトランジ
スタＱＮ５が動作する。一方、制御入力に印加される制
御信号がローレベルになると、インバータ２の出力がハ
イレベルになり、トランジスタＱＮ７がオンして出力段
のトランジスタＱＮ５がオフする。
路例を示す。第２の増幅経路２０は、Ｎチャネルトラン
ジスタＱＮ１〜ＱＮ２及びＰチャネルトランジスタＱＰ
３〜ＱＰ４等により構成される差動増幅器と、出力段の
ＮチャネルトランジスタＱＮ５と、出力段のトランジス
タをオン／オフするためのＮチャネルトランジスタＱＮ
７とを含んでいる。制御入力に印加される制御信号がハ
イレベルになると、インバータ２の出力がローレベルに
なり、トランジスタＱＮ７がオフして出力段のトランジ
スタＱＮ５が動作する。一方、制御入力に印加される制
御信号がローレベルになると、インバータ２の出力がハ
イレベルになり、トランジスタＱＮ７がオンして出力段
のトランジスタＱＮ５がオフする。
【００１３】図３に、第１の増幅経路１０の具体的な回
路例を示す。第１の増幅経路１０は、Ｐチャネルトラン
ジスタＱＰ１〜ＱＰ２及びＮチャネルトランジスタＱＮ
３〜ＱＮ４等により構成される差動増幅器と、出力段の
ＰチャネルトランジスタＱＰ５と、出力段のトランジス
タをオン／オフするためのＰチャネルトランジスタＱＰ
７とを含んでいる。制御入力に印加される制御信号がハ
イレベルになると、インバータ１の出力がローレベルに
なり、トランジスタＱＰ７がオンして出力段のトランジ
スタＱＰ５がオフする。一方、制御入力に印加される制
御信号がローレベルになると、インバータ１の出力がハ
イレベルになり、トランジスタＱＰ７がオフして出力段
のトランジスタＱＰ５が動作する。
路例を示す。第１の増幅経路１０は、Ｐチャネルトラン
ジスタＱＰ１〜ＱＰ２及びＮチャネルトランジスタＱＮ
３〜ＱＮ４等により構成される差動増幅器と、出力段の
ＰチャネルトランジスタＱＰ５と、出力段のトランジス
タをオン／オフするためのＰチャネルトランジスタＱＰ
７とを含んでいる。制御入力に印加される制御信号がハ
イレベルになると、インバータ１の出力がローレベルに
なり、トランジスタＱＰ７がオンして出力段のトランジ
スタＱＰ５がオフする。一方、制御入力に印加される制
御信号がローレベルになると、インバータ１の出力がハ
イレベルになり、トランジスタＱＰ７がオフして出力段
のトランジスタＱＰ５が動作する。
【００１４】再び図１を参照すると、この電源回路に
は、高電位側の入力電位ＶHと低電位側の入力電位ＶLと
を抵抗Ｒ１〜Ｒ４によって分圧して得られた第１の電位
Ｖ1と第２の電位Ｖ2とが供給されている。また、第１の
電位Ｖ1と第２の電位Ｖ2との間の第３の電位Ｖ3が、比
較回路３０の反転入力に供給されている。比較回路３０
の非反転入力には、出力端子が接続されている。比較回
路３０は、第１の増幅経路１０及び第２の増幅経路２０
に供給するための制御信号を出力する。
は、高電位側の入力電位ＶHと低電位側の入力電位ＶLと
を抵抗Ｒ１〜Ｒ４によって分圧して得られた第１の電位
Ｖ1と第２の電位Ｖ2とが供給されている。また、第１の
電位Ｖ1と第２の電位Ｖ2との間の第３の電位Ｖ3が、比
較回路３０の反転入力に供給されている。比較回路３０
の非反転入力には、出力端子が接続されている。比較回
路３０は、第１の増幅経路１０及び第２の増幅経路２０
に供給するための制御信号を出力する。
【００１５】これにより、出力端子の電位が第３の電位
Ｖ3よりも高い場合には、制御信号がハイレベルとなっ
て、第２の増幅経路２０のみが動作する。一方、出力端
子の電位が第３の電位Ｖ3よりも低い場合には、制御信
号がローレベルとなって、第１の増幅経路１０のみが動
作する。その結果、第１の増幅経路１０と第２の増幅経
路２０との両方が同時に動作することがなく、プロセス
等のばらつきにより大電流が流れることを防止できる。
Ｖ3よりも高い場合には、制御信号がハイレベルとなっ
て、第２の増幅経路２０のみが動作する。一方、出力端
子の電位が第３の電位Ｖ3よりも低い場合には、制御信
号がローレベルとなって、第１の増幅経路１０のみが動
作する。その結果、第１の増幅経路１０と第２の増幅経
路２０との両方が同時に動作することがなく、プロセス
等のばらつきにより大電流が流れることを防止できる。
【００１６】また、第１の電位Ｖ1と第２の電位Ｖ2との
オフセットを大きくする必要がないので、電源回路の出
力電圧が波を打ったように振動してしまうという問題を
解決することもできる。
オフセットを大きくする必要がないので、電源回路の出
力電圧が波を打ったように振動してしまうという問題を
解決することもできる。
【００１７】次に、本発明の第２の実施形態に係る電源
回路について、図４を参照しながら説明する。図４に示
すように、本実施形態においては、比較回路３０が出力
する制御信号を第２の増幅経路２０のトランジスタＱＮ
７（図２参照）に直接入力することにより、インバータ
２を省略している。同様に、比較回路３０の出力を第１
の増幅経路１０のトランジスタＱＰ７（図３参照）に直
接入力することにより、インバータ１を省略している。
また、比較回路３０の非反転入力には第３の電位Ｖ3が
供給され、比較回路３０の反転入力には出力端子が接続
される。
回路について、図４を参照しながら説明する。図４に示
すように、本実施形態においては、比較回路３０が出力
する制御信号を第２の増幅経路２０のトランジスタＱＮ
７（図２参照）に直接入力することにより、インバータ
２を省略している。同様に、比較回路３０の出力を第１
の増幅経路１０のトランジスタＱＰ７（図３参照）に直
接入力することにより、インバータ１を省略している。
また、比較回路３０の非反転入力には第３の電位Ｖ3が
供給され、比較回路３０の反転入力には出力端子が接続
される。
【００１８】これにより、出力端子の電位が第３の電位
Ｖ3よりも高い場合には、制御信号がローレベルとなっ
て、第２の増幅経路２０のみが動作する。一方、出力端
子の電位が第３の電位Ｖ3よりも低い場合には、制御信
号がハイレベルとなって、第１の増幅経路１０のみが動
作する。その結果、第１の実施形態と同様に、第１の増
幅経路１０と第２の増幅経路２０との両方が同時に動作
することがなく、プロセス等のばらつきにより大電流が
流れることを防止できる。
Ｖ3よりも高い場合には、制御信号がローレベルとなっ
て、第２の増幅経路２０のみが動作する。一方、出力端
子の電位が第３の電位Ｖ3よりも低い場合には、制御信
号がハイレベルとなって、第１の増幅経路１０のみが動
作する。その結果、第１の実施形態と同様に、第１の増
幅経路１０と第２の増幅経路２０との両方が同時に動作
することがなく、プロセス等のばらつきにより大電流が
流れることを防止できる。
【００１９】
【発明の効果】以上述べた様に、本発明によれば、プッ
シュプル方式により負荷に電源を供給する電源回路にお
いて、入力電位から作成した基準電位と出力端子の電位
とを比較して第１及び第２の増幅経路の動作を制御する
ことによって、プロセス等のばらつきにより大電流が流
れることを防止できる。
シュプル方式により負荷に電源を供給する電源回路にお
いて、入力電位から作成した基準電位と出力端子の電位
とを比較して第１及び第２の増幅経路の動作を制御する
ことによって、プロセス等のばらつきにより大電流が流
れることを防止できる。
【図１】本発明の第１の実施形態に係る電源回路の構成
を示す図である。
を示す図である。
【図２】図１の第２の増幅経路の具体的な回路例を示す
回路図である。
回路図である。
【図３】図１の第１の増幅経路の具体的な回路例を示す
回路図である。
回路図である。
【図４】本発明の第２の実施形態に係る電源回路の構成
を示す図である。
を示す図である。
【図５】従来の電源回路の構成を示す図である。
１、２ インバータ １０、２０、１００、２００ 増幅経路 ３０ 比較回路 ＱＰ１〜ＱＰ７ Ｐチャネルトランジスタ ＱＮ１〜ＱＮ７ Ｎチャネルトランジスタ Ｒ１〜Ｒ３０ 抵抗
フロントページの続き Ｆターム(参考） 5H420 BB12 CC02 DD02 EA14 EA23 EA24 EA39 EA40 EA48 EB15 EB37 FF03 FF22 NA12 NB02 NB03 NB14 NB20 NB37 NC02 NC03 NC23 5J066 AA01 AA17 CA14 CA56 FA04 FA11 HA09 HA17 HA25 KA00 KA04 KA05 KA17 MA05 MA13 ND01 ND14 ND22 ND23 PD01 SA08 TA01 5J069 AA01 AA17 CA14 CA56 FA04 FA11 HA09 HA17 HA25 KA00 KA04 KA05 KA17 MA05 MA13 SA08 TA01 5J091 AA01 AA17 CA14 CA56 FA04 FA11 FP04 FP06 GP02 HA09 HA17 HA25 KA00 KA04 KA05 KA17 MA05 MA13 SA08 TA01
Claims (3)
- 【請求項１】 第１の電位が入力され、制御信号が第１
の状態のときに出力端子に電流を供給する第１の増幅経
路と、 第２の電位が入力され、制御信号が第２の状態のときに
前記出力端子から電流を吸収する第２の増幅経路と、 前記第１の電位と前記第２の電位との間の第３の電位を
作成する中間電位作成回路と、 前記第３の電位と前記出力端子の電位とを比較して制御
信号を作成し、前記第１及び第２の増幅経路に供給する
比較回路と、を具備する電源回路。 - 【請求項２】 前記第１の増幅経路が、出力段にＰチャ
ネルトランジスタを用いた負帰還増幅器を含み、前記第
２の増幅経路が、出力段にＮチャネルトランジスタを用
いた負帰還増幅器を含むことを特徴とする請求項１記載
の電源回路。 - 【請求項３】 前記中間電位作成回路が、前記第１の電
位と前記第２の電位とを分圧することにより前記第３の
電位を作成することを特徴とする請求項１又は２記載の
電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312392A JP3695305B2 (ja) | 2000-10-12 | 2000-10-12 | 電源回路 |
| US09/975,733 US6501252B2 (en) | 2000-10-12 | 2001-10-11 | Power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312392A JP3695305B2 (ja) | 2000-10-12 | 2000-10-12 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002123326A true JP2002123326A (ja) | 2002-04-26 |
| JP3695305B2 JP3695305B2 (ja) | 2005-09-14 |
Family
ID=18791994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000312392A Expired - Fee Related JP3695305B2 (ja) | 2000-10-12 | 2000-10-12 | 電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6501252B2 (ja) |
| JP (1) | JP3695305B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975168B2 (en) | 2002-11-26 | 2005-12-13 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit |
| US6985031B2 (en) | 2002-09-19 | 2006-01-10 | Seiko Epson Corporation | Semiconductor integrated circuit |
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|---|---|---|---|---|
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| US6188211B1 (en) * | 1998-05-13 | 2001-02-13 | Texas Instruments Incorporated | Current-efficient low-drop-out voltage regulator with improved load regulation and frequency response |
| US6333623B1 (en) * | 2000-10-30 | 2001-12-25 | Texas Instruments Incorporated | Complementary follower output stage circuitry and method for low dropout voltage regulator |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6985031B2 (en) | 2002-09-19 | 2006-01-10 | Seiko Epson Corporation | Semiconductor integrated circuit |
| US7324079B2 (en) | 2002-11-20 | 2008-01-29 | Mitsubishi Denki Kabushiki Kaisha | Image display apparatus |
| US6975168B2 (en) | 2002-11-26 | 2005-12-13 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit |
| JP2006286170A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 内部電源の生成装置 |
| JP2010166767A (ja) * | 2009-01-19 | 2010-07-29 | Shindengen Electric Mfg Co Ltd | 電力変換装置 |
| WO2015186193A1 (ja) * | 2014-06-03 | 2015-12-10 | 株式会社日立製作所 | 増幅回路、超音波プローブ、および超音波診断装置 |
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