JP2006311446A - 送信装置 - Google Patents

Abstract

【課題】 コモンモード電位の変動を抑制して高速・長距離の信号伝送をすることができる送信装置を提供する。
【解決手段】 送信装置はメインバッファ回路およびプリエンファシスバッファ回路２０を備える。プリエンファシスバッファ回路２０は、スイッチ回路２１，第１電流源２２および第２電流源２３を備え、スイッチ回路２１により、送信すべきデータのレベルが変化した時刻からの一定期間では、メインバッファ回路１０の出力電流と同方向の電流信号を出力する一方、その一定期間が経過した後のレベル一定期間では、出力端子２０１，２０２をHigh-Ｚ状態とする。プリエンファシスバッファ回路２０の出力は、メインバッファ回路の出力のコモンモード電位に影響を与えず、差動伝送線路へ出力される電流信号の振幅のみに影響を与える。これにより、送信装置はコモンモード電位の変動を抑制して高速・長距離の信号伝送をすることができる。
【選択図】 図３

Description

本発明は、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する小振幅差動信号方式（ＬＶＤＳ:Low-Voltage Differential Signaling）において好適に用いられ得る送信装置に関するものである。

ＬＶＤＳは、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信するものであって、ＩＥＥＥ Ｐ１５９６,３ として規格化されており、一般に高速・低消費電力・低ノイズでデジタル信号を送受信することができるとされている。

ＬＶＤＳにおいて用いられる送信装置は、一対の差動伝送線路に接続される第１出力端子および第２出力端子を有しており、送信すべきデジタル信号がＨレベルであるときに第１出力端子から一対の差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２出力端子から一対の差動伝送線路を経て第１出力端子へ流れる電流信号を出力する。

ところで、高速・長距離の信号伝送をする場合、差動伝送線路における信号のＡＣ成分の減衰に因り、受信時のビット誤り率が大きくなるという問題点がある。すなわち、送信すべきデジタル信号のレベルが反転して、送信装置の第１出力端子および第２出力端子から出力される電流信号の流れる方向が反転する際に、その反転後に電流信号の大きさが所定値になるまで時間を要し、その結果、受信装置の側で受信誤りが生じ易くなる。

特許文献１には、このような問題点を解決するための発明が開示されている。この文献に開示された発明の送信装置は、第１出力端子および第２出力端子から出力される電流信号の流れる方向を反転した後の一定期間においては電流信号を所定値より大きくすることで、反転後に電流信号の大きさが所定値になるまでに要する時間を短縮しようとしている。
特開２００２−３６８６００号公報

上記特許文献１に開示された発明の送信装置は、電流信号の流れる方向を反転した後の一定期間において電流信号を所定値より大きくするために、電流ソース側に電流制御を行う為のアクティブな素子を有するとともに、電流シンク側に電圧制御を行う為のパッシブな素子を有している。このように送信装置において電流制御および電圧制御の双方を行うことから、電流信号が差動伝送線路および終端抵抗を介してループバックする現象に因り、コモンモード電位が変動し易くなり、ＥＭＩ（electromagneticinterference）ノイズが増大するという問題がある。

本発明は、上記問題点を解消する為になされたものであり、コモンモード電位の変動を抑制して高速・長距離の信号伝送をすることができる送信装置を提供することを目的とする。

本発明に係る送信装置は、抵抗終端された一対の差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信する送信装置であって、(1) 差動伝送線路に接続される第１メイン出力端子および第２メイン出力端子を有し、送信すべきデジタル信号がＨレベルであるときに第１メイン出力端子から差動伝送線路を経て第２メイン出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに第２メイン出力端子から差動伝送線路を経て第１メイン出力端子へ流れる電流信号を出力するメインバッファ回路と、(2) 第１メイン出力端子に接続される第１出力端子と、第２メイン出力端子に接続される第２出力端子と、各々一定電流を発生する第１電流源および第２電流源と、第１電流源，第２電流源，第１出力端子および第２出力端子の間の接続関係を切り替えるスイッチ回路とを含むプリエンファシスバッファ回路と、を備えることを特徴とする。さらに、この送信装置に含まれるプリエンファシスバッファ回路は、(a) スイッチ回路により、第１電流源と第１出力端子とを互いに接続するとともに、第２電流源と第２出力端子とを互いに接続することで、第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、(b) スイッチ回路により、第１電流源と第２出力端子とを互いに接続するとともに、第２電流源と第１出力端子とを互いに接続することで、第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力することを特徴とする。

この送信装置では、メインバッファ回路の第１メイン出力端子とプリエンファシスバッファ回路の第１出力端子とは互いに接続され、また、メインバッファ回路の第２メイン出力端子とプリエンファシスバッファ回路の第２出力端子とは互いに接続されており、これらは、抵抗終端された一対の差動伝送線路に接続される。メインバッファ回路では、送信すべきデジタル信号がＨレベルであるときに、第１メイン出力端子から差動伝送線路を経て第２メイン出力端子へ流れる電流信号が出力され、また、送信すべきデジタル信号がＬレベルであるときに、第２メイン出力端子から差動伝送線路を経て第１メイン出力端子へ流れる電流信号が出力される。プリエンファシスバッファ回路では、スイッチ回路により、第１電流源と第１出力端子とが互いに接続されるとともに、第２電流源と第２出力端子とが互いに接続されることで、第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号が出力される。また、プリエンファシスバッファ回路では、スイッチ回路により、第１電流源と第２出力端子とが互いに接続されるとともに、第２電流源と第１出力端子とが互いに接続されることで、第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号が出力される。

プリエンファシスバッファ回路は、(a) 送信すべきデジタル信号がＬレベルからＨレベルに転じた時刻からの一定期間（以下「第１期間」という。）に、スイッチ回路により、第１電流源と第１出力端子とを互いに接続するとともに、第２電流源と第２出力端子とを互いに接続して、第１出力端子から差動伝送線路を経て第２出力端子へ流れる電流信号を出力し、(b) 送信すべきデジタル信号がＨレベルからＬレベルに転じた時刻からの一定期間（以下「第２期間」という。）に、スイッチ回路により、第１電流源と第２出力端子とを互いに接続するとともに、第２電流源と第１出力端子とを互いに接続して、第２出力端子から差動伝送線路を経て第１出力端子へ流れる電流信号を出力し、(c) 第１期間および第２期間の何れでもない期間（以下「第３期間」という。）に、スイッチ回路により、第１電流源を第１出力端子および第２出力端子の何れとも切り離すとともに、第２電流源を第１出力端子および第２出力端子の何れとも切り離すのが好適である。

この場合には、送信すべきデジタル信号のレベルが転じた時刻からの一定期間（第１期間または第２期間）においては、送信装置から差動伝送線路へ出力される電流信号は、メインバッファ回路から出力される電流信号に、プリエンファシスバッファ回路から出力される電流信号が加えられたものとなって、強度が大きくなる。したがって、レベル反転後に電流信号の大きさが所定値になるまでに要する時間が短縮される。一方、第１期間および第２期間の何れでもない第３期間においては、プリエンファシスバッファ回路の第１出力端子および第２出力端子それぞれがハイインピーダンス状態となって、送信装置から差動伝送線路へ出力される電流信号は、メインバッファ回路から出力される電流信号のみとなる。なお、プリエンファシスバッファ回路の第１出力端子および第２出力端子それぞれを常にハイインピーダンス状態としておくことにより、メインバッファ回路そのままの特性を利用することもできる。

プリエンファシスバッファ回路は、第３期間において、第１電流源とスイッチ回路との接続点（以下「第１接続点」という。）の電位を一定に維持するとともに、第２電流源とスイッチ回路との接続点（以下「第２接続点」という。）の電位を一定に維持する電圧保持回路を更に含むのが好適である。この場合には、プリエンファシスバッファ回路の出力がハイインピーダンス状態となる第３期間において、電圧保持回路により、第１電流源とスイッチ回路との接続点（第１接続点）の電位が一定に維持されるとともに、第２電流源とスイッチ回路との接続点（第２接続点）の電位が一定に維持されるので、コモンモード電位の安定化を図ることができる。

プリエンファシスバッファ回路に含まれるスイッチ回路は、第１接続点と第１出力端子との間に設けられた第１スイッチと、第１接続点と第２出力端子との間に設けられた第２スイッチと、第２接続点と第１出力端子との間に設けられた第３スイッチと、第２接続点と第２出力端子との間に設けられた第４スイッチとを有するのが好適である。また、プリエンファシスバッファ回路に含まれる電圧保持回路は、第１スイッチの開閉動作と逆の開閉動作をする第５スイッチと、第２スイッチの開閉動作と逆の開閉動作をする第６スイッチと、第３スイッチの開閉動作と逆の開閉動作をする第７スイッチと、第４スイッチの開閉動作と逆の開閉動作をする第８スイッチと、第５スイッチの第１端と第７スイッチの第１端との間に設けられた第１抵抗器と、第６スイッチの第１端と第８スイッチの第１端との間に設けられた第２抵抗器とを有し、第５スイッチの第２端および第６スイッチの第２端が第１接続点に接続され、第７スイッチの第２端および第８スイッチの第２端が第２接続点に接続されているのが好適である。この場合には、プリエンファシスバッファ回路の出力がハイインピーダンス状態となる第３期間のみ、電圧保持回路に含まれる第１抵抗器および第２抵抗器それぞれに電流が流れて、第１接続点および第２接続点それぞれの電位が固定される。なお、これら第１〜第８のスイッチそれぞれは例えばＭＯＳトランジスタにより構成されるのが好適である。

電圧保持回路に含まれる第１抵抗器および第２抵抗器それぞれの抵抗値は、差動伝送線路の終端抵抗の値の２倍であるのが好適である。また、電圧保持回路に含まれる第５〜第８スイッチそれぞれのon状態における抵抗値は、第１〜第４スイッチそれぞれのon状態における抵抗値の２倍であるのが好適である。この場合には、プリエンファシスバッファ回路の出力が如何なる状態であるときにも、第１接続点および第２接続点それぞれの電位が略一定となるので、出力状態が変動した場合にも、コモンモード電位の変動を小さく抑えることができる。

本発明によれば、コモンモード電位の変動を抑制して高速・長距離の信号伝送をすることができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

先ず、図１〜図３を用いて、本実施形態に係る送信装置１の概略構成について説明する。図１は、本実施形態に係る送信装置１の概略構成図である。図２は、本実施形態に係る送信装置１に含まれるメインバッファ回路１０の概念図である。また、図３は、本実施形態に係る送信装置１に含まれるプリエンファシスバッファ回路２０の概念図である。なお、これらの図には、送信装置１が電流信号を出力する一対の差動伝送線路２、および、この一対の差動伝送線路２の終端にある抵抗器３も示されている。

図１に示されるように、本実施形態に係る送信装置１は、抵抗器３で抵抗終端された一対の差動伝送線路２へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信するものであって、メインバッファ回路１０、プリエンファシスバッファ回路２０およびデータ変換回路３０を備える。

メインバッファ回路１０は、差動伝送線路２に接続される第１メイン出力端子１０１および第２メイン出力端子１０２を有する。メインバッファ回路１０は、送信すべきデジタル信号がＨレベルであるときに、第１メイン出力端子１０１から差動伝送線路２を経て第２メイン出力端子１０２へ流れる電流信号を出力する。また、メインバッファ回路１０は、送信すべきデジタル信号がＬレベルであるときに、第２メイン出力端子１０２から差動伝送線路２を経て第１メイン出力端子１０１へ流れる電流信号を出力する。

プリエンファシスバッファ回路２０は、メインバッファ回路１０の第１メイン出力端子１０１に接続される第１出力端子２０１と、メインバッファ回路１０の第２メイン出力端子１０２に接続される第２出力端子２０２と、を有する。プリエンファシスバッファ回路２０は、第１出力端子２０１から差動伝送線路２を経て第２出力端子２０２へ流れる電流信号を出力することができ、第２出力端子２０２から差動伝送線路２を経て第１出力端子２０１へ流れる電流信号を出力することができ、また、第１出力端子２０１および第２出力端子２０２それぞれをハイインピーダンス（High-Ｚ）状態とすることもできる。

データ変換回路３０は、送信すべきデジタル信号をパラレルデータとして入力し、このパラレルデータをシリアルデータに変換して、このシリアルデータをメインバッファ回路１０へ出力する。このシリアルデータを入力したメインバッファ回路１０は、該データがＨレベルおよびＬレベルの何れであるかに応じて、差動伝送線路２へ出力する電流信号の流れる方向を切り替える。

また、データ変換回路３０は、上記シリアルデータのレベル変化に応じたデータを生成し、その生成したデータをプリエンファシスバッファ回路２０へ出力する。このデータを入力したプリエンファシスバッファ回路２０は、そのデータに応じて、差動伝送線路２へ出力する電流信号の流れる方向を切り替えたり、第１出力端子２０１および第２出力端子２０２それぞれをHigh-Ｚ状態としたりすることができる。

図２に示されるように、メインバッファ回路１０は、スイッチ回路１１、電流源１２および抵抗器１３を備える。電流源１２は高電位側の電源電位ＶＤＤとスイッチ回路１１との間に設けられている。抵抗器１３は低電位側の電源電位ＶＳＳとスイッチ回路１１との間に設けられている。スイッチ回路１１は、電流源１２，抵抗器１３，第１メイン出力端子１０１および第２メイン出力端子１０２の間の接続関係を切り替えるものであり、第１スイッチ１１１、第２スイッチ１１２、第３スイッチ１１３および第４スイッチ１１４を含む。なお、これら４つのスイッチ１１１〜１１４それぞれは例えばトランジスタにより実現することができる。

第１スイッチ１１１と第３スイッチ１１３とは互いに接続されていて、その接続点は第１メイン出力端子１０１に接続され、第１スイッチ１１１の他端は電流源１２に接続され、第３スイッチ１１３の他端は抵抗器１３に接続されている。また、第２スイッチ１１２と第４スイッチ１１４とは互いに接続されていて、その接続点は第２メイン出力端子１０２に接続され、第２スイッチ１１２の他端は電流源１２に接続され、第４スイッチ１１４の他端は抵抗器１３に接続されている。

このメインバッファ回路１０では、第１スイッチ１１１および第４スイッチ１１４は同一タイミングで開閉動作する。第２スイッチ１１２および第３スイッチ１１３は同一タイミングで開閉動作する。第１スイッチ１１１および第４スイッチ１１４それぞれは、第２スイッチ１１２および第３スイッチ１１３それぞれの開閉動作と逆の開閉動作をする。

すなわち、送信すべきデジタル信号がＨレベルであるときには、第１スイッチ１１１および第４スイッチ１１４が閉じるとともに、第２スイッチ１１２および第３スイッチ１１３が開くことで、電流源１２が第１スイッチ１１１を介して第１メイン出力端子１０１と接続されるとともに、抵抗器１３が第４スイッチ１１４を介して第２メイン出力端子１０２と接続される。そして、電流源１２で発生した電流は、第１スイッチ１１１、第１メイン出力端子１０１、差動伝送線路２、第２メイン出力端子１０２および第４スイッチ１１４を順に経て、抵抗器１３へと流れる。

一方、送信すべきデジタル信号がＬレベルであるときには、第１スイッチ１１１および第４スイッチ１１４が開くとともに、第２スイッチ１１２および第３スイッチ１１３が閉じることで、電流源１２が第２スイッチ１１２を介して第２メイン出力端子１０２と接続されるとともに、抵抗器１３が第３スイッチ１１３を介して第１メイン出力端子１０１と接続される。そして、電流源１２で発生した電流は、第２スイッチ１１２、第２メイン出力端子１０２、差動伝送線路２、第１メイン出力端子１０１および第３スイッチ１１３を順に経て、抵抗器１３へと流れる。

図３に示されるように、プリエンファシスバッファ回路２０は、スイッチ回路２１、第１電流源２２および第２電流源２３を備える。第１電流源２２および第２電流源２３それぞれは一定電流Ｉ_preを発生する。第１電流源２２は高電位側の電源電位ＶＤＤとスイッチ回路２１との間に設けられている。第２電流源２３は低電位側の電源電位ＶＳＳとスイッチ回路２１との間に設けられている。スイッチ回路２１は、第１電流源２２，第２電流源２３，第１出力端子２０１および第２出力端子２０２の間の接続関係を切り替えるものであり、第１スイッチ２１１、第２スイッチ２１２、第３スイッチ２１３および第４スイッチ２１４を含む。なお、これら４つのスイッチ２１１〜２１４それぞれは例えばトランジスタにより実現することができる。

第１スイッチ２１１と第３スイッチ２１３とは互いに接続されていて、その接続点は第１出力端子２０１に接続され、第１スイッチ２１１の他端は第１電流源２２に接続され、第３スイッチ２１３の他端は第２電流源２３に接続されている。また、第２スイッチ２１２と第４スイッチ２１４とは互いに接続されていて、その接続点は第２出力端子２０２に接続され、第２スイッチ２１２の他端は第１電流源２２に接続され、第４スイッチ２１４の他端は第２電流源２３に接続されている。

すなわち、第１スイッチ２１１は第１接続点２０３と第１出力端子２０１との間に設けられ、第２スイッチ２１２は第１接続点２０３と第２出力端子２０２との間に設けられ、第３スイッチ２１３は第２接続点２０４と第１出力端子２０１との間に設けられ、また、第４スイッチ２１４は第２接続点２０４と第２出力端子２０２との間に設けられている。なお、第１接続点２０３は第１電流源２２とスイッチ回路２１との接続点であり、第２接続点２０４は第２電流源２３とスイッチ回路２１との接続点である。

このプリエンファシスバッファ回路２０では、第１スイッチ２１１および第４スイッチ２１４は同一タイミングで開閉動作する。第２スイッチ２１２および第３スイッチ２１３は同一タイミングで開閉動作する。第１スイッチ２１１および第４スイッチ２１４それぞれは、第２スイッチ２１２および第３スイッチ２１３それぞれの開閉動作と逆の開閉動作をする。或いは、これら４つのスイッチ２１１〜２１４の全てが同時に開いている場合もある。

すなわち、第１スイッチ２１１および第４スイッチ２１４が閉じるとともに、第２スイッチ２１２および第３スイッチ２１３が開くことで、第１電流源２２が第１スイッチ２１１を介して第１出力端子２０１と接続されるとともに、第２電流源２３が第４スイッチ２１４を介して第２出力端子２０２と接続される。そして、電流源２２，２３により発生する電流Ｉ_preは、第１スイッチ２１１、第１出力端子２０１、差動伝送線路２、第２出力端子２０２および第４スイッチ２１４を順に流れる。

一方、第１スイッチ２１１および第４スイッチ２１４が開くとともに、第２スイッチ２１２および第３スイッチ２１３が閉じることで、第１電流源２２が第２スイッチ２１２を介して第２出力端子２０２と接続されるとともに、第２電流源２３が第３スイッチ２１３を介して第１出力端子２０１と接続される。そして、電流源２２，２３により発生する電流Ｉ_preは、第２スイッチ２１２、第２出力端子２０２、差動伝送線路２、第１出力端子２０１および第３スイッチ２１３を順に流れる。

また、４つのスイッチ２１１〜２１４の全てが同時に開くことで、第１出力端子２０１および第２出力端子２０２それぞれをHigh-Ｚ状態とすることができる。

次に、図４および図５を用いて、本実施形態に係る送信装置１に含まれるプリエンファシスバッファ回路２０の動作について説明する。図４および図５それぞれは、メインバッファ回路１０およびプリエンファシスバッファ回路２０それぞれから出力される電流信号のタイミングチャートである。図４および図５の何れにおいても、メインバッファ回路１０は、送信すべきデジタル信号がＨレベルであるときには、第１メイン出力端子１０１から差動伝送線路２を経て第２メイン出力端子１０２へ流れる電流信号を出力し（図中で「Ｈ」と表記）、一方、送信すべきデジタル信号がＬレベルであるときには、第２メイン出力端子１０２から差動伝送線路２を経て第１メイン出力端子１０１へ流れる電流信号を出力する（図中で「Ｌ」と表記）。なお、メインバッファ回路１０から出力される電流信号の流れる方向（ＨまたはＬ）は各サイクル期間で一定である。

また、図４および図５の何れにおいても、プリエンファシスバッファ回路２０は、送信すべきデジタル信号がＬレベルからＨレベルに転じた時刻からの一定期間（第１期間）に、スイッチ回路２１により、第１電流源２２と第１出力端子２０１とを互いに接続するとともに、第２電流源２３と第２出力端子２０２とを互いに接続して、第１出力端子２０１から差動伝送線路２を経て第２出力端子２０２へ流れる電流信号を出力する（図中で「Ｈ」と表記）。

一方、プリエンファシスバッファ回路２０は、送信すべきデジタル信号がＨレベルからＬレベルに転じた時刻からの一定期間（第２期間）に、スイッチ回路２１により、第１電流源２２と第２出力端子２０２とを互いに接続するとともに、第２電流源２３と第１出力端子２０１とを互いに接続して、第２出力端子２０２から差動伝送線路２を経て第１出力端子２０１へ流れる電流信号を出力する（図中で「Ｌ」と表記）。

また、プリエンファシスバッファ回路２０は、上記の第１期間および第２期間の何れでもない期間（第３期間）に、スイッチ回路２１により、第１電流源２２を第１出力端子２０１および第２出力端子２０２の何れとも切り離すとともに、第２電流源２３を第１出力端子２０１および第２出力端子２０２の何れとも切り離して、第１出力端子２０１および第２出力端子２０２それぞれをHigh-Ｚ状態とする（図中で「Hi-Ｚ」と表記）。第３期間の直前の第１期間または第２期間から当該第３期間にかけては、送信すべきデジタル信号のレベルの変化は無い。

ただし、図４に示される第１の態様では、上記の第１期間および第２期間それぞれはサイクル期間と等しいのに対して、図５に示される第２の態様では、上記の第１期間および第２期間それぞれはサイクル期間より短い期間（図中で「ｔ_Puls」と表記）となっている。

このように動作することにより、送信すべきデジタル信号のレベルが転じた時刻からの一定期間（第１期間または第２期間）においては、送信装置１から差動伝送線路２へ出力される電流信号は、メインバッファ回路１０から出力される電流信号に、プリエンファシスバッファ回路２０から出力される電流信号が加えられたものとなって、強度が大きくなる。したがって、レベル反転後に電流信号の大きさが所定値になるまでに要する時間が短縮される。

一方、第１期間および第２期間の何れでもない第３期間においては、プリエンファシスバッファ回路２０の第１出力端子２０１および第２出力端子２０２それぞれがハイインピーダンス状態となって、送信装置１から差動伝送線路２へ出力される電流信号は、メインバッファ回路１０から出力される電流信号のみとなる。

また、プリエンファシスバッファ回路２０は、電流ソース側に第１電流源２２を備えるとともに、電流シンク側に第２電流源２３を備えることにより、出力インピーダンスが高く、第１接続点２０３および第２接続点２０４それぞれの電位が殆ど固定されないので、出力する電流信号の差動振幅が「Ｉ_pre×ＲＬ」に固定されるものの、コモンモード電位が殆ど決定されない。なお、ＲＬは終端抵抗３の抵抗値である。

したがって、プリエンファシスバッファ回路２０の出力は、メインバッファ回路１０の出力のコモンモード電位に影響を与えず、差動伝送線路２へ出力される電流信号の振幅のみに影響を与える。このことから、本実施形態に係る送信装置１は、従来の構成のメインバッファ回路１０を使用することができ、このメインバッファ回路１０とともにプリエンファシスバッファ回路２０を備えることにより、コモンモード電位の変動を抑制して高速・長距離の信号伝送をすることができる。

なお、本実施形態に係る送信装置１では、プリエンファシスバッファ回路２０の第１出力端子２０１および第２出力端子２０２それぞれを常にHigh-Ｚ状態としておくことにより、メインバッファ回路１０そのままの特性を利用することもできる。また、信号伝送速度や差動伝送線路２の特性に応じて、受信時のビット誤り率が最適となるように、第１期間および第２期間それぞれにおいてプリエンファシスバッファ回路２０から出力される電流信号の強度を調整することができるのが好適である。

次に、図６〜図１１を用いて、プリエンファシスバッファ回路２０の具体的な回路構成について説明する。図６は、本実施形態に係る送信装置１に含まれるプリエンファシスバッファ回路２０の回路図である。この図では、プリエンファシスバッファ回路２０は、スイッチ回路２１、第１電流源２２および第２電流源２３を備え、加えて電圧保持回路２４および基準電圧生成回路２５をも備える。

スイッチ回路２１は、第１スイッチとしてのＰＭＯＳトランジスタ２１１、第２スイッチとしてのＰＭＯＳトランジスタ２１２、第３スイッチとしてのＮＭＯＳトランジスタ２１３、および、第４スイッチとしてのＮＭＯＳトランジスタ２１４を含む。第１電流源としてＰＭＯＳトランジスタ２２が設けられており、基準電圧生成回路２５から出力される基準電圧ＢｉａｓｐがＰＭＯＳトランジスタ２２のゲート端子に入力することで、このＰＭＯＳトランジスタ２２は一定電流を発生する。また、第２電流源としてＮＭＯＳトランジスタ２３が設けられており、基準電圧生成回路２５から出力される基準電圧ＢｉａｓｎがＮＭＯＳトランジスタ２３のゲート端子に入力することで、このＮＭＯＳトランジスタ２３は一定電流を発生する。

ＰＭＯＳトランジスタ２２のソース端子は、高電位側の電源電位ＶＤＤと接続されている。ＮＭＯＳトランジスタ２３のソース端子は、低電位側の電源電位ＶＳＳと接続されている。ＰＭＯＳトランジスタ２２のドレイン端子、ＰＭＯＳトランジスタ２１１のソース端子、および、ＰＭＯＳトランジスタ２１２のソース端子は、互いに接続されていて、第１接続点２０３を構成している。ＮＭＯＳトランジスタ２３のドレイン端子、ＮＭＯＳトランジスタ２１３のソース端子、および、ＮＭＯＳトランジスタ２１４のソース端子は、互いに接続されていて、第２接続点２０４を構成している。ＰＭＯＳトランジスタ２１１のドレイン端子とＮＭＯＳトランジスタ２１３のドレイン端子とは、互いに接続されていて、第１出力端子２０１と接続されている。ＰＭＯＳトランジスタ２１２のドレイン端子とＮＭＯＳトランジスタ２１４のドレイン端子とは、互いに接続されていて、第２出力端子２０２と接続されている。

ＰＭＯＳトランジスタ２１１のゲート端子にはＩＮＮｐ信号が入力し、ＰＭＯＳトランジスタ２１２のゲート端子にはＩＮＰｐ信号が入力し、ＮＭＯＳトランジスタ２１３のゲート端子にはＩＮＰｎ信号が入力し、ＮＭＯＳトランジスタ２１４のゲート端子にはＩＮＮｎ信号が入力する。ここで、ＩＮＰｐ信号とＩＮＰｎ信号とは常にレベルが互いに逆の関係にあり、ＩＮＮｐ信号とＩＮＮｎ信号とは常にレベルが互いに逆の関係にある。これらＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号は、データ変換回路３０から与えられる。

図７は、プリエンファシスバッファ回路２０の出力状態、ならびに、ＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号それぞれのレベルの関係を纏めた図表である。この図表には、トランジスタ２１１〜２１４それぞれの状態（「on」又は「off」）も示されている。「on」はスイッチとしてのトランジスタがon状態（閉状態）であることを示し、「off」はスイッチとしてのトランジスタがoff状態（開状態）であることを示す。

この図に示されるように、ＩＮＰｐ信号がＨレベルであり、ＩＮＰｎ信号がＬレベルであり、ＩＮＮｐ信号がＬレベルであり、ＩＮＮｎ信号がＨレベルであるとき、プリエンファシスバッファ回路２０の出力はＨ状態（第１出力端子２０１から差動伝送線路２を経て第２出力端子２０２へ電流信号が流れる状態）となる。ＩＮＰｐ信号がＬレベルであり、ＩＮＰｎ信号がＨレベルであり、ＩＮＮｐ信号がＨレベルであり、ＩＮＮｎ信号がＬレベルであるとき、プリエンファシスバッファ回路２０の出力はＬ状態（第２出力端子２０２から差動伝送線路２を経て第１出力端子２０１へ電流信号が流れる状態）となる。また、ＩＮＰｐ信号がＨレベルであり、ＩＮＰｎ信号がＬレベルであり、ＩＮＮｐ信号がＨレベルであり、ＩＮＮｎ信号がＬレベルであるとき、プリエンファシスバッファ回路２０の出力はHigh-Ｚ状態となる。

図８は、プリエンファシスバッファ回路２０に含まれる電圧保持回路２４の回路図である。電圧保持回路２４は、第５スイッチとしてのＰＭＯＳトランジスタ２４１、第６スイッチとしてのＰＭＯＳトランジスタ２４２、第７スイッチとしてのＮＭＯＳトランジスタ２４３、第８スイッチとしてのＮＭＯＳトランジスタ２４４、第１抵抗器２４５および第２抵抗器２４６を含む。

ＰＭＯＳトランジスタ２４１のソース端子とＰＭＯＳトランジスタ２４２のソース端子とは、互いに接続されていて、第１接続点２０３と接続されている。ＮＭＯＳトランジスタ２４３のソース端子とＮＭＯＳトランジスタ２４４のソース端子とは、互いに接続されていて、第２接続点２０４と接続されている。ＰＭＯＳトランジスタ２４１のドレイン端子とＮＭＯＳトランジスタ２４３のドレイン端子との間に抵抗器２４５が設けられている。ＰＭＯＳトランジスタ２４２のドレイン端子とＮＭＯＳトランジスタ２４４のドレイン端子との間に抵抗器２４６が設けられている。

ＰＭＯＳトランジスタ２４１のゲート端子にはＩＮＰｎ信号が入力し、ＰＭＯＳトランジスタ２４２のゲート端子にはＩＮＮｎ信号が入力し、ＮＭＯＳトランジスタ２４３のゲート端子にはＩＮＮｐ信号が入力し、ＮＭＯＳトランジスタ２４４のゲート端子にはＩＮＰｐ信号が入力する。

図９は、プリエンファシスバッファ回路２０の出力状態、ＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号それぞれのレベル、ならびに、電圧保持回路２４の状態（抵抗器２４５，２４６に電流が流れるか否か）の関係を纏めた図表である。この図表には、トランジスタ２４１〜２４４それぞれの状態（「on」又は「off」）も示されている。「on」はスイッチとしてのトランジスタがon状態（閉状態）であることを示し、「off」はスイッチとしてのトランジスタがoff状態（開状態）であることを示す。

この図に示されるように、ＰＭＯＳトランジスタ２４１は、ＰＭＯＳトランジスタ２１１の開閉動作と逆の開閉動作をする。ＰＭＯＳトランジスタ２４２は、ＰＭＯＳトランジスタ２１２の開閉動作と逆の開閉動作をする。ＮＭＯＳトランジスタ２４３は、ＮＭＯＳトランジスタ２１３の開閉動作と逆の開閉動作をする。また、ＮＭＯＳトランジスタ２４４は、ＮＭＯＳトランジスタ２１４の開閉動作と逆の開閉動作をする。

ＩＮＰｐ信号がＨレベルであり、ＩＮＰｎ信号がＬレベルであり、ＩＮＮｐ信号がＬレベルであり、ＩＮＮｎ信号がＨレベルであるとき、プリエンファシスバッファ回路２０の出力はＨ状態となり、抵抗器２４５，２４６に電流が流れない。ＩＮＰｐ信号がＬレベルであり、ＩＮＰｎ信号がＨレベルであり、ＩＮＮｐ信号がＨレベルであり、ＩＮＮｎ信号がＬレベルであるとき、プリエンファシスバッファ回路２０の出力はＬ状態となり、抵抗器２４５，２４６に電流が流れない。また、ＩＮＰｐ信号がＨレベルであり、ＩＮＰｎ信号がＬレベルであり、ＩＮＮｐ信号がＨレベルであり、ＩＮＮｎ信号がＬレベルであるとき、プリエンファシスバッファ回路２０の出力はHigh-Ｚ状態となり、抵抗器２４５，２４６に電流が流れる。

このように、プリエンファシスバッファ回路２０の出力がHigh-Ｚ状態となるときのみ、抵抗器２４５，２４６に電流が流れて、第１接続点２０３の電位ＶＨおよび第２接続点２０４の電位ＶＬそれぞれが固定される。

特に、第１抵抗器２４５および第２抵抗器２４６それぞれの抵抗値は、終端抵抗の抵抗値ＲＬの２倍であるのが好適である。また、電圧保持回路２４に含まれるスイッチとしてのトランジスタ２４１〜２４４それぞれのon状態における抵抗値は、スイッチ回路２１に含まれるスイッチとしてのトランジスタ２１１〜２１４それぞれのon状態における抵抗値の２倍であるのが好適である。このようにすることにより、プリエンファシスバッファ回路２０の出力がＨ状態，Ｌ状態およびHigh-Ｚ状態の何れであるときにも、第１接続点２０３の電位ＶＨおよび第２接続点２０４の電位ＶＬそれぞれが略一定となるので、出力状態が変動した場合にも、コモンモード電位の変動を小さく抑えることができる。

また、スイッチ回路２１と電圧保持回路２４とは、ＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号の対応がとれているので、差動の負荷が等価である点で好ましい。

以上のように、電圧保持回路２４は、プリエンファシスバッファ回路２０の出力がHigh-Ｚ状態となる第３期間において、第１電流源２２とスイッチ回路２１との接続点（第１接続点２０３）の電位ＶＨを一定に維持するとともに、第２電流源２３とスイッチ回路２１との接続点（第２接続点２０４）の電位ＶＬを一定に維持するものである。

ただし、電圧保持回路２４は設けられていなくてもよい。この場合には、プリエンファシスバッファ回路２０の出力がHigh-Ｚ状態となる第３期間において、第１接続点２０３は高電位側の電源電位ＶＤＤとなり、第２接続点２０４は低電位側の電源電位ＶＳＳとなる。プリエンファシスバッファ回路２０の出力がＨ状態またはＬ状態からHigh-Ｚ状態に遷移する際に、第１接続点２０３および第２接続点２０４それぞれの電位が安定するまで時間を要し、コモンモード電位が不安定になる可能性がある。その一方で、第３期間において電流が流れないので消費電力が小さく、また、回路面積が小さいという利点がある。

図１０は、プリエンファシスバッファ回路２０に含まれる基準電圧生成回路２５の回路図である。この図に示される基準電圧生成回路２５は、ＰＭＯＳトランジスタ２５１、ＰＭＯＳトランジスタ２５２、抵抗器２５３、抵抗器２５４、ＮＭＯＳトランジスタ２５５、ＮＭＯＳトランジスタ２５６、電流源２５７、ＮＭＯＳトランジスタ２５８およびアンプ２５９を含む。

ＰＭＯＳトランジスタ２５１のソース端子は、高電位側の電源電位ＶＤＤと接続されている。ＰＭＯＳトランジスタ２５２のソース端子は、ＰＭＯＳトランジスタ２５１のドレイン端子と接続され、ＰＭＯＳトランジスタ２５２のゲート端子は、低電位側の電源電位ＶＳＳと接続されている。抵抗器２５３および抵抗器２５４は、互いに縦続接続されて、ＰＭＯＳトランジスタ２５２のドレイン端子とＮＭＯＳトランジスタ２５５のドレイン端子との間に設けられている。ＮＭＯＳトランジスタ２５５のソース端子は、ＮＭＯＳトランジスタ２５６のドレイン端子と接続され、ＮＭＯＳトランジスタ２５５のゲート端子は、高電位側の電源電位ＶＤＤと接続されている。ＮＭＯＳトランジスタ２５６のソース端子は、低電位側の電源電位ＶＳＳと接続されている。

ここで、ＰＭＯＳトランジスタ２５１のon状態における抵抗値は、ＰＭＯＳトランジスタ２２のon状態における抵抗値のｎ倍である。ＰＭＯＳトランジスタ２５２のon状態における抵抗値は、ＰＭＯＳトランジスタ２１１，２１２それぞれのon状態における抵抗値のｎ倍である。抵抗器２５３および抵抗器２５４それぞれの抵抗値は、終端抵抗３の抵抗値ＲＬのｎ／２倍である。ＮＭＯＳトランジスタ２５５のon状態における抵抗値は、ＮＭＯＳトランジスタ２１３，２１４それぞれのon状態における抵抗値のｎ倍である。また、ＮＭＯＳトランジスタ２５６のon状態における抵抗値は、ＮＭＯＳトランジスタ２３のon状態における抵抗値のｎ倍である。そして、ＰＭＯＳトランジスタ２５１からＮＭＯＳトランジスタ２５６へ向う方向に流れる電流の大きさをＩ_pre／ｎとする。このように、基準電圧生成回路２５は、スイッチ回路２１、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２３および終端抵抗３を含む構成に対して、１／ｎのサイズのミミックの構成となっている。なお、ｎは正の一定数である。ｎの値が大きいほど、基準電圧生成回路２５の消費電力が小さい。例えばｎは値１０に設定される。

電流源２５７は、高電位側の電源電位ＶＤＤとＮＭＯＳトランジスタ２５８のドレイン端子との間に設けられている。ＮＭＯＳトランジスタ２５８のソース端子は、低電位側の電源電位ＶＳＳと接続されている。ＮＭＯＳトランジスタ２５８のゲート端子は、自己のドレイン端子と接続され、ＮＭＯＳトランジスタ２５６のゲート端子とも接続され、また、ＮＭＯＳトランジスタ２３のゲート端子とも接続されており、この接続点の電位をＢｉａｓｎとして出力する。これらはカレントミラー回路構成となっており、第２電流源としてのＮＭＯＳトランジスタ２３で発生する電流はＩ_preとなる。

アンプ２５９の反転入力端子は、一定電圧値ＶＯＣを入力する。アンプ２５９の非反転入力端子は、抵抗器２５３と抵抗器２５４との接続点と接続されている。アンプ２５９の出力端子は、ＰＭＯＳトランジスタ２５１のゲート端子と接続され、また、ＰＭＯＳトランジスタ２２のゲート端子とも接続されており、この接続点の電位をＢｉａｓｐとして出力する。したがって、第１電流源としてのＰＭＯＳトランジスタ２２で発生する電流はＩ_preとなる。また、アンプ２５９の非反転入力端子と接続された抵抗器２５３と抵抗器２５４との接続点の電位は、アンプ２５９の反転入力端子に入力する一定電圧値ＶＯＣと同じとなり、これにより、コモンモード電位がＶＯＣとなる。

このように構成される基準電圧生成回路２５は、コモンモード電位ＶＯＣと電流Ｉ_preとを互いに独立に設定することができ、コモンモード電位ＶＯＣを一定のまま電流Ｉ_preの大きさを変更することができる。

図１１は、プリエンファシスバッファ回路２０に含まれる基準電圧生成回路２５の他の回路図である。この図１１に示される基準電圧生成回路２５は、図１０に示した構成のものと比較すると、電流源２５７、ＮＭＯＳトランジスタ２５８およびアンプ２５９の接続関係が相違している。

図１１に示される構成では、電流源２５７は、低電位側の電源電位ＶＳＳとＮＭＯＳトランジスタ２５８のドレイン端子との間に設けられている。ＮＭＯＳトランジスタ２５８のソース端子は、高電位側の電源電位ＶＤＤと接続されている。ＮＭＯＳトランジスタ２５８のゲート端子は、自己のドレイン端子と接続され、ＰＭＯＳトランジスタ２５１のゲート端子とも接続され、また、ＰＭＯＳトランジスタ２２のゲート端子とも接続されており、この接続点の電位をＢｉａｓｐとして出力する。これらはカレントミラー回路構成となっており、第１電流源としてのＰＭＯＳトランジスタ２２で発生する電流はＩ_preとなる。

アンプ２５９の反転入力端子は、一定電圧値ＶＯＣを入力する。アンプ２５９の非反転入力端子は、抵抗器２５３と抵抗器２５４との接続点と接続されている。アンプ２５９の出力端子は、ＮＭＯＳトランジスタ２５６のゲート端子と接続され、また、ＮＭＯＳトランジスタ２３のゲート端子とも接続されており、この接続点の電位をＢｉａｓｎとして出力する。したがって、第２電流源としてのＮＭＯＳトランジスタ２３で発生する電流はＩ_preとなる。また、アンプ２５９の非反転入力端子と接続された抵抗器２５３と抵抗器２５４との接続点の電位は、アンプ２５９の反転入力端子に入力する一定電圧値ＶＯＣと同じとなり、これにより、コモンモード電位がＶＯＣとなる。

このように構成される基準電圧生成回路２５も、コモンモード電位ＶＯＣと電流Ｉ_preとを互いに独立に設定することができ、コモンモード電位ＶＯＣを一定のまま電流Ｉ_preの大きさを変更することができる。

次に、図１２〜図１５を用いて、データ変換回路３０の具体的な回路構成について説明する。

図１２は、本実施形態に係る送信装置１に含まれるデータ変換回路３０の回路図である。この図に示されるデータ変換回路３０は、メインバッファ回路１０およびプリエンファシスバッファ回路２０が図４に示した動作をする為の信号を生成し出力する。このデータ変換回路３０は、マルチプレクサ３１〜３３を含む。マルチプレクサ３１は、送信すべきデジタル信号をパラレルデータＤ<6:0>として入力し、そのパラレルデータの各ビットのデータＤ<0>〜Ｄ<6>および当該反転データを順次にＭＡＩＮｐ信号およびＭＡＩＮｎ信号として出力する。

マルチプレクサ３２は、１つ前のデータＤ<6>の論理反転値とデータＤ<0>の値との論理和値Ｐ<0>、データＤ<0>の論理反転値とデータＤ<1>の値との論理和値Ｐ<1>、データＤ<1>の論理反転値とデータＤ<2>の値との論理和値Ｐ<2>、データＤ<2>の論理反転値とデータＤ<3>の値との論理和値Ｐ<3>、データＤ<3>の論理反転値とデータＤ<4>の値との論理和値Ｐ<4>、データＤ<4>の論理反転値とデータＤ<5>の値との論理和値Ｐ<5>、および、データＤ<5>の論理反転値とデータＤ<6>の値との論理和値Ｐ<6>を入力して、これらのデータＰ<0>〜Ｐ<6>および当該反転データを順次にＩＮＰｐ信号およびＩＮＰｎ信号として出力する。

マルチプレクサ３３は、１つ前のデータＤ<6>の値とデータＤ<0>の論理反転値との論理和値Ｐ<0>、データＤ<0>の値とデータＤ<1>の論理反転値との論理和値Ｎ<1>、データＤ<1>の値とデータＤ<2>の論理反転値との論理和値Ｎ<2>、データＤ<2>の値とデータＤ<3>の論理反転値との論理和値Ｎ<3>、データＤ<3>の値とデータＤ<4>の論理反転値との論理和値Ｎ<4>、データＤ<4>の値とデータＤ<5>の論理反転値との論理和値Ｎ<5>、および、データＤ<5>の値とデータＤ<6>の論理反転値との論理和値Ｎ<6>を入力して、これらのデータＮ<0>〜Ｎ<6>および当該反転データを順次にＩＮＮｐ信号およびＩＮＮｎ信号として出力する。

マルチプレクサ３１から出力されるＭＡＩＮｐ信号およびＭＡＩＮｎ信号は、メインバッファ回路１０のスイッチ１１１〜１１４の開閉を制御する信号となる。また、マルチプレクサ３２，３３から出力されるＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号は、プリエンファシスバッファ回路２０のスイッチ２１１〜２１４の開閉を図４に示される如く制御する信号となる。

図１３は、本実施形態に係る送信装置１に含まれるデータ変換回路３０の他の回路図である。図１４は、図１３に示されるデータ変換回路３０のエッジ検出回路３４の回路図である。図１５は、図１３に示されるデータ変換回路３０の動作を説明するタイミングチャートである。これらの図に示されるデータ変換回路３０は、メインバッファ回路１０およびプリエンファシスバッファ回路２０が図５に示した動作をする為の信号を生成し出力する。このデータ変換回路３０は、マルチプレクサ３１およびエッジ検出回路３４を含む。このマルチプレクサ３１は、図１２で説明したものと同様のものである。

エッジ検出回路３４は、マルチプレクサ３１から出力されるＭＡＩＮｐ信号およびＭＡＩＮｎ信号を入力し、これらに基づいてＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号を生成し出力する。すなわち、エッジ検出回路３４は、ＭＡＩＮｐ信号に対して４段のインバータ回路により遅延を与えたもの（ＭＡＩＮＤｐ信号）の論理反転値とＭＡＩＮｐ信号との論理積を、ＩＮＮｎ信号として出力する。エッジ検出回路３４は、ＭＡＩＮＤｐ信号の論理反転値とＭＡＩＮｐ信号との論理和を、ＩＮＮｐ信号として出力する。エッジ検出回路３４は、ＭＡＩＮｎ信号に対して４段のインバータ回路により遅延を与えたもの（ＭＡＩＮＤｎ信号）の論理反転値とＭＡＩＮｎ信号との論理積を、ＩＮＰｎ信号として出力する。また、エッジ検出回路３４は、ＭＡＩＮＤｎ信号の論理反転値とＭＡＩＮｎ信号との論理和を、ＩＮＰｐ信号として出力する。

このエッジ検出回路３４から出力されるＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号は、図１５に示されるように、プリエンファシスバッファ回路２０のスイッチ２１１〜２１４の開閉を図５に示される如く制御する信号となる。

本実施形態に係る送信装置１の概略構成図である。 本実施形態に係る送信装置１に含まれるメインバッファ回路１０の概念図である。 本実施形態に係る送信装置１に含まれるプリエンファシスバッファ回路２０の概念図である。 メインバッファ回路１０およびプリエンファシスバッファ回路２０それぞれから出力される電流信号のタイミングチャートである。 メインバッファ回路１０およびプリエンファシスバッファ回路２０それぞれから出力される電流信号のタイミングチャートである。 本実施形態に係る送信装置１に含まれるプリエンファシスバッファ回路２０の回路図である。 プリエンファシスバッファ回路２０の出力状態、ならびに、ＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号それぞれのレベルの関係を纏めた図表である。 プリエンファシスバッファ回路２０に含まれる電圧保持回路２４の回路図である。 プリエンファシスバッファ回路２０の出力状態、ＩＮＰｐ信号，ＩＮＰｎ信号，ＩＮＮｐ信号およびＩＮＮｎ信号それぞれのレベル、ならびに、電圧保持回路２４の状態（抵抗器２４５，２４６に電流が流れるか否か）の関係を纏めた図表である。 プリエンファシスバッファ回路２０に含まれる基準電圧生成回路２５の回路図である。 プリエンファシスバッファ回路２０に含まれる基準電圧生成回路２５の他の回路図である。 本実施形態に係る送信装置１に含まれるデータ変換回路３０の回路図である。 本実施形態に係る送信装置１に含まれるデータ変換回路３０の他の回路図である。 図１３に示されるデータ変換回路３０のエッジ検出回路３４の回路図である。 図１３に示されるデータ変換回路３０の動作を説明するタイミングチャートである。

符号の説明

１…送信装置、２…一対の差動伝送線路、３…終端抵抗、１０…メインバッファ回路、１１…スイッチ回路、１２…電流源、１３…抵抗器、２０…プリエンファシスバッファ回路、２１…スイッチ回路、２２…第１電流源、２３…第２電流源、２４…電圧保持回路、２５…基準電圧生成回路、３０…データ変換回路、３１〜３３…マルチプレクサ、３４…エッジ検出回路。

Claims (5)

1. 抵抗終端された一対の差動伝送線路へ出力する電流信号の流れる方向を変えることによってデジタル信号を送信する送信装置であって、
   前記差動伝送線路に接続される第１メイン出力端子および第２メイン出力端子を有し、送信すべきデジタル信号がＨレベルであるときに前記第１メイン出力端子から前記差動伝送線路を経て前記第２メイン出力端子へ流れる電流信号を出力し、送信すべきデジタル信号がＬレベルであるときに前記第２メイン出力端子から前記差動伝送線路を経て前記第１メイン出力端子へ流れる電流信号を出力するメインバッファ回路と、
   前記第１メイン出力端子に接続される第１出力端子と、前記第２メイン出力端子に接続される第２出力端子と、各々一定電流を発生する第１電流源および第２電流源と、前記第１電流源，前記第２電流源，前記第１出力端子および前記第２出力端子の間の接続関係を切り替えるスイッチ回路とを含むプリエンファシスバッファ回路と、
   を備え、
   前記プリエンファシスバッファ回路が、
   前記スイッチ回路により、前記第１電流源と前記第１出力端子とを互いに接続するとともに、前記第２電流源と前記第２出力端子とを互いに接続することで、前記第１出力端子から前記差動伝送線路を経て前記第２出力端子へ流れる電流信号を出力し、
   前記スイッチ回路により、前記第１電流源と前記第２出力端子とを互いに接続するとともに、前記第２電流源と前記第１出力端子とを互いに接続することで、前記第２出力端子から前記差動伝送線路を経て前記第１出力端子へ流れる電流信号を出力する、
   ことを特徴とする送信装置。
2. 前記プリエンファシスバッファ回路は、
   送信すべきデジタル信号がＬレベルからＨレベルに転じた時刻からの一定期間（以下「第１期間」という。）に、前記スイッチ回路により、前記第１電流源と前記第１出力端子とを互いに接続するとともに、前記第２電流源と前記第２出力端子とを互いに接続して、前記第１出力端子から前記差動伝送線路を経て前記第２出力端子へ流れる電流信号を出力し、
   送信すべきデジタル信号がＨレベルからＬレベルに転じた時刻からの一定期間（以下「第２期間」という。）に、前記スイッチ回路により、前記第１電流源と前記第２出力端子とを互いに接続するとともに、前記第２電流源と前記第１出力端子とを互いに接続して、前記第２出力端子から前記差動伝送線路を経て前記第１出力端子へ流れる電流信号を出力し、
   前記第１期間および前記第２期間の何れでもない期間（以下「第３期間」という。）に、前記スイッチ回路により、前記第１電流源を前記第１出力端子および前記第２出力端子の何れとも切り離すとともに、前記第２電流源を前記第１出力端子および前記第２出力端子の何れとも切り離す、
   ことを特徴とする請求項１記載の送信装置。
3. 前記プリエンファシスバッファ回路は、前記第３期間において、前記第１電流源と前記スイッチ回路との接続点（以下「第１接続点」という。）の電位を一定に維持するとともに、前記第２電流源と前記スイッチ回路との接続点（以下「第２接続点」という。）の電位を一定に維持する電圧保持回路を更に含む、ことを特徴とする請求項２記載の送信装置。
4. 前記スイッチ回路は、前記第１接続点と前記第１出力端子との間に設けられた第１スイッチと、前記第１接続点と前記第２出力端子との間に設けられた第２スイッチと、前記第２接続点と前記第１出力端子との間に設けられた第３スイッチと、前記第２接続点と前記第２出力端子との間に設けられた第４スイッチとを有し、
   前記電圧保持回路は、前記第１スイッチの開閉動作と逆の開閉動作をする第５スイッチと、前記第２スイッチの開閉動作と逆の開閉動作をする第６スイッチと、前記第３スイッチの開閉動作と逆の開閉動作をする第７スイッチと、前記第４スイッチの開閉動作と逆の開閉動作をする第８スイッチと、前記第５スイッチの第１端と前記第７スイッチの第１端との間に設けられた第１抵抗器と、前記第６スイッチの第１端と前記第８スイッチの第１端との間に設けられた第２抵抗器とを有し、前記第５スイッチの第２端および前記第６スイッチの第２端が前記第１接続点に接続され、前記第７スイッチの第２端および前記第８スイッチの第２端が前記第２接続点に接続されている、
   ことを特徴とする請求項３記載の送信装置。
5. 前記第１抵抗器および前記第２抵抗器それぞれの抵抗値は、前記差動伝送線路の終端抵抗の値の２倍であり、
   前記第５〜第８スイッチそれぞれのon状態における抵抗値は、前記第１〜第４スイッチそれぞれのon状態における抵抗値の２倍である、
   ことを特徴とする請求項４記載の送信装置。

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