JP2006245552A - 半導体集積回路装置とその製造方法 - Google Patents
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Abstract
【解決手段】 半導体薄膜層上に形成される完全空乏型SOICMOSの内部素子、特にNMOSの出力端子にはESD保護素子としてSOI半導体薄膜層に形成されたNMOS保護トランジスタを用い、内部素子の入力保護には半導体支持基板上に形成されるNMOS保護トランジスタを用いることで、ESD破壊強度を確保しつつESDノイズを先に吸収し、ESDノイズに弱い半導体薄膜上の内部素子の入出力保護を可能とし、かつ保護回路の面積の縮小も可能にする構造とした。
【選択図】 図1
Description
図6は本発明の半導体集積回路装置の別の一実施例を示す模式的断面図である。図1に対し異なる点は、保護素子20を構成するNMOS保護トランジスタ113およびNMOS保護トランジスタ114のゲート電極が内部素子のNMOSトランジスタ111とは異なり、P+多結晶シリコン109と高融点金属シリサイド117からなるポリサイド構造ゲート電極で構成している所である。
そして図23で示すように、フォトレジスト420でパターニングを施し多結晶シリコンおよび高融点金属シリサイドをエッチングしてゲート電極を形成する。
またSOI基板には素子を形成する半導体薄膜を貼り合わせて作製する、貼り合わせSOI基板、半導体基板に酸素イオンを注入し熱処理を施し埋込酸化膜を形成するSIMOX基板があり本発明ではどちらを用いることも可能である。さらに貼り合わせSOI基板を用いた場合、半導体薄膜層と半導体基板の極性を、異なる導電型にすることも可能である。
20 保護素子
30 抵抗素子
101、201、401 P型半導体支持基板
102、202、402 P型半導体薄膜層
103、203、403 埋込絶縁膜
104、204、404 N型半導体薄膜層
105、205、405 N+不純物拡散層
106、206、406 P+不純物拡散層
107、207、407 ゲート絶縁膜
108、208、408 フィールド絶縁膜
109 209、409 N+多結晶シリコン
110 210、410 P+多結晶シリコン
111 211 NMOSトランジスタ
112、212 PMOSトランジスタ
113、213 半導体支持基板に形成されたNMOS保護トランジスタ
114、214 半導体薄膜層に形成されたNMOS保護トランジスタ
115、215 P−抵抗体
116、216、416 P−多結晶シリコン
117、217、417 高融点金属シリサイド
118 P−単結晶シリコン
119 薄膜金属抵抗体
120 クロムシリサイド
301 入力端子
302 出力端子
303 Vdd
304 Vss
420 フォトレジスト
421 第1の多結晶シリコン
422 第2の多結晶シリコン
Claims (20)
- 半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるSOI(Silicon On Insulator)基板の前記半導体薄膜層上に形成された第1のN型MOSトランジスタと第1のP型MOSトランジスタで構成されるCMOS素子と、前記半導体薄膜層上に形成された出力保護を行う第2のN型MOSトランジスタと、前記SOI基板の前記半導体薄膜層および前記埋込絶縁膜の一部分を除去した前記半導体支持基板上の開口部に形成された入力保護を行う第3のNMOSトランジスタとからなる半導体集積回路装置。
- 半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるSOI(Silicon On Insulator)基板の前記半導体薄膜層上に形成された第1のN型MOSトランジスタと第1のP型MOSトランジスタで構成されるCMOS素子と、抵抗体と、前記半導体薄膜層上に形成された出力保護を行う第2のN型MOSトランジスタと、前記SOI基板の前記半導体薄膜層および前記埋込絶縁膜の一部分を除去した前記半導体支持基板上の開口部に形成された入力保護を行う第3のNMOSトランジスタとからなる半導体集積回路装置。
- 前記半導体薄膜層上に形成された前記第2のN型MOSトランジスタは、外部に端子が接続される前記第1のN型MOSトランジスタのソースもしくはドレイン、および前記第1のP型MOSトランジスタのソースもしくはドレインに接続され、前記第1のN型MOSトランジスタおよび前記第1のP型MOSトランジスタの出力保護を行い、また前記半導体支持基板上に形成されている前記第3のNMOSトランジスタはゲート入力保護を行うことを特徴とする請求項1あるいは2に記載の半導体集積回路装置。
- 前記半導体薄膜層上に形成された前記第2のN型MOSトランジスタは、端子を介して外部に接続される前記第1のN型MOSトランジスタのソースもしくはドレインに接続され前記第1のN型MOSトランジスタの出力保護を行い、前記半導体支持基板上に形成されている前記第3のNMOSトランジスタは前記第1のN型MOSおよび前記第1のP型MOSトランジスタのゲート入力保護を行うことを特徴とする請求項1あるいは2に記載の半導体集積回路装置。
- 前記半導体薄膜層上に形成された前記第1のN型MOSトランジスタのゲート電極の導電型がN型であり、前記第1のP型MOSトランジスタのゲート電極の導電型がP型であり、前記第2および前記第3のN型MOSトランジスタのゲート電極の導電型がN型であることを特徴とする請求項1乃至4のいずれかに記載の半導体集積回路装置。
- 前記半導体薄膜層上に形成された前記第1のN型MOSトランジスタのゲート電極の導電型がN型であり、前記第1のP型MOSトランジスタのゲート電極の導電型がP型であり、前記第2および前記第3のN型MOSトランジスタのゲート電極の導電型がP型であることを特徴とする請求項1乃至4のいずれかに記載の半導体集積回路装置。
- 前記第1のN型MOSトランジスタのゲート電極および前記第1のP型MOSトランジスタのゲート電極、前記第2および前記第3のN型MOSトランジスタのゲート電極が、第1の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする請求項1乃至6のいずれか記載の半導体集積回路装置。
- 前記第1のN型MOSトランジスタのゲート電極および前記第1のP型MOSトランジスタのゲート電極、前記第2および前記第3のN型MOSトランジスタのゲート電極が、第1の多結晶シリコンからなることを特徴とする請求項1乃至6のいずれか記載の半導体集積回路装置。
- 前記抵抗体は、前記第1のN型MOSトランジスタ、前記第1のP型MOSトランジスタ、前記第2および前記第3のN型MOSトランジスタのゲート電極を形成する第1の多結晶シリコンとは膜厚が異なる第2の多結晶シリコンで形成されていることを特徴とする請求項2に記載の半導体集積回路装置。
- 前記抵抗体は、前記半導体薄膜層の単結晶シリコンで形成されていることを特徴とする請求項2に記載の半導体集積回路装置。
- 前記抵抗体は、薄膜金属抵抗体で構成されていることを特徴とする請求項2に記載の半導体集積回路装置。
- 前記薄膜金属抵抗体は、Ni−Cr合金、クロムシリサイド、モリブデンシリサイドもしくはβ‐フェライトシリサイドのうちのいずれか一つであることを特徴とする請求項2に記載の半導体集積回路装置。
- 前記SOI基板を構成する前記半導体薄膜層の膜厚が0.05μmから0.2μmであることを特徴とする請求項1乃至12のいずれかに記載の半導体集積回路装置。
- 前記SOI基板を構成する前記埋込絶縁膜の膜厚が0.1μmから0.5μmであることを特徴とする請求項1乃至13のいずれかに記載の半導体集積回路装置。
- 前記SOI基板を構成する前記埋込絶縁膜は、セラミックスからなることを特徴とする請求項1乃至14のいずれかに記載の半導体集積回路装置。
- 前記セラミックスはガラス、サファイヤ、シリコン酸化膜もしくはシリコン窒化膜のうちのいずれか一つであることを特徴とする請求項15に記載の半導体集積回路装置。
- 半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成された半導体薄膜層から構成されるSOI基板の前記半導体薄膜層上に形成された第1のN型MOSトランジスタと第1のP型MOSトランジスタで構成されるCMOS素子と、抵抗体と、静電気放電能力を有し入力保護又は出力保護を行うESD保護素子として働く第2のN型MOSトランジスタおよび第3のN型MOSトランジスタからなる半導体集積回路装置の製造方法であって、
入力保護を行う前記第3のN型MOSトランジスタを前記半導体支持基板上に形成すべく、前記半導体薄膜層上にフォトレジストのパターニングを施す工程と、
前記SOI基板の前記半導体薄膜層と前記埋込絶縁膜の一部分をエッチング除去し前記半導体支持基板の開口部を形成する工程と、
熱酸化による素子分離絶縁膜を前記埋込絶縁膜に達する厚さで形成する工程と、
熱酸化によるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に500Å〜2500Åの厚さを有する第1の多結晶シリコンを堆積する工程と、
前記第1の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が1×1018atoms/cm3以上となるように不純物ドーピングを行い前記第1の多結晶シリコンの導電型を部分選択的にN型にする工程と、
前記第1の多結晶シリコン上にフォトレジストでパターニングし不純物濃度が1×1018atoms/cm3以上となるように不純物ドーピングを行い前記第1の多結晶シリコンの導電型を部分選択的にP型にする工程と、
前記第1の多結晶シリコン上に500Å〜2500Åからなる高融点金属シリサイドを堆積する工程と、
前記第1の多結晶シリコンと前記高融点金属シリサイドをエッチングしゲート電極を形成する工程と、
前記素子分離絶縁膜上に500Å〜2500Åからなる第2の多結晶シリコンを堆積する工程と、
前記第2の多結晶シリコンに不純物をドーピングする工程と、
前記第2の多結晶シリコンをエッチングし抵抗体を形成する工程と、
前記第1、第2、第3のN型MOSトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記半導体薄膜層および前記半導体支持基板に部分選択的に前記N型不純物をドーピングする工程と、
前記第1のP型MOSトランジスタのソースおよびドレインとなる領域をフォトレジストでパターニングし前記半導体薄膜層および前記半導体支持基板に部分選択的に前記P型不純物をドーピングする工程と、
前記SOI基板上に中間絶縁膜を形成する工程と、
前記SOI基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体集積回路装置の製造方法。 - 前記半導体薄膜層の除去後、前記埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする、請求項17記載の半導体集積回路装置の製造方法。
- 前記半導体薄膜層の除去後、前記埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする、請求項17記載の半導体集積回路装置の製造方法。
- 前記半導体薄膜層の除去後、前記埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの前記埋込絶縁膜を等方性ウェットエッチすることで、前記埋込絶縁膜を除去することを特徴とする、請求項17記載の半導体装置の製造方法。
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