JP2743814B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2743814B2 JP2743814B2 JP3067594A JP3067594A JP2743814B2 JP 2743814 B2 JP2743814 B2 JP 2743814B2 JP 3067594 A JP3067594 A JP 3067594A JP 3067594 A JP3067594 A JP 3067594A JP 2743814 B2 JP2743814 B2 JP 2743814B2
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- Japan
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- voltage
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- electrode
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
静電破壊防止用保護素子（以下保護素子と記す）に関す
る。
静電破壊防止用保護素子（以下保護素子と記す）に関す
る。
【０００２】
【従来の技術】静電気等による高電圧が半導体集積回路
の入出力端子に印加された際に半導体集積回路に内蔵さ
れた保護回路だけでは静電破壊を防ぐことができず、内
部回路が破壊されることがある。これを防止するために
半導体集積回路の入出力端子と接地端子間に定電圧ダイ
オードを保護素子とする半導体装置を外付けで接続し、
保護機能を強化する方法が採用されている。
の入出力端子に印加された際に半導体集積回路に内蔵さ
れた保護回路だけでは静電破壊を防ぐことができず、内
部回路が破壊されることがある。これを防止するために
半導体集積回路の入出力端子と接地端子間に定電圧ダイ
オードを保護素子とする半導体装置を外付けで接続し、
保護機能を強化する方法が採用されている。
【０００３】この従来の半導体装置の第１の例は、図５
の断面図に示すように、Ｎ型シリコン基板２１の上面に
形成したＰ型のガードリング２２と、ガードリング２２
を含むＮ型シリコン基板２１の表面に設けた酸化シリコ
ン膜２４を選択的にエッチングしてガードリング２２で
囲まれた領域を露出させる開口部のＮ型シリコン基板２
１に所望の降伏電圧を得る高濃度のＰ型不純物を導入し
て形成したＰ+ 型拡散層２３と、開口部のＰ+ 型拡散層
２３上に形成してＰ+ 型拡散層２３と接続するアノード
電極２５と、Ｎ型シリコン基板２１の下面に形成したカ
ソード電極２６とを有して構成される。
の断面図に示すように、Ｎ型シリコン基板２１の上面に
形成したＰ型のガードリング２２と、ガードリング２２
を含むＮ型シリコン基板２１の表面に設けた酸化シリコ
ン膜２４を選択的にエッチングしてガードリング２２で
囲まれた領域を露出させる開口部のＮ型シリコン基板２
１に所望の降伏電圧を得る高濃度のＰ型不純物を導入し
て形成したＰ+ 型拡散層２３と、開口部のＰ+ 型拡散層
２３上に形成してＰ+ 型拡散層２３と接続するアノード
電極２５と、Ｎ型シリコン基板２１の下面に形成したカ
ソード電極２６とを有して構成される。
【０００４】また、従来の半導体装置の第２の例は、図
６の断面図に示すように、第１の例のＰ+ 型拡散層２３
の代りに開口部のＮ型シリコン基板１の表面に所望の降
伏電圧を得る高濃度のＰ型不純物を含むＰ+ 型多結晶シ
リコン膜２７を有する以外は第１の例と同様の構成を有
している。
６の断面図に示すように、第１の例のＰ+ 型拡散層２３
の代りに開口部のＮ型シリコン基板１の表面に所望の降
伏電圧を得る高濃度のＰ型不純物を含むＰ+ 型多結晶シ
リコン膜２７を有する以外は第１の例と同様の構成を有
している。
【０００５】このように構成された半導体装置（定電圧
ダイオード）の降伏電圧は、接続している半導体集積回
路にサージ電流が流れ込まないように半導体集積回路の
耐圧電圧より低く、且つ半導体集積回路の入出力信号波
形を乱さないように入出力信号電圧より高く設定しなけ
ればならない。
ダイオード）の降伏電圧は、接続している半導体集積回
路にサージ電流が流れ込まないように半導体集積回路の
耐圧電圧より低く、且つ半導体集積回路の入出力信号波
形を乱さないように入出力信号電圧より高く設定しなけ
ればならない。
【０００６】
【発明が解決しようとする課題】最近の半導体集積回路
の高集積化（パターンの微細化）および低消費電力化の
促進に伴い、半導体集積回路の耐圧および動作電圧が低
下する傾向にある。
の高集積化（パターンの微細化）および低消費電力化の
促進に伴い、半導体集積回路の耐圧および動作電圧が低
下する傾向にある。
【０００７】この従来の半導体装置は、降伏電圧が約５
Ｖ以下になるとツェナーブレークダウンが支配的にな
り、漏れ電流と動作抵抗が非常に大きくなるため、半導
体集積回路の動作電圧（入出力信号電圧）が５Ｖより小
さい製品（例えば３Ｖ動作の半導体集積回路）に接続し
て保護素子として使用すると、漏れ電流が大きくなり、
入出力信号波形が乱れて半導体集積回路が正常に動作し
なくなるという問題点があった。
Ｖ以下になるとツェナーブレークダウンが支配的にな
り、漏れ電流と動作抵抗が非常に大きくなるため、半導
体集積回路の動作電圧（入出力信号電圧）が５Ｖより小
さい製品（例えば３Ｖ動作の半導体集積回路）に接続し
て保護素子として使用すると、漏れ電流が大きくなり、
入出力信号波形が乱れて半導体集積回路が正常に動作し
なくなるという問題点があった。
【０００８】本発明の目的は、耐圧および動作電圧の低
い半導体集積回路に適した静電保護機能を有する半導体
装置を提供することにある。
い半導体集積回路に適した静電保護機能を有する半導体
装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
Ｎ型半導体基板の下面に設けた第１のＰ型領域をアノー
ドとし、前記第１のＰ型領域に対向する前記Ｎ型半導体
基板の上面に形成した第２のＰ型領域をゲートとし、前
記第２のＰ型領域内に形成した第１のＮ型領域をカソー
ドとするサイリスタ部と、前記サイリスタ部のゲートを
兼ねる前記第２のＰ型領域をドレインとし、前記第２の
Ｐ型領域に近接する前記Ｎ型半導体基板の上面に形成し
且つ前記サイリスタ部のアノードと電気的に接続した第
３のＰ型領域をソースとし、前記第２および第３のＰ型
領域の間の前記Ｎ型半導体基板上にゲート絶縁膜を介し
て形成し且つ前記サイリスタ部のカソードと電気的に接
続した電極をゲート電極とするＭＯＳトランジスタ部と
を有する。
Ｎ型半導体基板の下面に設けた第１のＰ型領域をアノー
ドとし、前記第１のＰ型領域に対向する前記Ｎ型半導体
基板の上面に形成した第２のＰ型領域をゲートとし、前
記第２のＰ型領域内に形成した第１のＮ型領域をカソー
ドとするサイリスタ部と、前記サイリスタ部のゲートを
兼ねる前記第２のＰ型領域をドレインとし、前記第２の
Ｐ型領域に近接する前記Ｎ型半導体基板の上面に形成し
且つ前記サイリスタ部のアノードと電気的に接続した第
３のＰ型領域をソースとし、前記第２および第３のＰ型
領域の間の前記Ｎ型半導体基板上にゲート絶縁膜を介し
て形成し且つ前記サイリスタ部のカソードと電気的に接
続した電極をゲート電極とするＭＯＳトランジスタ部と
を有する。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第１の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００１２】図１に示すように、Ｎ- 型シリコン基板１
の上面および下面を熱酸化して形成した酸化膜をそれぞ
れ選択的にエッチングして第１の開口部を設け、酸化膜
をマスクとして第１の開口部のＮ- 型シリコン基板１の
表面にホウ素イオンを加速エネルギー１００ｋｅＶ、ド
ーズ量１×１０14〜１×１０15ｃｍ-2でイオン注入して
温度１１４０℃３時間の熱処理で押込み、Ｎ- 型シリコ
ン基板１の下面のＰ型領域４と、Ｐ型領域４に対向する
上面のＰ型領域２と、Ｐ型領域２の外周に近接するＰ型
領域３のそれぞれを形成する。次に、第１の開口部を熱
酸化膜で被膜した後、酸化膜を選択的にエッチングして
第２の開口部を形成し、第２の開口部のＮ- 型シリコン
基板１の表面にＰＯＣｌ3 ガスを用いた熱拡散によりリ
ンを導入し、１０００℃２時間の熱処理で押込み、上面
のＰ型領域２の内側表面のＮ+ 型領域５とＰ型領域３の
外周に接するオーミックコンタクト用のＮ+ 型領域６と
下面のＰ型領域４の外周に接するオーミックコンタクト
用のＮ+ 型領域７のそれぞれを形成する。
の上面および下面を熱酸化して形成した酸化膜をそれぞ
れ選択的にエッチングして第１の開口部を設け、酸化膜
をマスクとして第１の開口部のＮ- 型シリコン基板１の
表面にホウ素イオンを加速エネルギー１００ｋｅＶ、ド
ーズ量１×１０14〜１×１０15ｃｍ-2でイオン注入して
温度１１４０℃３時間の熱処理で押込み、Ｎ- 型シリコ
ン基板１の下面のＰ型領域４と、Ｐ型領域４に対向する
上面のＰ型領域２と、Ｐ型領域２の外周に近接するＰ型
領域３のそれぞれを形成する。次に、第１の開口部を熱
酸化膜で被膜した後、酸化膜を選択的にエッチングして
第２の開口部を形成し、第２の開口部のＮ- 型シリコン
基板１の表面にＰＯＣｌ3 ガスを用いた熱拡散によりリ
ンを導入し、１０００℃２時間の熱処理で押込み、上面
のＰ型領域２の内側表面のＮ+ 型領域５とＰ型領域３の
外周に接するオーミックコンタクト用のＮ+ 型領域６と
下面のＰ型領域４の外周に接するオーミックコンタクト
用のＮ+ 型領域７のそれぞれを形成する。
【００１３】次に、上面の酸化膜を選択的にエッチング
してＰ型領域２とＰ型領域３との間のＮ- 型シリコン基
板１の表面を露出させた後熱酸化してゲート酸化膜８を
形成し、ゲート酸化膜８を通してチャネル領域にしきい
値電圧ＶT を調整する不純物をイオン注入する。次に、
上面の酸化膜を選択的にエッチングしてＮ+ 型領域５の
上面、およびＰ型領域３の一部とＮ+ 型領域６とを含む
上面のそれぞれにコンタクトホールを形成し、これらコ
ンタクトホールのＮ+ 型領域５に接続し且つゲート酸化
膜８の上に延在してゲート電極を兼ねる電極９と、Ｐ型
領域３およびＮ+ 型領域６に共通に接続する電極１０と
を形成する。次に、下面の酸化膜を除去しＰ型領域４お
よびＮ+ 型領域７に共通に接続する電極１１を形成す
る。
してＰ型領域２とＰ型領域３との間のＮ- 型シリコン基
板１の表面を露出させた後熱酸化してゲート酸化膜８を
形成し、ゲート酸化膜８を通してチャネル領域にしきい
値電圧ＶT を調整する不純物をイオン注入する。次に、
上面の酸化膜を選択的にエッチングしてＮ+ 型領域５の
上面、およびＰ型領域３の一部とＮ+ 型領域６とを含む
上面のそれぞれにコンタクトホールを形成し、これらコ
ンタクトホールのＮ+ 型領域５に接続し且つゲート酸化
膜８の上に延在してゲート電極を兼ねる電極９と、Ｐ型
領域３およびＮ+ 型領域６に共通に接続する電極１０と
を形成する。次に、下面の酸化膜を除去しＰ型領域４お
よびＮ+ 型領域７に共通に接続する電極１１を形成す
る。
【００１４】ここで、Ｐ型領域４（アノード），Ｎ- 型
シリコン基板１，Ｐ型領域２（ゲート），Ｎ+ 型領域５
（カソード）からなるサイリスタ部と、このサイリスタ
部のカソードに接続するゲート酸化膜８上の電極９をゲ
ート電極とし、サイリスタ部のゲートを兼ねるＰ型領域
２をドレインとし、電極１０，Ｎ+ 型領域６，Ｎ- 型シ
リコン基板１，Ｎ+ 型領域７，電極１１を順次経由して
サイリスタ部のアノードに接続するＰ型領域３をソース
とするＭＯＳトランジスタ部とを有し、図２（ａ）に示
すような等価回路の保護素子が構成される。この保護素
子は、図２（ｂ）に示す電圧−電流特性のように、電極
９に対して電極１１に正の電位が印加され、ＭＯＳトラ
ンジスタのゲート・ソース間にしきい値電圧を越える電
圧が印加されると、ドレイン電流が流れてサイリスタ部
のゲートに注入されてサイリスタ部が導通するが、一
方、電極９に対して電極１１に負の電位が印加された場
合にはサイリスタ部の逆方向耐圧を越える電圧が印加さ
れるまで電流が流れない。
シリコン基板１，Ｐ型領域２（ゲート），Ｎ+ 型領域５
（カソード）からなるサイリスタ部と、このサイリスタ
部のカソードに接続するゲート酸化膜８上の電極９をゲ
ート電極とし、サイリスタ部のゲートを兼ねるＰ型領域
２をドレインとし、電極１０，Ｎ+ 型領域６，Ｎ- 型シ
リコン基板１，Ｎ+ 型領域７，電極１１を順次経由して
サイリスタ部のアノードに接続するＰ型領域３をソース
とするＭＯＳトランジスタ部とを有し、図２（ａ）に示
すような等価回路の保護素子が構成される。この保護素
子は、図２（ｂ）に示す電圧−電流特性のように、電極
９に対して電極１１に正の電位が印加され、ＭＯＳトラ
ンジスタのゲート・ソース間にしきい値電圧を越える電
圧が印加されると、ドレイン電流が流れてサイリスタ部
のゲートに注入されてサイリスタ部が導通するが、一
方、電極９に対して電極１１に負の電位が印加された場
合にはサイリスタ部の逆方向耐圧を越える電圧が印加さ
れるまで電流が流れない。
【００１５】このように構成された半導体装置は、ＭＯ
Ｓトランジスタ部のしきい値電圧でターンオン電圧が決
まるため、漏れ電流が非常に小さいという特性を有して
おり、例えば、３Ｖ信号系の半導体集積回路の保護素子
を形成する場合、電界効果トランジスタ部のしきい値電
圧を４Ｖ程度にコントロールすれば良い。一例として、
Ｎ- 型シリコン基板１の抵抗率を０．４Ωｃｍ、ゲート
酸化膜の厚さを１２０ｎｍとし、チャネル領域にホウ素
イオンを１×１０11ｃｍ-2のドーズ量でイオン注入した
場合、ターンオン電圧が約４Ｖになる。この場合の半導
体素子の漏れ電流は、数十ｎＡ程度以下となり、従来の
保護素子の漏れ電流が数ｍＡ程度であるのに対して大幅
に低減できる。
Ｓトランジスタ部のしきい値電圧でターンオン電圧が決
まるため、漏れ電流が非常に小さいという特性を有して
おり、例えば、３Ｖ信号系の半導体集積回路の保護素子
を形成する場合、電界効果トランジスタ部のしきい値電
圧を４Ｖ程度にコントロールすれば良い。一例として、
Ｎ- 型シリコン基板１の抵抗率を０．４Ωｃｍ、ゲート
酸化膜の厚さを１２０ｎｍとし、チャネル領域にホウ素
イオンを１×１０11ｃｍ-2のドーズ量でイオン注入した
場合、ターンオン電圧が約４Ｖになる。この場合の半導
体素子の漏れ電流は、数十ｎＡ程度以下となり、従来の
保護素子の漏れ電流が数ｍＡ程度であるのに対して大幅
に低減できる。
【００１６】本発明の保護素子は、負性抵抗特性を有し
ているので、静電気による大電流が流れた時の端子間電
圧を従来例に比べて小さくできる。そのため、従来例に
比べて静電気に対する耐量が大きくなる。また、保護素
子の端子間電圧と半導体集積回路の耐圧差が従来例に比
べて大きくなるので、確実に静電気を保護素子で吸収す
ることが出来る。
ているので、静電気による大電流が流れた時の端子間電
圧を従来例に比べて小さくできる。そのため、従来例に
比べて静電気に対する耐量が大きくなる。また、保護素
子の端子間電圧と半導体集積回路の耐圧差が従来例に比
べて大きくなるので、確実に静電気を保護素子で吸収す
ることが出来る。
【００１７】Ｐ型領域３の内径を８０μｍ程度以下にす
ると、端子間静電容量は１０ｐＦ程度以下になり、動作
周波数の高い半導体集積回路に対しても静電気保護用と
して使用することが出来る。
ると、端子間静電容量は１０ｐＦ程度以下になり、動作
周波数の高い半導体集積回路に対しても静電気保護用と
して使用することが出来る。
【００１８】この時の静電気耐量は、容量２００ｐＦ、
抵抗０Ωの静電破壊試験（日本電子機械工業会規格（Ｅ
ＩＡＪ）、ＳＤ−２１個別半導体デバイスの環境及び耐
久性試験方法）で約２ＫＶの耐量が得られる。
抵抗０Ωの静電破壊試験（日本電子機械工業会規格（Ｅ
ＩＡＪ）、ＳＤ−２１個別半導体デバイスの環境及び耐
久性試験方法）で約２ＫＶの耐量が得られる。
【００１９】図３は本発明の第２の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００２０】図３に示すように、Ｎ- 型シリコン基板１
の上面に形成するＰ型領域２の一部に割り込んでレイア
ウトされ、且つ、電極９に接続されたＰ型領域１２と、
このＰ型領域１２に対向する下面のＰ型領域４の一部に
割込んでレイアウトされ、且つ電極１１に接続されたＮ
+ 型領域１３とを設けた以外は第１の実施例と同様の構
成を有しており、図４（ａ）の等価回路図に示すよう
に、サイリスタ部のアノードとカソード間に逆方向に接
続されたダイオード部を備えたことで、図４（ｂ）の電
圧−電流特性図に示すように、電極９に対して電極１１
に負の電位が印加された場合にダイオード部に順方向電
流が流れ、この保護素子が接続された集積回路の正電位
および負電位のサージ電流による破壊を防止できる。
の上面に形成するＰ型領域２の一部に割り込んでレイア
ウトされ、且つ、電極９に接続されたＰ型領域１２と、
このＰ型領域１２に対向する下面のＰ型領域４の一部に
割込んでレイアウトされ、且つ電極１１に接続されたＮ
+ 型領域１３とを設けた以外は第１の実施例と同様の構
成を有しており、図４（ａ）の等価回路図に示すよう
に、サイリスタ部のアノードとカソード間に逆方向に接
続されたダイオード部を備えたことで、図４（ｂ）の電
圧−電流特性図に示すように、電極９に対して電極１１
に負の電位が印加された場合にダイオード部に順方向電
流が流れ、この保護素子が接続された集積回路の正電位
および負電位のサージ電流による破壊を防止できる。
【００２１】
【発明の効果】以上説明したように本発明は、同一半導
体基板上にＭＯＳトランジスタ部とサイリスタ部とを合
成して形成することにより、漏れ電流が小さくターンオ
ン電圧の低い静電気保護用の半導体装置を構成すること
ができ、動作電圧の低い半導体集積回路の入出力信号波
形を乱すことなく、且つ静電気耐量を向上できるという
効果を有する。
体基板上にＭＯＳトランジスタ部とサイリスタ部とを合
成して形成することにより、漏れ電流が小さくターンオ
ン電圧の低い静電気保護用の半導体装置を構成すること
ができ、動作電圧の低い半導体集積回路の入出力信号波
形を乱すことなく、且つ静電気耐量を向上できるという
効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの断
面図。
面図。
【図２】本発明の第１の実施例の等価回路図および電圧
−電流特性を示す図。
−電流特性を示す図。
【図３】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図４】本発明の第２の実施例の等価回路図および電圧
−電流特性を示す図。
−電流特性を示す図。
【図５】従来の半導体装置の第１の例を示す半導体チッ
プの断面図。
プの断面図。
【図６】従来の半導体装置の第２の例を示す半導体チッ
プの断面図。
プの断面図。
１ Ｎ- 型シリコン基板 ２，３，４，１２ Ｐ型領域 ５，６，７，１３ Ｎ+ 型領域 ８ ゲート酸化膜 ９，１０，１１ 電極 ２１ Ｎ型シリコン基板 ２２ ガードリング ２３ Ｐ+ 型拡散層 ２４ 酸化シリコン膜 ２５ アノード電極 ２６ カソード電極 ２７ Ｐ+ 型多結晶シリコン膜
Claims (2)
- 【請求項１】 Ｎ型半導体基板の下面に設けた第１のＰ
型領域をアノードとし、前記第１のＰ型領域に対向する
前記Ｎ型半導体基板の上面に形成した第２のＰ型領域を
ゲートとし、前記第２のＰ型領域内に形成した第１のＮ
型領域をカソードとするサイリスタ部と、前記サイリス
タ部のゲートを兼ねる前記第２のＰ型領域をドレインと
し、前記第２のＰ型領域に近接する前記Ｎ型半導体基板
の上面に形成し且つ前記サイリスタ部のアノードと電気
的に接続した第３のＰ型領域をソースとし、前記第２お
よび第３のＰ型領域の間の前記Ｎ型半導体基板上にゲー
ト絶縁膜を介して形成し且つ前記サイリスタ部のカソー
ドと電気的に接続した電極をゲート電極とするＭＯＳト
ランジスタ部とを有することを特徴とする半導体装置。 - 【請求項２】 Ｎ型半導体基板の上面に形成し且つサイ
リスタ部のカソードと電気的に接続した第４のＰ型領域
をダイオードのアノードとして前記サイリスタ部のカソ
ードと前記サイリスタ部のアノード間に接続したダイオ
ードを有する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067594A JP2743814B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067594A JP2743814B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240510A JPH07240510A (ja) | 1995-09-12 |
| JP2743814B2 true JP2743814B2 (ja) | 1998-04-22 |
Family
ID=12310296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067594A Expired - Lifetime JP2743814B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743814B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4008744B2 (ja) | 2002-04-19 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| JP3851893B2 (ja) | 2003-08-27 | 2006-11-29 | 株式会社東芝 | 半導体集積回路装置 |
-
1994
- 1994-02-28 JP JP3067594A patent/JP2743814B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240510A (ja) | 1995-09-12 |
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