JP5515231B2 - 半導体集積回路装置の製造方法 - Google Patents
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近年の半導体集積回路装置では多層化が進んでおり、さらに、ポリシリコン/層間絶縁膜/ポリシリコン構造の容量素子が用いられている。特許文献1では、容量素子の上部電極層をトランジスタのゲート電極と同じ導電層で形成し、下部電極層を別のレベルの導電層で形成する構造が開示されている。この場合、上部電極層と下部電極層との形成工程の間にLOCOS膜の厚さ調整を目的とするエッチング工程が行われる。
まず、シリコン半導体基板101の主面を酸化して素子分離領域であるLOCOS膜102を形成する(図8(a))。半導体基板101主面及びLOCOS膜102上にポリシリコン膜104を、例えば、CVD(Chemical Vapor Deposition) 法により堆積する(図8(b))。その後、ポリシリコン膜104をエッチングしてLOCOS膜102上に下部電極104aを形成する(図8(c))。次に、LOCOS膜102の表面の下部電極104aが形成されていない表面の所定の領域をウエットエッチングなどにより薄くする。この薄くされた領域は、膜厚調整部103という。膜厚調整部103は、ウエットエッチングによりオーバーエッチングされ、下部電極104aの下に延在するオーバーエッチング部103aが付加される(図9(a))。
すなわち、下部電極形成後に行われる膜厚調整のために行われるエッチングにより、ポリシリコン下部電極端部ではその下にもエッチングが回り込んで進行する(これをオーバーエッチングという)ため、その後の金属層のスパッタリング及びその後のパターニング時にエッチング回り込み部分(オーバーエッチング部分)での残渣の問題が発生する。
残渣106b(図10参照)は、エッチング進行部分(オーバーエッチング部分)103aで特に顕著に現れる。これは、このオーバーエッチング部分の形状に起因しており、スパッタリング時にその部分で金属結晶が異常成長することが問題である。正常な成長では、例えば、モリブデンからなる金属結晶は、柱状に成長する。しかし、オーバーエッチング部のような凹凸の大きい下地の部分では結晶が柱状に立っていないのでエッチングレートが遅くなっている。したがって、残渣が残るようになる。
図1乃至図4は、容量素子を有する半導体集積回路装置の製造方法を説明する工程断面図、図5は、この容量素子が用いられる発振回路の一例を示す回路図である。例えば、P型シリコン半導体基板1主面上にシリコン酸化膜(SiO2 )を熱酸化法により形成する。このシリコン酸化膜上にシリコン窒化膜(Si3 N4 )をCVDにより堆積する。次に、シリコン窒化膜上にフォトレジスト(ポジ)を塗布する。その後、フォトレジストをガラスマスクなどのフォトマスク7を介して光を照射する(露光工程、図1(a))。遮光された部分を残してフォトレジストを除去する。残された遮光された部分は、レジストマスク8となる(現像工程、図1(b))。レジストマスク8をマスクとしてエッチングガスを用いてシリコン窒化膜をエッチングして(エッチング工程、図1(c))、窒化膜マスク9を形成する(エッチング工程、図2(a))。
次に、LOCOS膜上に容量素子を形成する工程を説明する。図3乃至図4は、図2(b)に示す半導体基板の容量素子が形成される素子分離領域とその周辺の素子領域を含む領域Aを表している。この容量素子は、上部電極にモリブデンからなる金属電極を用い、下部電極にはポリシリコンを用いており、上部電極を構成する金属層は、トランジスタのゲートも構成している。金属電極に用いる金属としては、モリブデン以外にタングステン、チタニウムなどを用いることが出来る。
次に、例えば、CVD法などにより、膜厚が、例えば、20nmのシリコン酸化膜などの層間絶縁膜5を半導体基板1上及び膜厚調整部3を含むLOCOS膜2上及び下部電極4a上に被覆する(図4(a))。その後、層間絶縁膜3上にスパッタリングなどにより膜厚が、例えば、200nmの金属膜6を堆積する(図4(b))。
次に、金属膜6をパターニングして下部電極4a上に層間絶縁膜5を介してモリブデンなどの金属からなる上部電極6aを形成する。このようにして、LOCOS膜2上に下部電極4a/層間絶縁膜5/上部電極6aから構成される容量素子10が形成される(図4(c)。なお、金属膜6は、パターニングによって、素子領域に形成されるトランジスタの金属ゲートにも用いられる。
図6は、容量素子を有する半導体集積回路装置の断面図、図7は、この容量素子が用いられる発振回路の一例を示す回路図である。この実施例では、素子領域及び素子分離領域の双方に容量素子が形成されていることに特徴がある。
図6に示すように、シリコンなどの半導体基板21に設けられた素子領域31a及びその周辺の素子分離領域22の一部には、半導体基板21の表面領域にPN接合ダイオード29及びその上の半導体基板21上に容量素子28が形成され、素子領域31bにはMOSトランジスタ30が形成されている。
端子32とコンデンサ28との間には、発振周波数制御用可変容量素子であるPN接合ダイオード29のカソード側を接続している。このPN接合ダイオード29のカソード側(図6の21b)は、負荷抵抗43を介して周波数制御用外部電圧を入力する制御電圧端子41に接続し、アノード側(図6の21a)は、接地(VSS電位)している。同様に、端子33とコンデンサ37との間には発振周波数制御用可変容量素子であるPN接合ダイオード38のカソード側が接続されている。PN接合ダイオード38のカソード側は、負荷抵抗40を介して周波数制御用外部電圧を入力するための制御電圧端子41にも接続し、アノード側は、接地(VSS電位)している。
図6に示す素子領域31bに形成されるNMOSトランジスタ30は、図7の発振回路のインバータ34を構成するトランジスタに用いられる。また、NMOSトランジスタ30を構成するゲートの形成は、容量素子28を構成する上部電極26aと同じ工程で行われる。
2、22・・・LOCOS膜(素子分離領域)
3、23・・・膜厚調整部
4・・・ポリシリコン膜
4a、24a・・・下部電極
5、25・・・層間絶縁膜
6・・・金属膜
6a、26a・・・上部電極
7・・・フォトマスク
8・・・フォトレジスト
9・・・窒化膜マスク
10、12・・・容量素子
11、31a、31b・・・素子領域
13、14・・・MOSトランジスタ
15、16、35、36、40、43・・・抵抗
17、31・・・水晶振動子
18、19、32、33、41・・・端子
20・・・ソース/ドレイン領域
21a・・・P型拡散領域
21b・・・N型拡散領域
26b・・・金属ゲート
27a・・・フィールド酸化膜
27b・・・ゲート絶縁膜
28・・・容量素子(コンデンサ)
29、38・・・PN接合ダイオード
30・・・MOSトランジスタ
34・・・インバータ
37・・・コンデンサ
39、42・・・スナップバックトランジスタ
Claims (4)
- 半導体基板主面を選択的に酸化して前記半導体基板に素子分離領域であるLOCOS膜を形成する工程と、前記LOCOS膜をエッチングして前記LOCOS膜の膜厚調整をする工程と、前記膜厚調整の工程後に前記半導体基板主面にポリシリコン膜を前記LOCOS膜を被覆するように形成する工程と、前記ポリシリコン膜をパターニングして少なくとも一部は前記LOCOS膜上に配置される下部電極を形成する工程と、前記半導体基板主面に層間絶縁膜を前記下部電極を被覆するように形成する工程と、前記層間絶縁膜上に金属膜を形成する工程と、前記金属膜をパターニングして前記下部電極上に前記層間絶縁膜を介して上部電極を形成する工程とを具備し、前記LOCOS膜の膜厚調整は前記下部電極を形成する予定の部分を除き、且つ、前記金属膜のパターニングにおけるエッチングの回り込みによる窪みがなく、前記金属膜のエッチング残りの発生が少ない容量素子を形成することを特徴とする半導体集積回路装置の製造方法。
- 前記素子分離領域により区画される素子領域にはトランジスタが形成され、前記トランジスタのゲート電極は、前記上部電極を形成する工程と同じ工程で形成することを特徴と請求項1に記載の半導体集積回路装置の製造方法。
- 前記下部電極の側面はテーパー状に傾斜していることを特徴とする請求項1又は請求項2に記載の半導体集積回路装置の製造方法。
- 前記下部電極、前記層間絶縁膜及び前記上部電極は、少なくとも一部は、前記素子領域に形成することを特徴とする請求項1乃至請求項3のいずれかに記載の半導体集積回路装置の製造方法。
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