JP2006202383A - メモリ装置及びそのリフレッシュ方法 - Google Patents
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Abstract
相変化素子のリテンション特性の改善を図る相変化メモリ及びそのリフレッシュ方法の提供。
【解決手段】
DRAMインターフェース互換のメモリであることを利用し、読み出し・書込み回数に応じたストレスが与えられるダミーセル109、110を設け、該ダミーセルの相変化素子の抵抗値の変化を比較回路111、112で検出し、予め設定した基準値以上に抵抗値が変化していた場合(低抵抗化)、リフレッシュ要求回路107は、不図示の内部回路に対してリフレッシュ動作を要求し、メモリセルおよびダミーセルを、一旦、リフレッシュし、相変化素子のプログラム抵抗値のばらつきを補正し、マージン確保と同時にリテンション特性の改善を図る。
【選択図】
図1
Description
前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、内部回路に対して、リフレッシュ要求を行う工程と、
前記リフレッシュ要求に基づき、メモリセルおよびダミーセルをリフレッシュする工程と、を含む。
・iReset<iResetCellの場合(Resetセルに流れる電流iResetCellが基準電流iResetよりも大)、すなわちResetダミーセル110の相変化素子の抵抗値が所望抵抗値より下がってしまった場合、比較結果出力CompiResetは、HIGHレベルとなり、
・iReset>iResetCellの場合(Resetセルに流れる電流iResetCellが基準電流iResetよりも小)、すなわちResetダミーセル110の相変化素子の抵抗値の変化が少ない場合、比較結果出力CompiResetはLOWレベルとなる。
2)−1 Setセルのみ、一旦、Reset状態にする。
2)−2 Resetセルを、多段書込みにて、Setレベルに合わせこむ。
1)Reset/Setセルの読み出しを行う。
102 センスアンプ
103 ライトアンプ
104 Verify用アンプ
105 データレジスタ
106 ライトパルス制御回路
107 リフレッシュ要求回路
108 ダミーセルライトアンプ
109 Setダミーセル
110 Resetダミーセル
111 Set比較回路
112 Reset比較回路
301 Setセル
302 バイアス回路
303 定電流源
401 Resetセル
402 バイアス回路
403 定電流源
502 バイアス回路
503 定電流源
602 バイアス回路
603 定電流源
1101 上部電極
1102 下部電極
1103 Agなどを含む固体電解質
1213 コマンド入力回路
1214 読み出しカウント回路
1313 Set基準電流回路
1314 Reset基準電流回路
Claims (31)
- ビット線とワード線の交差部に、プログラム可能な抵抗素子を含むメモリセルを備え、
前記メモリセルの抵抗値の変化に応じて、前記メモリセルのリフレッシュ動作を行うように制御する制御回路を備えている、ことを特徴とするメモリ装置。 - 前記メモリセルは、前記ビット線と第1の電源間に直列形態に接続された、メモリセルトランジスタと前記プログラム可能な抵抗素子と、を備え、
前記メモリセルトランジスタの制御端子は、前記ワード線に接続されている、ことを特徴とする請求項1記載のメモリ装置。 - 前記プログラム可能な抵抗素子は相変化材料である、ことを特徴とする請求項1記載のメモリ装置。
- プログラム可能な抵抗素子を備えたダミーセルと、
前記ダミーセルの状態をモニタし前記ダミーセルの状態の変化を検出する比較回路と、
前記比較回路でのダミーセルの状態の変化の検出に基づき、リフレッシュ要求を出力するリフレッシュ要求回路と、
を備えている、ことを特徴とする請求項1記載のメモリ装置。 - 前記ダミーセルは、データの1と0とに対応する状態がそれぞれ書き込まれたセットダミーセルとリセットダミーセルとを含む、ことを特徴とする請求項4記載のメモリ装置。
- 前記比較回路は、前記ダミーセルに関して、基準抵抗もしくは定電流との比較を行う、ことを特徴とする請求項4記載のメモリ装置。
- 前記ダミーセルは、メモリセル領域に配列され、前記メモリセルと同一のワード線にて選択され、ダミーセルリードを行う、ことを特徴とする請求項4記載のメモリ装置。
- 前記ダミーセルが、ダミーセルが接続するビット線と第1の電源間に直列形態に接続された、メモリセルトランジスタと前記プログラム可能な抵抗素子とを備え、
前記メモリセルトランジスタの制御端子は、メモリセルと共通のワード線に接続されている、ことを特徴とする請求項7記載のメモリ装置。 - 前記ダミーセルが接続するビット線に対して、メモリセルの選択時にかかるストレスが加わるように制御するバイアス回路を備えている、ことを特徴とする請求項8記載のメモリ装置。
- 前記メモリセルに書き込まれたデータをセンス増幅するセンスアンプと、
リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプを備え、
リフレッシュ時には、前記ベリファイアンプにて書込み判定を行う、ことを特徴とする請求項1記載のメモリ装置。 - 前記センスアンプと前記ベリファイアンプとは、判定用の基準電流が互いに異なり、前記センスアンプは動作マージンを確保した設定とされる、ことを特徴とする請求項10記載のメモリ装置。
- リフレッシュ時に、リフレッシュ対象のメモリセルから読み出されたデータが転送され保持するデータレジスタを備えている、ことを特徴とする請求項1記載のメモリ装置。
- リフレッシュ時、前記データレジスタの値を参照し、2つの状態のうち第1の状態のセルのみを一旦第2の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、全て第2の状態となったセルを、段階的に、前記第1の状態にプログラムするライト・パルス制御回路を備えている、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、全てのセルが前記第1の状態となったら、前記データレジスタの値を参照して、前記第2の状態となるデータのセルのみを第2の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、前記データレジスタの値を参照し、第2の状態のセルのみ第1の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、前記データレジスタの値を参照し、第1の状態のセルのみを一旦上書きして前記第1の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、前記データレジスタの値を参照し、第1の状態のセルを、全て第2の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- リフレッシュ時、前記データレジスタの値を参照し、第2の状態となるデータのセルのみを、第2の状態とする、ことを特徴とする請求項12記載のメモリ装置。
- 読み出し回数をカウントするカウンタと、
読み出し回数をモニタして所定回数に達した時に内部回路にリフレッシュ要求する手段と、
を備えている、ことを特徴とする請求項1、10乃至19のいずれか一に記載のメモリ装置。 - 基準抵抗もしくは定電流による基準電流と、メモリセルからの読み出しデータとを比較し、所望のずれが生じたことを検出し、内部回路にリフレッシュ要求する手段を備えている、ことを特徴とする請求項1、10乃至19のいずれか一に記載のメモリ装置。
- 相変化素子を含むメモリセルを複数備えたメモリ装置において、
相変化素子を含み、読み出し・書込み回数に応じたストレスが与えられるダミーセルと、
前記ダミーセルの相変化素子の抵抗値の変化を検出する回路と、
前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、リフレッシュ要求を行うリフレッシュ要求手段と、
を備え、前記リフレッシュ要求に基づき、前記メモリセル及びダミーセルをリフレッシュする、ことを特徴とするメモリ装置。 - 相変化素子を含むメモリセルを複数備えたメモリ装置において、
読み出し回数をカウントするカウンタと、
読み出し回数をモニタして所定回数に達した時に、リフレッシュ要求を行う手段と、
を備えていることを特徴とするメモリ装置。 - リフレッシュ時、前記メモリセルから読み出されたデータを保持するデータレジスタと、
リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプと、
を備え、
リフレッシュ時、前記メモリセルのデータを読み出し前記データレジスタに一旦データを転送したのち、前記データレジスタの値を参照し、第1の状態のセルのみ、第2の状態の書込みを行い、
前記ベリファイアンプには第1の状態データをセットし、第1の状態の書込みを、ベリファイリードしながら行い、所望抵抗との電流比較を行い、所望抵抗に達したセルにおいては、書込みを中止し、そうでないものは、追加して書込みを行い、
次に、再書込みにおいて、前記データレジスタの値を参照し第2の状態のセルのみ第2の状態の書き込みを行う、ことを特徴とする請求項22又は23記載のメモリ装置。 - 相変化素子を含むメモリセルを複数備えたメモリ装置において、
第1の状態と第2の状態にそれぞれ対応する第1、第2の基準電流を供給する第1、第2の基準電流回路と、
前記メモリセルを流れる電流と前記第1、第2の基準電流を比較し、所望のずれが発生した場合に、リフレッシュ要求を行うリフレッシュ要求手段と、
を備え、
前記リフレッシュ要求に基づき、メモリセルをリフレッシュする、ことを特徴とするメモリ装置。 - 第1、第2の状態のセルの読み出しを行い、
前記第2の状態のセルであれば、前記第2の状態の上書きを行い、上書きされた第2の状態のセルは、第1の状態に書込みした後、再度、通常電流・電圧の第2の状態に書き戻し、
前記第1の状態のセルであれば、前記第2の状態にした後、再度第1の状態に書き戻しを行う、ことを特徴とする請求項25記載のメモリ装置。 - 読み出し・書込み回数に応じたストレスが与えられるダミーセルの相変化素子の抵抗値の変化を検出する工程と、
前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、内部回路に対してリフレッシュ要求を行う工程と、
前記リフレッシュ要求に基づき、メモリセルおよびダミーセルをリフレッシュする工程と、
を含む、ことを特徴とするメモリ装置のリフレッシュ方法。 - 相変化素子を備えたメモリセルの読み出し回数をカウントする工程と、
読み出し回数をモニタして所定回数に達した時に、内部回路に対してリフレッシュ要求する工程と、
を含む、ことを特徴とするメモリ装置のリフレッシュ方法。 - リフレッシュ時、前記メモリセルから読み出されたデータを保持するデータレジスタと、
リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプと、を備え、
リフレッシュ時、前記メモリセルのデータを読み出しデータレジスタに一旦データを転送したのち、前記データレジスタの値を参照し、第1の状態のセルのみ、第2の状態の書込みを行う工程と、
前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプに、第1の状態データをセットし、第1の状態の書込みを、ベリファイリードしながら行い、所望抵抗との電流比較を行い、所望抵抗に達したセルにおいては、書込みを中止し、そうでないものは、追加して書込みを行う工程と、
次に、再書込みにおいて、前記データレジスタの値を参照し、第2の状態のセルのみ第2の状態の書き込みを行う工程と、
を含むことを特徴とする請求項27又は28記載のメモリ装置のリフレッシュ方法。 - 相変化素子を備えたメモリの第1の状態と第2の状態にそれぞれ対応する第1、第2の基準電流と、前記メモリセルを流れる電流とを比較する工程と、
前記メモリセルを流れる電流に所望のずれが発生した場合に、内部回路に対して、リフレッシュを要求する工程と、
リフレッシュ要求に基づき、メモリセルをリフレッシュする工程と、
を含む、ことを特徴とするメモリ装置のリフレッシュ方法。 - 第1、第2の状態のセルを読み出す工程と、
第2の状態のセルであれば、第2の状態の上書きを行い、上書きされた第2の状態のセルは、第1の状態に書込みした後、再度、通常電流・電圧の第2の状態に書き戻す工程と、
第1の状態のセルであれば、第2の状態にした後、再度第1の状態に書き戻しを行う工程と、
を含む、ことを特徴とする請求項30記載のメモリ装置のリフレッシュ方法。
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