JP2006202383A - メモリ装置及びそのリフレッシュ方法 - Google Patents

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Abstract

【課題】
相変化素子のリテンション特性の改善を図る相変化メモリ及びそのリフレッシュ方法の提供。
【解決手段】
ＤＲＡＭインターフェース互換のメモリであることを利用し、読み出し・書込み回数に応じたストレスが与えられるダミーセル１０９、１１０を設け、該ダミーセルの相変化素子の抵抗値の変化を比較回路１１１、１１２で検出し、予め設定した基準値以上に抵抗値が変化していた場合（低抵抗化）、リフレッシュ要求回路１０７は、不図示の内部回路に対してリフレッシュ動作を要求し、メモリセルおよびダミーセルを、一旦、リフレッシュし、相変化素子のプログラム抵抗値のばらつきを補正し、マージン確保と同時にリテンション特性の改善を図る。
【選択図】
図１

Description

本発明は、プログラム可能な抵抗素子付き（相変化）メモリとそのリフレッシュ方法に関する。
プログラム可能な抵抗素子付きメモリの一例として、相変化メモリは、例えばカルコゲナイド系の材料（Ｇｅ，Ｓｂ，Ｔｅ）に熱を加えることにより、アモルファス状態（高抵抗）／結晶状態（低抵抗）になる性質を利用した不揮発性メモリである。一般には、電流により発生するジュール熱と印加時間により、高抵抗（Ｒｅｓｅｔ）／低抵抗（Ｓｅｔ）状態に変化をさせる。
相変化メモリにおいて、書込み時間は、数１０〜１００ｎｓ程度の時間が必要とされている。また、繰り返し書込み回数は１０１２回程度と、ＦＬＡＳＨメモリ（電気的にプログラム可能、消去可能な不揮発性メモリ）と同程度であり、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のそれと比較すると４桁程度低い。
そして、相変化メモリは、読み出し・書込みの繰り返しを重ねるたびに、素子特性の悪化が発生し記憶データが破壊される可能性がある。
上記のようなプログラム可能な抵抗素子付きメモリのディスターブ、リテンション特性を向上させる方法として、特許文献１（ＵＳ６６４６９０２Ｂ２）や特許文献２（ＵＳ６５６０１５５Ｂ１）などにいくつかの提案がなされている。特許文献１（ＵＳ６６４６９０２Ｂ２）で開示される例を、図１１を参照して簡単に説明行う。本件で採用されるプログラム可能な抵抗素子としては、上部電極１１０１と下部電極１１０２との間に例えば銀（Ａｇ）を含んだ固体電界質１１０３をはさんだ構造をとる。電極間に電位を与えると、イオン化されたＡｇ＋イオンが電子と結合し、Ａｇ金属となって析出し、上部電極１１０１と下部電極１１０２とを接続して低抵抗状態とし、また、電極１１０１、１１０２間に逆の電位を与えると、析出したＡｇ金属を消滅させ高抵抗状態を作り出す方法により、電極間の抵抗値を可変にすることができる。
図１１の構成によれば、このプログラム状態を保持可能な時間は時間もしくは日単位程度であり、ＤＲＡＭに比較すれば、保持時間は長いものの、ＦＬＡＳＨメモリなど一般の不揮発性メモリと比較すると、リテンションは劣っている。そのため、プログラム時の電圧Ｖ１に対し、ディスターブを与えない程度の電圧Ｖ２（Ｖ１のおよそ３５％〜６０％）を与え、リテンション特性の向上を図るという提案がなされている。
また、特許文献２（ＵＳ６５６０１５５Ｂ１）においては、特許文献１（ＵＳ６６４６９０２Ｂ２）に示されたものと同様のメモリセルを用いたＤＲＡＭインターフェース互換のメモリの提供を実現するため、リフレッシュ動作を行う提案がなされている。
前述のプログラム可能な抵抗素子付きメモリセルのリテンション特性は、ＤＲＡＭより優れていることより、ＤＲＡＭの内部リフレッシュタイミングを遅延回路にて遅延させ、定期的に電圧を加えることにより、リテンション特性の向上を図るとともに、リフレッシュ電流・パワーの削減を図るという提案がなされている。
相変化素子は、不揮発性メモリ素子ではあるが、リードディスターブにより、相変化素子に電圧・電流が加わることにより、相変化素子の抵抗値の変化が起こり、リテンション特性と読み出しマージンを悪化させる。
また同様にして、ライト時においても、同様のディスターブにより相変化素子に電圧・電流が加わることにより、その抵抗値の変化が時間とともに劣化していくことが知られている（図９）。図９は、書込み・読み出しでの相変化素子の抵抗値の変化を示す図であり、横軸は読出し／書き込み回数、縦軸は相変化素子のＳｅｔ／Ｒｅｓｅｔの抵抗値である。
米国特許明細書第６６４６９０２号（ＵＳ６６４６９０２Ｂ２） 米国特許明細書第６５６０１５５号（ＵＳ６５６０１５５Ｂ１）
相変化素子を用いＤＲＡＭインターフェース互換のメモリ製品を実現する上で以下のような課題を有している。
１）繰り返し書込み回数は、１０１２回程度とＦＬＡＳＨメモリと同程度であり、ＤＲＡＭのそれと比較すると、４桁程度低い。読み出し・書込みの繰り返しを重ねるたびに、素子特性の悪化が発生し、記憶データが破壊されることもある（前述した図９参照）。
２）同一データを繰り返し同一セルに書込みを行った場合、例えば、低抵抗状態がより深く低抵抗状態になり、高抵抗状態に書込みを行ったにもかかわらず、高抵抗になりきらないなどの問題が発生する（図９参照）。図１０は、書込み・読み出しでの従来の相変化素子の抵抗値の変化・分布を示す図であり、初期Ｒｅｓｅｔ抵抗分布（ＲＲｅｓｅｔ）とｎ回書き換え後のＲｅｓｅｔ抵抗分布（Ｒｒｅｓｅｔ’）、初期Ｓｅｔ抵抗分布（ＲＳｓｅｔ）とｎ回書き換え後のＳｅｔ抵抗分布（ＲＳｅｔ’）が示されている。
データを上書きする場合においては、その素子の特性から状態の変化が発生し、抵抗値が変動するため、メモリセル間の抵抗ばらつきが大きくなり、特性に大きな影響を及ぼす（図９、図１０参照）などが考えられ、単純に読み出し/書込みを繰り返すと、相変化素子の上記の特性から、リテンション特性の悪化を引き起こし、メモリ素子としての機能を果たさなくなる、という問題点がある。
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、相変化素子のリテンション特性の改善を図るメモリ装置及びそのリフレッシュ方法を提供することにある。
本願で開示される発明は、上記問題点を解決するため、概略以下の構成とされる。
本発明の相変化メモリは、ＤＲＡＭインターフェース互換のメモリであることを利用し、読み出し・書込み回数に応じたストレスが与えられる基準セルを設け、該基準セルの相変化素子の抵抗値の変化を検出し、予め設定した基準値以上に抵抗値が変化していた場合（低抵抗化）、内部回路に対してリフレッシュ動作を要求し、メモリセルおよび基準セルを、一旦、リフレッシュする。かかる構成により、相変化素子のプログラム抵抗値のばらつきを補正し、マージン確保と同時にリテンション特性の改善を図るものである。
本発明の１つのアスペクト（側面）に係る装置は、ビット線とワード線の交差部に、プログラム可能な抵抗素子を含むメモリセルを備え、前記メモリセルの抵抗値の変化に応じて、前記メモリセルのリフレッシュ動作を行うように制御する制御回路を備えている。
本発明に係るメモリ装置において、読み出し・書込み回数に応じたストレスが与えられるダミーセルの相変化素子の抵抗値の変化を検出し、前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、内部回路に対して、リフレッシュ要求を行い、前記リフレッシュ要求に基づき、メモリセルおよびダミーセルをリフレッシュする構成としてもよい。
本発明に係るメモリ装置は、別のアスペクトにおいて、相変化素子を備えたメモリセルの読み出し回数をカウントし、読み出し回数をモニタして所定回数に達した時に、内部回路にリフレッシュ要求する構成としてもよい。
本発明に係るメモリ装置は、さらに別のアスペクトにおいて、相変化素子を備えたメモリの第１の状態と第２の状態にそれぞれ対応する第１、第２の基準電流と、前記メモリセルを流れる電流とを比較し、前記メモリセルを流れる電流に所望のずれが発生した場合に、内部回路に対して、リフレッシュを要求し、リフレッシュ要求に基づき、メモリセルをリフレッシュする構成としてもよい。
本発明の一のアスペクト（側面）に係る方法は、読み出し・書込み回数に応じたストレスが与えられるダミーセルの相変化素子の抵抗値の変化を検出する工程と、
前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、内部回路に対して、リフレッシュ要求を行う工程と、
前記リフレッシュ要求に基づき、メモリセルおよびダミーセルをリフレッシュする工程と、を含む。
本発明によれば、相変化素子のプログラム抵抗値のばらつきを補正し、マージン確保と同時にリテンション特性の改善を図ることができる。
本発明の実施の形態について説明する。本発明の一実施の形態のメモリ装置は、相変化メモリの読み出し・書込み回数に応じたストレスを与えられる基準セルを設け、その基準セルの相変化素子抵抗値の変化を検出し、設定した基準値以上に抵抗値が変化していた場合（低抵抗化）、内部回路にリフレッシュ動作を要求する手段を備えることで、データ・リテンション特性の向上を図る。
本発明の実施の形態について説明する。図１は、本発明の実施の形態のメモリの構成を示す図である。図１を参照すると、本発明の一実施の形態に係るメモリは、メモリセル１０１と、メモリセル１０１に書き込まれたデータをセンス増幅するセンスアンプ１０２と、メモリセル１０１にデータを書き込むためのライトアンプ１０３と、データ退避用のデータレジスタ１０５と、リフレッシュ時にメモリセルのデータの書込み状態を比較・検出するベリファイ（Ｖｅｒｉｆｙ）用アンプ１０４と、セット（Ｓｅｔ）抵抗をプログラムされたＳｅｔダミーセル１０９と、リセット（Ｒｅｓｅｔ）抵抗をプログラムされたＲｅｓｅｔダミーセル１１０と、Ｓｅｔダミーセル１０９の抵抗値を監視するＳｅｔ比較回路１１１と、Ｒｅｓｅｔダミーセル１１０の抵抗値を監視するＲｅｓｅｔ比較回路１１２と、Ｓｅｔ比較回路１１１とＲｅｓｅｔ比較回路１１２での比較結果からリフレッシュ要求の有無を判断し、内部にリフレッシュ要求を行うリフレッシュ要求回路１０７と、プログラム・ベリファイ時のライト・パルスを制御するライトパルス制御化回路１０６と、ダミーセルに対しても、リフレッシュ動作時においては、同時に書込みを行うためのダミーセルライトアンプ１０８とを備えている。
図２は、メモリセル部及びダミーセル、センスアンプ及びライトアンプの回路構成を示す図である。
図２を参照すると、複数のメモリセル１０１が、Ｘ／Ｙのマトリクス状に配置されており、それぞれのメモリセルトランジスタのソースとＢｉｔ線の間に、模式的に抵抗素子として示されている相変化素子を備えている。
相変化素子は、高電圧（高電流）＋ショートパルスを印加し、ジュール熱による発熱と急冷により、相変化素子は、アモルファス化し、高抵抗化（「Ｒｅｓｅｔ」という）となる。また、前記より低い電流で長いパルスにより、ある程度の時間暖めることにより、相変化素子は結晶化し、低抵抗化（「Ｓｅｔ」という）する。
このように、相変化素子を、アモルファス/結晶状態を変化させ、その抵抗値の変化により、プログラムを行っている。
一方、Ｓｅｔダミーセル１０９、Ｒｅｓｅｔダミーセル１１０は、Ｓｅｔ／Ｒｅｓｅｔ状態にメモリセルと同様に書込みを行う。メモリセル領域に配置し、ワード線はメモリセルと共通とし、また、ビット（Ｂｉｔ）線には、メモリセルの選択時にかかる電流ストレスが加わるように、図３、図４のバイアス回路３０２、４０２を備えている。
メモリセルと同様に選択されたワード線につながれたダミーセルが選択状態となり、読み出し・書込みストレスが加わると同時に、非選択セルについても、Ｂｉｔ線に付く容量による充放電による微小なストレスがかかる。これらを、選択セルにおけるディスターブ・非選択セルにおけるディスターブという。
図３及び図４に、ダミーセルの抵抗値をモニターするための比較回路の構成を示す。より詳細には、図３は、Ｓｅｔダミーセルの抵抗をモニタするためのＳｅｔ比較回路１１１の構成を示すであり、図４は、Ｒｅｓｅｔダミーセルの抵抗をモニタするためのＲｅｓｅｔ比較回路１１２の構成を示す図である。
ここで、ｉＳｅｔ、及びｉＲｅｓｅｔは、それぞれ定電流源３０３、４０３から所望の電流値を設定する。例えば、この定電流は、Ｓｅｔセル３０１に書き込むべき抵抗値を、相変化素子以外の抵抗素子を設け、基準抵抗として、バイアス手段により、定電流源を実現する手段がある。
基準抵抗と、書込み抵抗値（Ｓｅｔダミーセル、メモリセル）とを同一となるようにし、バイアス手段も同一とした場合について考える。
図３において、ｉＳｅｔなる電流を、基準電流とした場合、定電流源３０３に接続するＮＭＯＳトランジスタＮ１０にも、基準電流ｉＳｅｔなる電流が流れる。ＮＭＯＳトランジスタＮ１０とＮ１１は、カレントミラー回路を構成しており、このため、ＮＭＯＳトランジスタＮ１１にも、がミラー電流として電流ｉＳｅｔ流れる。
一方、Ｓｅｔダミーセル（ＳｅｔＣｅｌｌ）につながるバイアス（Ｂｉａｓ）回路３０２にて、Ｓｅｔダミーセル１０９に電流が供給がなされ、バイアス回路３０２とＰＭＯＳトランジスタＰ１１とがカレントミラーを構成すると、このＰＭＯＳトランジスタＰ１１には、ｉＳｅｔＣｅｌｌの電流（Ｓｅｔセルに流れる電流）が流れる。
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とは、レシオインバータであるため、仮に、ｉｓｅｔ＜ｉＳｅｔＣｅｌｌの場合（Ｓｅｔセルに流れる電流ｉＳｅｔＣｅｌｌが基準電流ｉｓｅｔよりも大）、すなわち、読み出しもしくは、書込みディスターブによる影響により、Ｓｅｔダミーセル１０９の相変化素子の抵抗値が所望抵抗値より下がってしまった場合、比較結果出力ＣｏｍｐｉＳｅｔは、ＨＩＧＨレベルとなる。
また、ｉｓｅｔ＞ｉＳｅｔＣｅｌｌの場合（Ｓｅｔセルに流れる電流ｉＳｅｔＣｅｌｌが基準電流ｉｓｅｔよりも小）、すなわち、読み出し、もしくは書込みディスターブによる影響で、Ｓｅｔダミーセル１０９の相変化素子の抵抗値が所望抵抗値より下がってない場合、比較結果出力ＣｏｍｐｉＳｅｔは、ＬＯＷレベルを出力する。
図４のｉＲｅｓｅｔモニターについても同様にして検出を行い、
・ｉＲｅｓｅｔ＜ｉＲｅｓｅｔＣｅｌｌの場合（Ｒｅｓｅｔセルに流れる電流ｉＲｅｓｅｔＣｅｌｌが基準電流ｉＲｅｓｅｔよりも大）、すなわちＲｅｓｅｔダミーセル１１０の相変化素子の抵抗値が所望抵抗値より下がってしまった場合、比較結果出力ＣｏｍｐｉＲｅｓｅｔは、ＨＩＧＨレベルとなり、
・ｉＲｅｓｅｔ＞ｉＲｅｓｅｔＣｅｌｌの場合（Ｒｅｓｅｔセルに流れる電流ｉＲｅｓｅｔＣｅｌｌが基準電流ｉＲｅｓｅｔよりも小）、すなわちＲｅｓｅｔダミーセル１１０の相変化素子の抵抗値の変化が少ない場合、比較結果出力ＣｏｍｐｉＲｅｓｅｔはＬＯＷレベルとなる。
図１のＳｅｔ比較回路１１１の出力（ＣｏｍｐｉＳｅｔ）、Ｒｅｓｅｔ比較回路１１２の出力（ＣｏｍｐｉＲｅｓｅｔ）の論理和（ＯＲ）をとり、どちらかにずれが生じたことが検出された場合に、リフレッシュ要求回路１０７がアクティブとなり、内部回路（リフレッシュ制御回路）にリフレッシュ要求を行う。
なお、比較回路１１１、１１２においては、バイアス手段および基準抵抗値と、書込み抵抗値とを１対１となるように考えた場合であるが、カレントミラー構成となっているため、カレントミラーを構成するＭＯＳトランジスタのＷ／Ｌ（チャネル幅／チャネル長）比を適宜設定することで、電流比を適当に選択することができる。このため、ばらつきも考慮に入れたマージン確保を行い、最適値に設定を行う。
図５は、図１のベリファイ（Ｖｅｒｉｆｙ）用アンプ１０４の回路構成を示す図である。図６は、センスアンプ１０２の回路構成を示す図である。定電流源５０３を、６０３の電流値ｉＶｅｒｉｆｙ、ｉＳｅｎｓｅを、ｉＶｅｒｉｆｙ＞ｉＳｅｎｓｅとし、Ｖｅｒｉｆｙと、通常読み出し時とで使い分ける。
メモリセル及びダミーセルへの書込み抵抗値は、ｉＶｅｒｉｆｙにより与えられる基準電流と同一とし、図７に示すように、センスする場合（読出し時）においては、ばらつきも考慮に入れ、ｉＳｅｎｓｅを、例えばｉＶｅｒｉｆｙの１／２程度のマージンを採ることもできる。また、図５、図６の回路は、カレントミラー構成となっているため、トランジスタサイズにより最適なレシオに変更することもできる。
次に、本発明の一実施例として、リフレッシュ動作の方式の一例について説明する。
ここでは、Ｓｅｔセルをデータの１、Ｒｅｓｅｔセルをデータの０と定義する。
１）リフレッシュ単位のメモリセルデータをデータレジスタ１０５に設定し、Ｖｅｒｉｆｙアンプ１０４のデータをリセットした後、１にセットする。
２）リフレッシュ単位セルを、全てＳｅｔ状態にする
２）−１ Ｓｅｔセルのみ、一旦、Ｒｅｓｅｔ状態にする。
２）−２ Ｒｅｓｅｔセルを、多段書込みにて、Ｓｅｔレベルに合わせこむ。
この合わせこみ方法として、Ｒｅｓｅｔセルを数回に分け、多段で、Ｓｅｔ書込み・Ｖｅｒｉｆｙアンプとの比較を行い、パス（Ｐａｓｓ）になるまで、繰り返し実行し、ＰａｓｓでＳｅｔが完了する。
上記の動作で、一旦、セルを、基準電流＋α（動作マージン考慮）のSet状態の抵抗値に揃える。
３）データレジスタ１０５の値をＶｅｒｉｆｙ用アンプ１０４に転送し、ＲｅｓｅｔセルのみＲｅｓｅｔを実行する。
４）読出し・ベリファイ（Ｖｅｒｉｆｙ）の結果、ＯＫであれば終了する。
なお、本実施例では、ダミーセル（Ｓｅｔダミーセル、Ｒｅｓｅｔダミーセル）についても、同様にして、書込みを行う。
図８は、本発明の一実施例に従った一連の動作を行った際のＳｅｔ／Ｒｅｓｅｔセルの抵抗値の変化を示す図である。図８（ａ）は、メモリセル、及びダミーセルのプログラム抵抗値の変化を模式的に示し、図８（ｂ）は、書込みの時の電流およびパルス幅を模式的に示している。
初期書込み状態では、相変化素子の抵抗値は、ＲＲｅｓｅｔ／Ｒｓｅｔにプログラムされている。通常アクセス状態において、書込み／読み出しが繰り返し行われる。
Ｓｅｔ状態の書込み（ＳＷ）を、ｉＳｅｔ電流で、長いパルスにて繰り返されると、ＲＳｅｔは下がり、ＲＳｅｔ’の状態となる。
次に、同一メモリセルに、Ｒｅｓｅｔ書込み（ＲＷ）を、ｉＲｅｓｅｔなる電流で、短いパルスで書込みを行っても、抵抗値は、ＲＲｅｓｅｔには戻らず、ＲＲｅｓｅｔ’と低い抵抗値にＲｅｓｅｔされる。
このとき、ダミーセルにも、同様のストレスがかかっており、比較回路１１１、１１２において、Ｓｅｔ抵抗もしくはＲｅｓｅｔ抵抗の低下が検出されれば、リフレッシュ要求回路１０７は、リフレッシュ要求を発行する。
ここで、リフレッシュ動作に入り、一旦、メモリセルのデータを読み出し、データレジスタ１０５に一旦データを転送する。
しかる後、データレジスタ１０５の値を参照し、Ｓｅｔ状態のセルのみ、Ｒｅｓｅｔ書込みを行う。
ここで、ストレスの与えられてないＲｅｓｅｔセルの抵抗値は、ＲＲｅｓｅｔとなっており、ストレスが与えられている素子の抵抗値は、ＲＲｅｓｅｔ’となる。
次に、Ｖｅｒｉｆｙ ライト（ＶＷ）を行う。Ｖｅｒｉｆｙ用アンプ１０４には、１のデータをセットし、ｉＳｅｔ＞ｉＶｅｒｉｆｙなる電流にて、Ｓｅｔ書込みを、Ｖｅｒｉｆｙリードしながら複数回行う。ここで、電流値を少なくしているのは、アモルファス状態から結晶化の進む速度を制御することで、抵抗値のばらつきを抑制する効果が得られると考えられるためである。
Ｖｅｒｉｆｙ用アンプ１０４にて、所望抵抗との電流比較を行い、所望抵抗に達したセルにおいては、書込みを中止し、そうでないものは、追加して書込みを行う。こうすることで、Ｒｅｓｅｔ抵抗にばらつきが発生しても、Ｓｅｔセルの抵抗を、ＲＳｅｔセルに揃えることができる。
この例では、Ｓｅｔ電流値を下げる方法に関して説明したが、Ｓｅｔパルスの幅・印加時間の制御により、コントロールすることもできる。
次に、再書込みにおいて、データレジスタの値を参照し、ＲｅｓｅｔセルのみＲｅｓｅｔを行い、抵抗値をＲＲｅｓｅｔに揃えることができる。
前述した例においては、Ｓｅｔ側に、一度合わせ込みを行い、Ｒｅｓｅｔの再書込みを行うものについて説明したが、高電圧・高電流を印加して、Ｒｅｓｅｔ側での合わせ込みを行い、Ｓｅｔへの再書込みを実行することでも、上記と同様の作用効果を得ることができる。
本実施例によれば、ＤＲＡＭインターフェース互換のメモリであることを利用し、読み出し・書込み回数に応じたストレスを与えられる基準セルを設け、その基準セルの相変化素子抵抗値の変化を検出し、設定した基準値以上に抵抗値が変化していた場合（低抵抗化）、内部回路にリフレッシュ動作を要求する手段、もしくは、読み出し回数をカウントし、所望回数に応じて内部回路にリフレッシュ動作を要求する手段、もしくは、基準電流とメモリセルとに流れる電流の差を検出し、所望基準以上に抵抗値が変化していた場合に、内部回路にリフレッシュ動作を要求する手段を設け、メモリセルおよび基準セルを一旦リフレッシュする、もしくはメモリセルのみをリフレッシュすることにより、相変化素子のばらつきを補正することができるようにしたため、相変化素子のプログラム抵抗値のばらつきを補正し、マージン確保と同時にリテンション特性の改善を図ることができる。
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図１２は、本発明の第２の実施の形態の構成を示す図である。図１２を参照すると、コマンド入力回路１２１３のコマンド入力を起点として、読み出し回数を読み出しカウント回路１２１４にて、カウントを実施し、所定回数の読み出しが行われた場合、同様にして、リフレッシュ要求を行い、メモリセルのリフレッシュを行うことでも同様の効果を得られる。
図１３は、本発明の第３の実施の形態の構成を示す図である。本実施の形態では、前記第１の実施の形態と相違して、ダミーセルを設けず、読み出し動作において、基準電流源から作られるＳｅｔ基準電流回路１３１３と、Ｒｅｓｅｔ基準電流回路１３１４と、メモリセルを流れる電流とを比較し、所望のずれが発生した場合に、内部にリフレッシュを要求し、リフレッシュ期間において、前述したリフレッシュ動作を行う。
前記実施例で説明したリフレッシュ動作の例は、Ｒｅｓｅｔ／Ｓｅｔセルの抵抗を精度良く合わせ込みを行うことができる手法であるが、Ｖｅｒｉｆｙを行いながらの実行のため、処理時間がかかる。
処理時間を短縮するためのリフレッシュ方法の実施例を、図１４に示す。図１４に示すように、リフレッシュ動作の別の実施例は、リフレッシュ要求は、前述した第１、２、３実施の形態のリフレッシュ判定手法のいずれかにより、判定され、
１）Ｒｅｓｅｔ／Ｓｅｔセルの読み出しを行う。
２）Ｒｅｓｅｔセルであれば、通常、Ｒｅｓｅｔ動作時より大きな電流・電圧を与えることで、Ｒｅｓｅｔ上書きを行い、ＲＲｅｓｅｔ＋αの高抵抗状態とする。
ここでは、ｉＲｅｓｅｔ＋αなる電流を流し、ジュール熱による発熱により結晶を融解し、より高抵抗のアモルファス状態としている。
３） 上書きされたＲｅｓｅｔセルは、Ｓｅｔ状態に書込み（低抵抗）した後、再度通常電流・電圧のＲｅｓｅｔに書き戻す。
４） Ｓｅｔセルであれば、通常Ｒｅｓｅｔ動作時より大きな電流・電圧を与えることで、ＲＲｅｓｅｔ＋αの高抵抗状態にした後、再度Ｓｅｔに書き戻しを行う。
一般に、Ｒｅｓｅｔ時間＜Ｓｅｔ時間であり、前述したリフレッシュ方法では、メモリセルの状態が所望のＳｅｔレベルに至るまで、Ｓｅｔ動作を複数回実行する必要がある。
第２のリフレッシュ方式においては、少なくとも２回のＲｅｓｅｔ動作と、１回のＳｅｔ動作で処理を終了できるため、短時間でのリフレッシュが可能であるが、第１のリフレッシュ方式と比較すると、抵抗値の合わせ込み精度は多少劣る。
しかしながら、第２のリフレッシュ方法によっても、所望の抵抗値からの変動を検知し、抵抗値の補正をかけることができるため、問題であるリテンション特性の向上を図ることができる。
上記した例では、一旦、全てＲｅｓｅｔ側に合わせ込みを行ったが、Ｓｅｔ側へ合わせ込みを行った後に、大電流により、ＲＲｅｓｅｔに抵抗を合わせ込み、しかる後に、Ｓｅｔ側に再書込みを行っても、上記と同様の作用効果を得ることができる。
以上本発明を上記実施形態に即して説明したが、本発明は、上記実施形態の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施の形態の構成を示す図である。 本発明の一実施の形態のメモリセルおよびダミーセルの回路構成を示す図である。 本発明の一実施の形態のＳｅｔ抵抗モニター用の比較回路の回路構成を示す図である。 本発明の一実施の形態のＲｅｓｅｔ抵抗モニター用比較回路の回路構成を示す図である。 本発明の一実施の形態のＶｅｒｉｆｙ用アンプの回路構成を示す図である。 本発明の一実施の形態のセンスアンプの回路構成を示す図である。 本発明の一実施の形態のＶｅｒｉｆｙ電流・センス電流の比較を示す図である。 （ａ）は、本発明の一実施例における素子抵抗値変化とリフレッシュとの関係を示す図、（ｂ）は、（ａ）でのＳｅｔ/Ｒｅｓｅｔ電流・Ｖｅｒｉｆｙ電流と印加パルスとの関係を示す図である。 書込み・読み出しでの従来の相変化素子の抵抗値の変化を示す図である。 書込み・読み出しでの従来の相変化素子の抵抗値の変化・分布を示す図である。 特許文献１のメモリセル電極構造および印加電圧関係を示す図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第３の実施形態の構成を示す図である。 （ａ）は第２の実施形態における素子抵抗値変化とリフレッシュとの関係を示す図であり、（ｂ）は、（ａ）でのＳｅｔ/Ｒｅｓｅｔ電流印加パルスとの関係を示す図である。
符号の説明
１０１ メモリセル
１０２ センスアンプ
１０３ ライトアンプ
１０４ Ｖｅｒｉｆｙ用アンプ
１０５ データレジスタ
１０６ ライトパルス制御回路
１０７ リフレッシュ要求回路
１０８ ダミーセルライトアンプ
１０９ Ｓｅｔダミーセル
１１０ Ｒｅｓｅｔダミーセル
１１１ Ｓｅｔ比較回路
１１２ Ｒｅｓｅｔ比較回路
３０１ Ｓｅｔセル
３０２ バイアス回路
３０３ 定電流源
４０１ Ｒｅｓｅｔセル
４０２ バイアス回路
４０３ 定電流源
５０２ バイアス回路
５０３ 定電流源
６０２ バイアス回路
６０３ 定電流源
１１０１ 上部電極
１１０２ 下部電極
１１０３ Ａｇなどを含む固体電解質
１２１３ コマンド入力回路
１２１４ 読み出しカウント回路
１３１３ Ｓｅｔ基準電流回路
１３１４ Ｒｅｓｅｔ基準電流回路

Claims (31)

  1. ビット線とワード線の交差部に、プログラム可能な抵抗素子を含むメモリセルを備え、
    前記メモリセルの抵抗値の変化に応じて、前記メモリセルのリフレッシュ動作を行うように制御する制御回路を備えている、ことを特徴とするメモリ装置。
  2. 前記メモリセルは、前記ビット線と第１の電源間に直列形態に接続された、メモリセルトランジスタと前記プログラム可能な抵抗素子と、を備え、
    前記メモリセルトランジスタの制御端子は、前記ワード線に接続されている、ことを特徴とする請求項１記載のメモリ装置。
  3. 前記プログラム可能な抵抗素子は相変化材料である、ことを特徴とする請求項１記載のメモリ装置。
  4. プログラム可能な抵抗素子を備えたダミーセルと、
    前記ダミーセルの状態をモニタし前記ダミーセルの状態の変化を検出する比較回路と、
    前記比較回路でのダミーセルの状態の変化の検出に基づき、リフレッシュ要求を出力するリフレッシュ要求回路と、
    を備えている、ことを特徴とする請求項１記載のメモリ装置。
  5. 前記ダミーセルは、データの１と０とに対応する状態がそれぞれ書き込まれたセットダミーセルとリセットダミーセルとを含む、ことを特徴とする請求項４記載のメモリ装置。
  6. 前記比較回路は、前記ダミーセルに関して、基準抵抗もしくは定電流との比較を行う、ことを特徴とする請求項４記載のメモリ装置。
  7. 前記ダミーセルは、メモリセル領域に配列され、前記メモリセルと同一のワード線にて選択され、ダミーセルリードを行う、ことを特徴とする請求項４記載のメモリ装置。
  8. 前記ダミーセルが、ダミーセルが接続するビット線と第１の電源間に直列形態に接続された、メモリセルトランジスタと前記プログラム可能な抵抗素子とを備え、
    前記メモリセルトランジスタの制御端子は、メモリセルと共通のワード線に接続されている、ことを特徴とする請求項７記載のメモリ装置。
  9. 前記ダミーセルが接続するビット線に対して、メモリセルの選択時にかかるストレスが加わるように制御するバイアス回路を備えている、ことを特徴とする請求項８記載のメモリ装置。
  10. 前記メモリセルに書き込まれたデータをセンス増幅するセンスアンプと、
    リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプを備え、
    リフレッシュ時には、前記ベリファイアンプにて書込み判定を行う、ことを特徴とする請求項１記載のメモリ装置。
  11. 前記センスアンプと前記ベリファイアンプとは、判定用の基準電流が互いに異なり、前記センスアンプは動作マージンを確保した設定とされる、ことを特徴とする請求項１０記載のメモリ装置。
  12. リフレッシュ時に、リフレッシュ対象のメモリセルから読み出されたデータが転送され保持するデータレジスタを備えている、ことを特徴とする請求項１記載のメモリ装置。
  13. リフレッシュ時、前記データレジスタの値を参照し、２つの状態のうち第１の状態のセルのみを一旦第２の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  14. リフレッシュ時、全て第２の状態となったセルを、段階的に、前記第１の状態にプログラムするライト・パルス制御回路を備えている、ことを特徴とする請求項１２記載のメモリ装置。
  15. リフレッシュ時、全てのセルが前記第１の状態となったら、前記データレジスタの値を参照して、前記第２の状態となるデータのセルのみを第２の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  16. リフレッシュ時、前記データレジスタの値を参照し、第２の状態のセルのみ第１の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  17. リフレッシュ時、前記データレジスタの値を参照し、第１の状態のセルのみを一旦上書きして前記第１の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  18. リフレッシュ時、前記データレジスタの値を参照し、第１の状態のセルを、全て第２の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  19. リフレッシュ時、前記データレジスタの値を参照し、第２の状態となるデータのセルのみを、第２の状態とする、ことを特徴とする請求項１２記載のメモリ装置。
  20. 読み出し回数をカウントするカウンタと、
    読み出し回数をモニタして所定回数に達した時に内部回路にリフレッシュ要求する手段と、
    を備えている、ことを特徴とする請求項１、１０乃至１９のいずれか一に記載のメモリ装置。
  21. 基準抵抗もしくは定電流による基準電流と、メモリセルからの読み出しデータとを比較し、所望のずれが生じたことを検出し、内部回路にリフレッシュ要求する手段を備えている、ことを特徴とする請求項１、１０乃至１９のいずれか一に記載のメモリ装置。
  22. 相変化素子を含むメモリセルを複数備えたメモリ装置において、
    相変化素子を含み、読み出し・書込み回数に応じたストレスが与えられるダミーセルと、
    前記ダミーセルの相変化素子の抵抗値の変化を検出する回路と、
    前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、リフレッシュ要求を行うリフレッシュ要求手段と、
    を備え、前記リフレッシュ要求に基づき、前記メモリセル及びダミーセルをリフレッシュする、ことを特徴とするメモリ装置。
  23. 相変化素子を含むメモリセルを複数備えたメモリ装置において、
    読み出し回数をカウントするカウンタと、
    読み出し回数をモニタして所定回数に達した時に、リフレッシュ要求を行う手段と、
    を備えていることを特徴とするメモリ装置。
  24. リフレッシュ時、前記メモリセルから読み出されたデータを保持するデータレジスタと、
    リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプと、
    を備え、
    リフレッシュ時、前記メモリセルのデータを読み出し前記データレジスタに一旦データを転送したのち、前記データレジスタの値を参照し、第１の状態のセルのみ、第２の状態の書込みを行い、
    前記ベリファイアンプには第１の状態データをセットし、第１の状態の書込みを、ベリファイリードしながら行い、所望抵抗との電流比較を行い、所望抵抗に達したセルにおいては、書込みを中止し、そうでないものは、追加して書込みを行い、
    次に、再書込みにおいて、前記データレジスタの値を参照し第２の状態のセルのみ第２の状態の書き込みを行う、ことを特徴とする請求項２２又は２３記載のメモリ装置。
  25. 相変化素子を含むメモリセルを複数備えたメモリ装置において、
    第１の状態と第２の状態にそれぞれ対応する第１、第２の基準電流を供給する第１、第２の基準電流回路と、
    前記メモリセルを流れる電流と前記第１、第２の基準電流を比較し、所望のずれが発生した場合に、リフレッシュ要求を行うリフレッシュ要求手段と、
    を備え、
    前記リフレッシュ要求に基づき、メモリセルをリフレッシュする、ことを特徴とするメモリ装置。
  26. 第１、第２の状態のセルの読み出しを行い、
    前記第２の状態のセルであれば、前記第２の状態の上書きを行い、上書きされた第２の状態のセルは、第１の状態に書込みした後、再度、通常電流・電圧の第２の状態に書き戻し、
    前記第１の状態のセルであれば、前記第２の状態にした後、再度第１の状態に書き戻しを行う、ことを特徴とする請求項２５記載のメモリ装置。
  27. 読み出し・書込み回数に応じたストレスが与えられるダミーセルの相変化素子の抵抗値の変化を検出する工程と、
    前記ダミーセルの相変化素子が予め設定された基準値以上に抵抗値が変化していた場合に、内部回路に対してリフレッシュ要求を行う工程と、
    前記リフレッシュ要求に基づき、メモリセルおよびダミーセルをリフレッシュする工程と、
    を含む、ことを特徴とするメモリ装置のリフレッシュ方法。
  28. 相変化素子を備えたメモリセルの読み出し回数をカウントする工程と、
    読み出し回数をモニタして所定回数に達した時に、内部回路に対してリフレッシュ要求する工程と、
    を含む、ことを特徴とするメモリ装置のリフレッシュ方法。
  29. リフレッシュ時、前記メモリセルから読み出されたデータを保持するデータレジスタと、
    リフレッシュ時に前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプと、を備え、
    リフレッシュ時、前記メモリセルのデータを読み出しデータレジスタに一旦データを転送したのち、前記データレジスタの値を参照し、第１の状態のセルのみ、第２の状態の書込みを行う工程と、
    前記メモリセルのデータの書込み状態を比較・検出するベリファイアンプに、第１の状態データをセットし、第１の状態の書込みを、ベリファイリードしながら行い、所望抵抗との電流比較を行い、所望抵抗に達したセルにおいては、書込みを中止し、そうでないものは、追加して書込みを行う工程と、
    次に、再書込みにおいて、前記データレジスタの値を参照し、第２の状態のセルのみ第２の状態の書き込みを行う工程と、
    を含むことを特徴とする請求項２７又は２８記載のメモリ装置のリフレッシュ方法。
  30. 相変化素子を備えたメモリの第１の状態と第２の状態にそれぞれ対応する第１、第２の基準電流と、前記メモリセルを流れる電流とを比較する工程と、
    前記メモリセルを流れる電流に所望のずれが発生した場合に、内部回路に対して、リフレッシュを要求する工程と、
    リフレッシュ要求に基づき、メモリセルをリフレッシュする工程と、
    を含む、ことを特徴とするメモリ装置のリフレッシュ方法。
  31. 第１、第２の状態のセルを読み出す工程と、
    第２の状態のセルであれば、第２の状態の上書きを行い、上書きされた第２の状態のセルは、第１の状態に書込みした後、再度、通常電流・電圧の第２の状態に書き戻す工程と、
    第１の状態のセルであれば、第２の状態にした後、再度第１の状態に書き戻しを行う工程と、
    を含む、ことを特徴とする請求項３０記載のメモリ装置のリフレッシュ方法。
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