CN103440880A

CN103440880A - 一种sram存储器以及位单元追踪方法

Info

Publication number: CN103440880A
Application number: CN2013103930436A
Authority: CN
Inventors: 李力南; 翁宇飞
Original assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2013-09-03
Filing date: 2013-09-03
Publication date: 2013-12-11

Abstract

本发明公开了一种SRAM存储器以及位单元追踪方法，所述SRAM存储器的存储电路包括SRAM阵列，包括成行和成列设置的SRAM位单元；两个跟踪行，分别置于两部分SRAM阵列上部；两个跟踪列，分别置于SRAM阵列的两侧；两个dummy cell，用来启动跟踪位线信号；两个dummy SA读出放大器；跟踪位线，穿过跟踪列，与dummy SA连接；跟踪字线，穿过跟踪行，与dummy cell连接。本发明采用两条追踪路径，比较两个追踪路径的延迟时间，取其较大的来控制普通存储单元对应的读出放大器打开。因此，本发明的主要优点是能同时跟踪左右BL，wL，cell的情况，减少工艺波动、电压、温度对SRAM读操作的影响。

Description

一种SRAM存储器以及位单元追踪方法

技术领域

本发明涉及集成电路领域，具体涉及一种SRAM存储器以及位单元追踪方法。

背景技术

近年来，静态随机存储器(SRAM)因为它的速度快、***设计简单等优点，得到了大量而广泛的应用。SRAM单元通常是一个6晶体管单元，该晶体管单元具有两个相连的反相器以形成锁存器。只要有能量持续供给器件，横向交叉连接的反相器将一直维持存储的数据，而不需要通过被刷新来保持数据。

SRAM存储单元都有一根字线，以及相位相反的两根位线。两根位线连接在小信号差分读出放大器上。当SRAM进行读操作时，两根位线开始都是预充为高电平。当有字线电压上升到激活电平时，与该字线相连的SRAM存储单元被选中，其传输管被激活，将位线与存储单元连接。此时，其中一个位线放电，电平开始下降至低电平，于是，两根位线便会产生一个小信号差分电压差。读出放大器可以迅速的确定位线上的值并且提供完全逻辑电平输出。因为位线上可以被正确地感应到的差分电压差仅由几百毫伏。不必将SRAM读取周期延长至将位线对中的较低的位线完全放电所需的全部时间，所以SRAM读取周期可以缩短。另外，因为没有完全放电，所以减小了读操作功耗的损耗。上述读取时间随着SRAM工艺、电压、温度的变化而改变。

因此，SRAM阵列，都包括检测信号传输到阵列的延迟的追踪电路。为了保证读取时间界限够长，即保证正确读取存储器上的数据，使用追踪信号所检测的延迟来调整存储器控制信号的时序，可以极大的提高SRAM的性能和安全性。传统的SRAM跟踪方案如图1所示，包括SRAM阵列，一个跟踪时钟发生器，一个跟踪行，一个dummy cell，一个跟踪列，一个dummy读出放大器。其中dummy cell是一个特殊的存储单元，可存储预先设定的逻辑状态。由跟踪时针发生器发送一个内部时钟信号，以启动穿过跟踪行的TWL上的跟踪字信号，跟踪行时间延迟，传输到dummy cell时，由dummy cell启动穿过跟踪列的TBL上的跟踪位信号，跟踪列时间延迟，由特定读出放大器dummy SA读出，且dummy SA发送一个复位信号给跟踪始终发生器，表示本次读操作跟踪过程结束。

类似传统跟踪方案的，专利CN102637452A提出了一种用于存储器的跟踪方案，并公开了具有用于读取跟踪电路的行储器。该电路可以对存储器读操作延迟进行有效的跟踪，该方案只能针对一侧的字线和位线进行跟踪。专利CN102800355A提出了SRAM定时单元装置和方法，该装置包括多个字线，每个字线都沿着其中一行与存储器单元连接，另外，与现有技术中并行设置的跟踪单元相反，该方案中的跟踪单元不需要对准位线或置于与位线对应的位置上，并且可以使用任意数量的跟踪单元，因此，对于全局进程变量和局部进程变量达到更好的敏感性，同样问题，该方案只能追踪一侧的位线和字线。

有鉴于此，有必要提出一种改进的SRAM读取跟踪方案，来缩短读取操作延迟，使SRAM读取速度更快而又不失正确性。

发明内容

针对现有技术中的不足，本发明提供了一种SRAM存储器以及位单元追踪方法，采用两条追踪路径，以增加追踪操作的准确性。

在此，提供一种具有读取跟踪操作跟踪电路的SRAM存储器电路，包括关于INTERNAL-CLK对称分布的若干个SRAM阵列。

例如，SRAM存储器的存储电路可以包括两个SRAM阵列，每个SRAM阵列包括成行和成列设置的SRAM位单元，关于INTERNAL-CLK对称分布；两个跟踪行，分别置于两部分SRAM阵列上部；两个跟踪列，分别置于SRAM阵列的两侧；两个dummy cell，用来启动跟踪位线信号；两个dummy SA读出放大器，；跟踪位线，穿过跟踪列，与dummy SA连接；跟踪字线，穿过跟踪列，与dummy cell连接。

该SRAM存储电路可进一步包括：跟踪时钟发生器，提供跟踪时钟信号。判决器，与dummy SA连接，用于给跟踪时钟发生器反馈复位信号，判决器可简单地用一个与门来实现。

在此，还提供一种跟踪存储器的方法，包括：分别沿着两个跟踪行发送跟踪跟踪字线信号；dummy cell中设定跟踪数据，通过两个dummy cell接收跟踪字线信号，响应于接收跟踪字线信号，分别向两侧对应的跟踪列提供跟踪位线信号；两侧的dummy SA读出放大器接收跟踪位线信号，响应于跟踪位线信号，读出dummy cell中设定的跟踪数据；通过判决器来检测dummy SA1和dummy SA2是否全部读取结束，若结束，给跟踪时钟发生器反馈一个复位信号，结束本次跟踪操作。其中，跟踪数据可以设置为1。

有益效果：本发明的SRAM存储器以及位单元追踪方法，采用两条追踪路径，比较两个追踪路径的延迟时间，取其较大的来控制普通存储单元对应的读出放大器关闭。因此，本发明的主要优点是能同时跟踪左右BL，wL，cell的情况，减少工艺波动、电压、温度对SRAM读操作的影响。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

为了更全面地理解本发明和优点，下面将参考以下结合附图所做的描述，在附图中：

图1是传统的SRAM跟踪电路方案示意图。

图2是本发明实施例的SRAM跟踪电路方案示意图。

图3示出图2中的SRAM阵列的SRAM位单元电路。

图4示出图2中的实施例的示例性跟踪方案的波形。

图5是图2中实施例的流程图。

具体实施方式

下面，详细讨论实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用的具体方式，而不用于限制本公开的范围。

图2是实施例的示例性跟踪方案的示意图。SRAM阵列分为两部分，且这两部分是以INTERNAL-CLK线为对称轴对称分布的，例如，对于存储量为4M的SRAM阵列，则分为存储量都为2M的两部分SRAM阵列，且以INTERNAL-CLK为对称轴对称分布。SRAM阵列具有字线和与位单元连接的位线。跟踪时钟发生器与穿过两个跟踪行的TWL连接。两个跟踪字线TWL分别连接在dummy cell上。dummy cell又分别通过穿过跟踪列的跟踪位线TBL与特定读出放大器dummy SA1和dummy SA2连接。上述两个读出放大器与同一个判决器连接，判决器又与跟踪时钟发生器连接。

图2中跟踪列对应的两个读出放大器dummy SA1和dummy SA2连接在一个判决器上。当这两个读出放大器都完成读操作之后，判决器可以输出一个复位信号给跟踪时钟发生器，在本实施例中，此判决器可以简单的用一个与门来实现。

图3在电路图中示出了可以用于实施例的典型的6T SRAM位单元。当然也可以使用其他的SRAM位单元结构，常用的还有8T。图3中包括了一对交叉连接的反相器形成锁存器，即，分别由PMOS晶体管MP1和NMOS晶体管MN3构成的CMOS反相器，以及由PMOS晶体管MP2和NMOS晶体管MN4构成的CMOS反相器。因为这两个反相器交叉连接增强输出，所以只要有能量提供给晶体管，SRAM将不需要重复刷新来保持数据。

接下来，结合图4来描述图2中示出的跟踪方案的功能。图4是图2中跟踪方案的波形图。跟踪时钟发生器产生内部时钟信号INTERNAL-CLK，分别沿着跟踪行的激活TWL1和TWL2，对SRAM阵列进行行延迟跟踪。

两个dummy cell接收到TWL上的跟踪字信号后，沿着跟踪列激活TBL1和TBL2，即分别对位于跟踪列两侧的行进行行延迟跟踪。两侧的dummy ce1l分别接收到TWLl和TWL2上的跟踪字线信号，响应与接收字线信号，dummy cell分别激活了TBL1和TBL2，即将TBL1和TBL2拉低为0。两侧的读出放大器dummy SA1和dummy SA21读出预先设定存储在dummy cell中的特定逻辑值“1”，读出的结果输出到判决器，当判决器接收的两个结果都为“1”之后，将会给跟踪时钟发生器发送一个复位信号，前面提到过，此处的判决器可用一个2输入的与门实现。当跟踪时钟发生器接收到复位信号，就表示本次读延迟跟踪操作完成，可以进行下一次读跟踪操作。

图5是实施例图2中的跟踪方案的流程图。

通过以上所述，本方案采用两条追踪路径，每条路径为SRAM阵列的高和宽的一半，然后比较两个追踪路径的延迟时间，取其较大的来控制普通存储单元对应的读出放大器关闭。因此，本发明的主要优点是能同时跟踪左右BL，WL，cell的情况，减少工艺波动、电压、温度对SRAM读操作的影响。

以上所述，仅是本发明的较佳实施案例，并非对本发明作任何限制，凡是根据本发明实质对以上实施例所作的任何简单修改、变更、采用类似的方式替代以及等效结构的变化，均仍属于本发明技术方案的保护范围内。

Claims

1.一种SRAM存储器，其特征在于，所述SRAM存储器的存储电路包括关于INTERNAL-CLK对称分布的若干个SRAM阵列。

2.根据权利要求1所述的SRAM存储器以及位单元追踪方法，其特征在于，所述SRAM存储器的存储电路包括两个SRAM阵列，每个SRAM阵列包括成行和成列设置的SRAM位单元。

3.根据权利要求1所述的SRAM存储器，其特征在于，还包括两个跟踪行，分别置于SRAM阵列的上部；两个跟踪列，分别置于SRAM阵列的两侧；两个dummy cell，用来启动跟踪位线信号；两个dummySA读出放大器；跟踪位线，穿过跟踪列，与dummy SA连接；跟踪字线，穿过跟踪行，与dummy cell连接。

4.根据权利要求1至3中任一项所述的SRAM存储器，其特征在于，所述SRAM存储电路还包括一个跟踪时钟发生器。

5.根据权利要求4所述的SRAM存储器以及位单元追踪方法，其特征在于，所述SRAM存储电路还包括一个用于给跟踪时钟发生器反馈复位信号的判决器，与dummy SA连接。

6.根据权利要求5所述的SRAM存储器以及位单元追踪方法，其特征在于，所述判决器是一个与门。

7.一种跟踪存储器的方法，其特征在于，在SRAM阵列式排布的SRAM存储器的基础上，具体跟踪方法为：分别沿着两个跟踪行发送跟踪字线信号；dummy cell中设定跟踪数据，通过两个dummy cell接收跟踪字线信号，响应于接收跟踪字线信号，分别向两侧对应的跟踪列提供跟踪位线信号；两侧的dummy SA读出放大器接收跟踪位线信号，响应于跟踪位线信号，读出dummy cell中设定的跟踪数据；通过判决器来检测dummy SA1和dummy SA2是否全部读取结束，若结束，给跟踪时钟发生器反馈一个复位信号，结束本次跟踪操作。