JP2006147079A - 半導体記憶装置 - Google Patents

Abstract

【課題】従来のＳＲＡＭは、セル面積の増加を抑制して、高い動作周波数により高速動作させることが困難であった。
【解決手段】複数のサブアレイ11-1,11-2は、複数の記憶素子13-1〜13-nを含んでいる。第１のビット線対LBL,/LBLは、各サブアレイ内に配置された複数の記憶素子に接続されている。第２のビット線対GBL,/GBLは、複数のサブアレイに対応して配置され、第１のビット線対からの信号が供給され、第１のビット線対に比べて低い周波数で動作される
【選択図】 図１

Description

本発明は、例えばスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）に係わり、特に、マイクロプロセッサ等に使用されるオンチップの半導体記憶装置に関する。

近時、システムの性能向上の要求に応じて、マイクロプロセッサ等のシステムＬＳＩは高速化されている。これに伴い、システムＬＳＩに内蔵されるＳＲＡＭも、高い動作周波数により動作することが要求されている。

従来、ＳＲＡＭのセルアレイは複数のサブアレイに分割されている。ビット線はサブアレイ内のローカルビット線と複数のサブアレイに共有されるグローバルビット線により構成されている。このように、ビット線を階層化することにより、クロック信号の１サイクルで充放電することが必要なビット線の負荷を軽減することができ、高速動作が可能となる。

この種のＳＲＡＭとして、１セル当りのビット線の本数が増加することを防止した技術が開発されている（例えば特許文献１参照）。また、チップ面積を削減するため、グローバルビット線の数を削減した階層型ビット線構造を有する半導体記憶装置が開発されている（例えば特許文献２参照）。

しかし、ビット線を階層化した場合、ＳＲＡＭの動作周波数は、サブアレイ内でのメモリアクセスの動作周波数ではなく、負荷の大きいグローバルビット線の動作周波数により決定される。このため、動作周波数を飛躍的に高くすることは困難である。

また、階層型ビット線構造を用いず、メモリセルの相補的なデータを記憶する一対のノードと一対のビット線との間にそれぞれ接続されたトランスファーゲートをクロック信号の異なる位相で動作させるＳＲＡＭが開発されている。このＳＲＡＭは次のように動作する。先ず、クロック信号の１サイクルの前半において、一方のビット線に接続されたトランスファーゲートのワード線が活性化され、一方のビット線に選択されたセルからデータが読み出される。次いで、クロック信号の１サイクルの後半において、他方のビット線に接続されたトランスファーゲートのワード線が活性化され、他方のビット線に選択されたセルからデータが読み出される。各ビット線に読み出されたデータは、クロック信号の位相に対応して交互に選択され出力される。この例では、相補な一対のビット線をアクセスするクロック信号の位相を変えることにより、ＳＲＡＭからの読み出しデータのスループットを２倍にすることができる。このため、動作周波数があたかも２倍になったように動作する。しかしながら、一対のトランスファーゲートを交互に選択するため、各メモリセルに対して、２本のワード線を設ける必要がある。したがって、このＳＲＡＭは、メモリセル自体の面積が大きくなり、ＳＲＡＭ全体の面積が増加するという問題を有している。
特開２００２−１００１８７号公報 特開平１０−３０８０８９号公報

本発明は、セル面積の増加を抑制して、高い動作周波数により高速動作が可能な半導体記憶装置を提供する。

本発明の半導体記憶装置の第１の態様は、複数の記憶素子を含む複数のサブアレイと、前記各サブアレイ内に配置された前記複数の記憶素子に接続された第１のビット線対と、前記複数のサブアレイに対応して配置され、前記第１のビット線対からの信号が供給され、前記第１のビット線対に比べて低い周波数で動作される第２のビット線対とを具備する。

本発明によれば、セル面積の増加を抑制して、高い動作周波数により高速動作が可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施形態に係るＳＲＡＭを示している。図１において、複数のメモリセルを有するセルアレイ１１は、列方向に複数個のサブアレイ１１−１、１１−２に分割されている。図１は、列方向に並ぶ２つのサブアレイのみを示しているが、これらサブアレイが行方向に複数個配置されている。サブアレイ１１−１、１１−２の構成は同一であるため、以下、サブアレイ１１−１についてのみ説明する。

サブアレイ１１−１は、一対のローカルビット線ＬＢＬ、／ＬＢＬと、ＰチャネルＭＯＳトランジスタ１２−１、１２−２、複数のメモリセル１３−１〜１３−ｎ、読み出しアンプ１４、トライステートバッファ１５−１、１５−２を有している。

ローカルビット線のプリチャージ回路を構成するＰチャネルＭＯＳトランジスタ１２−１、１２−２は電源Ｖｃｃが供給されるノードとローカルビット線ＬＢＬ、／ＬＢＬの一端部にそれぞれ接続されている。これらＰチャネルＭＯＳトランジスタ１２−１、１２−２のゲートには、プリチャージ信号／ＬＢＬ−ＰＲが供給されている。複数のメモリセル１３−１〜１３−ｎは、ローカルビット線ＬＢＬ、／ＬＢＬに接続されている。さらにメモリセル１３−１〜１３−ｎは、対応するワード線ＷＬにそれぞれ接続されている。

読み出しアンプ１４は、ローカルビット線ＬＢＬ、／ＬＢＬに接続され、ローカルビット線ＬＢＬ、／ＬＢＬのデータを増幅する。トライステートバッファ１５−１は、読み出しアンプ１４のローカルビット線ＬＢＬに対応した出力端（ローカルビット線ＬＢＬの他端）とグローバルビット線ＧＢＬの間に接続され、トライステートバッファ１５−２は、読み出しアンプ１４のローカルビット線／ＬＢＬに対応した出力端（ローカルビット線／ＬＢＬの他端）とグローバルビット線／ＧＢＬの間に接続されている。トライステートバッファ１５−１の制御信号入力端にはシステムＬＳＩのクロック信号ＣＬＫが供給され、トライステートバッファ１５−２の制御信号入力端には前記クロック信号ＣＬＫの反転信号が供給される。このため、トライステートバッファ１５−１、１５−２は、クロック信号ＣＬＫに応じて相補的に動作する。

さらに、グローバルビット線のプリチャージ回路を構成する例えばＰチャネルＭＯＳトランジスタ１６−１は、電源Ｖｃｃが供給されるノードとグローバルビット線ＧＢＬの一端部との間に接続され、ＰチャネルＭＯＳトランジスタ１６−２は、電源Ｖｃｃが供給されるノードとグローバルビット線／ＧＢＬの一端部との間に接続されている。トランジスタ１６−１のゲートには、プリチャージ信号／ＧＢＬ−ＰＲが供給され、トランジスタ１６−２のゲートには、プリチャージ信号ＧＢＬ−ＰＲが供給される。

グローバルビット線ＧＢＬの他端部は、バッファ回路１７−１を介して選択回路１８の一方入力端に接続され、グローバルビット線／ＧＢＬの他端部は、インバータ回路１７−２を介して選択回路１８の他方入力端に接続されている。選択回路１８には、前記クロック信号ＣＬＫが供給され、選択回路１８は、前記クロック信号ＣＬＫに応じてグローバルビット線ＧＢＬ、／ＧＢＬの一方の信号を出力する。

前記ワード線ＷＬは、ロウデコーダ（ＲＤＣ）１９に接続されている。ロウデコーダ１９は、システムＬＳＩのクロック信号ＣＬＫ及びアドレス信号Ａｄｄに応じてワード線ＷＬを選択する。前記プリチャージ信号／ＬＢＬ−ＰＲは、第１のプリチャージ信号生成回路（第１のＰＳＧ）２０−１により、前記クロック信号ＣＬＫ及びリードイネーブル信号ＲＥＮに同期して生成される。また、前記プリチャージ信号ＧＢＬ−ＰＲ、／ＧＢＬ−ＰＲは、第２のプリチャージ信号生成回路（第２のＰＳＧ）２０−２により、例えば前記クロック信号ＣＬＫの１／２の周波数の信号とリードイネーブル信号ＲＥＮに同期して生成される。

図２は、前記メモリセル１３−１〜１３−ｎの一例を示している。図２において、メモリセル１３−１は、フリップフロップ回路を構成するインバータ回路ＩＮＶ１、ＩＮＶ２、及びトランスファーゲートＴＧ１、ＴＧ２により構成されている。トランスファーゲートＴＧ１は、インバータ回路ＩＮＶ１、ＩＮＶ２とローカルビット線ＬＢＬの間に接続され、トランスファーゲートＴＧ２は、インバータ回路ＩＮＶ１、ＩＮＶ２とローカルビット線／ＬＢＬの間に接続されている。これらトランスファーゲートＴＧ１、ＴＧ２のゲートはワード線ＷＬに接続されている。

図３は、前記読み出しアンプ１４とトライステートバッファ１５−１、１５−２の一例を示している。読み出しアンプ１４は、例えばインバータ回路１４−１、１４−２により構成されている。インバータ回路１４−１はローカルビット線ＬＢＬに接続され、インバータ回路１４−２はローカルビット線／ＬＢＬに接続されている。これらインバータ回路１４−１、１４−２によりローカルビット線ＬＢＬ、／ＬＢＬの電位が増幅される。

トライステートバッファ１５−１は、ＮチャネルＭＯＳトランジスタ１５−１ａ、１５−１ｂにより構成されている。ＮチャネルＭＯＳトランジスタ１５−１ａのゲートはローカルビット線ＬＢＬに接続されている。このトランジスタ１５−１ａの電流通路の一端はグローバルビット線ＧＢＬに接続され、他端はトランジスタ１５−１ｂを介して接地電位ＧＮＤが供給されるノードに接続されている。このトランジスタ１５−１ｂのゲートには、クロック信号ＣＬＫが供給される。また、トライステートバッファ１５−２は、ＮチャネルＭＯＳトランジスタ１５−２ａ、１５−２ｂ、及びインバータ回路１５−２ｃにより構成されている。トランジスタ１５−２ａのゲートは、ローカルビット線／ＬＢＬに接続されている。トランジスタ１５−２ａの電流通路の一端はグローバルビット線／ＧＢＬに接続され、他端はトランジスタ１５−２ｂを介して電源Ｖｃｃが供給されるノードに接続されている。このトランジスタ１５−２ｂのゲートには、インバータ回路１５−２ｃを介して反転されたクロック信号ＣＬＫが供給される。

図４は、図１に示すＳＲＡＭの動作波形を示している。図４を参照してＳＲＡＭの動作について説明する。サブアレイ１１−１、１１−２内のメモリセル、ローカルビット線ＬＢＬ、／ＬＢＬ、トランジスタ１２−１、１２−２、読み出しアンプ１４は、クロック信号ＣＬＫの立ち上がり、及び立ち下りで動作する。すなわち、ローカルビット線ＬＢＬ、／ＬＢＬのプリチャージ信号／ＬＢＬ−ＰＲは、システムＬＳＩの高速なクロック信号ＣＬＫにより、トランジスタ１２−１、１２−２を駆動し、ローカルビット線ＬＢＬ、／ＬＢＬをプリチャージする。ロウデコーダ１９によるワード線の選択も、ローカルビット線ＬＢＬ、／ＬＢＬのプリチャージに応じて、クロック信号ＣＬＫに同期して行われる。選択されたメモリセルから読み出されたデータはローカルビット線ＬＢＬ、／ＬＢＬに出力され、ローカルビット線ＬＢＬ、／ＬＢＬのデータは読み出しアンプ１４により増幅される。

一方、グローバルビット線ＧＢＬは、クロック信号ＣＬＫの１／２の周波数で動作する。すなわち、クロック信号ＣＬＫの１サイクルの期間、プリチャージ信号／ＧＢＬ−ＰＲがハイレベルとなり、トランジスタ１６−１がオフする。このため、グローバルビット線ＧＢＬのプリチャージが停止する。このとき、グローバルビット線ＧＢＬは、トライステートバッファ１５−１を介して読み出しアンプ１４から供給されるデータを伝達する。また、グローバルビット線／ＧＢＬは、クロック信号ＣＬＫの次の１サイクルにおいて、プリチャージ信号ＧＢＬ−ＰＲがハイレベルとなり、トランジスタ１６−２がオフする。このため、グローバルビット線／ＧＢＬのプリチャージが停止する。このとき、グローバルビット線／ＧＢＬは、トライステートバッファ１５−２を介して読み出しアンプ１４から供給されるデータを伝達する。選択回路１８はクロック信号ＣＬＫの位相に応じて、グローバルビット線ＧＢＬ、／ＧＢＬの一方を選択し、読み出しデータを出力する。このため、選択回路１８からクロック信号の１サイクル毎にデータが出力される。

上記実施形態によれば、サブアレイ内のローカルビット線ＬＢＬ、／ＬＢＬのプリチャージ、ワード線の選択、読み出しアンプの動作周波数、及び選択回路１８をシステムＬＳＩのクロック信号ＣＬＫと同等とし、ローカルビット線ＬＢＬ、／ＬＢＬより負荷の大きいグローバルビット線ＧＢＬ、／ＧＢＬは、ローカルビット線ＬＢＬ、／ＬＢＬの半分の周波数で交互に動作させている。このため、ＳＲＡＭの動作周波数は、負荷の大きいグローバルビット線の動作周波数ではなく、サブアレイの動作周波数で決定される。したがって１サイクルあたりのデータ読み出しのスループットを変えることなく、動作周波数を向上することができる。

さらに、１つのメモリセルを選択するために、複数のワード線を設ける必要がない。このため、デコーダの構成を簡単化できるとともに、ワード線の数を削減できる。したがって、メモリセル自体のスペースの増加を抑制することがき、チップ面積の増大を防止できる。

図５は、上記実施形態の変形例を示すものである。上記実施形態において、グローバルビット線ＧＢＬ、／ＧＢＬは、一対のローカルビット線ＬＢＬ、／ＬＢＬに対して配置した。これに対して、図５に示す変形例は、二対のローカルビット線ＬＢＬＡ、／ＬＢＬＡ、ＬＢＬＢ、／ＬＢＬＢに対してグローバルビット線ＧＢＬ、／ＧＢＬを配置している。各ローカルビット線ＬＢＬＡ、／ＬＢＬＡは読み出しアンプ１４Ａに接続され、ローカルビット線ＬＢＬＢ、／ＬＢＬＢは読み出しアンプ１４Ｂに接続されている。セレクタ２１Ａは、クロック信号ＣＬＫに応じて読み出しアンプ１４Ａから出力されるローカルビット線ＬＢＬＡの信号と読み出しアンプ１４Ｂから出力されるローカルビット線ＬＢＬＢの信号の一方を出力する。セレクタ２１Ｂは、反転されたクロック信号ＣＬＫに応じて読み出しアンプ１４Ａから出力されるローカルビット線／ＬＢＬＡの信号と読み出しアンプ１４Ｂから出力されるローカルビット線／ＬＢＬＢの信号の一方を出力する。トライステートバッファ１５−１はクロック信号ＣＬＫに応じてセレクタ２１Ａの出力信号をグローバルビット線ＧＢＬに供給し、トライステートバッファ１５−２は反転されたクロック信号ＣＬＫに応じてセレクタ２１Ｂの出力信号をグローバルビット線／ＧＢＬに供給する。

ローカルビット線ＬＢＬＡ、／ＬＢＬＡ、ＬＢＬＢ、／ＬＢＬＢのプリチャージ、ワード線の活性化、セレクタ２１Ａ、２１Ｂの選択動作、トライステートバッファ１５−１、１５−２の転送動作、及び選択回路１８の選択動作は、クロック信号ＣＬＫの１サイクル毎に行われる。セレクタ２１Ａは、クロック信号ＣＬＫが例えばハイレベルのとき、ローカルビット線ＬＢＬＡを選択し、セレクタ２１Ｂはクロック信号ＣＬＫが例えばハイレベルのとき、ローカルビット線／ＬＢＬＡを選択する。また、セレクタ２１Ａは、クロック信号ＣＬＫが例えばローレベルのとき、ローカルビット線ＬＢＬＢを選択し、セレクタ２１Ｂはクロック信号ＣＬＫが例えばローレベルのとき、ローカルビット線／ＬＢＬＢを選択する。

また、グローバルビット線ＧＢＬ、／ＧＢＬの活性化は、例えばクロック信号ＣＬＫの２サイクル毎に行われる。その他の構成は、図１と同様である。

上記変形例によっても、上記実施形態と同様に動作周波数を高速化できる。しかも、この例の場合、グローバルビット線の数を図１に比べて半分とすることができるため、一層占有面積の増大を防止できる。

図６は、上記実施形態及び変形例のＳＲＡＭが適用されるシステムＬＳＩの一例を示している。このシステムＬＳＩ３１は、例えばマイクロプロセッサユニット（ＭＰＵ）３２、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）３３、デジタル信号処理回路（ＤＳＰ）３４を有している。ＭＰＵ３２は、例えば一次キャッシュメモリとしてのＳＲＡＭ３５を有している。また、ＭＰＵ３２に隣接して例えば二次キャッシュメモリとしてのＳＲＡＭ３６が配置されている。さらに、ＤＳＰ３４は、例えばレジスタを構成するＳＲＡＭ３７を有している。これらＳＲＡＭ３５、３６、３７に上記実施形態及び変形例のＳＲＡＭを適用することが可能である。これらＳＲＡＭ３５、３６、３７のクロック信号はシステムＬＳＩ３１のクロック信号ＣＬＫが使用される。

その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

実施形態に係るＳＲＡＭを示す回路図。 図１のメモリセルの一例を示す回路図。 図１の読み出しアンプ及びトライステートバッファの一例を示す回路図。 図１の動作を示すタイミングチャート。 図１の変形を示す回路図。 実施形態及び変形例に係るＳＲＡＭが適用されるシステムＬＳＩの一例を示す平面図。

符号の説明

１１…メモリセルアレイ、１１−１、１１−２…サブアレイ、１２−１、１２−２、１６−１、１６−２…ＰチャネルＭＯＳトランジスタ、１３−１〜１３−ｎ…メモリセル、１４…読み出しアンプ、１５−１、１５−２…トライステートバッファ、ＬＢＬ、１８…選択回路、／ＬＢＬ…ローカルビット線、ＧＢＬ、／ＧＢＬ…グローバルビット線、ＷＬ…ワード線。

Claims (5)

1. 複数の記憶素子を含む複数のサブアレイと、
   前記各サブアレイ内に配置された前記複数の記憶素子に接続された第１のビット線対と、
   前記複数のサブアレイに対応して配置され、前記第１のビット線対からの信号が供給され、前記第１のビット線対に比べて低い周波数で動作される第２のビット線対と
   を具備することを特徴とする半導体記憶装置。
2. 前記第１のビット線対は、クロック信号の立ち上がり及び立ち下がりにおいて動作し、前記第２のビット線対のうち、一方はクロック信号の立ち上がりで動作し、他方はクロック信号の立ち下がりで動作することを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のビット線対の一方と前記第２のビット線対の一方の間に接続された第１の転送回路と、
   前記第１のビット線対の他方と前記第２のビット線対の他方の間に接続された第２の転送回路とをさらに具備し、
   前記第１、第２の転送回路は、前記クロック信号に応じて交互に動作して前記第１のビット線対の一方を前記第２のビット線対の一方に接続し、前記第１のビット線対の他方を前記第２のビット線対の他方に接続することを特徴とする請求項２記載の半導体記憶装置。
4. 前記第２のビット線対に接続され、前記クロック信号によって前記第２のビット線対の一方を選択する選択回路をさらに具備することを特徴とする請求項３記載の半導体記憶装置。
5. 前記第１のビット線対にそれぞれ接続され、前記クロック信号の立ち上がり、及び立ち下りにおいてオンとなり、前記第１のビット線対を同時に充電する複数の第１のトランジスタをさらに具備することを特徴とする請求項３記載の半導体記憶装置。

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