JP2004127440A - マルチポートメモリ回路 - Google Patents
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Abstract
【課題】メモリセルの面積を小型化し、チップサイズを縮小することが可能なマルチポートメモリ回路を得ることを目的とする。
【解決手段】ライト動作またはリード動作を行なう番地のワード線のみを活性化するアクセス番地選択回路３０と、メモリセル７０のデータが「Ｌ」のとき活性化され、リードビット線を介して再度メモリセル７０に「Ｌ」データをライトするリフレッシュ回路５３と、ライト・リード切替回路４２によって制御されてライトデータをビット線に伝える、または、ビット線のデータをセンスアンプ５２に伝える、の何れかを選択するライト・リードビット線選択回路６０と、ライトクロックおよびリードクロックのうち周波数の高い方の２倍以上の周波数の内部クロックを生成する周波数逓倍回路９０とを有する。
【選択図】 図４
【解決手段】ライト動作またはリード動作を行なう番地のワード線のみを活性化するアクセス番地選択回路３０と、メモリセル７０のデータが「Ｌ」のとき活性化され、リードビット線を介して再度メモリセル７０に「Ｌ」データをライトするリフレッシュ回路５３と、ライト・リード切替回路４２によって制御されてライトデータをビット線に伝える、または、ビット線のデータをセンスアンプ５２に伝える、の何れかを選択するライト・リードビット線選択回路６０と、ライトクロックおよびリードクロックのうち周波数の高い方の２倍以上の周波数の内部クロックを生成する周波数逓倍回路９０とを有する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、マルチポートメモリとして使用され、特にライトとリードのクロックが非同期な２ポートメモリに使用されるマルチポートメモリ回路に関し、特に、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ等の動作速度の異なる機器間のデータバッファとして様々な用途に使用されるマルチポートメモリ回路に関するものである。
【０００２】
【従来の技術】
ＦＩＦＯメモリは動作速度の異なる機器間のデータバッファとして様々な用途に使用されている。またＦＩＦＯメモリは書き込み（ライト）と読み出し（リード）のクロックが非同期のため、２ポート必要である（例えば、先行技術文献１参照）。そのため、ＦＩＦＯメモリを構成する方式としては、３Ｔｒ１Ｃ−ＤＲＡＭ、８Ｔｒ−ＳＲＡＭが使用されてきた。
【０００３】
従来のＦＩＦＯメモリでは、上述したようにライトとリードのクロックが非同期である。このため、ライト時にはライトビットデコーダおよびライトワードデコーダが用いられて、指定されたメモリセルへの書き込みが行われる。また、リード時にはリードビットデコーダおよびリードワードデコーダが用いられて指定されたメモリセルからの読み出しが行われる。従来のＦＩＦＯメモリは、ライト用およびリード用のそれぞれのためのワードデコーダおよびビットデコーダを有している。このようにワードデコーダおよびビットデコーダがそれぞれ２個必要なので、メモリセルの小型化が妨げられてしまう。
【０００４】
従来の３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルでのリード動作ではメモリセル内のデータは非破壊読出しされるため、データ保持時間内であれば、何度でも読み出せる。３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルの場合、メモリセルを構成するトランジスタおよびキャパシタの数が後に述べる８Ｔｒ１Ｃ−ＳＲＡＭ型メモリセルに比べて少ないのでメモリセルは小型化できるが、ライト選択回路が各番地に１つ必要であるため、１番地分のビット数（メモリセルの数）が少ない場合には、ライト選択回路が占める面積の影響が大きくなり、メモリセルの小型化が妨げられてしまう。また、ＤＲＡＭ構成なのでデータ保持時間の制約を解消するためにリフレッシュ回路を設けた場合にはリフレッシュ回路の占める面積によりメモリセルの小型化が妨げられてしまう。
【０００５】
従来の８Ｔｒ−ＳＲＡＭ型メモリセルのリード動作ではメモリセル内のデータは非破壊読み出しされるため、何度でもメモリセル内のデータを読み出すことができる。８Ｔｒ−ＳＲＡＭ型メモリセルの場合、３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルに比べて、ＳＲＡＭ構成のためデータ保持の問題はないが、メモリセルを構成するトランジスタの数が多いのでメモリセルの小型化が妨げられてしまう。
【０００６】
【特許文献１】
特開２００１−４３６７４号公報（第１９段落、図２）
【特許文献２】
特開平５−１９８１６８号公報（第１８−２１段落、図１）
【特許文献３】
特開昭６２−２８７４９８号公報（第２頁右下欄−３頁右下欄、第１図）
【特許文献４】
特開平５−２０６３９８号公報（第２２段落−５１段落、図１−図３）
【特許文献５】
特開昭５８−１３０４９４号公報（第２頁右上欄−３頁左上欄、第２図）
【特許文献６】
特開平１０−２８３７６９号公報（第３７段落−５６段落、図１−図４）
【特許文献７】
特開平７−２９６５８５号公報（第１０段落−１９段落、図１−図４）
【０００７】
【発明が解決しようとする課題】
従来のＦＩＦＯメモリは以上のように構成されているので、ライトとリードのクロックが非同期であることにより、ライト用およびリード用のそれぞれにワードデコーダおよびビットデコーダが２個必要となり、メモリセルの小型化が妨げられてしまうという課題があった。
【０００８】
また、ライト選択回路（ＮＯＲゲート）が各番地に１つ必要な３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルでは、１番地分のビット数（メモリセルの数）が少ない場合には、ライト選択回路が占める面積の影響が大きくなり、メモリセルの小型化が妨げられてしまうという課題、およびデータ保持時間の制約を解消するためにリフレッシュ回路を設けた場合にはリフレッシュ回路の占める面積によりメモリセルの小型化が妨げられてしまうという課題があった。
【０００９】
また、８Ｔｒ−ＳＲＡＭ型メモリセルでは、メモリセルを構成するトランジスタの数が多いのでメモリセルの小型化が妨げられてしまうという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、第１の目的は、メモリセルの面積を小型化し、チップサイズを縮小することが可能なマルチポートメモリ回路を得るものである。
【００１１】
【課題を解決するための手段】
この発明に係るマルチポートメモリ回路は、ワード選択信号（ＷＡＳ信号）およびビット選択信号（ＢＡＳ信号）によって選択されて、ライト動作またはリード動作を行なう番地のワード線（ＷＬ）のみを活性化するアクセス番地選択回路と、各メモリセルがワード線（ＷＬ）によって開閉されるライトアクセストランジスタとおよび電荷蓄積用のキャパシタを含む、複数のメモリセルと、リードビット線（ＲＢＬ）のデータを増幅するセンスアンプと、ライト動作またはリード動作を選択するライト・リード切替回路と、メモリセルのデータが「Ｌ」のとき活性化され、リードビット線（ＲＢＬ）を介して再度メモリセルに「Ｌ」データをライトするリフレッシュ回路と、ライト・リード切替回路によって制御されてライトデータをビット線（ＢＬ）に伝える、または、ビット線（ＢＬ）のデータをセンスアンプに伝える、の何れかを選択するライト・リードビット線選択回路と、ビット線（ＢＬ）をプリチャージするビット線プリチャージ回路と、リード動作およびライト動作の基準クロックとして用いられる内部クロック（ＳＣＫ）を生成し、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高い方のクロックの２倍以上の周波数を上記内部クロックの周波数とする周波数逓倍回路とを有するものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１、図２、および図３は、この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図である。図１〜図３において横軸は時間を表す。（ａ）はライトクロック（ＷＣＫ）信号の波形であり、（ｂ）はリードクロック（ＲＣＫ）信号の波形であり、（ｃ）はライトリセット（ＷＲＥＳ）信号の波形であり、（ｄ）はデータ入力（Ｄｎ）の波形であり、（ｅ）はリードリセット（ＲＲＥＳ）信号の波形であり、（ｆ）は内部クロック（ＳＣＫ）信号の波形であり、（ｇ）はデータ出力（Ｑｎ）の波形である。
【００１３】
図１はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が同一で同期している場合を示す図であり、図２はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりリードクロック（ＲＣＫ）がライトクロック（ＷＣＫ）より遅い（周波数が低い）場合を示す図であり、図３はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりライトクロック（ＷＣＫ）がリードクロック（ＲＣＫ）より遅い（周波数が低い）場合を示す図である。
【００１４】
マルチポートメモリでは、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）を基準として、ライト動作およびリード動作が行われる。
【００１５】
この実施の形態１のマルチポートメモリでは、内部動作であるライト動作およびリード動作は、ＷＣＫあるいはＲＣＫに同期しかつＷＣＫあるいはＲＣＫの２倍の周波数を持つ内部クロック（ＳＣＫ）を基準として行われる。外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間に、ライト動作およびリード動作が完了するように、内部クロック（ＳＣＫ）が２サイクル動作する。すなわち、内部クロック（ＳＣＫ）の１サイクル目でライト動作を行い、２サイクル目でリード動作を行う。
【００１６】
図２および図３の場合で、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数の高い方のクロック（図２ではライトクロック（ＷＣＫ）、図３ではリードクロック（ＲＣＫ））を基準として内部クロック（ＳＣＫ）を生成する。内部クロック（ＳＣＫ）は周波数の高い方のクロックを２逓倍したものである。
【００１７】
図４は、この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路を示す図である。図４において、ビットデコーダ回路１０は書き込み（ライト）時または読み出し（リード）時のビットを指定する。ワードデコーダ回路２０は書き込み（ライト）時または読み出し（リード）時のワードを指定する。アクセス番地選択回路３０は、１番地分のメモリセル７１毎に設けられていて、ビットデコーダ回路１０からのビット選択信号ＢＡＳ（Ｂｉｔ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）＜０＞〜ＢＡＳ＜ｍ＞（以下「ＢＡＳ」という。）およびワードデコーダ回路２０からのワード選択信号ＷＡＳ（Ｗｏｒｄ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）＜０＞〜ＷＡＳ（以下「ＷＡＳ」という。）に基づいてアクセスする番地を選択する。
【００１８】
入力回路４０は、ライトドライバ５１を介してメモリセル７０に書き込まれる入力データをＦＩＦＯメモリに入力するための回路である。出力回路４１は、センスアンプ５２を介してメモリセル７０から読み出されるデータを出力するための回路である。
【００１９】
ライト・リード切替回路４２は、ライト・リードビット線選択回路６０へのライト・リード切替信号を出力する回路である。１ビット列ライト・リード制御回路５０は、列方向の１番地分のメモリセル７１毎に設けられていて、対応する列方向の１番地分のメモリセル７１内の各メモリセル７０（１ビット）に対する読み出しおよび書き込みを制御するための回路である。
【００２０】
ライトドライバ５１は、入力回路４０からの入力データをライト・リードビット線選択回路６０を介して対応するメモリセル７０に書き込む。センスアンプ５２は、対応するメモリセル７０から読み出されたデータをライト・リードビット線選択回路６０を介して出力回路４１に伝達する。リフレッシュ回路５３は、対応するメモリセル７１のデータをリフレッシュさせる。ライトドライバ５１、センスアンプ５２、およびリフレッシュ回路５３は、１ビット列ライト・リード制御回路５０内でメモリセル７０の列毎に設けられている。ライト・リードビット線選択回路６０は、１ビット列ライト・リード制御回路５０毎に設けられていて、対応する列方向の１番地分のメモリセル７１内の読み出しまたは書き込みを行うメモリセル７０を選択する回路である。１ビット列ライト・リード制御回路５０は、ライトドライバ５１、センスアンプ５２、リフレッシュ回路５３、およびライト・リードビット線選択回路６０から構成されている。
【００２１】
メモリセル７０は、１番地分のメモリセル７１内に８個設けられていて、メモリセル７１は０ビット目から７ビット目までの８ビットのメモリセル７０およびアクセス番地選択回路３０から構成されている。１番地分のメモリセル７１は、行方向（図４の横方向）にｍ＋１個配列され、列方向（図４の縦方向）にｐ＋１個配列されていて、合計で、ｎ＝（ｍ＋１）×（ｐ＋１）個配列されている。
【００２２】
ＮＭＯＳトランジスタ７２は、ドレインが対応するビット線ＢＬｍ＜０＞〜ＢＬｍ＜７＞（以下「ＢＬｍ」という。）に接続されていて、ゲート電極が対応するワード線ＷＬ０〜ＷＬｐ（以下「ＷＬ」という。）に接続されている。キャパシタ７３は、一方の端子がＮＭＯＳトランジスタ７２のソースに接続されていて、他方の端子がＧＮＤ（グランド電位）に接続されている。メモリセル７０は、ＮＭＯＳトランジスタ７２およびキャパシタ７３から構成されている。
【００２３】
ＰＭＯＳトランジスタ８０は、ソースがプリチャージ電圧８１に接続されていて、ゲート電極がプリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号線に接続されていて、ドレインが対応するするビット線ＢＬｍに接続されている。ＰＭＯＳトランジスタ８０およびプリチャージ電圧８１は、ビット線ＢＬｍ毎に設けられている。
【００２４】
周波数逓倍回路９０は、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）が入力されて、内部クロック（ＳＣＫ）を出力する。周波数逓倍回路９０は、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高いクロックの周波数を２逓倍して、この２逓倍された周波数を内部クロックの周波数とする。図１〜図３の説明において述べたように、ライト動作およびリード動作はこの２逓倍された周波数の内部クロックを基準として行なわれるので、外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間に、ライト動作およびリード動作が完了する。
【００２５】
外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間にライト動作およびリード動作が完了するように、２逓倍された周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路１０およびワードデコーダ回路２０のみとなり、チップサイズを縮小することができる。
【００２６】
図４では、図面を明瞭にするために、ＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、ＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。また、ＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するメモリセル７０、ライトドライバ５１、リフレッシュ回路５３、およびセンスアンプ５２も省略されている。また、周波数逓倍回路９０から出力された内部クロック（ＳＣＫ）は、ビットデコーダ回路１０、ワードデコーダ回路２０、ライト・リード切替回路４２、入力回路４０、および出力回路４１に接続されているが、内部クロックの信号線は図面を明瞭にするために省略されている。
【００２７】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、以下のように、ライト動作およびリード動作が行われる。ビットデコーダ回路１０にて生成されたビット選択信号ＢＡＳ（Ｂｉｔ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）（ＢＡＳ＜ｍ＞）とワードデコーダ回路２０にて生成されたワード選択信号ＷＡＳ（Ｗｏｒｄ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）（例えばＷＡＳ）で選択された番地の１番地分のメモリセル７１で、アクセス番地選択回路３０からのワード線ＷＬ（例えばＷＬｐ）にイネーブルになった信号が出力されて、メモリセル７０が開く（メモリセル７０のＮＭＯＳトランジスタ７２が導通状態になる）。
【００２８】
またライト・リード切替回路４２でライト（書き込み）動作かリード（読み出し）動作が選択され、その後ライト・リードビット線選択回路６０にて、ビット線ＢＬｍをライト動作に使用するか、リード動作に使用するかが選択される。ライト動作の場合、ライトドライバ５１からデータをビット線ＢＬｍに伝える。リード動作の場合、ビット線ＢＬｍからリードしたデータはセンスアンプ５２に伝えられる。選択された番地が複数ビットを有する（１番地分のメモリセルが複数のメモリセルからなる）場合（１番地は８ビット）、１番地分のメモリセル７１に対して一括してライト動作、リード動作が行われる。
【００２９】
以下の説明では、図４に示されたｍ列の１番地分のメモリセル（ｍ番地の１番地分のメモリセルおよびｎ番地の１番地分のメモリセル）についての動作を説明する。また、図４にはｍ列のビット線（ＢＬｍ＜０＞〜ＢＬｍ＜７＞）が示されているが、その他の列を含む各列にはその列に対応したビット線ＢＬ０＜０＞〜ＢＬ０＜７＞（０列）からビット線ＢＬｍ＜０＞〜ＢＬｍ＜７＞（ｍ列）が設けられている。
【００３０】
次に、「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作に分けて説明する。
【００３１】
図５は「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作をまとめて示した図である。図５において、第１段は「Ｈ」ライト時の動作を表し、第２段は「Ｌ」ライト時の動作を表し、第３段は「Ｈ」リード時の動作を表し、第４段は「Ｌ」リード時の動作を表す。
【００３２】
図６は「Ｌ」リード時の動作タイミングを示す図である。図６において横軸は時間を表す。（ａ）は内部クロック（ＳＣＫ）信号の波形であり、（ｂ）はプリチャージ信号の波形であり、（ｃ）はリードワード信号の波形であり、（ｄ）はセンスアンプイネーブル信号の波形であり、（ｅ）はリフレッシュイネーブル信号の波形、（ｆ）はメモリセルの電位の波形、（ｇ）はビット線の電位の波形であり、（ｈ）はセンスアンプ出力の波形である。
【００３３】
図５の第１段に示すように、「Ｈ」ライト時は、上記の通り選択された番地の１番地分のメモリセル７１内のメモリセル７０に対してのみ、ライトドライバ５１からビット線ＢＬｍを介して、「Ｈ」データを入力回路４０からのデータとしてライトする。
【００３４】
図５の第２段に示すように、「Ｌ」ライト時は、選択された番地の１番地分のメモリセル７１内のメモリセル７０に対してのみ、ライトドライバ５１からビット線ＢＬｍを介して、「Ｌ」データを入力回路４０からのデータとしてライトする（書き込む）。
【００３５】
図５の第３段に示すように、「Ｈ」リード時は、ビット線ＢＬｍをプリチャージして「Ｈ」にして（プリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号によってＰＭＯＳトランジスタ８０を導通状態にしてビット線ＢＬｍをプリチャージ電圧８１に接続して）おき、選択された番地の１番地分のメモリセル７１のみで、ワード線ＷＬ（ＷＬ０〜ＷＬｐのいずれか）をイネーブルとしてメモリセル７０を開いて、メモリセル７０のデータをビット線ＢＬｍに伝える。このとき、ビット線ＢＬｍおよびメモリセル７０の電位は「Ｈ」のため、双方の電位変化はない。よって、メモリセル７０のデータは破壊されず、そのまま「Ｈ」が保持される。ワード線ＷＬが開くと（イネーブルになると）同時にセンスアンプ５２がイネーブルになり、ライト・リードビット線選択回路６０およびセンスアンプ５２を介して「Ｌ」データ（センスアンプ５２はインバータとして機能するので「Ｈ」データの反転データ）が出力回路４１に伝えられる。センスアンプ５２の出力が「Ｌ」の場合、リフレッシュ回路５３はＯＦＦ（非導通状態に）しておく。
【００３６】
図５の第４段に示すように、「Ｌ」リード時は、ビット線ＢＬｍをプリチャージして「Ｈ」にして（プリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号によってＰＭＯＳトランジスタ８０を導通状態にしてビット線ＢＬｍをプリチャージ電圧８１に接続して）おき（図６の時刻Ａ以前）、選択された番地の１ビット分のメモリセルのみで、ワード線ＷＬ（ＷＬ０〜ＷＬｐのいずれか）がイネーブルになり（図６の時刻Ａ）、メモリセル７０のデータをビット線ＢＬｍに伝える（図６の時刻Ａ）。このときメモリセル７０の電位は「Ｌ」でビット線ＢＬｍの電位が「Ｈ」なので、メモリセル７０を開くとメモリセル７０の電位はＨ側へ、ビット線ＢＬｍの電位はＬ側へシフトし、ちょうど双方が一致するところ（図６の時刻Ｃ）で電位変化が止まる。よって、メモリセル７０のデータは一度ワード線ＷＬを開くと破壊されてしまう。
【００３７】
一方、ワード線ＷＬが開くと同時にセンスアンプ５２がイネーブルになり、センスアンプ５２がオンして（図６の時刻Ａ）、ビット線ＢＬｍの電位がＬ側へシフトしてアンプしきい値になるまで（図６の時刻Ａから時刻Ｂまで）センスアンプ５２の出力は「Ｌ」データであり、ビット線ＢＬｍの電位がアンプしきい値より低くなると（図６の時刻Ｂ以降）センスアンプ５２の出力は「Ｈ」データとなる。センスアンプの出力の「Ｌ」データ（「Ｈ」データの反転データ）が出力回路４１に伝えられ後、センスアンプ５２の出力が「Ｈ」データになると（図６の時刻Ｂ以降）、リフレッシュ回路５３はオンし（動作状態となり）かつセンスアンプ５２はオフし（図６の時刻Ｃ）、ビット線ＢＬｍを介してメモリセル７０に再度「Ｌ」データをライトする（図６の時刻Ｃ以降）。これにより一度破壊されたメモリセル７０のデータをリフレッシュさせ、何度でもリード可能となる。メモリセル７０に再度「Ｌ」データがライトされた後、ビット線ＢＬｍをプリチャージして（図６の時刻Ｄ）「Ｈ」にする（図６の時刻Ｅ）。
【００３８】
図５の第３段および第４段に示されたリード動作時には、リード動作が行われる番地列はアクセス番地選択回路３０を介してビットデコーダ回路１０からのビット選択信号ＢＡＳにより選択され、選択された番地列のみリード動作が行われるようになっている。このように選択された番地列のみリード動作が行われることにより、低消費電力化が達成される。
【００３９】
この実施の形態１により、３Ｔｒ１Ｃ−ＤＲＡＭや８Ｔｒ−ＳＲＡＭに比べてメモリセルに１Ｔｒ１Ｃ構成を使用することで、メモリセルの面積を小型化し、チップサイズを縮小することが可能となる。
【００４０】
この実施の形態１では、内部クロック信号（ＳＣＫ）を外部のライトクロック信号（ＷＣＫ）およびリードクロック信号（ＲＣＫ）のうち周波数の高い信号の２倍の周波数にしたが、２倍以上の例えば４倍、８倍などの周波数にすることも可能である。
【００４１】
また、実施の形態１ではメモリセルを１Ｔｒ１Ｃ型にしているが、その他の形態のメモリセル、例えば３Ｔｒ１Ｃや８Ｔｒのメモリセルにして、内部クロックを上記のように外部クロック（ライトクロック信号（ＷＣＫ）およびリードクロック信号（ＲＣＫ）のうち周波数の高い信号）の２倍以上の周波数にすることもできる。
【００４２】
以上のように、この実施の形態１のマルチポートメモリ回路は、ワード選択信号（ＷＡＳ信号）およびビット選択信号（ＢＡＳ信号）によって選択されて、ライト動作またはリード動作を行なう番地のワード線（ＷＬ）のみを活性化するアクセス番地選択回路（３０）と、各メモリセルがワード線（ＷＬ）によって開閉されるライトアクセストランジスタ（７２）および電荷蓄積用のキャパシタ（７３）を含む、複数のメモリセル（７０）と、リードビット線（ＲＢＬ）のデータを増幅するセンスアンプ（５２）と、ライト動作またはリード動作を選択するライト・リード切替回路（４２）と、メモリセル（７０）のデータが「Ｌ」のとき活性化され、リードビット線（ＲＢＬ）を介して再度メモリセル（７０）に「Ｌ」データをライトするリフレッシュ回路（５３）と、ライト・リード切替回路（４２）によって制御されてライトデータをビット線（ＢＬ）に伝える、または、ビット線（ＢＬ）のデータをセンスアンプ（５２）に伝える、の何れかを選択するライト・リードビット線選択回路（６０）と、ビット線（ＢＬ）をプリチャージするビット線プリチャージ回路（８０，８１）と、リード動作およびライト動作の基準クロックとして用いられる内部クロック（ＳＣＫ）を生成し、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高い方のクロックの２倍以上の周波数を内部クロックの周波数とする周波数逓倍回路（９０）とを有するものである。
【００４３】
この実施の形態１のマルチポートメモリ回路は、メモリセル（７０）が、ライトアクセストランジスタ（７２）と、ライトアクセストランジスタ（７２）がオンしたときにビット線（ＢＬ）に接続されるキャパシタ（７３）とからなる１Ｔｒ１Ｃ型メモリセルからなるものである。
【００４４】
以上のように、この実施の形態１によれば、２逓倍された周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路１０およびワードデコーダ回路２０のみとなり、チップサイズを縮小することができる効果が得られる。
【００４５】
この実施の形態１によれば、メモリセルを１Ｔｒ１Ｃ構成にしたので、メモリセルの面積を小型化し、チップサイズを縮小することが可能となる効果が得られる。
【００４６】
この実施の形態１によれば、アクセス番地選択回路３０を設けて、ビット選択信号ＢＡＳにより選択された番地列のみリード動作が行われるようにしたので、低消費電力化が達成される効果が得られる。
【００４７】
実施の形態２．
図７は、この発明の実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリの回路のアクセス番地選択回路を示す図である。図７において、ＮＯＲゲート３１は、１番地分のメモリセル７１毎に設けられたアクセス番地選択回路３０を構成している。ＮＯＲゲート３１の一方の入力には対応するビット選択信号ＢＡＳ（ＢＡＳ＜ｍ＞）が、他方の入力には対応するワード選択信号ＷＡＳ（ＷＡＳ）が、各々入力され、ＮＯＲゲート３１から出力されたワード線ＷＬ（ＷＬｍ）はその１番地分のメモリセル７１内の各メモリセル７０のゲート電極に接続されている。図４の構成要素と同じ符号が付されたその他の構成要素は、その符号が付された図４の構成要素と等しい。
【００４８】
この実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてアクセス番地選択回路を図７に示す構成としたものである。
【００４９】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、アクセス番地選択回路３０のＮＯＲゲート３１は、ビット選択信号ＢＡＳがイネーブル「Ｌ」、かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときに、イネーブル「Ｈ」のワード線ＷＬの信号を出力する。したがって、メモリセル７０のアクセスゲート（ゲート電極）の電位は、ビット選択信号ＢＡＳがイネーブル「Ｌ」かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときのみに「Ｈ」になり、ＮＭＯＳトランジスタ７２がオンする。
【００５０】
この実施の形態２では、アクセス番地選択回路３０を２入力ＮＯＲゲート３１によって構成して、ビット選択信号ＢＡＳがイネーブル「Ｌ」かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときにメモリセル７０のアクセスゲート（ＮＭＯＳトランジスタ）７２をオンさせて、その他の場合にはオンさせないようにしたので、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳのノイズ等による選択されない（意図しない）番地のメモリセル７０のデータの破壊を防止することができる。
【００５１】
以上のように、この実施の形態２のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、アクセス番地選択回路（３０）が、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳが入力されてワード線ＷＬに出力信号を供給する２入力ＮＯＲゲート（３１）からなるものである。
【００５２】
以上のように、この実施の形態２によれば、アクセス番地選択回路３０を２入力ＮＯＲゲート３１によって構成したので、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳのノイズ等による選択されない（意図しない）番地のメモリセル７０のデータの破壊を防止することができる効果が得られる。
【００５３】
実施の形態３．
図８は、この発明の実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリの回路のライト・リードビット線選択回路を示す図である。図８において、ＰＭＯＳトランジスタ６１は、ソースが対応するビット線ＢＬｍ（ＢＬｍ＜０＞）に接続され、ドレインはライトドライバ５１からのライトビット線ＷＢＬ（ＷＢＬ＜０＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５４】
ＮＭＯＳトランジスタ６２は、ドレインが対応するビット線ＢＬ（ＢＬｍ＜０＞）に接続され、ソースがセンスアンプ５２の入力に接続されたリードビット線ＲＢＬ（ＲＢＬ＜０＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５５】
ＰＭＯＳトランジスタ６３は、ソースが対応するビット線ＢＬ（ＢＬｍ＜７＞）に接続され、ドレインがライトドライバ５１からのライトビット線ＷＢＬ（ＷＢＬ＜７＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５６】
ＮＭＯＳトランジスタ６４は、ドレインが対応するビット線ＢＬ（ＢＬｍ＜７＞）に接続され、ソースがセンスアンプ５２の入力に接続されたリードビット線ＲＢＬ（ＲＢＬ＜７＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５７】
図８において、０ビット目のメモリセル７０および７ビット目のメモリセル７０に対応するＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、１ビット目のメモリセル７０〜６ビット目のメモリセル７０に対応するＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。したがって、省略されたＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタも図８において省略されている。ライト・リードビット線切替回路６０は、ＰＭＯＳトランジスタ（図８ではＰＭＯＳトランジスタ６１，６３）およびＮＭＯＳトランジスタ（図８ではＮＭＯＳトランジスタ６２，６４）で構成されている。
【００５８】
この実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてライト・リードビット線選択回路６０を図８に示す構成としたものである。
【００５９】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、ライト・リード切替回路４２の出力が「Ｌ」のとき、ライト・リードビット線選択回路６０のＰＭＯＳトランジスタ（Ｍ１）６１およびＰＭＯＳトランジスタ（Ｍ３）６３がオンし、ライトドライバ５１を介して入力回路４０のデータがビット線ＢＬｍに伝えられて、メモリセル７０へのライト動作が行なわれる。
【００６０】
ライト・リード切替回路４２の出力が「Ｈ」のとき、ライト・リードビット線選択回路６０のＮＭＯＳトランジスタ（Ｍ２）６２およびＮＭＯＳトランジスタ（Ｍ４）６４がオンし、センスアンプ５２を介してビット線ＢＬｍのデータが出力回路４１に伝えられて、メモリセル７０に対するリード動作が行なわれる。
【００６１】
この実施の形態３では、ライト・リードビット線選択回路６０を、ライト・リード切替回路４２の出力が「Ｌ」のときオンしてライトドライバ５１から出力されたデータをビット線ＢＬｍに伝えてライト動作を行うＰＭＯＳトランジスタ６１，６３と、ライト・リード切替回路４２の出力が「Ｈ」のときオンしてビット線ＢＬｍのデータをセンスアンプ５２に伝えてリード動作を行うＮＭＯＳトランジスタ６２，６４とからなる構成することで、ライト動作およびビット動作の切替をただひとつの信号線（ライト・リード切替回路４２からの出力線）によって行うことができる。
【００６２】
以上のように、この実施の形態３のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、ライト・リードビット線選択回路（６０）が、ライト・リード切替回路（４２）の出力が「Ｌ」のときオンしてライトドライバ（５１）から出力されたデータをビット線ＢＬｍに伝えてライト動作を行なうスイッチ（ＰＭＯＳトランジスタ６１，６３）と、ライト・リード切替回路（４２）の出力が「Ｈ」のときオンしてビット線ＢＬｍのデータをセンスアンプ（５２）に伝えてリード動作を行なうスイッチ（ＮＭＯＳトランジスタ６２，６４）とからなるものである。
【００６３】
以上のように、この実施の形態３によれば、ライト・リードビット線選択回路６０を、ライト・リード切替回路４２の出力が「Ｌ」のときオンするＰＭＯＳトランジスタ６１，６３と、ライト・リード切替回路４２の出力が「Ｈ」のときオンするＮＭＯＳトランジスタ６２，６４とからなる構成することで、ライト動作およびビット動作の切替をただひとつの信号線（ライト・リード切替回路４２からの出力線）によって行うことができ、チップサイズを縮小できる効果が得られる。
【００６４】
実施の形態４．
図９は、この発明の実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリの回路のリフレッシュ回路を示す図である。図９において、リフレッシュ回路５３は、ビット線ＢＬｍ毎に設けられているＮＭＯＳトランジスタ５４であり、ゲート電極が対応するセンスアンプ５２の出力に接続されていて、ドレインが対応するリードビット線ＲＢＬ（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）に接続されていて、ソースがグランド電位（ＧＮＤ）に接続されている。リフレッシュ回路５３はＮＭＯＳトランジスタ５４で構成されている。図４の構成要素と同じ符号が付されたその他の構成要素は、その符号が付された図４の構成要素と等しい。
【００６５】
図９において、０ビット目のメモリセル７０および７ビット目のメモリセル７０に対応するＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、１ビット目のメモリセル７０〜６ビット目のメモリセル７０に対応するＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。したがって、省略されたＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するライトドライバ５１、リフレッシュ回路５３、およびセンスアンプ５２も省略されている。
【００６６】
この実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてリフレッシュ回路を図９に示す構成としたものである。
【００６７】
実施の形態１において説明したように、メモリセル７０のデータとして「Ｌ」がライトされていて、その「Ｌ」データをリードする場合、メモリセル７０の電位はＨ側へ、ビット線ＢＬｍの電位はＬ側へシフトし、ちょうど双方が一致するところ（図９の時刻Ｃ）で電位変化が止まり、このままではメモリセル７０が破壊読出しになる。そこで、この実施の形態４ではリフレッシュ回路５３をセンスアンプ５３の出力とＧＮＤとの間に挿入されたプルダウン用のＮＭＯＳ回路（ＮＭＯＳトランジスタ５４）によって構成して、このＮＭＯＳトランジスタ５４により、ビット線を介してメモリセル７０に再度「Ｌ」データをライトすることでリフレッシュ動作を行うようにした。
【００６８】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、ＮＭＯＳトランジスタ５４は、センスアンプ５２の出力が「Ｈ」データになると（図６の時刻Ｂ以降）オンし（動作状態となり）、かつセンスアンプ５２はオフし（図６の時刻Ｃ）、ビット線ＢＬｍを介してメモリセル７０に再度「Ｌ」データがライトされる（図６の時刻Ｃ以降）。これにより一度破壊されたメモリセル７０のデータをリフレッシュさせ、何度でもリード可能となる。
【００６９】
実施の形態４では、リフレッシュ回路５３を、センスアンプ５２の出力とＧＮＤとの間に挿入されたプルダウン用のＮＭＯＳ回路（ＮＭＯＳトランジスタ５４）によって構成して、このＮＭＯＳトランジスタ５４によりビット線を介してメモリセル７０に再度「Ｌ」データをライトすることで、何度でもリード可能となる。
【００７０】
以上のように、この実施の形態４のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、リフレッシュ回路（５３）が、センスアンプ（５２）の出力が「Ｈ」のときに導通してグランド電位（ＧＮＤ）をリードビット線（ＲＢＬ）に伝えるＮＭＯＳトランジスタ（５４）からなるものである。
【００７１】
以上のように、この実施の形態４によれば、リフレッシュ回路５３を、センスアンプ５２の出力が「Ｈ」のときに導通してグランド電位（ＧＮＤ）をリードビット線（ＲＢＬ）に伝えるＮＭＯＳトランジスタ５４で構成したので、一度破壊されたメモリセル７０のデータ「Ｌ」をリフレッシュさせ何度でもリード可能となる効果が得られる。
【００７２】
実施の形態５．
図１０は、この発明の実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリの回路のメモリセルを示す図である。図１０において、ＮＭＯＳトランジスタ７２は、ドレインがビット線ＢＬに接続されていて、ゲート電極がワード線ＷＬに接続されている。ＭＯＳ容量７４は、ゲート電極がＮＭＯＳトランジスタ７２のソースに接続されていて、ソースおよびドレインがグランド電位（ＧＮＤ）に接続されている。メモリセル７０は、ＮＭＯＳトランジスタ７２およびＭＯＳ容量７４から構成されている。
【００７３】
この実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものである。
【００７４】
次に動作について説明する。
このように構成した１Ｔｒ１Ｃ型マルチポートメモリ回路において、ライト時には、メモリセル７０のキャパシタ７３とてのＭＯＳ容量７４は、ＮＭＯＳトランジスタ７２を介してビット線ＢＬｍの電位に充電されて書き込みデータを記憶する。リード時には、ＭＯＳ容量７４に記憶されたデータがＮＭＯＳトランジスタ７２を介してビット線ＢＬｍに伝えられる。
【００７５】
実施の形態５により、３Ｔｒ１Ｃ−ＤＲＡＭや、８Ｔｒ−ＳＲＡＭに比べてメモリセルの容量をＭＯＳ容量とすることで、高価なＤＲＡＭプロセスを使用することなく、安価な非ＤＲＡＭプロセス、いわゆるＣＭＯＳプロセスを使用することが可能となり、チップコストの低下が可能となる他、大容量マルチポートメモリを一般的なＣＭＯＳ ＡＳＩＣへ内蔵するシステムＬＳＩを実現することがきわめて容易になるというメリットを併せ持つ。
【００７６】
以上の説明では、この実施の形態５を実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものとして説明したが、実施の形態５を実施の形態２〜実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものとしてもよい。
【００７７】
以上のように、この実施の形態５のマルチポートメモリ回路は、実施の形態１から実施の形態４のマルチポートメモリ回路において、メモリセル（７０）のキャパシタ（７３）がＭＯＳ容量（７４）からなるものである。
【００７８】
以上のように、この実施の形態５によれば、メモリセル７０のキャパシタ７３をＭＯＳ容量７４で構成したので、高価なＤＲＡＭプロセスを使用することなく、安価な非ＤＲＡＭプロセス、いわゆるＣＭＯＳプロセスを使用することが可能となり、チップコストの低下が可能となる他、大容量マルチポートメモリを一般的なＣＭＯＳ ＡＳＩＣへ内蔵するシステムＬＳＩを実現することがきわめて容易になるという効果が得られる。
【００７９】
【発明の効果】
以上のように、この発明によれば、ライトクロックおよびリードクロックのうち周波数の高い方のクロックの２倍以上の周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路およびワードデコーダ回路のみとなり、チップサイズを縮小することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が同一で同期している場合を示す図である。
【図２】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりリードクロック（ＲＣＫ）がライトクロック（ＷＣＫ）より遅い（周波数が低い）場合を示す図である。
【図３】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりライトクロック（ＷＣＫ）がリードクロック（ＲＣＫ）より遅い（周波数が低い）場合を示す図である。
【図４】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路を示す図である。
【図５】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作をまとめて示した図である。
【図６】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の「Ｌ」リード時の動作タイミングを示す図である。
【図７】この発明の実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリの回路のアクセス番地選択回路を示す図である。
【図８】この発明の実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリの回路のライト・リードビット線選択回路を示す図である。
【図９】この発明の実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリの回路のリフレッシュ回路を示す図である。
【図１０】この発明の実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリの回路のメモリセルを示す図である。
【符号の説明】
１０ ビットデコーダ回路、２０ ワードデコーダ回路、３０ アクセス番地選択回路、３１ ＮＯＲゲート、４０ 入力回路、４１ 出力回路、４２ ライト・リード切替回路、５０ １ビット列ライト・リード制御回路、５１ ライトドライバ、５２ センスアンプ、５３ リフレッシュ回路、５４ ＮＭＯＳトランジスタ、６０ ライト・リードビット線選択回路、６１ ＰＭＯＳトランジスタ、６２ ＮＭＯＳトランジスタ、６３ ＰＭＯＳトランジスタ、６４ ＮＭＯＳトランジスタ、７０ メモリセル、７１ １番地分のメモリセル、７２ ＮＭＯＳトランジスタ、７３ キャパシタ、７４ ＭＯＳ容量、８０ ＰＭＯＳトランジスタ、８１ プリチャージ電圧、９０ 周波数逓倍回路。
【発明の属する技術分野】
この発明は、マルチポートメモリとして使用され、特にライトとリードのクロックが非同期な２ポートメモリに使用されるマルチポートメモリ回路に関し、特に、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ等の動作速度の異なる機器間のデータバッファとして様々な用途に使用されるマルチポートメモリ回路に関するものである。
【０００２】
【従来の技術】
ＦＩＦＯメモリは動作速度の異なる機器間のデータバッファとして様々な用途に使用されている。またＦＩＦＯメモリは書き込み（ライト）と読み出し（リード）のクロックが非同期のため、２ポート必要である（例えば、先行技術文献１参照）。そのため、ＦＩＦＯメモリを構成する方式としては、３Ｔｒ１Ｃ−ＤＲＡＭ、８Ｔｒ−ＳＲＡＭが使用されてきた。
【０００３】
従来のＦＩＦＯメモリでは、上述したようにライトとリードのクロックが非同期である。このため、ライト時にはライトビットデコーダおよびライトワードデコーダが用いられて、指定されたメモリセルへの書き込みが行われる。また、リード時にはリードビットデコーダおよびリードワードデコーダが用いられて指定されたメモリセルからの読み出しが行われる。従来のＦＩＦＯメモリは、ライト用およびリード用のそれぞれのためのワードデコーダおよびビットデコーダを有している。このようにワードデコーダおよびビットデコーダがそれぞれ２個必要なので、メモリセルの小型化が妨げられてしまう。
【０００４】
従来の３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルでのリード動作ではメモリセル内のデータは非破壊読出しされるため、データ保持時間内であれば、何度でも読み出せる。３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルの場合、メモリセルを構成するトランジスタおよびキャパシタの数が後に述べる８Ｔｒ１Ｃ−ＳＲＡＭ型メモリセルに比べて少ないのでメモリセルは小型化できるが、ライト選択回路が各番地に１つ必要であるため、１番地分のビット数（メモリセルの数）が少ない場合には、ライト選択回路が占める面積の影響が大きくなり、メモリセルの小型化が妨げられてしまう。また、ＤＲＡＭ構成なのでデータ保持時間の制約を解消するためにリフレッシュ回路を設けた場合にはリフレッシュ回路の占める面積によりメモリセルの小型化が妨げられてしまう。
【０００５】
従来の８Ｔｒ−ＳＲＡＭ型メモリセルのリード動作ではメモリセル内のデータは非破壊読み出しされるため、何度でもメモリセル内のデータを読み出すことができる。８Ｔｒ−ＳＲＡＭ型メモリセルの場合、３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルに比べて、ＳＲＡＭ構成のためデータ保持の問題はないが、メモリセルを構成するトランジスタの数が多いのでメモリセルの小型化が妨げられてしまう。
【０００６】
【特許文献１】
特開２００１−４３６７４号公報（第１９段落、図２）
【特許文献２】
特開平５−１９８１６８号公報（第１８−２１段落、図１）
【特許文献３】
特開昭６２−２８７４９８号公報（第２頁右下欄−３頁右下欄、第１図）
【特許文献４】
特開平５−２０６３９８号公報（第２２段落−５１段落、図１−図３）
【特許文献５】
特開昭５８−１３０４９４号公報（第２頁右上欄−３頁左上欄、第２図）
【特許文献６】
特開平１０−２８３７６９号公報（第３７段落−５６段落、図１−図４）
【特許文献７】
特開平７−２９６５８５号公報（第１０段落−１９段落、図１−図４）
【０００７】
【発明が解決しようとする課題】
従来のＦＩＦＯメモリは以上のように構成されているので、ライトとリードのクロックが非同期であることにより、ライト用およびリード用のそれぞれにワードデコーダおよびビットデコーダが２個必要となり、メモリセルの小型化が妨げられてしまうという課題があった。
【０００８】
また、ライト選択回路（ＮＯＲゲート）が各番地に１つ必要な３Ｔｒ１Ｃ−ＤＲＡＭ型メモリセルでは、１番地分のビット数（メモリセルの数）が少ない場合には、ライト選択回路が占める面積の影響が大きくなり、メモリセルの小型化が妨げられてしまうという課題、およびデータ保持時間の制約を解消するためにリフレッシュ回路を設けた場合にはリフレッシュ回路の占める面積によりメモリセルの小型化が妨げられてしまうという課題があった。
【０００９】
また、８Ｔｒ−ＳＲＡＭ型メモリセルでは、メモリセルを構成するトランジスタの数が多いのでメモリセルの小型化が妨げられてしまうという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、第１の目的は、メモリセルの面積を小型化し、チップサイズを縮小することが可能なマルチポートメモリ回路を得るものである。
【００１１】
【課題を解決するための手段】
この発明に係るマルチポートメモリ回路は、ワード選択信号（ＷＡＳ信号）およびビット選択信号（ＢＡＳ信号）によって選択されて、ライト動作またはリード動作を行なう番地のワード線（ＷＬ）のみを活性化するアクセス番地選択回路と、各メモリセルがワード線（ＷＬ）によって開閉されるライトアクセストランジスタとおよび電荷蓄積用のキャパシタを含む、複数のメモリセルと、リードビット線（ＲＢＬ）のデータを増幅するセンスアンプと、ライト動作またはリード動作を選択するライト・リード切替回路と、メモリセルのデータが「Ｌ」のとき活性化され、リードビット線（ＲＢＬ）を介して再度メモリセルに「Ｌ」データをライトするリフレッシュ回路と、ライト・リード切替回路によって制御されてライトデータをビット線（ＢＬ）に伝える、または、ビット線（ＢＬ）のデータをセンスアンプに伝える、の何れかを選択するライト・リードビット線選択回路と、ビット線（ＢＬ）をプリチャージするビット線プリチャージ回路と、リード動作およびライト動作の基準クロックとして用いられる内部クロック（ＳＣＫ）を生成し、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高い方のクロックの２倍以上の周波数を上記内部クロックの周波数とする周波数逓倍回路とを有するものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１、図２、および図３は、この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図である。図１〜図３において横軸は時間を表す。（ａ）はライトクロック（ＷＣＫ）信号の波形であり、（ｂ）はリードクロック（ＲＣＫ）信号の波形であり、（ｃ）はライトリセット（ＷＲＥＳ）信号の波形であり、（ｄ）はデータ入力（Ｄｎ）の波形であり、（ｅ）はリードリセット（ＲＲＥＳ）信号の波形であり、（ｆ）は内部クロック（ＳＣＫ）信号の波形であり、（ｇ）はデータ出力（Ｑｎ）の波形である。
【００１３】
図１はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が同一で同期している場合を示す図であり、図２はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりリードクロック（ＲＣＫ）がライトクロック（ＷＣＫ）より遅い（周波数が低い）場合を示す図であり、図３はライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりライトクロック（ＷＣＫ）がリードクロック（ＲＣＫ）より遅い（周波数が低い）場合を示す図である。
【００１４】
マルチポートメモリでは、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）を基準として、ライト動作およびリード動作が行われる。
【００１５】
この実施の形態１のマルチポートメモリでは、内部動作であるライト動作およびリード動作は、ＷＣＫあるいはＲＣＫに同期しかつＷＣＫあるいはＲＣＫの２倍の周波数を持つ内部クロック（ＳＣＫ）を基準として行われる。外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間に、ライト動作およびリード動作が完了するように、内部クロック（ＳＣＫ）が２サイクル動作する。すなわち、内部クロック（ＳＣＫ）の１サイクル目でライト動作を行い、２サイクル目でリード動作を行う。
【００１６】
図２および図３の場合で、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数の高い方のクロック（図２ではライトクロック（ＷＣＫ）、図３ではリードクロック（ＲＣＫ））を基準として内部クロック（ＳＣＫ）を生成する。内部クロック（ＳＣＫ）は周波数の高い方のクロックを２逓倍したものである。
【００１７】
図４は、この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路を示す図である。図４において、ビットデコーダ回路１０は書き込み（ライト）時または読み出し（リード）時のビットを指定する。ワードデコーダ回路２０は書き込み（ライト）時または読み出し（リード）時のワードを指定する。アクセス番地選択回路３０は、１番地分のメモリセル７１毎に設けられていて、ビットデコーダ回路１０からのビット選択信号ＢＡＳ（Ｂｉｔ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）＜０＞〜ＢＡＳ＜ｍ＞（以下「ＢＡＳ」という。）およびワードデコーダ回路２０からのワード選択信号ＷＡＳ（Ｗｏｒｄ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）＜０＞〜ＷＡＳ（以下「ＷＡＳ」という。）に基づいてアクセスする番地を選択する。
【００１８】
入力回路４０は、ライトドライバ５１を介してメモリセル７０に書き込まれる入力データをＦＩＦＯメモリに入力するための回路である。出力回路４１は、センスアンプ５２を介してメモリセル７０から読み出されるデータを出力するための回路である。
【００１９】
ライト・リード切替回路４２は、ライト・リードビット線選択回路６０へのライト・リード切替信号を出力する回路である。１ビット列ライト・リード制御回路５０は、列方向の１番地分のメモリセル７１毎に設けられていて、対応する列方向の１番地分のメモリセル７１内の各メモリセル７０（１ビット）に対する読み出しおよび書き込みを制御するための回路である。
【００２０】
ライトドライバ５１は、入力回路４０からの入力データをライト・リードビット線選択回路６０を介して対応するメモリセル７０に書き込む。センスアンプ５２は、対応するメモリセル７０から読み出されたデータをライト・リードビット線選択回路６０を介して出力回路４１に伝達する。リフレッシュ回路５３は、対応するメモリセル７１のデータをリフレッシュさせる。ライトドライバ５１、センスアンプ５２、およびリフレッシュ回路５３は、１ビット列ライト・リード制御回路５０内でメモリセル７０の列毎に設けられている。ライト・リードビット線選択回路６０は、１ビット列ライト・リード制御回路５０毎に設けられていて、対応する列方向の１番地分のメモリセル７１内の読み出しまたは書き込みを行うメモリセル７０を選択する回路である。１ビット列ライト・リード制御回路５０は、ライトドライバ５１、センスアンプ５２、リフレッシュ回路５３、およびライト・リードビット線選択回路６０から構成されている。
【００２１】
メモリセル７０は、１番地分のメモリセル７１内に８個設けられていて、メモリセル７１は０ビット目から７ビット目までの８ビットのメモリセル７０およびアクセス番地選択回路３０から構成されている。１番地分のメモリセル７１は、行方向（図４の横方向）にｍ＋１個配列され、列方向（図４の縦方向）にｐ＋１個配列されていて、合計で、ｎ＝（ｍ＋１）×（ｐ＋１）個配列されている。
【００２２】
ＮＭＯＳトランジスタ７２は、ドレインが対応するビット線ＢＬｍ＜０＞〜ＢＬｍ＜７＞（以下「ＢＬｍ」という。）に接続されていて、ゲート電極が対応するワード線ＷＬ０〜ＷＬｐ（以下「ＷＬ」という。）に接続されている。キャパシタ７３は、一方の端子がＮＭＯＳトランジスタ７２のソースに接続されていて、他方の端子がＧＮＤ（グランド電位）に接続されている。メモリセル７０は、ＮＭＯＳトランジスタ７２およびキャパシタ７３から構成されている。
【００２３】
ＰＭＯＳトランジスタ８０は、ソースがプリチャージ電圧８１に接続されていて、ゲート電極がプリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号線に接続されていて、ドレインが対応するするビット線ＢＬｍに接続されている。ＰＭＯＳトランジスタ８０およびプリチャージ電圧８１は、ビット線ＢＬｍ毎に設けられている。
【００２４】
周波数逓倍回路９０は、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）が入力されて、内部クロック（ＳＣＫ）を出力する。周波数逓倍回路９０は、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高いクロックの周波数を２逓倍して、この２逓倍された周波数を内部クロックの周波数とする。図１〜図３の説明において述べたように、ライト動作およびリード動作はこの２逓倍された周波数の内部クロックを基準として行なわれるので、外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間に、ライト動作およびリード動作が完了する。
【００２５】
外部クロック（ＷＣＫあるいはＲＣＫ）の１サイクルの間にライト動作およびリード動作が完了するように、２逓倍された周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路１０およびワードデコーダ回路２０のみとなり、チップサイズを縮小することができる。
【００２６】
図４では、図面を明瞭にするために、ＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、ＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。また、ＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するメモリセル７０、ライトドライバ５１、リフレッシュ回路５３、およびセンスアンプ５２も省略されている。また、周波数逓倍回路９０から出力された内部クロック（ＳＣＫ）は、ビットデコーダ回路１０、ワードデコーダ回路２０、ライト・リード切替回路４２、入力回路４０、および出力回路４１に接続されているが、内部クロックの信号線は図面を明瞭にするために省略されている。
【００２７】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、以下のように、ライト動作およびリード動作が行われる。ビットデコーダ回路１０にて生成されたビット選択信号ＢＡＳ（Ｂｉｔ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）（ＢＡＳ＜ｍ＞）とワードデコーダ回路２０にて生成されたワード選択信号ＷＡＳ（Ｗｏｒｄ Ａｃｃｅｓｓ Ｓｅｌｅｃｔ）（例えばＷＡＳ）で選択された番地の１番地分のメモリセル７１で、アクセス番地選択回路３０からのワード線ＷＬ（例えばＷＬｐ）にイネーブルになった信号が出力されて、メモリセル７０が開く（メモリセル７０のＮＭＯＳトランジスタ７２が導通状態になる）。
【００２８】
またライト・リード切替回路４２でライト（書き込み）動作かリード（読み出し）動作が選択され、その後ライト・リードビット線選択回路６０にて、ビット線ＢＬｍをライト動作に使用するか、リード動作に使用するかが選択される。ライト動作の場合、ライトドライバ５１からデータをビット線ＢＬｍに伝える。リード動作の場合、ビット線ＢＬｍからリードしたデータはセンスアンプ５２に伝えられる。選択された番地が複数ビットを有する（１番地分のメモリセルが複数のメモリセルからなる）場合（１番地は８ビット）、１番地分のメモリセル７１に対して一括してライト動作、リード動作が行われる。
【００２９】
以下の説明では、図４に示されたｍ列の１番地分のメモリセル（ｍ番地の１番地分のメモリセルおよびｎ番地の１番地分のメモリセル）についての動作を説明する。また、図４にはｍ列のビット線（ＢＬｍ＜０＞〜ＢＬｍ＜７＞）が示されているが、その他の列を含む各列にはその列に対応したビット線ＢＬ０＜０＞〜ＢＬ０＜７＞（０列）からビット線ＢＬｍ＜０＞〜ＢＬｍ＜７＞（ｍ列）が設けられている。
【００３０】
次に、「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作に分けて説明する。
【００３１】
図５は「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作をまとめて示した図である。図５において、第１段は「Ｈ」ライト時の動作を表し、第２段は「Ｌ」ライト時の動作を表し、第３段は「Ｈ」リード時の動作を表し、第４段は「Ｌ」リード時の動作を表す。
【００３２】
図６は「Ｌ」リード時の動作タイミングを示す図である。図６において横軸は時間を表す。（ａ）は内部クロック（ＳＣＫ）信号の波形であり、（ｂ）はプリチャージ信号の波形であり、（ｃ）はリードワード信号の波形であり、（ｄ）はセンスアンプイネーブル信号の波形であり、（ｅ）はリフレッシュイネーブル信号の波形、（ｆ）はメモリセルの電位の波形、（ｇ）はビット線の電位の波形であり、（ｈ）はセンスアンプ出力の波形である。
【００３３】
図５の第１段に示すように、「Ｈ」ライト時は、上記の通り選択された番地の１番地分のメモリセル７１内のメモリセル７０に対してのみ、ライトドライバ５１からビット線ＢＬｍを介して、「Ｈ」データを入力回路４０からのデータとしてライトする。
【００３４】
図５の第２段に示すように、「Ｌ」ライト時は、選択された番地の１番地分のメモリセル７１内のメモリセル７０に対してのみ、ライトドライバ５１からビット線ＢＬｍを介して、「Ｌ」データを入力回路４０からのデータとしてライトする（書き込む）。
【００３５】
図５の第３段に示すように、「Ｈ」リード時は、ビット線ＢＬｍをプリチャージして「Ｈ」にして（プリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号によってＰＭＯＳトランジスタ８０を導通状態にしてビット線ＢＬｍをプリチャージ電圧８１に接続して）おき、選択された番地の１番地分のメモリセル７１のみで、ワード線ＷＬ（ＷＬ０〜ＷＬｐのいずれか）をイネーブルとしてメモリセル７０を開いて、メモリセル７０のデータをビット線ＢＬｍに伝える。このとき、ビット線ＢＬｍおよびメモリセル７０の電位は「Ｈ」のため、双方の電位変化はない。よって、メモリセル７０のデータは破壊されず、そのまま「Ｈ」が保持される。ワード線ＷＬが開くと（イネーブルになると）同時にセンスアンプ５２がイネーブルになり、ライト・リードビット線選択回路６０およびセンスアンプ５２を介して「Ｌ」データ（センスアンプ５２はインバータとして機能するので「Ｈ」データの反転データ）が出力回路４１に伝えられる。センスアンプ５２の出力が「Ｌ」の場合、リフレッシュ回路５３はＯＦＦ（非導通状態に）しておく。
【００３６】
図５の第４段に示すように、「Ｌ」リード時は、ビット線ＢＬｍをプリチャージして「Ｈ」にして（プリチャージ（Ｐｒｅ−Ｃｈａｒｇｅ）信号によってＰＭＯＳトランジスタ８０を導通状態にしてビット線ＢＬｍをプリチャージ電圧８１に接続して）おき（図６の時刻Ａ以前）、選択された番地の１ビット分のメモリセルのみで、ワード線ＷＬ（ＷＬ０〜ＷＬｐのいずれか）がイネーブルになり（図６の時刻Ａ）、メモリセル７０のデータをビット線ＢＬｍに伝える（図６の時刻Ａ）。このときメモリセル７０の電位は「Ｌ」でビット線ＢＬｍの電位が「Ｈ」なので、メモリセル７０を開くとメモリセル７０の電位はＨ側へ、ビット線ＢＬｍの電位はＬ側へシフトし、ちょうど双方が一致するところ（図６の時刻Ｃ）で電位変化が止まる。よって、メモリセル７０のデータは一度ワード線ＷＬを開くと破壊されてしまう。
【００３７】
一方、ワード線ＷＬが開くと同時にセンスアンプ５２がイネーブルになり、センスアンプ５２がオンして（図６の時刻Ａ）、ビット線ＢＬｍの電位がＬ側へシフトしてアンプしきい値になるまで（図６の時刻Ａから時刻Ｂまで）センスアンプ５２の出力は「Ｌ」データであり、ビット線ＢＬｍの電位がアンプしきい値より低くなると（図６の時刻Ｂ以降）センスアンプ５２の出力は「Ｈ」データとなる。センスアンプの出力の「Ｌ」データ（「Ｈ」データの反転データ）が出力回路４１に伝えられ後、センスアンプ５２の出力が「Ｈ」データになると（図６の時刻Ｂ以降）、リフレッシュ回路５３はオンし（動作状態となり）かつセンスアンプ５２はオフし（図６の時刻Ｃ）、ビット線ＢＬｍを介してメモリセル７０に再度「Ｌ」データをライトする（図６の時刻Ｃ以降）。これにより一度破壊されたメモリセル７０のデータをリフレッシュさせ、何度でもリード可能となる。メモリセル７０に再度「Ｌ」データがライトされた後、ビット線ＢＬｍをプリチャージして（図６の時刻Ｄ）「Ｈ」にする（図６の時刻Ｅ）。
【００３８】
図５の第３段および第４段に示されたリード動作時には、リード動作が行われる番地列はアクセス番地選択回路３０を介してビットデコーダ回路１０からのビット選択信号ＢＡＳにより選択され、選択された番地列のみリード動作が行われるようになっている。このように選択された番地列のみリード動作が行われることにより、低消費電力化が達成される。
【００３９】
この実施の形態１により、３Ｔｒ１Ｃ−ＤＲＡＭや８Ｔｒ−ＳＲＡＭに比べてメモリセルに１Ｔｒ１Ｃ構成を使用することで、メモリセルの面積を小型化し、チップサイズを縮小することが可能となる。
【００４０】
この実施の形態１では、内部クロック信号（ＳＣＫ）を外部のライトクロック信号（ＷＣＫ）およびリードクロック信号（ＲＣＫ）のうち周波数の高い信号の２倍の周波数にしたが、２倍以上の例えば４倍、８倍などの周波数にすることも可能である。
【００４１】
また、実施の形態１ではメモリセルを１Ｔｒ１Ｃ型にしているが、その他の形態のメモリセル、例えば３Ｔｒ１Ｃや８Ｔｒのメモリセルにして、内部クロックを上記のように外部クロック（ライトクロック信号（ＷＣＫ）およびリードクロック信号（ＲＣＫ）のうち周波数の高い信号）の２倍以上の周波数にすることもできる。
【００４２】
以上のように、この実施の形態１のマルチポートメモリ回路は、ワード選択信号（ＷＡＳ信号）およびビット選択信号（ＢＡＳ信号）によって選択されて、ライト動作またはリード動作を行なう番地のワード線（ＷＬ）のみを活性化するアクセス番地選択回路（３０）と、各メモリセルがワード線（ＷＬ）によって開閉されるライトアクセストランジスタ（７２）および電荷蓄積用のキャパシタ（７３）を含む、複数のメモリセル（７０）と、リードビット線（ＲＢＬ）のデータを増幅するセンスアンプ（５２）と、ライト動作またはリード動作を選択するライト・リード切替回路（４２）と、メモリセル（７０）のデータが「Ｌ」のとき活性化され、リードビット線（ＲＢＬ）を介して再度メモリセル（７０）に「Ｌ」データをライトするリフレッシュ回路（５３）と、ライト・リード切替回路（４２）によって制御されてライトデータをビット線（ＢＬ）に伝える、または、ビット線（ＢＬ）のデータをセンスアンプ（５２）に伝える、の何れかを選択するライト・リードビット線選択回路（６０）と、ビット線（ＢＬ）をプリチャージするビット線プリチャージ回路（８０，８１）と、リード動作およびライト動作の基準クロックとして用いられる内部クロック（ＳＣＫ）を生成し、ライトクロック（ＷＣＫ）およびリードクロック（ＲＣＫ）のうち周波数の高い方のクロックの２倍以上の周波数を内部クロックの周波数とする周波数逓倍回路（９０）とを有するものである。
【００４３】
この実施の形態１のマルチポートメモリ回路は、メモリセル（７０）が、ライトアクセストランジスタ（７２）と、ライトアクセストランジスタ（７２）がオンしたときにビット線（ＢＬ）に接続されるキャパシタ（７３）とからなる１Ｔｒ１Ｃ型メモリセルからなるものである。
【００４４】
以上のように、この実施の形態１によれば、２逓倍された周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路１０およびワードデコーダ回路２０のみとなり、チップサイズを縮小することができる効果が得られる。
【００４５】
この実施の形態１によれば、メモリセルを１Ｔｒ１Ｃ構成にしたので、メモリセルの面積を小型化し、チップサイズを縮小することが可能となる効果が得られる。
【００４６】
この実施の形態１によれば、アクセス番地選択回路３０を設けて、ビット選択信号ＢＡＳにより選択された番地列のみリード動作が行われるようにしたので、低消費電力化が達成される効果が得られる。
【００４７】
実施の形態２．
図７は、この発明の実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリの回路のアクセス番地選択回路を示す図である。図７において、ＮＯＲゲート３１は、１番地分のメモリセル７１毎に設けられたアクセス番地選択回路３０を構成している。ＮＯＲゲート３１の一方の入力には対応するビット選択信号ＢＡＳ（ＢＡＳ＜ｍ＞）が、他方の入力には対応するワード選択信号ＷＡＳ（ＷＡＳ）が、各々入力され、ＮＯＲゲート３１から出力されたワード線ＷＬ（ＷＬｍ）はその１番地分のメモリセル７１内の各メモリセル７０のゲート電極に接続されている。図４の構成要素と同じ符号が付されたその他の構成要素は、その符号が付された図４の構成要素と等しい。
【００４８】
この実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてアクセス番地選択回路を図７に示す構成としたものである。
【００４９】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、アクセス番地選択回路３０のＮＯＲゲート３１は、ビット選択信号ＢＡＳがイネーブル「Ｌ」、かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときに、イネーブル「Ｈ」のワード線ＷＬの信号を出力する。したがって、メモリセル７０のアクセスゲート（ゲート電極）の電位は、ビット選択信号ＢＡＳがイネーブル「Ｌ」かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときのみに「Ｈ」になり、ＮＭＯＳトランジスタ７２がオンする。
【００５０】
この実施の形態２では、アクセス番地選択回路３０を２入力ＮＯＲゲート３１によって構成して、ビット選択信号ＢＡＳがイネーブル「Ｌ」かつワード選択信号ＷＡＳがイネーブル「Ｌ」のときにメモリセル７０のアクセスゲート（ＮＭＯＳトランジスタ）７２をオンさせて、その他の場合にはオンさせないようにしたので、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳのノイズ等による選択されない（意図しない）番地のメモリセル７０のデータの破壊を防止することができる。
【００５１】
以上のように、この実施の形態２のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、アクセス番地選択回路（３０）が、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳが入力されてワード線ＷＬに出力信号を供給する２入力ＮＯＲゲート（３１）からなるものである。
【００５２】
以上のように、この実施の形態２によれば、アクセス番地選択回路３０を２入力ＮＯＲゲート３１によって構成したので、ビット選択信号ＢＡＳおよびワード選択信号ＷＡＳのノイズ等による選択されない（意図しない）番地のメモリセル７０のデータの破壊を防止することができる効果が得られる。
【００５３】
実施の形態３．
図８は、この発明の実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリの回路のライト・リードビット線選択回路を示す図である。図８において、ＰＭＯＳトランジスタ６１は、ソースが対応するビット線ＢＬｍ（ＢＬｍ＜０＞）に接続され、ドレインはライトドライバ５１からのライトビット線ＷＢＬ（ＷＢＬ＜０＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５４】
ＮＭＯＳトランジスタ６２は、ドレインが対応するビット線ＢＬ（ＢＬｍ＜０＞）に接続され、ソースがセンスアンプ５２の入力に接続されたリードビット線ＲＢＬ（ＲＢＬ＜０＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５５】
ＰＭＯＳトランジスタ６３は、ソースが対応するビット線ＢＬ（ＢＬｍ＜７＞）に接続され、ドレインがライトドライバ５１からのライトビット線ＷＢＬ（ＷＢＬ＜７＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５６】
ＮＭＯＳトランジスタ６４は、ドレインが対応するビット線ＢＬ（ＢＬｍ＜７＞）に接続され、ソースがセンスアンプ５２の入力に接続されたリードビット線ＲＢＬ（ＲＢＬ＜７＞）に接続され、ゲート電極がライト・リード切替回路４２からの出力線（ライト・リード切替信号線）に接続されている。
【００５７】
図８において、０ビット目のメモリセル７０および７ビット目のメモリセル７０に対応するＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、１ビット目のメモリセル７０〜６ビット目のメモリセル７０に対応するＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。したがって、省略されたＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタも図８において省略されている。ライト・リードビット線切替回路６０は、ＰＭＯＳトランジスタ（図８ではＰＭＯＳトランジスタ６１，６３）およびＮＭＯＳトランジスタ（図８ではＮＭＯＳトランジスタ６２，６４）で構成されている。
【００５８】
この実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてライト・リードビット線選択回路６０を図８に示す構成としたものである。
【００５９】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、ライト・リード切替回路４２の出力が「Ｌ」のとき、ライト・リードビット線選択回路６０のＰＭＯＳトランジスタ（Ｍ１）６１およびＰＭＯＳトランジスタ（Ｍ３）６３がオンし、ライトドライバ５１を介して入力回路４０のデータがビット線ＢＬｍに伝えられて、メモリセル７０へのライト動作が行なわれる。
【００６０】
ライト・リード切替回路４２の出力が「Ｈ」のとき、ライト・リードビット線選択回路６０のＮＭＯＳトランジスタ（Ｍ２）６２およびＮＭＯＳトランジスタ（Ｍ４）６４がオンし、センスアンプ５２を介してビット線ＢＬｍのデータが出力回路４１に伝えられて、メモリセル７０に対するリード動作が行なわれる。
【００６１】
この実施の形態３では、ライト・リードビット線選択回路６０を、ライト・リード切替回路４２の出力が「Ｌ」のときオンしてライトドライバ５１から出力されたデータをビット線ＢＬｍに伝えてライト動作を行うＰＭＯＳトランジスタ６１，６３と、ライト・リード切替回路４２の出力が「Ｈ」のときオンしてビット線ＢＬｍのデータをセンスアンプ５２に伝えてリード動作を行うＮＭＯＳトランジスタ６２，６４とからなる構成することで、ライト動作およびビット動作の切替をただひとつの信号線（ライト・リード切替回路４２からの出力線）によって行うことができる。
【００６２】
以上のように、この実施の形態３のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、ライト・リードビット線選択回路（６０）が、ライト・リード切替回路（４２）の出力が「Ｌ」のときオンしてライトドライバ（５１）から出力されたデータをビット線ＢＬｍに伝えてライト動作を行なうスイッチ（ＰＭＯＳトランジスタ６１，６３）と、ライト・リード切替回路（４２）の出力が「Ｈ」のときオンしてビット線ＢＬｍのデータをセンスアンプ（５２）に伝えてリード動作を行なうスイッチ（ＮＭＯＳトランジスタ６２，６４）とからなるものである。
【００６３】
以上のように、この実施の形態３によれば、ライト・リードビット線選択回路６０を、ライト・リード切替回路４２の出力が「Ｌ」のときオンするＰＭＯＳトランジスタ６１，６３と、ライト・リード切替回路４２の出力が「Ｈ」のときオンするＮＭＯＳトランジスタ６２，６４とからなる構成することで、ライト動作およびビット動作の切替をただひとつの信号線（ライト・リード切替回路４２からの出力線）によって行うことができ、チップサイズを縮小できる効果が得られる。
【００６４】
実施の形態４．
図９は、この発明の実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリの回路のリフレッシュ回路を示す図である。図９において、リフレッシュ回路５３は、ビット線ＢＬｍ毎に設けられているＮＭＯＳトランジスタ５４であり、ゲート電極が対応するセンスアンプ５２の出力に接続されていて、ドレインが対応するリードビット線ＲＢＬ（ＲＢＬ＜０＞〜ＲＢＬ＜７＞）に接続されていて、ソースがグランド電位（ＧＮＤ）に接続されている。リフレッシュ回路５３はＮＭＯＳトランジスタ５４で構成されている。図４の構成要素と同じ符号が付されたその他の構成要素は、その符号が付された図４の構成要素と等しい。
【００６５】
図９において、０ビット目のメモリセル７０および７ビット目のメモリセル７０に対応するＢＬｍ＜０＞およびＢＬｍ＜７＞が描かれていて、１ビット目のメモリセル７０〜６ビット目のメモリセル７０に対応するＢＬｍ＜１＞〜ＢＬｍ＜６＞は省略されている。したがって、省略されたＢＬｍ＜１＞〜ＢＬｍ＜６＞に対応するライトドライバ５１、リフレッシュ回路５３、およびセンスアンプ５２も省略されている。
【００６６】
この実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてリフレッシュ回路を図９に示す構成としたものである。
【００６７】
実施の形態１において説明したように、メモリセル７０のデータとして「Ｌ」がライトされていて、その「Ｌ」データをリードする場合、メモリセル７０の電位はＨ側へ、ビット線ＢＬｍの電位はＬ側へシフトし、ちょうど双方が一致するところ（図９の時刻Ｃ）で電位変化が止まり、このままではメモリセル７０が破壊読出しになる。そこで、この実施の形態４ではリフレッシュ回路５３をセンスアンプ５３の出力とＧＮＤとの間に挿入されたプルダウン用のＮＭＯＳ回路（ＮＭＯＳトランジスタ５４）によって構成して、このＮＭＯＳトランジスタ５４により、ビット線を介してメモリセル７０に再度「Ｌ」データをライトすることでリフレッシュ動作を行うようにした。
【００６８】
次に動作について説明する。
このように構成された１Ｔｒ１Ｃ型マルチポートメモリ回路において、ＮＭＯＳトランジスタ５４は、センスアンプ５２の出力が「Ｈ」データになると（図６の時刻Ｂ以降）オンし（動作状態となり）、かつセンスアンプ５２はオフし（図６の時刻Ｃ）、ビット線ＢＬｍを介してメモリセル７０に再度「Ｌ」データがライトされる（図６の時刻Ｃ以降）。これにより一度破壊されたメモリセル７０のデータをリフレッシュさせ、何度でもリード可能となる。
【００６９】
実施の形態４では、リフレッシュ回路５３を、センスアンプ５２の出力とＧＮＤとの間に挿入されたプルダウン用のＮＭＯＳ回路（ＮＭＯＳトランジスタ５４）によって構成して、このＮＭＯＳトランジスタ５４によりビット線を介してメモリセル７０に再度「Ｌ」データをライトすることで、何度でもリード可能となる。
【００７０】
以上のように、この実施の形態４のマルチポートメモリ回路は、実施の形態１のマルチポートメモリ回路において、リフレッシュ回路（５３）が、センスアンプ（５２）の出力が「Ｈ」のときに導通してグランド電位（ＧＮＤ）をリードビット線（ＲＢＬ）に伝えるＮＭＯＳトランジスタ（５４）からなるものである。
【００７１】
以上のように、この実施の形態４によれば、リフレッシュ回路５３を、センスアンプ５２の出力が「Ｈ」のときに導通してグランド電位（ＧＮＤ）をリードビット線（ＲＢＬ）に伝えるＮＭＯＳトランジスタ５４で構成したので、一度破壊されたメモリセル７０のデータ「Ｌ」をリフレッシュさせ何度でもリード可能となる効果が得られる。
【００７２】
実施の形態５．
図１０は、この発明の実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリの回路のメモリセルを示す図である。図１０において、ＮＭＯＳトランジスタ７２は、ドレインがビット線ＢＬに接続されていて、ゲート電極がワード線ＷＬに接続されている。ＭＯＳ容量７４は、ゲート電極がＮＭＯＳトランジスタ７２のソースに接続されていて、ソースおよびドレインがグランド電位（ＧＮＤ）に接続されている。メモリセル７０は、ＮＭＯＳトランジスタ７２およびＭＯＳ容量７４から構成されている。
【００７３】
この実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリ回路は、実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものである。
【００７４】
次に動作について説明する。
このように構成した１Ｔｒ１Ｃ型マルチポートメモリ回路において、ライト時には、メモリセル７０のキャパシタ７３とてのＭＯＳ容量７４は、ＮＭＯＳトランジスタ７２を介してビット線ＢＬｍの電位に充電されて書き込みデータを記憶する。リード時には、ＭＯＳ容量７４に記憶されたデータがＮＭＯＳトランジスタ７２を介してビット線ＢＬｍに伝えられる。
【００７５】
実施の形態５により、３Ｔｒ１Ｃ−ＤＲＡＭや、８Ｔｒ−ＳＲＡＭに比べてメモリセルの容量をＭＯＳ容量とすることで、高価なＤＲＡＭプロセスを使用することなく、安価な非ＤＲＡＭプロセス、いわゆるＣＭＯＳプロセスを使用することが可能となり、チップコストの低下が可能となる他、大容量マルチポートメモリを一般的なＣＭＯＳ ＡＳＩＣへ内蔵するシステムＬＳＩを実現することがきわめて容易になるというメリットを併せ持つ。
【００７６】
以上の説明では、この実施の形態５を実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものとして説明したが、実施の形態５を実施の形態２〜実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリ回路においてメモリセル７０を図１０に示す構成としたものとしてもよい。
【００７７】
以上のように、この実施の形態５のマルチポートメモリ回路は、実施の形態１から実施の形態４のマルチポートメモリ回路において、メモリセル（７０）のキャパシタ（７３）がＭＯＳ容量（７４）からなるものである。
【００７８】
以上のように、この実施の形態５によれば、メモリセル７０のキャパシタ７３をＭＯＳ容量７４で構成したので、高価なＤＲＡＭプロセスを使用することなく、安価な非ＤＲＡＭプロセス、いわゆるＣＭＯＳプロセスを使用することが可能となり、チップコストの低下が可能となる他、大容量マルチポートメモリを一般的なＣＭＯＳ ＡＳＩＣへ内蔵するシステムＬＳＩを実現することがきわめて容易になるという効果が得られる。
【００７９】
【発明の効果】
以上のように、この発明によれば、ライトクロックおよびリードクロックのうち周波数の高い方のクロックの２倍以上の周波数の内部クロックを基準としてライト動作およびリード動作を行うようにしたので、ライト動作およびリード動作に必要なデコーダ回路はビットデコーダ回路およびワードデコーダ回路のみとなり、チップサイズを縮小することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が同一で同期している場合を示す図である。
【図２】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりリードクロック（ＲＣＫ）がライトクロック（ＷＣＫ）より遅い（周波数が低い）場合を示す図である。
【図３】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の外部から見た動作タイミング例を示す図であり、ライトクロック（ＷＣＫ）とリードクロック（ＲＣＫ）の周波数が異なりライトクロック（ＷＣＫ）がリードクロック（ＲＣＫ）より遅い（周波数が低い）場合を示す図である。
【図４】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路を示す図である。
【図５】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の「Ｈ」ライト動作、「Ｌ」ライト動作、「Ｈ」リード動作、「Ｌ」リード動作をまとめて示した図である。
【図６】この発明の実施の形態１の１Ｔｒ１Ｃ型マルチポートメモリ回路の「Ｌ」リード時の動作タイミングを示す図である。
【図７】この発明の実施の形態２の１Ｔｒ１Ｃ型マルチポートメモリの回路のアクセス番地選択回路を示す図である。
【図８】この発明の実施の形態３の１Ｔｒ１Ｃ型マルチポートメモリの回路のライト・リードビット線選択回路を示す図である。
【図９】この発明の実施の形態４の１Ｔｒ１Ｃ型マルチポートメモリの回路のリフレッシュ回路を示す図である。
【図１０】この発明の実施の形態５の１Ｔｒ１Ｃ型マルチポートメモリの回路のメモリセルを示す図である。
【符号の説明】
１０ ビットデコーダ回路、２０ ワードデコーダ回路、３０ アクセス番地選択回路、３１ ＮＯＲゲート、４０ 入力回路、４１ 出力回路、４２ ライト・リード切替回路、５０ １ビット列ライト・リード制御回路、５１ ライトドライバ、５２ センスアンプ、５３ リフレッシュ回路、５４ ＮＭＯＳトランジスタ、６０ ライト・リードビット線選択回路、６１ ＰＭＯＳトランジスタ、６２ ＮＭＯＳトランジスタ、６３ ＰＭＯＳトランジスタ、６４ ＮＭＯＳトランジスタ、７０ メモリセル、７１ １番地分のメモリセル、７２ ＮＭＯＳトランジスタ、７３ キャパシタ、７４ ＭＯＳ容量、８０ ＰＭＯＳトランジスタ、８１ プリチャージ電圧、９０ 周波数逓倍回路。
Claims (6)
- ワード選択信号およびビット選択信号によって選択されて、ライト動作またはリード動作を行なう番地のワード線のみを活性化するアクセス番地選択回路と、
各メモリセルが上記ワード線によって開閉されるライトアクセストランジスタとおよび電荷蓄積用のキャパシタを含む、複数のメモリセルと、
リードビット線のデータを増幅するセンスアンプと、
ライト動作またはリード動作を選択するライト・リード切替回路と、
メモリセルのデータが「Ｌ」のとき活性化され、上記リードビット線を介して再度メモリセルに「Ｌ」データをライトするリフレッシュ回路と、
上記ライト・リード切替回路によって制御されてライトデータをビット線に伝える、または、上記ビット線のデータを上記センスアンプに伝える、の何れかを選択するライト・リードビット線選択回路と、
上記ビット線をプリチャージするビット線プリチャージ回路と、
リード動作およびライト動作の基準クロックとして用いられる内部クロックを生成し、ライトクロックおよびリードクロックのうち周波数の高い方のクロックの２倍以上の周波数を上記内部クロックの周波数とする周波数逓倍回路とを有するマルチポートメモリ回路。 - アクセス番地選択回路が、ビット選択信号およびワード選択信号が入力されてワード線に出力信号を供給する２入力ＮＯＲゲートからなる請求項１記載のマルチポートメモリ回路。
- ライト・リードビット線選択回路が、ライト・リード切替回路の出力が「Ｌ」のときオンしてライトドライバから出力されたデータをビット線に伝えてライト動作を行なうスイッチと、上記ライト・リード切替回路の出力が「Ｈ」のときオンして上記ビット線のデータをセンスアンプに伝えてリード動作を行なうスイッチとからなる請求項１記載のマルチポートメモリ回路。
- リフレッシュ回路が、センスアンプの出力が「Ｈ」のときに導通してグランド電位をリードビット線に伝えるＭＯＳトランジスタからなる請求項１記載のマルチポートメモリ回路。
- メモリセルが、ライトアクセストランジスタと、上記ライトアクセストランジスタがオンしたときにビット線に接続されるキャパシタとからなる１Ｔｒ１Ｃ型メモリセルからなる請求項１から請求項４のうちのいずれか１項記載のマルチポートメモリ回路。
- メモリセルのキャパシタがＭＯＳ容量からなる請求項５記載のマルチポートメモリ回路。
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