JPH09106669A - シンクロナスｄｒａｍと半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像処理のためのデータ入出力を高速に、し
かも簡単に行えるようにしたシンクロナスＤＲＡＭを提
供する。 【解決手段】 クロック信号に同期して信号の入力又は
出力が行われ、かつ少なくとも２つのメモリバンクの一
方をアクセスしている間に他方のプリチャージを行うこ
とが可能にされたシンクロナスＤＲＡＭにおいて、バー
スト長に対応された複数メモリセルをアクセスすると
き、かかる複数からなるメモリセルが上記一方のメモリ
バンクと他方のメモリバンクにまたがって配置されてい
ることを検出したなら、上記一方のメモリバンクのメモ
リセルに対するアクセスに引き続いて上記他方のメモリ
バンクのメモリセルに対するコマンドとアドレス信号を
内部で自動発生させて連続的にデータの入力又は出力を
行うようにすることにより、画面上の任意の表示エリア
に対応したメモリブロックにおいて、バーストモードで
の高速アクセスが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シンクロナスＤ
ＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）
に関し、主に画像処理用に用いられるものに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】画像処理用のＤＲＡＭとしては、シリア
ル出力機能とランダム入出力機能とを持つようにしたマ
ルチポートメモリがある。このようなマルチポートメモ
リの例としては、特開昭６１−２８９５９４号公報があ
る。

【０００３】

【発明が解決しようとする課題】上記のようなマルチポ
ートメモリでは、主にＣＲＴ表示装置のラスタスキャン
タイミングに同期した読み出し動作を配慮して考えられ
たものであり、画像処理のためのデータ入出力動作は、
通常のランダムアクセス動作によるものである。このた
め、画像処理のためのデータ入出力に時間がかかるとい
う問題がある。そこで、本願発明者等においてはＸ及び
Ｙ方向に対する連続アクセスが高速に行えるバーストモ
ードを備えたシンクロナスＤＲＡＭを用いることを考え
た。しかしながら、シンクロナスＤＲＡＭにおいても、
例えばワード線の境界をまたいで割り付けられたメモリ
ブロックに対する連続アクセスを行うとすると、上記ワ
ード線が切り替わる毎にコマンドとアドレス入力を行う
ことが必要となり、上記バーストモードを有効に使えな
いという問題のあることが判明した。

【０００４】この発明の目的は、画像処理のためのデー
タ入出力を高速に、しかも簡単に行えるようにしたシン
クロナスＤＲＡＭと半導体記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、クロック信号に同期して信
号の入力又は出力が行われ、かつ少なくとも２つのメモ
リバンクを持ち、一方をアクセスしている間に他方のプ
リチャージを行うことが可能にされたシンクロナスＤＲ
ＡＭにおいて、バースト長に対応された複数メモリセル
をアクセスするとき、かかる複数からなるメモリセルが
上記一方のメモリバンクと他方のメモリバンクとにまた
がって配置されているか否かを検出し、かかる検出によ
り上記他方のメモリバンクにまたがってメモリセルをア
クセスするとき、上記一方のメモリバンクのメモリセル
に対するアクセスに引き続いて上記他方のメモリバンク
のメモリセルに対する必要なコマンドとアドレス信号を
内部で自動発生させてそのアクセスを行う。

【０００６】上記した手段によれば、画面上の任意の表
示エリアに対応したメモリブロックに対してバーストモ
ードでの高速アクセスが可能になる。

【０００７】

【発明の実施の形態】図１には、この発明に係るシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の概略ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。この実施例のＳＤＲＡＭ
は、メモリバンク０（ＢＡＮＫ０）を構成するメモリア
レイ(MEMORY ARRAY)２００Ａと、メモリバンク１（ＢＡ
ＮＫ１）を構成するメモリアレイ（MEMORY ARRAY）２０
０Ｂとを備える。上記それぞれのメモリアレイ２００
Ａ，２００Ｂは、マトリクス配置されたダイナミック型
メモリセルを備え、図に従えば同一列に配置されたメモ
リセルの選択端子は列毎のワード線（図示せず）に結合
され、同一行に配置されたメモリセルのデータ入出力端
子は行毎に相補データ線（図示せず）に結合される。

【０００８】メモリアレイ２００Ａの図示しないワード
線はロウデコーダ（ROW DECODER)２０１Ａによるロウア
ドレス信号のデコード結果に従って１本が選択レベルに
駆動される。メモリアレイ２００Ａの図示しない相補デ
ータ線はセンスアンプ及びカラム選択回路(SENSE AMPLI
FIER&I/O BUS) ２０２Ａに結合される。センスアンプび
カラム選択回路２０２Ａにおけるセンスアンプ(SENSE A
MPLIFIER) は、メモリセルからのデータ読出しによって
夫々の相補データ線に現れる微小電位差を検出して増幅
する増幅回路である。それにおけるカラムスイッチ回路
は、相補データ線を各別に選択して相補共通データ線(I
/O BUS) に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ(COLUMN DECODER)２０
３Ａによるカラムアドレス信号のデコード結果に従って
選択動作される。

【０００９】メモリアレイ２００Ｂ側にも上記と同様に
ロウデコーダ（ROW DECODER)２０１Ｂ，センスアンプ及
びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ｂ
及びカラムデコーダ(COLIMN DECODER)２０３Ｂが設けら
れる。上記メモリバンク２００Ａと２００Ｂの相補共通
データ線(I/O BUS) は、後述するような画像処理等のた
めに用いられるシフトレジスタ（SHIFT REGISTER) ２１
２を介して入力バッファ(INPUT BUFFER)２１０の出力端
子及び出力バッファ(OUTPUT BUFFER) ２１１の入力端子
に接続される。入力バッファ２１０の入力端子及び出力
バッファ２１１の出力端子は８ビットのデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。

【００１０】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(COLUMN ADDRESS BUFFER) ２０５とロウ
アドレスバッファ(ROW ADDRESS BUFFER)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ロウアドレスバッファ２０６はリフレッシュ動作モ
ードにおいてはリフレッシュカウンタ(REFRESH COUNTE
R) ２０８から出力されるリフレッシュアドレス信号を
ロウアドレス信号として取り込む。カラムアドレスバッ
ファ２０５の出力はカラムアドレスカウンタ(COLUMN AD
DRESS COUNTER)２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００１１】コントローラ(CONTROL LOGIC & TIMING GE
NERATOR)２１３は、特に制限されなが、クロック信号Ｃ
ＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ０〜Ａ１１からの制御データ及び基
準電圧Ｖref とが供給され、それらの信号のレベルの変
化やタイミングなどに基づいてＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、そのためのコントロール
ロジックとモードレジスタを備える。

【００１２】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００１３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１３に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００１４】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００１５】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００１６】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００１７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００１８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００１９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００２０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００２１】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００２２】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００２３】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００２４】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００２５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００２６】（９）アドレス演算コマンド このコマンドは、／ＣＳ＝ロウレベル、／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥの上記の各種コマンドを指示する際の組み
合わせ以外の組み合わせの場合に設定されるものであ
る。このコマンドによって、画像処理（ブロックデータ
の入出力）が行われ、アドレス演算回路がアドレス演算
処理を行う。このコマンドは省略され、ＳＤＲＡＭが常
に画像処理を行うものとされ、常にアドレス演算コマン
ドが実行されるように構成してもよい。この場合には、
アドレス演算コマンドを設定するための各種信号は不要
とされる。

【００２７】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００２８】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００２９】ＳＤＲＡＭは、外部クロック信号ＣＬＫに
基づいて形成される内部クロック信号ＩＣＬＫに同期し
てデータ、アドレス又は／ＲＡＳ、／ＣＡＳ等の各種制
御信号を入出力可能なメモリであると定義できる。ＳＤ
ＲＡＭは、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ
（スタティック型ＲＡＭ）に匹敵する高速動作させるこ
とが可能であり、また、選択された１本のワード線に対
して幾つかのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタ２０７で順次カラム系の選択状態を切り換えて
いって複数個のデータを連続的にリード又はライトでき
る。

【００３０】しかしながら、従来のＳＤＲＡＭにおいて
は、画像処理単位である複数ビットのデータ（例えば、
ＣＲＴの８画素×８画素＝６４画素分のデータブロッ
ク）が異なるワード線にまたがって記憶されている場
合、上記のような１回のバーストモードによって全ての
ブロックデータの読み出し又は書き込みを行うことは出
来ない。したがって、上記の場合、一方のワード線での
複数ビットのバーストモードによるリード又はライトを
行った後に、新たにコマンドを発行して他方のワード線
での残り複数ビットのバーストモードによるリード又は
ライトを行い、この動作が全ブロックデータが読み出さ
れ或いは書き込まれるまで繰り返されなければならな
い。

【００３１】このため、表示画面上のワード線をまたが
って記憶される複数データ処理のとき、その都度それを
検知して、マイクロプロセッサ等で上記動作を行うこと
が必要になり、ソフトウェアの負担が大きくなるととも
に、実際上のデータ処理速度も遅くなってしまうという
問題が発生する。例えば、ＣＲＴのブロックデータの読
み出し又は書き込みの際に、マイクロプロセッサはＳＤ
ＲＡＭに対して８回或いは１６回といった多くの回数だ
けアドレス、コマンド等を与えなければならない。

【００３２】この実施例のＳＤＲＡＭにおいては、ＣＲ
Ｔのブロックデータを読み出す際（アドレス演算コマン
ド）には、ＳＤＲＡＭの外部の装置は、アドレス信号に
関してはブロックデータの先頭アドレスのみを与えれば
よい。ＳＤＲＡＭは、それ自身で内部アドレス及び内部
コマンドを形成し、順次ブロックデータを外部装置に読
み出すことが可能とされる。すなわち、ＳＤＲＡＭは、
ＣＲＴのブロックデータを読み出す際に、ＳＤＲＡＭ外
部から入力されたブロックデータの先頭アドレスに基づ
いて、内部アドレス及び内部コマンドを自動形成し、一
旦ブロックデータの先頭アドレスを受けた後はＳＤＲＡ
Ｍの外部装置に頼らずに全ブロックデータを読み出すこ
とが可能とされる。

【００３３】ＣＲＴ画面に表示されるブロックデータを
ＳＤＲＡＭに書き込む際には、ＳＤＲＡＭの外部の装置
は、アドレス信号に関しては、少なくともブロックデー
タの先頭アドレスのみを与えればよい。データ信号に関
しては、ブロックデータを順次に入力するだけでよい。
これにより、外部のマイクロプロセッサ等の外部装置の
負担が軽減される。

【００３４】ＳＤＲＡＭは、アドレス演算コマンドにお
けるアドレス演算動作を行うために、アドレス演算回路
（ADDRESS ARITHMETIC CIRCUIT) ２０９を有している。
アドレス演算回路２０９の動作については、図２の説明
において詳細に説明するが、その動作について簡単に説
明すれば下記の通りである。

【００３５】すなわち、アドレス演算回路２０９は、ア
ドレス演算コマンドを実行している時（アドレス演算コ
マンドが省略されていない場合）、入力或いは出力する
ブロックデータの先頭アドレスを受け取る。そして、上
記先頭アドレスから始まる単位ブロックデータ（例えば
８画面分のデータ）が、先頭アドレスで指定されたワー
ド線上に全て存在するか否かを判定する。

【００３６】アドレス演算回路２０９は、上記先頭アド
レスから始まる単位ブロックデータが、先頭アドレスで
指定されたワード線上に全て存在するか否かに応じて異
なる動作を行う。なお、全てのブロックデータを入力又
は出力する際に、入力又は出力すべきデータが格納され
ているバンクが切り替えられる時には、一方のメモリバ
ンクのデータのアクセス（リード又はライト）を行って
いる間に、他方のメモリバンクに割り当てられたワード
線の選択準備が行われる。そして、特に、図示していな
いが、上述のワード線の選択準備等に必要とされるコマ
ンドがアドレス演算回路２０９で自動的に発生される。

【００３７】ブロックデータの読み出し又は書き込み動
作において、メモリバンクは切り替えられずに選択され
るワード線のアドレスだけが変化する場合、選択される
ワード線のアドレスの切り換え時間だけ、連続的なリー
ド又はライトができなくなる問題がある。従って、上述
の問題を解決するために、シフトレジスタ２１２が設け
られている。例えば、ライトモードのときには、上記の
ように内部クロック信号に同期して一連の書き込みデー
タをシフトレジスタ２１２に入力し、かかるシフトレジ
スタ２１２を介して同一メモリバンク上の２つのワード
線にまたがってライト動作を行うようにされる。

【００３８】リードモードでは、上記のように同一メモ
リバンク上の２つのワード線にまたがってリードされる
データに時間差が生じるので、ワード線の切り換えによ
り後半のデータ（後半に選択されるワード線上のデー
タ）が得られるまで前半のデータ（前半に選択されるワ
ード線上のデータ）をシフトレジスタに確保しておき、
連続したデータが得られるまで待って、かかるシフトレ
ジスタを介したデータ出力が行われる。このため、特に
制限されないが、ＣＡＳレイテンシイの設定により上記
ワード線の切り換え時間を考慮した時間を設定してもよ
い。

【００３９】図２には、上記アドレス演算回路２０９の
一実施例のブロック図が示されている。単位ブロック数
は、画像処理のための単位データ数を意味し、例えば画
像処理方式の１つであるＭＰＥＧ（Moving Picture Ima
ge Coding Experts Group)では８画素×８画素（又は１
６×１６）のエリアをブロック単位としてデータを処理
する。すなわち、特に制限されないが、ＣＲＴの横方向
の８画素分を単位ブロックデータと定義し、この単位ブ
ロックデータを更にＣＴＲの縦方向に８行分集めた集合
を８画素×８画素分のブロックデータと定義することが
可能である。この場合、１画素毎に異なる色や濃さ等を
割り当てられるようにするために、例えば、１画素分の
データは８ビットデータとされる。図１のＳＤＲＡＭに
おいては、１画素分の８ビットデータは、入出力ビット
数の８に対応させている。

【００４０】この実施例のアドレス演算回路（ADDRESS
ARITHMETIC CIRCUIT) は、単位ブロック数レジスタ(UNI
T BLOCK NUMBER REGISTER)と、単位ワード長レジスタ(U
NIT-WORD-LENGTH REGISTER) と、加算器（ADDER)と、第
１論理回路（FIRST LOGICALCIRCUIT)と、第１レジスタ
（FIRST REGISTER) と、第２レジスタ（SECOND REGISTE
R)とを含む。

【００４１】上述したような８画素×８画素をブロック
データと定義するＭＰＥＧにおいて、アドレス演算回路
に含まれる単位ブロック数レジスタには、単位ブロック
数の８がセットされる。加算器は、ブロックデータの先
頭ＹアドレスＡ０−Ａ８と単位ブロック数レジスタに保
持された単位ブロック数データ（例えば８）と加算す
る。つまり、加算器は、上記先頭Ｙアドレスから始まっ
て単位ブロック数分（例えば８画素分）のデータを出力
する際の最終Ｙアドレス（Ｙ’アドレス）を算出する。

【００４２】上記加算器により算出されたＹ’アドレス
は、第１の論理回路において、単位ワード長と比較され
る。単位ワード長は、物理的な一本のワード線に結合さ
れるメモリセル数を表している。したがって、第１論理
回路は、上記８画素の単位ブロックデータの全てが１つ
のワード線上に存在するか、かかるワード線を超えて別
のワード線にまたがって存在するかを判別することがで
きる。すなわち、第１論理回路は、上記８画素の単位ブ
ロックデータを書き込み又は読み出す際に、ワード線の
切り替え動作が必要であるか否かを判定する。

【００４３】第１論理回路は、上記８画素の単位ブロッ
クデータを書き込み又は読み出す際に、ワード線の切り
替え動作が必要であるか否かを示すオーバーフロー情報
ＯＦＩを出力する。第１論理回路（比較器）は、実質的
には引算回路からなる。第１論理回路は、〔（単位ブロ
ック数）−（Ｙ’アドレス）＋（単位ワード長）〕の情
報（第１バーストレングス）ＢＬ１を上記第１レジスタ
に出力し、〔（単位ブロック数）−（第１バーストレン
グス）〕の情報（第２バーストレングス）ＢＬ２を上記
第２レジスタに出力する。

【００４４】第２論理回路は、上記第１バーストレング
スＢＬ１と第２バートスレングスＢＬ２と、オーバーフ
ロー情報ＯＦＩと、先頭ＹアドレスＡ（Ｙ）０−Ａ
（Ｙ）８と、ブロックデータの先頭ＸアドレスＡ（Ｘ）
０−Ａ（Ｘ）１１と、内部クロック信号ＩＣＬＫとを受
ける。第２論理回路は、入力された各種データに基づい
て内部クロック信号ＩＣＬＫに同期してモディファイＸ
アドレス（MODIFIED X ADDRESS) 、モディファイＹアド
レス（MODIFIED Y ADDRESS) 、モディファイバンク（MO
DIFIED BANK)、バーストレングス(BURST LENGTH)を出力
する。

【００４５】上記第２論理回路は、図示しないが、内部
クロック信号ＩＣＬＫに同期して、所定のタイミングで
プリチャージコマンドに必要なデータ等も出力する。す
なわち、上記第２論理回路は、メモリバンク０及びメモ
リバンク１のアクセス動作に必要なアドレス及び制御信
号を内部クロック信号ＩＣＬＫに同期して所定のタイミ
ングで出力する。

【００４６】アドレス演算回路の具体的な動作例につい
ては、後述する。なお、特に制限されないが、ワード線
は、物理的な意味で一つに繋がっているワード線ではな
く、例え物理的には２本のワード線であっても、同時に
選択されることが可能であれば（同じアドレスが割り付
けられていれば）、１つのワード線と見做すことが出来
る。

【００４７】図３には、ＣＲＴ画面とＳＤＲＡＭのマッ
ピングの一例が示されている。ＣＲＴ画面は、上記ＭＰ
ＥＧ方式での画像処理では、８画素×８画素＝６４画素
のエリア単位で行われる。ＣＲＴ画面（CRT SCREEN) の
最上行の１０２４画素のうち左半分の５１２画素（PIXE
LS) は、メモリバンク０のＸアドレス“０”（ＲＯＷ＝
０）に対応したワード線上の５１２のメモリセル×８ビ
ットに対応している。すなわち、ＣＲＴ画面の最上行の
最も左端の１画素データは、メモリバンク０のＸアドレ
ス“０”に対応した８本のワード線とＹアドレス“０”
に対応したデータ線の交点に対応して配置される８つの
メモリセルのデータに対応している。そして、ＣＲＴ画
面の最上行の左端から２番目の１画素データは、メモリ
バンク０のＸアドレス“０”に対応した８本のワード線
とＹアドレス“１”に対応したデータ線の交点に対応し
て配置された８つのメモリセルのデータに対応してい
る。ＣＲＴ画面（CRT SCREEN) の最上行の１０２４画素
のうち右半分の５１２画素（PIXELS) は、メモリバンク
１のＸアドレス“０”（ＲＯＷ＝０）に対応したワード
線上の５１２のメモリセル×８ビットに対応している。

【００４８】ＣＲＴ画面の上から２行目の１０２４画素
のうちの左半分の５１２画素は、メモリバンク１のＸア
ドレス“１”（ＲＯＷ＝１）に対応したワード線上の５
１２のメモリセル×８ビットに対応している。ＣＲＴ画
面の上から２行目の１０２４画素のうちの右半分の５１
２画素は、メモリバンク０のＸアドレス“１”（ＲＯＷ
＝１）に対応したワード線上の５１２のメモリセル×８
ビットに対応している。そして、このパターンの繰り返
しで１０２４画素×５１２画素のＣＲＴ画面の情報がＳ
ＤＲＡＭのメモリセルに対応付けられている（つまり、
マップングされている）。

【００４９】図４には、図３のようにマップングされて
いる上記ＳＤＲＡＭが、アドレス演算コマンドにおい
て、８画素×８画素＝６４画素分のブロックデータを連
続して書き込む場合のバーストライトサイクルの一例を
説明するためのタイミング図が示されている。書き込み
ブロックデータとして書き込まれる６４画素のうちの先
頭の画素は、図３におけるＣＲＴ画面の最上行の左から
５１３番目の画素とされる。したがって、ブロックデー
タのうちで最初に書き込まれる１画素分の８ビットデー
タは、ロウアドレス“０”、カラムアドレス“０”、バ
ンク“０”によって指示されるメモリセルに保持され
る。

【００５０】図示しない／ＣＳと／ＲＡＳのロウレベル
より、書き込みブロックデータの先頭のロウアドレス
“０”が取り込まれる。また、アドレスＡ１１（バンク
セレクトＢＳ）のロウレベルにより、書き込みブロック
データの先頭バンク“１”がアクティブにされてバンク
“１”に対してロウ系のアドレス選択動作が開始され
る。２クロック後に、図示しない／ＣＡＳがロウレベル
にされて、ブロックデータの先頭カラムアドレス“０”
が取り込まれてカラム系の選択動作が開始され、それと
同時に入力された書き込みデータ（信号）０：０（Ｘア
ドレス０、Ｙアドレス０に対応するメモリセルに書き込
む為の書き込みデータの意味）が選択されたメモリセル
に書き込まれ、以下バーストライトに対応してカラムア
ドレスが更新されて、データ０：１、０：２、０：３、
０：４、０：５、０：６、０：７がクロックに同期して
書き込まれる。図３のマッピングは、後述する図６のマ
ッピングと同じである。図３において、ＣＲＴ画面の左
上方の画素に対するマッピングが示されているのに対し
て、図６においては、ＣＲＴ画面の中央上方の画素に対
するマッピングが示されている。

【００５１】このようなバースト書き込み動作と並行し
て、アクティブバンク“０”の指定と、それに対応した
モディファイＸ（ロウ）アドレス“１”と、それから２
クロック遅れてモディファイＹ（カラム）アドレス
“０”がアドレス演算回路により形成され、書き込みデ
ータ１：０が書き込まれる。以下、上記同様にデータ
１：１、１：２、１：３、１：４、１：５、１：６、
１：７がクロックに同期して順次に対応するメモリセル
に書き込まれる。これと並行して、バンク“１”に対し
てはプリチャージが行われ、アクティブバンク“１”の
指定と、それに対応したモディファイロウアドレス
“２”と、それから２クロック遅れてモディファイカラ
ムアドレス“０”がアドレス演算回路により形成され、
書き込みデータ２：０が書き込まれる。以下、上記同様
にデータ２：１、２：２、２：３、２：４、２：５、
２：６、２：７がクロックに同期して対応するメモリセ
ルに順次に書き込まれる。このようにして、上記８画素
×８画素のブロックデータの書き込みが行われる。アク
ティブコマンドＡＣＴＶ、書き込みコマンドＷＲＩＴ及
びプリチャージのためのコマンドＰＲＥは、アドレス演
算回路によって形成される。

【００５２】図５には、図３のようなマッピングされて
いる上記ＳＤＲＡＭが、アドレス演算コマンドとは異な
る通常のバーストリードを行う際のタイミング図が示さ
れている。ＳＤＲＡＭは、ロウアドレス“０”、カラム
アドレス“０”、バンク“１”であり、バースト長が８
又は２５６（フルレングス）である場合について示され
ている。図示しない／ＣＳと／ＲＡＳのロウレベルによ
り、ロウアドレス“０”が取り込まれる。アドレスＡ１
１（バンクセレクトＢＳ）のハイレベルにより、メモリ
バンク“１”がアクティブにされてメモリバンク“１”
に対してロウ系のアドレス選択動作が開始される。２ク
ロック後に、図示しない／ＣＡＳがロウレベルにされ
て、カラムアドレス“０”が取り込まれてカラム系の選
択動作が開始され、それと同時に入力された書き込みデ
ータ（信号）０：０（Ｘアドレス０、Ｙアドレス０に対
応するメモリセルに書き込む為の書き込みデータの意
味）がが選択されたメモリセルに書き込まれる。

【００５３】ＣＡＳレイテンシイが４にされているとす
ると、４クロック後に出力信号０：０が出力される。バ
ーストレングスが８に設定されている場合には、バース
トリードの指定により、以後クロックに同期して０：
１、０：２、０：３、０：４、０：５、０：６、０：７
が順次に出力される。引き続いて、８画素分を読み出す
ときには、リードコマンドが発行されて、カラムアドレ
ス“８”が新たに入力される。

【００５４】ＣＲＴのラスタタイミングに同期した表示
動作においては、バースト長がフルレングス（５１２）
に設定される。この場合には、０：０乃至０、５１１の
データが順次に読み出される。その際に、このような読
み出し動作と並行して、次のアクティブバンク“１”の
指定と、それに対応したロウアドレス０と、それから４
クロック遅れてカラムアドレス０が入力される。これに
より、４クロック後にバンク１の出力信号０：０が、バ
ンク０の出力信号（出力データ）０：５１１が出力され
た後に引き続いて出力される。バンク１の出力信号０：
０が出力された後は、バーストリードの指定により以後
クロックに同期してデータ０：１乃至０、５１１のデー
タが順次に出力される。以上の動作により、ＣＲＴ画面
の最上行の１０２４画素の読み出し動作が完了する。以
上の動作に引き続いて、ＣＲＴ画面の２行目以降の画素
の読み出しを行うことにより、ＣＲＴ画面の全ての画素
の読み出しを連続的に行うことが可能とされる。

【００５５】図６には、この発明の一実施例を説明する
ためのＣＲＴ画面とＳＤＲＡＭのマッピング図が示され
ている。前記図３におけるＣＲＴ画面全体とＳＤＲＡＭ
とのアドレス割り付けと上記図６におけるＣＲＴ画面全
体とＳＤＲＡＭとのアドレス割り付け（マッピング）は
同じである。図３においては、ＣＲＴ画面の左上方の画
素に対するマッピングの一部が示されているのに対し
て、図６においては、ＣＲＴ画面の中央上方の画素に対
するマッピングの一部が示されている。

【００５６】この実施例のＳＤＲＡＭにおいては、前記
のようなＡ（Ｙ）０−Ａ（Ｙ）８からなる９ビットのア
ドレス信号によりカラムアドレス０〜５１１が設定され
る。メモリバンク０とメモリバンク１の選択は、ロウア
ドレスＡ（Ｘ）１１で行う。メモリバンク０及びメモリ
バンク１のそれぞれは、ロウアドレスＡ０−Ａ１０によ
り選択可能な２０４８組のワード線が割り当てられる。
したがって、メモリバンク０とメモリバンク１とで合計
４０９６組のワード線が割り当てられる。一組のワード
線は、８本のワード線により構成されている。すなわ
ち、入出力は８ビットの単位で行われる。したがって、
ＳＤＲＡＭ全体では、５１２×４０９６×８＝約１６Ｍ
ビットのような記憶容量を有している。

【００５７】これに対して、ＣＲＴ画面は、走査線方向
（Ｙアドレス方向）には、１０２４画素が存在し、縦方
向には５１２画素が存在している。この場合には、ＣＲ
Ｔ画面の１行分の１０２４画素の情報は、一組のワード
線上のメモリセルの情報だけでは足りない。何故なら
ば、１本のワード線には上記のように５１２個のメモリ
セルしか結合されていないからである。したがって、Ｃ
ＲＴ画面の１行分の１０２４画素の情報は、異なる２つ
のロウアドレスに対応した２組のワード線にまたがって
記憶される。例えば、ＣＲＴ画面の最上行の１０２４画
素のデータは、メモリバンク０のＸアドレス（ＲＯＷ）
“０”に対応するワード線に結合されたメモリセルと、
メモリバンク１のＸアドレス（ＲＯＷ）“０”に対応す
るワード線に結合されたメモリセルに保持されている。

【００５８】ＣＲＴ画面とＳＤＲＡＭのマッピングにお
いて、ＣＲＴ画面の１本分の行方向の１０２４画素デー
タのうち、左半分の５１２画素と右半分の５１２画素
は、ＳＤＲＡＭの異なるメモリバンク内のメモリセルの
データに対応している。ＣＲＴ画面の左半分または右半
分の領域についてみた場合、ＣＲＴ画面の列（縦）方向
に対して偶数番目の５１２の画素（横方向に配列されて
いる）と奇数番目の５１２の画素とは、異なるメモリバ
ンク内のメモリセルのデータに対応している。

【００５９】具体的に説明すると、ＣＲＴ画面の最上行
の左から５１２個の画素は、バンク０内のメモリセルの
データに対応し、ＣＲＴ画面の最上行の右から５１２個
の画素は、バンク１内のメモリセルのデータに対応し、
ＣＲＴ画面の上から２行目の右から５１２個の画素は、
バンク０内のメモリセルのデータに対応している。上述
のメモリマッピングによれば、８画素×８画素分のブロ
ックデータの書き込み又は読み出しを行う場合、先頭ア
ドレスの違いにより、２つのケースが考えられる。

【００６０】第１ケースは、ＣＲＴ画面の行（横）方向
の８画素分の単位ブロックデータの書き込み又は読み出
しを行う際に、メモリバンクの切り替えなければならな
い場合である。第２のケースは、ＣＲＴ画面の行（横）
方向の８画素分の単位ブロックデータの書き込み又は読
み出しを行う際に、メモリバンクの切り替える必要がな
い場合である。例えば、上記第１のケースは、画素Ａか
らブロックデータの読み出し又は書き込みを行う場合で
ある。上記第２のケースは、画素Ｂからブロックデータ
を読み出し又は書き込みを行う場合である。上記ブロッ
クデータの読み出し又は書き込みが上記第１のケースで
ある場合の確率は、上記ブロックデータの読み出し又は
書き込みが上記第２のケースの場合の確率よりも小さ
い。

【００６１】上記第２のケースの場合、最初の８画素分
の単位ブロックデータと次の８画素分の単位ブロックデ
ータとは、異なるメモリバンク内のメモリセルのデータ
に対応している。したがって、最初の８画素分の単位ブ
ロックデータの書き込み又は読み出しを行っている間
に、次の単位ブロックデータの読み出し又は書き込みの
ためのプリチャージ等の準備動作を並行的に行うことが
可能とされる。偶数番目に書き込み又は読み出されるべ
き単位ブロックデータと、奇数番目に書き込み又は読み
出されるべき単位ブロックデータとは、それぞれ異なる
メモリバンク内のメモリセルのデータに対応している。
そのために、本図のマッピングによれば、上記第１のケ
ースよりも確率的に高い上記第２のケースにおいて、ブ
ロックデータの書き込み又は読み出し時間を高速化する
ことができるというメリットがある。上記のような第２
のケースにおいては、アドレス演算回路は、８回のバー
スト長８の連続アクセスを指示するための各種アドレス
及び制御信号を出力する。

【００６２】この実施例においては、上記のように１つ
の画面に５１２×１０２４×８＝約４Ｍビットを必要と
するので、上記のＳＤＲＡＭでは４画面（４ページ）の
記憶容量を持つようにされる。この場合、ロウアドレス
Ａ（Ａ）０〜Ａ（Ａ）８とバンクアドレスＡ１１による
１０２４を単位としてＡ（Ｘ）９とＡ（Ｘ）１０がペー
ジアドレスに対応される。

【００６３】上記第１のケースのように、画面の中央で
２分される部分にまたがって配置される８画素×８画素
分のブロックデータが指示されると、アドレス演算回路
は、１６回の連続アクセスを指示するための各種アドレ
ス及び制御信号を出力する。例えば、画素Ａから始まる
ブロックデータを書き込み又は読み出す場合、言い換え
るならば、先頭画素のＸアドレス“６”、先頭画素のＹ
アドレス“５０９”及び先頭画素のメモリバンク“０”
を基準にして、ＣＲＴ画面のＹ方向に８画素、Ｘ方向に
８画素のデータをそれぞれ書き込み又は読み出す場合、
先頭Ｘアドレス“６”、及び先頭バンク“０”により、
メモリバンク“０”のロウアドレス“６”が指定されて
メモリアクセスが開始される。

【００６４】このとき、アドレス演算回路の加算器で
は、先頭画素のＹアドレス“５０９”と単位ブロック数
レジスタに保持された単位ブロック数“８”の和が計算
される。第１論理回路は、先頭画素のＹアドレス“５０
９”と単位ブロック数レジスタに保持された単位ブロッ
ク数“８”の和と、単位ワード線レジスタに保持されさ
た単位ワード線情報“５１２”の大小が比較される。言
い換えるならば、（単位ブロック数）−〔（先頭Ｙアド
レス）＋（単位ブロック数）−（単位ワード長）〕が計
算され、その結果が第１レジスタに保持され、（単位ブ
ロック数）−（第１レジスタのデータ）が計算され、そ
の結果が第２レジスタに保持される。すなわち、上記の
ような画素Ａから始まるブロックデータのアクセスの際
には、８−（５０９＋８−５１２）＝３が第１レジスタ
に保持され、８−３が第２レジスタに保持される。

【００６５】更に、（先頭Ｙアドレス）＋（単位ブロッ
ク数）−（単位ワード長）が０より大きいか否かが計算
される。そして、（先頭Ｙアドレス）＋（単位ブロック
数）−（単位ワード長）が０より大きい場合、ブロック
データの読み出し又は書き込みは、上記第１のケースで
あると判断し、（先頭Ｙアドレス）＋（単位ブロック
数）−（単位ワード長）が０以下である場合、ブロック
データの読み出し又は書き込みは、上記第２のケースで
あると判断する。

【００６６】上記第１レジスタに保持されれたデータ
は、上記第１のケースにおいて、奇数回目（１、３、
５、７回目）の読み出し又は書き込みにおけるバースト
長として内部クロック信号に同期した所定のタイミング
で第２論理回路から出力される。第２レジスタに保持さ
れたデータは、上記第１のケースにおいて、偶数回目
（２、４及び６回目）の読み出し又は書き込みにおける
バースト長として内部クロック信号に同期した所定のタ
イミングで第２論理回路から出力される。

【００６７】したがって、アドレス演算回路は、まず、
モディファイＸアドレス“６”、モデファイＹアドレス
“５０９”及びメモリバンク“０”とともにバースト長
“３”を出力する。そして、上記情報に基づいてＳＤＲ
ＡＭは、連続した３組のデータを連続して出力する。上
記３組のデータを出力している間に、単位ブロックデー
タの残りの５画素分のデータのアクセス準備を行う。す
なわち、上記の３個の画素分のアクセスの間を利用し
て、バンク１を指定して、モディファイＸアドレス
“６”、モデファイＹアドレス“０”及びメモリバンク
“１”を計算して出力するとともに、バースト長“５”
の情報を出力する。そして、上記３画素分のアクセスが
行われた後に引き続いて、単位ブロックデータの残りの
５画素分のデータが連続してアクセスされる。特に制限
されないが、先頭Ｙアドレスとして“５１１”が指定さ
れると、１画素のアクセス時間しかないから、右側画面
に対応した画素のアクセスが遅くなるので、そのための
時間調整用に上記シフトレジスタ２１２が設けられてい
る。

【００６８】この実施例の画像処理では、外部との関係
ではシフトレジスタ２１２を介在させることにより、シ
ンクロナスＤＲＡＭのバーストリード／バーストライト
との適合が図られている。上記のように交互にメモリバ
ンクをアクティブにすることの他、遅くとも上記一方の
ワード線の最後のアドレスのメモリセルに対するアクセ
スのときに他方のメモリバンクがアクティブになるよう
に準備しておくようにすれば、上記図２のアドレス演算
回路で形成されたモディファイＹアドレスにより切り替
え動作に同期して、上記のようなバッファを介在させな
いで上記のように２つのメモリバンクにまたがって設け
られる複数からなるメモリセルに対してデータのバース
トリード、バーストライトを行うようにすることもでき
る。

【００６９】図７は、上記図６のアドレスマッピングに
おいて、画素Ａから始まるブロックデータをアクセス
（読み出し又は書き込み）する際（上記第１のケース）
に、アドレス演算回路が出力する信号の組み合わせを時
系列的に並べた図である。すなわち、先頭Ｙアドレス
“５０９”、先頭Ｘアドレス“６”、先頭メモリバンク
“０”が与えられたとき、上記アドレス演算回路は、第
１回出力情報から第１６回出力情報を順次に出力する。
つまり、アドレス演算回路は、第１回出力情報として、
モディファイＹアドレス“５０９”、モディファイＸア
ドレス“６”、メモリバンク“０”及びバーストレング
ス“３”を計算して出力する。

【００７０】アドレス演算回路は、第２回出力情報とし
て、モディファイＹアドレス“０”、モディファイＸア
ドレス“６”、メモリバンク“１”及びバーストレング
ス“５”を計算して出力する。引き続いて、アドレス演
算回路は、第３回出力情報として、モディファイＹアド
レス“５０９”、モディファイＸアドレス“７”、メモ
リバンク“１”及びバーストレングス“３”を計算して
出力する。更に引き続いて、アドレス演算回路は、第４
回出力情報として、モディファイＹアドレス“５０
９”、モディファイＸアドレス“７”、メモリバンク
“０”及びバーストレングス“５”を計算して出力す
る。以降は説明を省略するが、アドレス演算回路は、上
記第１のケースの場合、先頭Ｙアドレス、先頭Ｘアドレ
ス、先頭メモリバンクが与えられると、自動的にブロッ
クデータを出力するために必要な信号を順次形成するこ
とが可能とされる。

【００７１】図８は、上記図６のアドレスマッピングに
おいて、画素Ｂから始まるブロックデータをアクセス
（読み出し又は書き込み）する際（上記第２のケース）
に、アドレス演算回路が出力する信号を時系列的に並べ
た図である。すなわち、先頭Ｙアドレス“０”、先頭Ｘ
アドレス“０”、先頭メモリバンク“１”が与えられた
とき、上記アドレス演算回路は、第１回出力情報から第
８回出力情報を順次に出力する。つまり、アドレス演算
回路は、第１回出力情報として、モディファイＹアドレ
ス“０”、モディファイＸアドレス“０”、メモリバン
ク“１”及びバーストレングス“８”を計算して出力す
る。

【００７２】アドレス演算回路は、第２回出力情報とし
て、モディファイＹアドレス“０”、モディファイＸア
ドレス“１”、メモリバンク“０”及びバーストレング
ス“８”を計算して出力する。引き続いて、アドレス演
算回路は、第３回出力情報として、モディファイＹアド
レス“０”、モディファイＸアドレス“２”、メモリバ
ンク“１”及びバーストレングス“８”を計算して出力
する。以降は説明を省略するが、アドレス演算回路は、
上記第２のケースの場合、先頭Ｙアドレス、先頭Ｘアド
レス、先頭メモリバンクが与えられると、自動的にブロ
ックデータを出力するために必要な信号を順次形成する
ことが可能とされる。

【００７３】以上により、アクセスされるべきブロック
データの先頭画素がどこにあろうとも、アドレス演算回
路は、先頭Ｙアドレス、先頭Ｘアドレス、先頭メモリバ
ンクに基づいて、自動的にブロックデータを出力するた
めに必要な信号を順次形成することが可能とされる。

【００７４】図９には、この発明の他の実施例を説明す
るためのＣＲＴ画面とＳＤＲＡＭのマッピング図が示さ
れている。ＣＲＴ画面とＳＤＲＡＭとのマッピングにお
いて、ＣＲＴ画面左半分の５１２画素×５１２画素は、
ＳＤＲＡＭのメモリバンク“０”内のメモリセルのデー
タに対応している。ＣＲＴ画面右半分の５１２画素×５
１２画素は、ＳＤＲＡＭのメモリバンク“１”内のメモ
リセルのデータに対応している。

【００７５】具体的に説明すると、ＣＲＴ画面の最上行
の左から５１２個の画素は、バンク０内のメモリセルの
データに対応し、ＣＲＴ画面の最上行の右から５１２個
の画素は、バンク１内のメモリセルのデータに対応して
いる。ＣＲＴ画面の上から２行目の右から５１２個の画
素は、バンク１内のメモリセルのデータに対応し、ＣＲ
Ｔ画面の上から２行目の左から５１２個の画素は、バン
ク０内のメモリセルのデータに対応している。そのた
め、ＣＲＴ画面の全てを走査して、ＣＲＴ画面の全ての
データを読み出し又は書き込む場合、メモリバンクを交
互にアクセスすることが可能とされる。すなわち、ＣＲ
Ｔ画面の最上行の左半分のデータは、メモリバンク０に
保持されており、次にアクセスされるＣＲＴ画面の最上
行の右半分のデータは、メモリバンク１に保持されてお
り、その次にアクセスされるＣＲＴ画面の２行目の左半
分のデータは、メモリバンク０に保持されており、更に
その次にアクセスされるＣＲＴ画面の２行目の右半分の
データは、メモリバンク１に保持されている。

【００７６】以下についても同様に、アクセスされる画
素の順序に従って、メモリセルがメモリバンク０とメモ
リバンク１に交互に規則的に保持されている。そのた
め、本図のマッピングによれば、ＣＲＴ画面を走査する
場合のように、ＣＲＴ画面の行単位でＣＲＴ画面の列方
向に連続してアクセスする場合、データの書き込み又は
読み出し時間を高速化することが出来るというメリット
がある。

【００７７】図１０は、上記図９のアドレスマッピング
において、画素Ａから始まるブロックデータをアクセス
（読み出し又は書き込み）する際（第１のケース）に、
アドレス演算回路か出力する信号の組み合わせを時系列
的に並べた図である。すなわち、先頭Ｙアドレス“５０
９”、先頭Ｘアドレス“６”、先頭メモリバンク“０”
が与えられたとき、上記アドレス演算回路は、第１回出
力情報から第１６回出力情報を順次に出力する。つま
り、アドレス演算回路は、第１回出力情報として、モデ
ィファイＹアドレス“５０９”、モディファイＸアドレ
ス“６”、メモリバンク“０”及びバーストレングス
“３”を計算して出力する。

【００７８】アドレス演算回路は、第２回出力情報とし
て、モディファイＹアドレス“０”、モディファイＸア
ドレス“６”、メモリバンク“１”及びバーストレング
ス“５”を計算して出力する。引き続いて、アドレス演
算回路は、第３回出力情報として、モディファイＹアド
レス“５０９”、モディファイＸアドレス“７”、メモ
リバンク“０”及びバーストレングス“３”を計算して
出力する。更に引き続いて、アドレス演算回路は、第４
回出力情報として、モディファイＹアドレス“０”、モ
ディファイＸアドレス“７”、メモリバンク“１”及び
バーストレングス“５”を計算して出力する。以降は説
明を省略するが、アドレス演算回路は、上記第１のケー
スの場合、先頭Ｙアドレス、先頭Ｘアドレス、先頭メモ
リバンクが与えられると、自動的にブロックデータを出
力するために必要な信号を順次形成することが可能とさ
れる。

【００７９】図１１は、上記図９のアドレスマッピング
において、画素Ｂから始まるブロックデータをアクセス
（読み出し又は書き込み）する際（上記第２のケース）
に、アドレス演算回路が出力する信号を時系列的に並べ
た図である。すなわち、先頭Ｙアドレス“０”、先頭Ｘ
アドレス“０”、先頭メモリバンク“１”が与えられた
とき、上記アドレス演算回路は、第１回出力情報から第
８回出力情報を順次に出力する。つまり、アドレス演算
回路は、第１回出力情報として、モディファイＹアドレ
ス“０”、モディファイＸアドレス“０”、メモリバン
ク“１”及びバーストレングス“８”を計算して出力す
る。

【００８０】アドレス演算回路は、第２回出力情報とし
て、モディファイＹアドレス“０”、モディファイＸア
ドレス“１”、メモリバンク“１”及びバーストレング
ス“８”を計算して出力する。引き続いて、アドレス演
算回路は、第３回出力情報として、モディファイＹアド
レス“０”、モディファイＸアドレス“２”、メモリバ
ンク“１”及びバーストレングス“８”を計算して出力
する。引き続いて、アドレス演算回路は、第４回出力情
報として、モディファイＹアドレス“０”、モディファ
イＸアドレス“３”、メモリバンク“１”及びバースト
レングス“８”を計算して出力する。以降は説明を省略
するが、アドレス演算回路は、上記第２のケースの場
合、先頭Ｙアドレス、先頭Ｘアドレス、先頭メモリバン
クが与えられると、自動的にブロックデータを出力する
ために必要な信号を順次形成することが可能とされる。

【００８１】以上により、アクセスされるべきブロック
データの先頭画素がどこにあろうとも、アドレス演算回
路は、先頭Ｙアドレス、先頭Ｘアドレス、先頭メモリバ
ンクに基づいて、自動的にブロックデータを出力するた
めに必要な信号を順次形成することが可能とされる。

【００８２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロック信号に同期して信号の入力又は出力が
行われ、かつ少なくとも２つのメモリバンクの一方をア
クセスしている間に他方のプリチャージを行うことが可
能にされたシンクロナスＤＲＡＭにおいて、バースト長
に対応された複数メモリセルをアクセスするとき、かか
る複数からなるメモリセルが上記一方のメモリバンクと
他方のメモリバンクにまたがって配置されていることを
検出したなら、上記一方のメモリバンクのメモリセルに
対するアクセスに引き続いて上記他方のメモリバンクの
メモリセルに対するコマンドとアドレス信号を内部で自
動発生させて連続的にデータの入力又は出力を行うよう
にすることにより、画面上の任意の表示エリアに対応し
たしたリブロックに対してバーストモードでの高速アク
セスが可能になるという効果が得られる。

【００８３】（２） 上記（１）により、マイクロプロ
セッサ等においては、ブロック単位でのデータ処理のと
きに、その先頭アドレスの指定を行うだけでよいので、
ソフトウェアの負担が大幅に軽減されるという効果が得
られる。

【００８４】（３） 上記バッファメモリとしてシフト
レジスタを用いることにより、ワード線切り換え時の時
間調整をしつつ、簡単にクロック信号に同期したデータ
の入力と出力とを行うようにすることができるという効
果が得られる。

【００８５】（４） 上記バースト長に対応された複数
のメモリセルは、１つの画像処理により行われるデータ
に対応されたものであり、表示画面のＹアドレス方向に
はカラムアドレスを割り当て、一方のメモリバンクの最
終カラムアドレスを超えた部分を、他方のメモリバンク
における所定のロウアドレス対応したカラムアドレスが
割り当て、表示画面のＸアドレス方向には第１走査線お
いて画面の左半分が一方のメモリバンクとされ、右半分
が他方のメモリバンクとされたとき、それと連続した第
２走査線では画面の左半分が上記他方のメモリバンクと
され、右半分が上記一方のメモリバンクとすることによ
り、２つのメモリバンクを交互に効率よく動作させるこ
とができるから、高速なデータのリード／ライトを行う
ようにすることができるという効果が得られる。

【００８６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＳＤ
ＲＡＭにおいてデータは８ビット単位で入出力するもの
他、１６ビット単位での入出力を行うようにしてもよ
い。また、これらのデータビット数や記憶容量に対応し
てアドレスの割り付けも種々の実施形態を取ることがで
きるものである。例えば、４ＭビットのようなＳＤＲＡ
Ｍで、上記８ビット単位でのデータ入出力を行うものに
おいて、カラムアドレスがＡ０〜Ａ７の８ビットで指定
される２５６しかないときには、画面をＹ方向に４分割
して、２５６ずつ割り振りするようにすればよい。ま
た、アドレス演算回路の具体的構成は、前記のようなア
ドレスの比較動作とそれに対応したモィデファイアドレ
スの生成や、バースト長を発生させるものであれば何で
あってもよい。この発明は、クロック信号に同期して入
力信号の取り込みが行われるＳＤＲＡＭに広く利用でき
るものである。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号に同期して信
号の入力又は出力が行われ、かつ少なくとも２つのメモ
リバンクの一方をアクセスしている間に他方のプリチャ
ージを行うことが可能にされたシンクロナスＤＲＡＭに
おいて、バースト長に対応された複数メモリセルをアク
セスするとき、かかる複数からなるメモリセルが上記一
方のメモリバンクと他方のメモリバンクにまたがって配
置されていることを検出したなら、上記一方のメモリバ
ンクのメモリセルに対するアクセスに引き続いて上記他
方のメモリバンクのメモリセルに対する必要なコマンド
とアドレス信号を内部で自動発生させて連続的にデータ
の入力又は出力を行うようにすることにより、画面上の
任意の表示エリアに対応したしたリブロックに対してバ
ーストモードでの高速アクセスが可能になる。

【００８８】上記により、マイクロプロセッサ等におい
ては、ブロック単位でのデータ処理のときにその先頭ア
ドレスの指定を行うだけでよいので、ソフトウェアの負
担が大幅に軽減される。

【００８９】上記バッファメモリとしてシフトレジスタ
を用いることにより、時間調整をしつつ、簡単にクロッ
ク信号に同期したデータの入力と出力とを行うようにす
ることができる。

【図面の簡単な説明】

【図１】この発明に係るＳＤＲＡＭの一実施例を示すブ
ロック図である。

【図２】図１のアドレス演算回路の一実施例を示すブロ
ック図である。

【図３】この発明の一実施例を説明するためのＣＲＴ画
面と上記ＳＤＲＡＭのマッピング図である。

【図４】この発明に係るＳＤＲＡＭのライトサイクルの
一例を説明するためのタイミング図である。

【図５】この発明に係るＳＤＲＡＭのリードサイクルの
一例を説明するためのタイミング図である。

【図６】この発明の他の一実施例を説明するためのＣＲ
Ｔ画面とＳＤＲＡＭのマッピング図である。

【図７】図６のようにマッピングされたＳＤＲＡＭから
ブロックデータを出力する際のアドレス演算回路が順次
出力する一連の出力情報の一例を示す図である。

【図８】図６のようにマッピングされたＳＤＲＡＭから
ブロックデータを出力する際のアドレス演算回路が順次
出力する一連の出力情報の他の一例を示す図である。

【図９】この発明の他の一実施例を説明するためのＣＲ
Ｔ画面とＳＤＲＡＭのマッピング図である。

【図１０】図９のようにマッピングされたＳＤＲＡＭか
らブロックデータを出力する際のアドレス演算回路が順
次出力する一連の出力情報の一例を示す図である。

【図１１】図９のようにマッピングされたＳＤＲＡＭか
らブロックデータを出力する際のアドレス演算回路が順
次出力する一連の出力情報の他の一例を示す図である。

【符号の説明】

２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１
Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ
及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコ
ーダ、２０５…カラムアドレスバッファ、２０６…ロウ
アドレスバッファ、２０７…カラムアドレスカウンタ、
２０８…リフレッシュカウンタ、２０９…アドレスチェ
ック＆演算部、２１０…入力バッファ、２１１…出力バ
ッファ、２１２…シフトレジスタ、２１３…コントロー
ラ。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して信号の入力又は
   出力が行われ、かつ少なくとも２つのメモリバンクを持
   ち、一方をアクセスしている間に他方のプリチャージを
   行うことが可能にされたシンクロナスＤＲＡＭにおい
   て、 バースト長に対応された複数メモリセルをアクセスする
   とき、かかる複数からなるメモリセルが上記一方のメモ
   リバンクと他方のメモリバンクとにまたがって配置され
   ているか否かを検出し、 かかる検出により上記他方のメモリバンクにまたがって
   メモリセルをアクセスするとき、上記一方のメモリバン
   クのメモリセルに対するアクセスに引き続いて上記他方
   のメモリバンクのメモリセルに対する必要なコマンドと
   アドレス信号を内部で自動発生させてそのアクセスを行
   うようにしてなることを特徴とするシンクロナスＤＲＡ
   Ｍ。
2. 【請求項２】 上記少なくとも２つのメモリバンクと外
   部端子との間でデータの入出力を行うデータ入出力回路
   との間にはシフトレジスタにより構成されたバッファメ
   モリが設けられるものであることを特徴とする請求項１
   のシンクロナスＤＲＡＭ。
3. 【請求項３】 上記バースト長に対応された複数のメモ
   リセルは、１つの画像処理により行われるデータに対応
   されたものであり、 表示画面のＹアドレス方向にはカラムアドレスが割り当
   てられ、一方のメモリバンクの最終カラムアドレスを超
   えた部分は、他方のメモリバンクにおける所定のロウア
   ドレス対応したカラムアドレスが割り当てられるもので
   あり、 表示画面のＸアドレス方向には第１走査線おいて画面の
   左半分が一方のメモリバンクとされ、右半分が他方のメ
   モリバンクとされたとき、それと連続した第２走査線で
   は画面の左半分が上記他方のメモリバンクとされ、右半
   分が上記一方のメモリバンクとされるものであることを
   特徴とする請求項１のシンクロナスＤＲＡＭ。
4. 【請求項４】 一つの半導体基板上に形成された半導体
   記憶装置であって、 上記半導体記憶装置は、所定のメモリセルを指示するロ
   ウアドレス信号及びカラムアドレス信号を受け、上記ロ
   ウアドレス信号及びカラムアドレス信号に基づいて複数
   のデータを読み出し、 上記複数のデータは、所定のメモリセルから読み出され
   たデータを含み、 上記複数のデータは、異なるアドレス番地が割り当てら
   れた複数のワード線に結合された複数のメモリセルから
   読み出されたデータであることを特徴とする半導体記憶
   装置。
5. 【請求項５】 上記複数のデータは、画面の画素に対応
   するデータであることを特徴とする請求項４の半導体記
   憶装置。
6. 【請求項６】 上記複数のデータは、画面の画素に対応
   するブロックデータであることを特徴とする請求項４の
   半導体記憶装置。
7. 【請求項７】 上記複数のデータは、画面の画素に対応
   する８画素×８画素分のブロックデータであることを特
   徴とする請求項４の半導体記憶装置。
8. 【請求項８】 上記複数のデータは、複数のメモリバン
   クに保持されていることを特徴とする請求項４の半導体
   記憶装置。
9. 【請求項９】 上記半導体記憶装置は、クロック信号に
   同期して動作するシンクロナスＤＲＡＭであることを特
   徴とする請求項４の半導体記憶装置。
10. 【請求項１０】 一つの半導体基板上に形成された半導
    体記憶装置であって、 上記半導体記憶装置は、所定の
    メモリセルを指示するロウアドレス信号及びカラムアド
    レス信号を受け、上記ロウアドレス信号及びカラムアド
    レス信号に基づいて、異なるアドレスが割り当てられた
    複数のワード線に結合された複数のメモリセルを順次ア
    クセスするための内部アドレス信号を形成するアドレス
    演算回路を含むことを特徴とする半導体記憶装置。
11. 【請求項１１】 上記複数のメモリセルは、画面の画素
    に対応するデータを保持することを特徴とする請求項１
    ０の半導体記憶装置。
12. 【請求項１２】 上記複数のメモリセルは、画面の画素
    に対応するブロックデータを保持するものであることを
    特徴とする請求項１０の半導体記憶装置。
13. 【請求項１３】 上記複数のメモリセルは、画面の画素
    に対応する８画素×８画素分のブロックデータを保持す
    るものであることを特徴とする請求項４の半導体記憶装
    置。
14. 【請求項１４】 上記複数のメモリセルは、複数のメモ
    リバンクに設けられるものであることを特徴とする請求
    項１０の半導体記憶装置。
15. 【請求項１５】 上記半導体記憶装置は、クロック信号
    に同期して動作するシンクロナスＤＲＡＭであることを
    特徴とする請求項１０の半導体記憶装置。