JPH0973781A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JPH0973781A JPH0973781A JP7227996A JP22799695A JPH0973781A JP H0973781 A JPH0973781 A JP H0973781A JP 7227996 A JP7227996 A JP 7227996A JP 22799695 A JP22799695 A JP 22799695A JP H0973781 A JPH0973781 A JP H0973781A
- Authority
- JP
- Japan
- Prior art keywords
- column address
- memory array
- external
- signal
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 アドレスの入力を簡略化できる同期型半導体
記憶装置を提供することである。 【解決手段】 本発明の同期型半導体記憶装置は、バン
クＡ１１およびバンクＢ１３のそれぞれに対応して、コ
ラムアドレスカウンタＡ５およびコラムアドレスカウン
タＢ７が設けられている。コラムアドレスカウンタＡ５
およびコラムアドレスカウンタＢ７は、コラムアドレス
バッファＡ２５およびコラムアドレスバッファＢ２７か
らそれぞれ出力される基準内部コラムアドレス信号をも
とに、内部コラムアドレス信号を順次、交互に出力す
る。その結果、バンクＡ１１とバンクＢ１３とを交互に
アクセスしようとする場合に、バンクが変わるたびに、
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
記憶装置を提供することである。 【解決手段】 本発明の同期型半導体記憶装置は、バン
クＡ１１およびバンクＢ１３のそれぞれに対応して、コ
ラムアドレスカウンタＡ５およびコラムアドレスカウン
タＢ７が設けられている。コラムアドレスカウンタＡ５
およびコラムアドレスカウンタＢ７は、コラムアドレス
バッファＡ２５およびコラムアドレスバッファＢ２７か
らそれぞれ出力される基準内部コラムアドレス信号をも
とに、内部コラムアドレス信号を順次、交互に出力す
る。その結果、バンクＡ１１とバンクＢ１３とを交互に
アクセスしようとする場合に、バンクが変わるたびに、
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリアレ
イバンクを有する同期型半導体記憶装置に関し、特に、
アドレスの入力を簡略化することのできる同期型半導体
記憶装置に関する。
イバンクを有する同期型半導体記憶装置に関し、特に、
アドレスの入力を簡略化することのできる同期型半導体
記憶装置に関する。
【０００２】
【従来の技術】図１３は、従来の同期型半導体記憶装置
を示す概略ブロック図である。
を示す概略ブロック図である。
【０００３】図１３を参照して、アドレスバッファ３
は、外部アドレス信号Ａｄｄを受ける。外部アドレス信
号Ａｄｄとしての外部コラムアドレス信号は、コラムア
ドレスバッファ８９を介して、基準内部コラムアドレス
信号として、コラムアドレスカウンタ９１に入力され
る。
は、外部アドレス信号Ａｄｄを受ける。外部アドレス信
号Ａｄｄとしての外部コラムアドレス信号は、コラムア
ドレスバッファ８９を介して、基準内部コラムアドレス
信号として、コラムアドレスカウンタ９１に入力され
る。
【０００４】コラムアドレスカウンタ９１は、コラムア
ドレスバッファ８９からの基準内部コラムアドレス信号
をスタートアドレスとして、それをインクリメントした
アドレス（内部コラムアドレス信号）を、順次発生す
る。
ドレスバッファ８９からの基準内部コラムアドレス信号
をスタートアドレスとして、それをインクリメントした
アドレス（内部コラムアドレス信号）を、順次発生す
る。
【０００５】そして、ローアドレスバッファＡ２１から
の内部ローアドレス信号およびコラムアドレスカウンタ
９１からの内部コラムアドレス信号に基づき、メモリア
レイバンクＡ４１の中の１つのメモリセルが選択され
る。また、メモリアレイバンクＢ４３についても同様
で、ローアドレスバッファＢ２３からの内部ローアドレ
ス信号およびコラムアドレスカウンタ９１からの内部コ
ラムアドレス信号に基づき、メモリアレイバンクＢ４３
の中の１つのメモリセルが選択される。
の内部ローアドレス信号およびコラムアドレスカウンタ
９１からの内部コラムアドレス信号に基づき、メモリア
レイバンクＡ４１の中の１つのメモリセルが選択され
る。また、メモリアレイバンクＢ４３についても同様
で、ローアドレスバッファＢ２３からの内部ローアドレ
ス信号およびコラムアドレスカウンタ９１からの内部コ
ラムアドレス信号に基づき、メモリアレイバンクＢ４３
の中の１つのメモリセルが選択される。
【０００６】このようにして、メモリアレイバンクの中
のメモリセルを選択して、リードまたはライト動作を行
なう。
のメモリセルを選択して、リードまたはライト動作を行
なう。
【０００７】
【発明が解決しようとする課題】図１４は、図１３に示
した従来の同期型半導体記憶装置の動作を説明するため
のタイミング図である。
した従来の同期型半導体記憶装置の動作を説明するため
のタイミング図である。
【０００８】図１３および図１４を参照して、説明す
る。従来の同期型半導体記憶装置は、内部コラムアドレ
ス信号を順次発生するコラムアドレスカウンタ９１を１
つしか有していない。このため、複数のスタートアドレ
ス（複数の基準内部コラムアドレス信号）を保持できな
い。したがって、メモリアレイバンクＡ４１とメモリア
レイバンクＢ４３とを交互にアクセスしようとすると
き、次のような問題が生じていた。
る。従来の同期型半導体記憶装置は、内部コラムアドレ
ス信号を順次発生するコラムアドレスカウンタ９１を１
つしか有していない。このため、複数のスタートアドレ
ス（複数の基準内部コラムアドレス信号）を保持できな
い。したがって、メモリアレイバンクＡ４１とメモリア
レイバンクＢ４３とを交互にアクセスしようとすると
き、次のような問題が生じていた。
【０００９】すなわち、メモリアレイバンクＡ４１に対
する外部コラムアドレス信号（Ｙａ０、Ｙａ１、Ｙａ
２、Ｙａ３）と、メモリアレイバンクＢ４３に対する外
部コラムアドレス信号（Ｙｂ０、Ｙｂ１、Ｙｂ２、Ｙｂ
３）とを、交互に入力する必要があり、アクセスしよう
とするメモリアレイバンクが変わるたびに、外部コラム
アドレス信号を入力しなければならないという問題点が
あった。
する外部コラムアドレス信号（Ｙａ０、Ｙａ１、Ｙａ
２、Ｙａ３）と、メモリアレイバンクＢ４３に対する外
部コラムアドレス信号（Ｙｂ０、Ｙｂ１、Ｙｂ２、Ｙｂ
３）とを、交互に入力する必要があり、アクセスしよう
とするメモリアレイバンクが変わるたびに、外部コラム
アドレス信号を入力しなければならないという問題点が
あった。
【００１０】また、２つのメモリアレイバンクのうちの
一つのメモリアレイバンクに対して、異なる２つのスタ
ートアドレス（異なる基準内部コラムアドレス信号）を
用いて、交互にアクセスしようとするときも、上記した
と同様の問題点があった。すなわち、２つのスタートア
ドレスに対して、各スタートアドレスのインクリメント
されたアドレスを順次アクセスしようとすると、アクセ
スが変わるたびに、外部コラムアドレス信号を入力し
て、スタートアドレス（基準内部コラムアドレス信号）
を入力しなければならないという問題点があった。
一つのメモリアレイバンクに対して、異なる２つのスタ
ートアドレス（異なる基準内部コラムアドレス信号）を
用いて、交互にアクセスしようとするときも、上記した
と同様の問題点があった。すなわち、２つのスタートア
ドレスに対して、各スタートアドレスのインクリメント
されたアドレスを順次アクセスしようとすると、アクセ
スが変わるたびに、外部コラムアドレス信号を入力し
て、スタートアドレス（基準内部コラムアドレス信号）
を入力しなければならないという問題点があった。
【００１１】この発明は、以上のような問題点を解決す
るためになされたもので、複数のスタートアドレス（複
数の基準内部コラムアドレス信号）を用いて、連続して
データを交互にアクセスする際に、アクセスのたびに外
部コラムアドレス信号を入力する必要がない同期型半導
体記憶装置を提供することである。すなわち、アドレス
の入力を簡略化できる同期型半導体記憶装置を提供する
ことである。
るためになされたもので、複数のスタートアドレス（複
数の基準内部コラムアドレス信号）を用いて、連続して
データを交互にアクセスする際に、アクセスのたびに外
部コラムアドレス信号を入力する必要がない同期型半導
体記憶装置を提供することである。すなわち、アドレス
の入力を簡略化できる同期型半導体記憶装置を提供する
ことである。
【００１２】
【課題を解決するための手段】本発明の請求項１の同期
型半導体記憶装置は、内部クロック信号発生手段、複数
のメモリアレイバンク、行アドレスバッファ、列アドレ
スバッファおよび複数のアドレスカウンタ手段を備え
る。
型半導体記憶装置は、内部クロック信号発生手段、複数
のメモリアレイバンク、行アドレスバッファ、列アドレ
スバッファおよび複数のアドレスカウンタ手段を備え
る。
【００１３】内部クロック信号発生手段は、外部からの
外部クロック信号に基づき、内部クロック信号を発生す
る。メモリアレイバンクは、情報を記憶するための複数
のメモリセルを有する。行アドレスバッファは、対応す
るメモリアレイバンクの行を選択するための複数の外部
行アドレス信号を受け、それに応じて、複数の内部行ア
ドレス信号を発生する。
外部クロック信号に基づき、内部クロック信号を発生す
る。メモリアレイバンクは、情報を記憶するための複数
のメモリセルを有する。行アドレスバッファは、対応す
るメモリアレイバンクの行を選択するための複数の外部
行アドレス信号を受け、それに応じて、複数の内部行ア
ドレス信号を発生する。
【００１４】列アドレスバッファは、対応するメモリア
レイバンクの列を選択するための複数の外部列アドレス
信号を受け、それに応じて、複数の基準内部列アドレス
信号を発生する。アドレスカウンタ手段は、列アドレス
バッファからの基準内部列アドレス信号に基づき、内部
クロック信号に同期して、メモリアレイバンクの列を選
択するための内部列アドレス信号を順次発生する。
レイバンクの列を選択するための複数の外部列アドレス
信号を受け、それに応じて、複数の基準内部列アドレス
信号を発生する。アドレスカウンタ手段は、列アドレス
バッファからの基準内部列アドレス信号に基づき、内部
クロック信号に同期して、メモリアレイバンクの列を選
択するための内部列アドレス信号を順次発生する。
【００１５】以上のように、本発明の請求項１の同期型
半導体記憶装置では、アドレスカウンタ手段が、複数設
けられており、それらに複数の基準内部列アドレス信号
を割当てることができる。このため、複数のアドレスカ
ウンタ手段は、複数の基準内部列アドレス信号に基づ
き、複数の内部列アドレス信号を、順次、交互に、発生
できる。
半導体記憶装置では、アドレスカウンタ手段が、複数設
けられており、それらに複数の基準内部列アドレス信号
を割当てることができる。このため、複数のアドレスカ
ウンタ手段は、複数の基準内部列アドレス信号に基づ
き、複数の内部列アドレス信号を、順次、交互に、発生
できる。
【００１６】その結果、本発明の請求項１の同期型半導
体記憶装置では、アクセスのたびに、そのアクセスに応
じた外部列アドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
体記憶装置では、アクセスのたびに、そのアクセスに応
じた外部列アドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
【００１７】本発明の請求項２の同期型半導体記憶装置
では、請求項１の同期型半導体記憶装置において、複数
のアドレスカウンタ手段は、複数のメモリアレイバンク
に対して用いられる。アドレスカウンタ手段は対応する
メモリアレイバンクの基準内部列アドレス信号を受け
る。複数のアドレスカウンタ手段は、複数のメモリアレ
イバンクの複数の基準内部列アドレス信号に基づく複数
の内部列アドレス信号を、複数のメモリアレイバンクに
対して交互に発生する。そして、アクセスが複数のメモ
リアレイバンクに対して交互に行なわれる。
では、請求項１の同期型半導体記憶装置において、複数
のアドレスカウンタ手段は、複数のメモリアレイバンク
に対して用いられる。アドレスカウンタ手段は対応する
メモリアレイバンクの基準内部列アドレス信号を受け
る。複数のアドレスカウンタ手段は、複数のメモリアレ
イバンクの複数の基準内部列アドレス信号に基づく複数
の内部列アドレス信号を、複数のメモリアレイバンクに
対して交互に発生する。そして、アクセスが複数のメモ
リアレイバンクに対して交互に行なわれる。
【００１８】以上のように、本発明の請求項２の同期型
半導体記憶装置では、複数のメモリアレイバンクに対応
して複数のアドレスカウンタ手段が設けられている。こ
のため、複数のメモリアレイバンクに対する複数の基準
内部列アドレス信号を、複数のアドレスカウンタ手段に
割当てることができる。このため、複数のアドレスカウ
ンタ手段は、複数の基準内部列アドレス信号に基づき、
複数の内部列アドレス信号を、順次、交互に、発生でき
る。
半導体記憶装置では、複数のメモリアレイバンクに対応
して複数のアドレスカウンタ手段が設けられている。こ
のため、複数のメモリアレイバンクに対する複数の基準
内部列アドレス信号を、複数のアドレスカウンタ手段に
割当てることができる。このため、複数のアドレスカウ
ンタ手段は、複数の基準内部列アドレス信号に基づき、
複数の内部列アドレス信号を、順次、交互に、発生でき
る。
【００１９】その結果、本発明の請求項２の同期型半導
体記憶装置では、複数のメモリアレイバンクに対して、
交互にアクセスする際に、アクセスするメモリアレイバ
ンクが変わるたびに、対応する外部列アドレス信号の入
力を必要とせず、アドレス入力を簡略化できる。
体記憶装置では、複数のメモリアレイバンクに対して、
交互にアクセスする際に、アクセスするメモリアレイバ
ンクが変わるたびに、対応する外部列アドレス信号の入
力を必要とせず、アドレス入力を簡略化できる。
【００２０】本発明の請求項３の同期型半導体記憶装置
では、請求項１の同期型半導体記憶装置において、複数
のアドレスカウンタ手段は、１つのメモリアレイバンク
に対して用いられ、１つのメモリアレイバンクに対する
複数の基準内部列アドレス信号を受ける。そして、複数
のアドレスカウンタ手段は、複数の基準内部列アドレス
信号に基づく複数の内部列アドレス信号を、１つのメモ
リアレイバンクに対して交互に発生する。こうすること
により、１つのメモリアレイバンク内で、複数の基準内
部列アドレス信号に基づきアクセスが交互に行なわれ
る。
では、請求項１の同期型半導体記憶装置において、複数
のアドレスカウンタ手段は、１つのメモリアレイバンク
に対して用いられ、１つのメモリアレイバンクに対する
複数の基準内部列アドレス信号を受ける。そして、複数
のアドレスカウンタ手段は、複数の基準内部列アドレス
信号に基づく複数の内部列アドレス信号を、１つのメモ
リアレイバンクに対して交互に発生する。こうすること
により、１つのメモリアレイバンク内で、複数の基準内
部列アドレス信号に基づきアクセスが交互に行なわれ
る。
【００２１】以上のように、本発明の請求項３の同期型
半導体記憶装置では、複数のアドレスカウンタ手段が設
けられている。このため、複数のアドレスカウンタ手段
に、１つのメモリアレイバンクに対する複数の基準内部
列アドレス信号を割当てることができる。このため、複
数のアドレスカウンタ手段は、複数の基準内部列アドレ
ス信号に基づき、複数の内部列アドレス信号を、順次、
交互に、発生できる。
半導体記憶装置では、複数のアドレスカウンタ手段が設
けられている。このため、複数のアドレスカウンタ手段
に、１つのメモリアレイバンクに対する複数の基準内部
列アドレス信号を割当てることができる。このため、複
数のアドレスカウンタ手段は、複数の基準内部列アドレ
ス信号に基づき、複数の内部列アドレス信号を、順次、
交互に、発生できる。
【００２２】その結果、本発明の請求項３の同期型半導
体記憶装置では、複数のメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、複数の基準内部列ア
ドレス信号に基づき、交互にアクセスしようとする際
に、交互にアクセスするたびに、そのアクセスに応じた
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。
体記憶装置では、複数のメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、複数の基準内部列ア
ドレス信号に基づき、交互にアクセスしようとする際
に、交互にアクセスするたびに、そのアクセスに応じた
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。
【００２３】本発明の請求項４の同期型半導体記憶装置
では、請求項２の同期型半導体記憶装置において、メモ
リアレイバンクおよびアドレスカウンタ手段を２つ備え
ている。行アドレスバッファは、外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、メ
モリアレイバンクに対する外部行アドレス信号を取込
む。
では、請求項２の同期型半導体記憶装置において、メモ
リアレイバンクおよびアドレスカウンタ手段を２つ備え
ている。行アドレスバッファは、外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、メ
モリアレイバンクに対する外部行アドレス信号を取込
む。
【００２４】その次に、列アドレスバッファは、外部行
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。２つのアドレスカウンタ手段は、
外部クロック信号の周波数の２分の１の周波数を有する
内部クロック信号に同期して、２つの基準内部列アドレ
ス信号に基づく２つの内部列アドレス信号を２つのメモ
リアレイバンクに対して、交互に発生する。
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。２つのアドレスカウンタ手段は、
外部クロック信号の周波数の２分の１の周波数を有する
内部クロック信号に同期して、２つの基準内部列アドレ
ス信号に基づく２つの内部列アドレス信号を２つのメモ
リアレイバンクに対して、交互に発生する。
【００２５】以上のように、本発明の請求項４の同期型
半導体記憶装置では、２つのメモリアレイバンクに対応
して、２つのアドレスカウンタ手段が設けられている。
このため、２つのアドレスカウンタ手段に、２つのメモ
リアレイバンクに対する２つの基準内部列アドレス信号
を割当てることができる。このため、２つのアドレスカ
ウンタ手段は、２つの基準内部列アドレス信号に基づ
き、２つの内部列アドレス信号を、順次、交互に、発生
できる。
半導体記憶装置では、２つのメモリアレイバンクに対応
して、２つのアドレスカウンタ手段が設けられている。
このため、２つのアドレスカウンタ手段に、２つのメモ
リアレイバンクに対する２つの基準内部列アドレス信号
を割当てることができる。このため、２つのアドレスカ
ウンタ手段は、２つの基準内部列アドレス信号に基づ
き、２つの内部列アドレス信号を、順次、交互に、発生
できる。
【００２６】その結果、本発明の請求項４の同期型半導
体記憶装置では、２つのメモリアレイバンクに対して、
交互にアクセスしようとする際に、アクセスするメモリ
アレイバンクが変わるたびに、対応する外部列アドレス
信号の入力を必要とせず、アドレス入力を簡略化でき
る。
体記憶装置では、２つのメモリアレイバンクに対して、
交互にアクセスしようとする際に、アクセスするメモリ
アレイバンクが変わるたびに、対応する外部列アドレス
信号の入力を必要とせず、アドレス入力を簡略化でき
る。
【００２７】本発明の請求項５の同期型半導体記憶装置
では、請求項３の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのバンクのうちの１つのメモリアレイバンク
に対する外部行アドレス信号を取込む。
では、請求項３の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのバンクのうちの１つのメモリアレイバンク
に対する外部行アドレス信号を取込む。
【００２８】その次に、列アドレスバッファは、外部行
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、１つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、１つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。
【００２９】２つのアドレスカウンタ手段は、外部クロ
ック信号の周波数の２分の１の周波数を有する内部クロ
ック信号に同期して、１つのメモリアレイバンクに対し
て、２つの基準内部列アドレス信号に基づく２つの内部
列アドレス信号を交互に発生する。
ック信号の周波数の２分の１の周波数を有する内部クロ
ック信号に同期して、１つのメモリアレイバンクに対し
て、２つの基準内部列アドレス信号に基づく２つの内部
列アドレス信号を交互に発生する。
【００３０】以上のように、本発明の請求項５の同期型
半導体記憶装置では、２つのメモリアレイバンクに対応
して２つのアドレスカウンタ手段が設けられている。こ
のため、２つのアドレスカウンタ手段に、１つのメモリ
アレイバンクに対する２つの基準内部列アドレス信号を
割当てることができる。このため、２つのアドレスカウ
ンタ手段は、２つの基準内部列アドレス信号に基づき、
２つの内部列アドレス信号を、順次、交互に、発生でき
る。
半導体記憶装置では、２つのメモリアレイバンクに対応
して２つのアドレスカウンタ手段が設けられている。こ
のため、２つのアドレスカウンタ手段に、１つのメモリ
アレイバンクに対する２つの基準内部列アドレス信号を
割当てることができる。このため、２つのアドレスカウ
ンタ手段は、２つの基準内部列アドレス信号に基づき、
２つの内部列アドレス信号を、順次、交互に、発生でき
る。
【００３１】その結果、本発明の請求項５の同期型半導
体記憶装置では、２つのメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、２つの基準内部列ア
ドレス信号に基づき交互にアクセスしよとする際に、ア
クセスのたびに、そのアクセスに応じた外部列アドレス
信号の入力を必要とせず、アドレス入力を簡略化でき
る。
体記憶装置では、２つのメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、２つの基準内部列ア
ドレス信号に基づき交互にアクセスしよとする際に、ア
クセスのたびに、そのアクセスに応じた外部列アドレス
信号の入力を必要とせず、アドレス入力を簡略化でき
る。
【００３２】本発明の請求項６の同期型半導体記憶装置
では、請求項２の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのメモリアレイバンクの一方に対する外部行
アドレス信号を取込む。さらに、行アドレスバッファ
は、外部クロック信号の決められた他方の遷移に応じ
て、２つのメモリアレイバンクの他方に対する外部行ア
ドレス信号を取込む。
では、請求項２の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのメモリアレイバンクの一方に対する外部行
アドレス信号を取込む。さらに、行アドレスバッファ
は、外部クロック信号の決められた他方の遷移に応じ
て、２つのメモリアレイバンクの他方に対する外部行ア
ドレス信号を取込む。
【００３３】その次に、列アドレスバッファは、一方の
メモリアレイバンクに対する外部列アドレス信号を、一
方のメモリアレイバンクに対する外部行アドレス信号を
取込む場合と同様の、外部クロック信号の決められた一
方の遷移に応じて取込む。さらに、列アドレスバッファ
は、他方のメモリアレイバンクに対する外部列アドレス
信号を他方のメモリアレイバンクに対する外部行アドレ
ス信号を取込む場合と同様の、外部クロック信号の決め
られた他方の遷移に応じて取込む。
メモリアレイバンクに対する外部列アドレス信号を、一
方のメモリアレイバンクに対する外部行アドレス信号を
取込む場合と同様の、外部クロック信号の決められた一
方の遷移に応じて取込む。さらに、列アドレスバッファ
は、他方のメモリアレイバンクに対する外部列アドレス
信号を他方のメモリアレイバンクに対する外部行アドレ
ス信号を取込む場合と同様の、外部クロック信号の決め
られた他方の遷移に応じて取込む。
【００３４】２つのアドレスカウンタ手段は、外部クロ
ック信号の周波数と同一の周波数を有する内部クロック
信号に同期して、２つの基準内部列アドレス信号に基づ
く２つの内部列アドレス信号を２つのメモリアレイバン
クに対して、交互に発生する以上のように、本発明の請
求項６の同期型半導体記憶装置では、２つのメモリアレ
イバンクに対応して、２つのアドレスカウンタ手段を設
けている。このため、２つのアドレスカウンタ手段に、
２つのメモリアレイバンクに対する２つの基準内部列ア
ドレス信号を割当てることができる。このため、２つの
アドレスカウンタ手段は、２つの基準内部列アドレス信
号に基づき、２つの内部列アドレス信号を、順次、交互
に、発生できる。
ック信号の周波数と同一の周波数を有する内部クロック
信号に同期して、２つの基準内部列アドレス信号に基づ
く２つの内部列アドレス信号を２つのメモリアレイバン
クに対して、交互に発生する以上のように、本発明の請
求項６の同期型半導体記憶装置では、２つのメモリアレ
イバンクに対応して、２つのアドレスカウンタ手段を設
けている。このため、２つのアドレスカウンタ手段に、
２つのメモリアレイバンクに対する２つの基準内部列ア
ドレス信号を割当てることができる。このため、２つの
アドレスカウンタ手段は、２つの基準内部列アドレス信
号に基づき、２つの内部列アドレス信号を、順次、交互
に、発生できる。
【００３５】その結果、本発明の請求項６の同期型半導
体記憶装置では、アクセスするメモリアレイバンクが変
わるたびに、外部列アドレス信号の入力を必要とせず、
アドレス入力の簡略化ができる。
体記憶装置では、アクセスするメモリアレイバンクが変
わるたびに、外部列アドレス信号の入力を必要とせず、
アドレス入力の簡略化ができる。
【００３６】本発明の請求項７の同期型半導体記憶装置
では、請求項３の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのメモリアレイバンクのうちの１つのメモリ
アレイバンクに対する一方の外部行アドレス信号を取込
む。さらに、行アドレスバッファは、外部クロック信号
の決められた他方の遷移に応じて、１つのメモリアレイ
バンクに対する他方の外部行アドレス信号を取込む。
では、請求項３の同期型半導体記憶装置において、２つ
のメモリアレイバンクおよび２つのアドレスカウンタ手
段を備えている。行アドレスバッファは、外部クロック
信号の立上りまたは立下りの決められた一方の遷移に応
じて、２つのメモリアレイバンクのうちの１つのメモリ
アレイバンクに対する一方の外部行アドレス信号を取込
む。さらに、行アドレスバッファは、外部クロック信号
の決められた他方の遷移に応じて、１つのメモリアレイ
バンクに対する他方の外部行アドレス信号を取込む。
【００３７】その次に、列アドレスバッファは、一方の
外部行アドレス信号に対する一方の外部列アドレス信号
を、一方の外部行アドレス信号を取込む場合と同様の、
外部クロック信号の決められた一方の遷移に応じて取込
む。さらに、列アドレスバッファは、他方の外部行アド
レス信号に対する他方の外部列アドレス信号を他方の外
部行アドレス信号を取込む場合と同様の、外部クロック
信号の決められた他方の遷移に応じて取込む。
外部行アドレス信号に対する一方の外部列アドレス信号
を、一方の外部行アドレス信号を取込む場合と同様の、
外部クロック信号の決められた一方の遷移に応じて取込
む。さらに、列アドレスバッファは、他方の外部行アド
レス信号に対する他方の外部列アドレス信号を他方の外
部行アドレス信号を取込む場合と同様の、外部クロック
信号の決められた他方の遷移に応じて取込む。
【００３８】２つのアドレスカウンタ手段は、外部クロ
ック信号の周波数と同一の周波数を有する内部クロック
信号に同期して、２つの基準内部列アドレス信号に基づ
く、２つの内部列アドレス信号を、１つのメモリアレイ
バンクに対して交互に発生する。
ック信号の周波数と同一の周波数を有する内部クロック
信号に同期して、２つの基準内部列アドレス信号に基づ
く、２つの内部列アドレス信号を、１つのメモリアレイ
バンクに対して交互に発生する。
【００３９】以上のように、本発明の請求項７の同期型
半導体記憶装置では、２つのメモリアレイバンクに対し
て、２つのアドレスカウンタ手段が設けられている。こ
のため、２つのアドレスカウンタ手段に、１つのメモリ
アレイバンクに対する２つの基準内部列アドレス信号を
割当てることができる。このため、２つのアドレスカウ
ンタ手段は、２つの基準内部列アドレス信号に基づき、
２つの内部列アドレス信号を、順次、交互に、発生でき
る。
半導体記憶装置では、２つのメモリアレイバンクに対し
て、２つのアドレスカウンタ手段が設けられている。こ
のため、２つのアドレスカウンタ手段に、１つのメモリ
アレイバンクに対する２つの基準内部列アドレス信号を
割当てることができる。このため、２つのアドレスカウ
ンタ手段は、２つの基準内部列アドレス信号に基づき、
２つの内部列アドレス信号を、順次、交互に、発生でき
る。
【００４０】その結果、本発明の請求項７の同期型半導
体記憶装置では、２つのメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、２つの基準内部列ア
ドレス信号に基づきアクセスしようとする際に、アクセ
スのたびに外部列アドレス信号の入力を必要とせず、ア
ドレス入力を簡略化できる。
体記憶装置では、２つのメモリアレイバンクのうちの１
つのメモリアレイバンクに対して、２つの基準内部列ア
ドレス信号に基づきアクセスしようとする際に、アクセ
スのたびに外部列アドレス信号の入力を必要とせず、ア
ドレス入力を簡略化できる。
【００４１】本発明の請求項８の同期型半導体記憶装置
は、内部クロック発生手段、複数のメモリアレイバン
ク、行アドレスバッファ、列アドレスバッファ、アドレ
スカウンタ手段および入出力手段を備える。
は、内部クロック発生手段、複数のメモリアレイバン
ク、行アドレスバッファ、列アドレスバッファ、アドレ
スカウンタ手段および入出力手段を備える。
【００４２】内部クロック発生手段は、外部からの外部
クロック信号に基づき、内部クロック信号を発生する。
メモリアレイバンクは、情報を記憶するための複数のメ
モリセルを有する。行アドレスバッファは、対応するメ
モリアレイバンクの行を選択するための複数の外部行ア
ドレス信号を受け、それに応じて、複数の内部行アドレ
ス信号を発生する。
クロック信号に基づき、内部クロック信号を発生する。
メモリアレイバンクは、情報を記憶するための複数のメ
モリセルを有する。行アドレスバッファは、対応するメ
モリアレイバンクの行を選択するための複数の外部行ア
ドレス信号を受け、それに応じて、複数の内部行アドレ
ス信号を発生する。
【００４３】列アドレスバッファは、対応するメモリア
レイバンクの列を選択するための複数の外部列アドレス
信号を受け、それに応じて、複数の基準内部列アドレス
信号を発生する。アドレスカウンタ手段は、列アドレス
バッファからの基準内部列アドレス信号に基づき、内部
クロック信号に同期して、メモリアレイバンクの列を選
択するための内部列アドレス信号を順次発生する。
レイバンクの列を選択するための複数の外部列アドレス
信号を受け、それに応じて、複数の基準内部列アドレス
信号を発生する。アドレスカウンタ手段は、列アドレス
バッファからの基準内部列アドレス信号に基づき、内部
クロック信号に同期して、メモリアレイバンクの列を選
択するための内部列アドレス信号を順次発生する。
【００４４】アドレスカウンタ手段は、カウンタ、内部
列アドレス信号保持手段および選択手段を含む。
列アドレス信号保持手段および選択手段を含む。
【００４５】カウンタは、基準内部列アドレス信号に基
づき、内部列アドレス信号を順次発生する。内部列アド
レス信号保持手段は、基準内部列アドレス信号に対する
カウンタの動作の後に内部列アドレス信号を保持する。
そして、内部列アドレス信号保持手段は、保持された内
部列アドレス信号のもとになっていない他の基準内部列
アドレス信号に対するカウンタの動作の後に、保持して
いた内部列アドレス信号を新たな基準内部列アドレス信
号として、カウンタに出力する。
づき、内部列アドレス信号を順次発生する。内部列アド
レス信号保持手段は、基準内部列アドレス信号に対する
カウンタの動作の後に内部列アドレス信号を保持する。
そして、内部列アドレス信号保持手段は、保持された内
部列アドレス信号のもとになっていない他の基準内部列
アドレス信号に対するカウンタの動作の後に、保持して
いた内部列アドレス信号を新たな基準内部列アドレス信
号として、カウンタに出力する。
【００４６】選択手段は、カウンタからの内部列アドレ
ス信号により列を選択しようとするメモリアレイバンク
側にカウンタからの内部列アドレス信号を出力する。
ス信号により列を選択しようとするメモリアレイバンク
側にカウンタからの内部列アドレス信号を出力する。
【００４７】以上のように、本発明の請求項８の同期型
半導体記憶装置では、内部列アドレス信号保持手段は、
アクセスに関係ない基準内部列アドレス信号に基づく内
部列アドレス信号が保持する。そして、内部列アドレス
信号保持手段は、アクセスの必要が生じたときに、その
保持された内部列アドレス信号を新たな基準内部列アド
レス信号として、カウンタに出力する。
半導体記憶装置では、内部列アドレス信号保持手段は、
アクセスに関係ない基準内部列アドレス信号に基づく内
部列アドレス信号が保持する。そして、内部列アドレス
信号保持手段は、アクセスの必要が生じたときに、その
保持された内部列アドレス信号を新たな基準内部列アド
レス信号として、カウンタに出力する。
【００４８】その結果、本発明の請求項８の同期型半導
体記憶装置では、アクセスのたびに、そのアクセスに応
じた外部列アドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
体記憶装置では、アクセスのたびに、そのアクセスに応
じた外部列アドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
【００４９】さらに、本発明の請求項８の同期型半導体
記憶装置では、複数のメモリアレイバンクに対して１つ
のアドレスカウンタ手段を用いているため、複数のメモ
リアレイバンクに対して複数のアドレスカウンタ手段を
設ける場合に比し、回路規模を小型化できる。
記憶装置では、複数のメモリアレイバンクに対して１つ
のアドレスカウンタ手段を用いているため、複数のメモ
リアレイバンクに対して複数のアドレスカウンタ手段を
設ける場合に比し、回路規模を小型化できる。
【００５０】本発明の請求項９の同期型半導体記憶装置
では、請求項８の同期型半導体記憶装置において、カウ
ンタは、複数のメモリアレイバンクに対して、列アドレ
スバッファからの複数の基準内部列アドレス信号に基づ
く複数の内部列アドレス信号を交互に発生し、アクセス
が複数のバンクに対して交互に行なわれる。
では、請求項８の同期型半導体記憶装置において、カウ
ンタは、複数のメモリアレイバンクに対して、列アドレ
スバッファからの複数の基準内部列アドレス信号に基づ
く複数の内部列アドレス信号を交互に発生し、アクセス
が複数のバンクに対して交互に行なわれる。
【００５１】以上のように、本発明の請求項９の同期型
半導体記憶装置では、内部列アドレス信号保持手段を有
するアドレスカウンタ手段を設けたことにより、複数の
メモリアレイバンクに対して、交互にアクセスしようと
する際に、アクセスするメモリアレイバンクが変わるた
びに、外部列アドレス信号の入力を必要とせず、アドレ
ス入力を簡略化できる。
半導体記憶装置では、内部列アドレス信号保持手段を有
するアドレスカウンタ手段を設けたことにより、複数の
メモリアレイバンクに対して、交互にアクセスしようと
する際に、アクセスするメモリアレイバンクが変わるた
びに、外部列アドレス信号の入力を必要とせず、アドレ
ス入力を簡略化できる。
【００５２】本発明の請求項１０の同期型半導体記憶装
置では、請求項８の同期型半導体記憶装置において、カ
ウンタは、複数のメモリアレイバンクのうちの１つのメ
モリアレイバンクに対する複数の基準内部列アドレス信
号に基づく複数の内部列アドレス信号を、１つのメモリ
アレイバンクに対して交互に発生する。そして、アクセ
スが１つのメモリアレイバンク内で、列アドレスバッフ
ァからの複数の基準内部列アドレス信号に基づき、交互
に行なわれる。
置では、請求項８の同期型半導体記憶装置において、カ
ウンタは、複数のメモリアレイバンクのうちの１つのメ
モリアレイバンクに対する複数の基準内部列アドレス信
号に基づく複数の内部列アドレス信号を、１つのメモリ
アレイバンクに対して交互に発生する。そして、アクセ
スが１つのメモリアレイバンク内で、列アドレスバッフ
ァからの複数の基準内部列アドレス信号に基づき、交互
に行なわれる。
【００５３】以上のように、本発明の請求項１０の同期
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、複数
のメモリアレイバンクのうちの１つのメモリアレイバン
クに対して、複数の基準内部列アドレス信号に基づき交
互にアクセスしようとする際に、アクセスのたびに、外
部列アドレス信号の入力を必要とせず、アドレス入力を
簡略化できる。
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、複数
のメモリアレイバンクのうちの１つのメモリアレイバン
クに対して、複数の基準内部列アドレス信号に基づき交
互にアクセスしようとする際に、アクセスのたびに、外
部列アドレス信号の入力を必要とせず、アドレス入力を
簡略化できる。
【００５４】本発明の請求項１１の同期型半導体記憶装
置では、請求項９の同期型半導体記憶装置において、メ
モリアレイバンクを２つ備えている。行アドレスバッフ
ァは、外部クロック信号の立上りまたは立下りの決めら
れた一方の遷移に応じて、メモリアレイバンクに対する
外部行アドレス信号を取込む。
置では、請求項９の同期型半導体記憶装置において、メ
モリアレイバンクを２つ備えている。行アドレスバッフ
ァは、外部クロック信号の立上りまたは立下りの決めら
れた一方の遷移に応じて、メモリアレイバンクに対する
外部行アドレス信号を取込む。
【００５５】その次に、列アドレスバッファは、外部行
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクに対する２つの外部列ア
ドレス信号を取込む。
【００５６】アドレスカウンタ手段は、外部クロック信
号の周波数の２分の１の周波数を有する内部クロック信
号に同期して、列アドレスバッファからの２つの基準内
部列アドレス信号に基づく２つの内部列アドレス信号を
２つのメモリアレイバンクに対して、交互に発生する。
号の周波数の２分の１の周波数を有する内部クロック信
号に同期して、列アドレスバッファからの２つの基準内
部列アドレス信号に基づく２つの内部列アドレス信号を
２つのメモリアレイバンクに対して、交互に発生する。
【００５７】以上のように、本発明の請求項１１の同期
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクに対して、交互にアクセスしよう
とする際に、アクセスするメモリアレイバンクが変わる
たびに、外部列アドレス信号の入力を必要とせず、アド
レス入力を簡略化できる。
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクに対して、交互にアクセスしよう
とする際に、アクセスするメモリアレイバンクが変わる
たびに、外部列アドレス信号の入力を必要とせず、アド
レス入力を簡略化できる。
【００５８】本発明の請求項１２の同期型半導体記憶装
置では、請求項１０の同期型半導体記憶装置において、
２つのメモリアレイバンクを備えている。行アドレスバ
ッファは、外部クロック信号の立上りまたは立下りの決
められた一方の遷移に応じて、２つのメモリアレイバン
クのうちの１つのメモリアレイバンクに対する外部行ア
ドレス信号を取込む。
置では、請求項１０の同期型半導体記憶装置において、
２つのメモリアレイバンクを備えている。行アドレスバ
ッファは、外部クロック信号の立上りまたは立下りの決
められた一方の遷移に応じて、２つのメモリアレイバン
クのうちの１つのメモリアレイバンクに対する外部行ア
ドレス信号を取込む。
【００５９】その次に、列アドレスバッファは、外部行
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクのうちの１つのメモリア
レイバンクに対する２つの外部列アドレス信号を取込
む。
アドレス信号を取込む場合と同様の、外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、２つのメモリアレイバンクのうちの１つのメモリア
レイバンクに対する２つの外部列アドレス信号を取込
む。
【００６０】アドレスカウンタ手段は、外部クロック信
号の周波数の２分の１の周波数を有する内部クロック信
号に同期して、１つのメモリアレイバンクに対して、列
アドレスバッファからの２つの基準内部列アドレス信号
に基づく２つの内部列アドレス信号を交互に発生する。
号の周波数の２分の１の周波数を有する内部クロック信
号に同期して、１つのメモリアレイバンクに対して、列
アドレスバッファからの２つの基準内部列アドレス信号
に基づく２つの内部列アドレス信号を交互に発生する。
【００６１】以上のように、本発明の請求項１２の同期
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクのうちの１つのメモリアレイバン
クに対して、異なる基準内部列アドレス信号に基づき、
交互にアクセスしようとする際に、アクセスのたびに、
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクのうちの１つのメモリアレイバン
クに対して、異なる基準内部列アドレス信号に基づき、
交互にアクセスしようとする際に、アクセスのたびに、
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。
【００６２】本発明の請求項１３の同期型半導体記憶装
置では、請求項９の同期型半導体記憶装置において、２
つのメモリアレイバンクを備えている。行アドレスバッ
ファは、外部クロック信号の立上りまたは立下りの決め
られた一方の遷移に応じて、２つのメモリアレイバンク
の一方に対する外部行アドレス信号を取込む。さらに、
行アドレスバッファは、外部クロック信号の決められた
他方の遷移に応じて、２つのメモリアレイバンクの他方
に対する外部行アドレス信号を取込む。
置では、請求項９の同期型半導体記憶装置において、２
つのメモリアレイバンクを備えている。行アドレスバッ
ファは、外部クロック信号の立上りまたは立下りの決め
られた一方の遷移に応じて、２つのメモリアレイバンク
の一方に対する外部行アドレス信号を取込む。さらに、
行アドレスバッファは、外部クロック信号の決められた
他方の遷移に応じて、２つのメモリアレイバンクの他方
に対する外部行アドレス信号を取込む。
【００６３】その次に、列アドレスバッファは、一方の
メモリアレイバンクに対する外部列アドレス信号を、一
方のメモリアレイバンクに対する外部行アドレス信号を
取込む場合と同様の、外部クロック信号の決められた一
方の遷移に応じて取込む。さらに、列アドレスバッファ
は、他方のメモリアレイバンクに対する外部列アドレス
信号を、他方のメモリアレイバンクに対する外部行アド
レス信号を取込む場合と同様の、外部クロック信号の決
められた他方の遷移に応じて取込む。
メモリアレイバンクに対する外部列アドレス信号を、一
方のメモリアレイバンクに対する外部行アドレス信号を
取込む場合と同様の、外部クロック信号の決められた一
方の遷移に応じて取込む。さらに、列アドレスバッファ
は、他方のメモリアレイバンクに対する外部列アドレス
信号を、他方のメモリアレイバンクに対する外部行アド
レス信号を取込む場合と同様の、外部クロック信号の決
められた他方の遷移に応じて取込む。
【００６４】アドレスカウンタ手段は、外部クロック信
号の周波数と同一の周波数を有する内部クロック信号に
同期して、列アドレスバッファからの２つの基準内部列
アドレス信号に基づく２つの内部列アドレス信号を２つ
のメモリアレイバンクに対して、交互に発生する。
号の周波数と同一の周波数を有する内部クロック信号に
同期して、列アドレスバッファからの２つの基準内部列
アドレス信号に基づく２つの内部列アドレス信号を２つ
のメモリアレイバンクに対して、交互に発生する。
【００６５】以上のように、本発明の請求項１３の同期
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクに対して、交互にアクセスする
際、アクセスするメモリアレイバンクが変わるたびに、
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。本発明の請求項１４の同期型半導体記
憶装置では、請求項１０の同期型半導体記憶装置におい
て、２つのメモリアレイバンクを備える。行アドレスバ
ッファは、外部クロック信号の立上りまたは立下りの決
められた一方の遷移に応じて、２つのメモリアレイバン
クのうちの１つのメモリアレイバンクに対する一方の外
部行アドレス信号を取込む。さらに、行アドレスバッフ
ァは、外部クロック信号の決められた他方の遷移に応じ
て、１つのメモリアレイバンクに対する他方の外部アド
レス信号を取込む。
型半導体記憶装置では、内部列アドレス信号保持手段を
有するアドレスカウンタ手段を設けることにより、２つ
のメモリアレイバンクに対して、交互にアクセスする
際、アクセスするメモリアレイバンクが変わるたびに、
外部列アドレス信号の入力を必要とせず、アドレス入力
を簡略化できる。本発明の請求項１４の同期型半導体記
憶装置では、請求項１０の同期型半導体記憶装置におい
て、２つのメモリアレイバンクを備える。行アドレスバ
ッファは、外部クロック信号の立上りまたは立下りの決
められた一方の遷移に応じて、２つのメモリアレイバン
クのうちの１つのメモリアレイバンクに対する一方の外
部行アドレス信号を取込む。さらに、行アドレスバッフ
ァは、外部クロック信号の決められた他方の遷移に応じ
て、１つのメモリアレイバンクに対する他方の外部アド
レス信号を取込む。
【００６６】その次に、列アドレスバッファは、一方の
外部行アドレス信号を取込む場合と同様の、外部クロッ
ク信号の決められた一方の遷移に応じて、一方の外部行
アドレス信号に対する一方の外部列アドレス信号を取込
む。さらに、列アドレスバッファは、他方の外部行アド
レス信号を取込む場合と同様の、外部クロック信号の決
められた他方の遷移に応じて、他方の外部行アドレス信
号に対する他方の外部列アドレス信号を取込む。
外部行アドレス信号を取込む場合と同様の、外部クロッ
ク信号の決められた一方の遷移に応じて、一方の外部行
アドレス信号に対する一方の外部列アドレス信号を取込
む。さらに、列アドレスバッファは、他方の外部行アド
レス信号を取込む場合と同様の、外部クロック信号の決
められた他方の遷移に応じて、他方の外部行アドレス信
号に対する他方の外部列アドレス信号を取込む。
【００６７】アドレスカウンタ手段は、外部クロック信
号の周波数と同一の周波数を有する内部クロック信号に
同期して、１つのメモリアレイバンクに対して、列アド
レスバッファからの２つの基準内部列アドレス信号に基
づく２つの内部列アドレス信号を交互に発生する。
号の周波数と同一の周波数を有する内部クロック信号に
同期して、１つのメモリアレイバンクに対して、列アド
レスバッファからの２つの基準内部列アドレス信号に基
づく２つの内部列アドレス信号を交互に発生する。
【００６８】以上のように本発明の請求項１４の同期型
半導体記憶装置では、内部列アドレス信号保持手段を有
するアドレスカウンタ手段を設けることにより、２つの
メモリアレイバンクのうちの１つのメモリアレイバンク
に対して、異なる基準内部列アドレス信号に基づき交互
にアクセスしようとする際に、アクセスのたびに、外部
列アドレス信号の入力を必要とせず、アドレス入力を簡
略化できる。
半導体記憶装置では、内部列アドレス信号保持手段を有
するアドレスカウンタ手段を設けることにより、２つの
メモリアレイバンクのうちの１つのメモリアレイバンク
に対して、異なる基準内部列アドレス信号に基づき交互
にアクセスしようとする際に、アクセスのたびに、外部
列アドレス信号の入力を必要とせず、アドレス入力を簡
略化できる。
【００６９】本発明の請求項１５の同期型半導体記憶装
置では、請求項１または８の同期型半導体記憶装置にお
いて、行アドレスバッファは、行バッファおよび行用選
択手段を含む。
置では、請求項１または８の同期型半導体記憶装置にお
いて、行アドレスバッファは、行バッファおよび行用選
択手段を含む。
【００７０】行バッファは、複数の外部行アドレス信号
を受け、複数の内部行アドレス信号を発生する。行用選
択手段は、行バッファからの内部行アドレス信号を必要
とするメモリアレイバンクを選択する。
を受け、複数の内部行アドレス信号を発生する。行用選
択手段は、行バッファからの内部行アドレス信号を必要
とするメモリアレイバンクを選択する。
【００７１】以上のように、本発明の請求項１５の同期
型半導体記憶装置では、１つの行アドレスバッファを用
い、その内部で、内部行アドレス信号を、対応するメモ
リアレイバンクに振り分けている。
型半導体記憶装置では、１つの行アドレスバッファを用
い、その内部で、内部行アドレス信号を、対応するメモ
リアレイバンクに振り分けている。
【００７２】その結果、本発明の請求項１５の同期型半
導体記憶装置では、複数の行アドレスバッファを用いる
場合に比し、回路規模を小型化できる。
導体記憶装置では、複数の行アドレスバッファを用いる
場合に比し、回路規模を小型化できる。
【００７３】本発明の請求項１６の同期型半導体記憶装
置では、請求項１の同期型半導体記憶装置において、列
アドレスバッファは、列バッファおよび列用選択手段を
含む。
置では、請求項１の同期型半導体記憶装置において、列
アドレスバッファは、列バッファおよび列用選択手段を
含む。
【００７４】列バッファは、複数の外部列アドレス信号
を受け、複数の基準内部列アドレス信号を発生する。列
用選択手段は、列バッファからの基準内部列アドレス信
号を必要とするメモリアレイバンクを選択する。
を受け、複数の基準内部列アドレス信号を発生する。列
用選択手段は、列バッファからの基準内部列アドレス信
号を必要とするメモリアレイバンクを選択する。
【００７５】以上のように、本発明の請求項１６の同期
型半導体記憶装置では、１つの列アドレスバッファを用
い、その内部で、基準内部列アドレス信号を対応するメ
モリアレイバンクに振り分けている。
型半導体記憶装置では、１つの列アドレスバッファを用
い、その内部で、基準内部列アドレス信号を対応するメ
モリアレイバンクに振り分けている。
【００７６】その結果、本発明の請求項１６の同期型半
導体記憶装置では、複数の列アドレスバッファを設けて
いる場合に比し、回路規模を小型化できる。
導体記憶装置では、複数の列アドレスバッファを設けて
いる場合に比し、回路規模を小型化できる。
【００７７】
【発明の実施の形態】以下、本発明による同期型半導体
記憶装置としての同期型ダイナミックランダムアクセス
メモリ（シンクロナスダイナミックランダムアクセスメ
モリ；以下、「ＳＤＲＡＭ」という）について図面を参
照しながら説明する。
記憶装置としての同期型ダイナミックランダムアクセス
メモリ（シンクロナスダイナミックランダムアクセスメ
モリ；以下、「ＳＤＲＡＭ」という）について図面を参
照しながら説明する。
【００７８】（実施の形態１）図１は、本発明の実施の
形態１によるＳＤＲＡＭを示す概略ブロック図である。
形態１によるＳＤＲＡＭを示す概略ブロック図である。
【００７９】図１を参照して、実施の形態１によるＳＤ
ＲＡＭは、コントロール信号発生回路１、アドレスバッ
ファ３、コラムアドレスカウンタＡ５、コラムアドレス
カウンタＢ７、スイッチング回路９、バンクＡ１１、バ
ンクＢ１３、マルチプレクサ１５、出力バッファ１７お
よび入力バッファ１９を備える。
ＲＡＭは、コントロール信号発生回路１、アドレスバッ
ファ３、コラムアドレスカウンタＡ５、コラムアドレス
カウンタＢ７、スイッチング回路９、バンクＡ１１、バ
ンクＢ１３、マルチプレクサ１５、出力バッファ１７お
よび入力バッファ１９を備える。
【００８０】アドレスバッファ３は、ローアドレスバッ
ファＡ２１、ローアドレスバッファＢ２３、コラムアド
レスバッファＡ２５およびコラムアドレスバッファＢ２
７を含む。バンクＡ１１は、ローデコーダＡ２９、コラ
ムデコーダＡ３３、センスアンプ・入出力コントロール
回路Ａ（Ｓ．Ａ．・ＩＯコントロール回路Ａ）３７、メ
モリアレイバンクＡ４１およびＩＯレジスタＡ４５を含
む。バンクＢ１３は、コラムデコーダＢ３５、ローデコ
ーダＢ３１、センスアンプ・入出力コントロール回路Ｂ
（Ｓ．Ａ．・ＩＯコントロール回路Ｂ）３９、メモリア
レイバンクＢ４３およびＩＯレジスタＢ４７を含む。
ファＡ２１、ローアドレスバッファＢ２３、コラムアド
レスバッファＡ２５およびコラムアドレスバッファＢ２
７を含む。バンクＡ１１は、ローデコーダＡ２９、コラ
ムデコーダＡ３３、センスアンプ・入出力コントロール
回路Ａ（Ｓ．Ａ．・ＩＯコントロール回路Ａ）３７、メ
モリアレイバンクＡ４１およびＩＯレジスタＡ４５を含
む。バンクＢ１３は、コラムデコーダＢ３５、ローデコ
ーダＢ３１、センスアンプ・入出力コントロール回路Ｂ
（Ｓ．Ａ．・ＩＯコントロール回路Ｂ）３９、メモリア
レイバンクＢ４３およびＩＯレジスタＢ４７を含む。
【００８１】コントロール信号発生回路１は、バンクを
選択するためのバンクアドレス信号ＢＡ、周波数ｆの外
部クロック信号ＥＣＬＫ、行アドレスストローブ信号／
ＲＡＳ（以下、「／ＲＡＳ」という）、列アドレススト
ローブ信号／ＣＡＳ（以下、「／ＣＡＳ」という）、ラ
イト制御信号／ＷＥおよびリード出力制御信号／ＯＥを
受ける。
選択するためのバンクアドレス信号ＢＡ、周波数ｆの外
部クロック信号ＥＣＬＫ、行アドレスストローブ信号／
ＲＡＳ（以下、「／ＲＡＳ」という）、列アドレススト
ローブ信号／ＣＡＳ（以下、「／ＣＡＳ」という）、ラ
イト制御信号／ＷＥおよびリード出力制御信号／ＯＥを
受ける。
【００８２】ここで、バンクＡ１１とバンクＢ１３とは
同じ構成であるので、バンクＡ１１に関連する部分のみ
を説明する。アドレスバッファ３は、外部アドレス信号
Ａｄｄを受ける。すなわち、ローアドレスバッファＡ２
１は、メモリアレイバンクＡ４１の行を選択するための
外部ローアドレス信号を受ける。コラムアドレスバッフ
ァＡ２５は、メモリアレイバンクＡ４１の列を選択する
ための外部コラムアドレス信号を受ける。
同じ構成であるので、バンクＡ１１に関連する部分のみ
を説明する。アドレスバッファ３は、外部アドレス信号
Ａｄｄを受ける。すなわち、ローアドレスバッファＡ２
１は、メモリアレイバンクＡ４１の行を選択するための
外部ローアドレス信号を受ける。コラムアドレスバッフ
ァＡ２５は、メモリアレイバンクＡ４１の列を選択する
ための外部コラムアドレス信号を受ける。
【００８３】コントロール信号発生回路１は、外部クロ
ック信号ＥＣＬＫを受け、それに基づき、外部クロック
信号ＥＣＬＫと同じ周波数ｆの内部クロック信号ＩＣＬ
Ｋ（ｆ）を発生する。さらに、コントロール信号発生回
路１は、外部クロック信号ＥＣＬＫに基づき、外部クロ
ック信号ＥＣＬＫの周波数ｆを１／２に分周した周波数
ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）を発生す
る。
ック信号ＥＣＬＫを受け、それに基づき、外部クロック
信号ＥＣＬＫと同じ周波数ｆの内部クロック信号ＩＣＬ
Ｋ（ｆ）を発生する。さらに、コントロール信号発生回
路１は、外部クロック信号ＥＣＬＫに基づき、外部クロ
ック信号ＥＣＬＫの周波数ｆを１／２に分周した周波数
ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）を発生す
る。
【００８４】コラムアドレスカウンタＡ５は、コラムア
ドレスバッファＡ２５を介して、外部コラムアドレス信
号を受ける。すなわち、コラムアドレスカウンタＡ５
は、コラムアドレスバッファＡ２５からの、メモリアレ
イバンクＡ４１の列を選択するための基準内部コラムア
ドレス信号を受けることになる。
ドレスバッファＡ２５を介して、外部コラムアドレス信
号を受ける。すなわち、コラムアドレスカウンタＡ５
は、コラムアドレスバッファＡ２５からの、メモリアレ
イバンクＡ４１の列を選択するための基準内部コラムア
ドレス信号を受けることになる。
【００８５】コラムアドレスカウンタＡ５は、周波数ｆ
または周波数ｆ／２の内部クロック信号ＩＣＬＫに同期
して動作する。すなわち、コラムアドレスカウンタＡ５
は、内部クロック信号ＩＣＬＫに同期して、基準内部コ
ラムアドレス信号に基づき、メモリアレイバンクＡ４１
の列を選択するための内部コラムアドレス信号を順次発
生する。
または周波数ｆ／２の内部クロック信号ＩＣＬＫに同期
して動作する。すなわち、コラムアドレスカウンタＡ５
は、内部クロック信号ＩＣＬＫに同期して、基準内部コ
ラムアドレス信号に基づき、メモリアレイバンクＡ４１
の列を選択するための内部コラムアドレス信号を順次発
生する。
【００８６】詳しく説明すると、コラムアドレスカウン
タＡ５は、コラムアドレスバッファＡ２５からの基準内
部コラムアドレス信号をスタートアドレスとし、そのス
タートアドレスをインクリメントしていったアドレスを
内部コラムアドレス信号として、順次発生するものであ
る。なお、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）
と周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）
との切換は、スイッチング回路９により行なう。
タＡ５は、コラムアドレスバッファＡ２５からの基準内
部コラムアドレス信号をスタートアドレスとし、そのス
タートアドレスをインクリメントしていったアドレスを
内部コラムアドレス信号として、順次発生するものであ
る。なお、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）
と周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）
との切換は、スイッチング回路９により行なう。
【００８７】メモリアレイバンクＡ４１は、複数の図示
しないメモリセルを有している。このメモリセルは情報
を記憶するためのものである。ローデコーダＡ２９は、
ローアドレスバッファＡ２１を介して、外部ローアドレ
ス信号を受ける。すなわち、ローデコーダＡ２９は、ロ
ーアドレスバッファＡ２１からの、メモリアレイバンク
Ａ４１の行を選択するための内部ローアドレス信号を受
けることになる。ローデコーダＡ２９は、内部ローアド
レス信号に基づき、メモリアレイバンクＡ４１の行を選
択する。
しないメモリセルを有している。このメモリセルは情報
を記憶するためのものである。ローデコーダＡ２９は、
ローアドレスバッファＡ２１を介して、外部ローアドレ
ス信号を受ける。すなわち、ローデコーダＡ２９は、ロ
ーアドレスバッファＡ２１からの、メモリアレイバンク
Ａ４１の行を選択するための内部ローアドレス信号を受
けることになる。ローデコーダＡ２９は、内部ローアド
レス信号に基づき、メモリアレイバンクＡ４１の行を選
択する。
【００８８】コラムデコーダＡ３３は、コラムアドレス
カウンタＡ５から発生された内部コラムアドレス信号を
受ける。コラムデコーダＡ３３は、順次発生される内部
コラムアドレス信号に基づき、メモリアレイバンクＡ４
１の列を順次選択する。センスアンプ・入出力コントロ
ール回路Ａ３７に含まれる図示しないセンスアンプは、
メモリアレイバンクＡ４１のビット線対に読出された電
位差を増幅する。センスアンプ・入出力コントロール回
路Ａ３７に含まれる図示しない入出力コントロール回路
は、メモリアレイバンクＡ４１のデータの授受を制御す
る。ＩＯレジスタＡ４５は、入出力データを一時的に保
持する。
カウンタＡ５から発生された内部コラムアドレス信号を
受ける。コラムデコーダＡ３３は、順次発生される内部
コラムアドレス信号に基づき、メモリアレイバンクＡ４
１の列を順次選択する。センスアンプ・入出力コントロ
ール回路Ａ３７に含まれる図示しないセンスアンプは、
メモリアレイバンクＡ４１のビット線対に読出された電
位差を増幅する。センスアンプ・入出力コントロール回
路Ａ３７に含まれる図示しない入出力コントロール回路
は、メモリアレイバンクＡ４１のデータの授受を制御す
る。ＩＯレジスタＡ４５は、入出力データを一時的に保
持する。
【００８９】マルチプレクサ１５は、バンクを選択する
ためのバンクアドレス信号ＢＡに基づき、バンクを選択
する。たとえば、バンクＡ１１を選択した場合には、マ
ルチプレクサ１５は、入力バッファ１９からの書込デー
タを、バンクＡ１１に入力する。また、たとえば、バン
クＡ１１を選択した場合には、マルチプレクサ１５は、
ＩＯレジスタＡ４５からの読出データを、出力バッファ
１７に入力する。なお、マルチプレクサ１５は、周波数
ｆの内部クロック信号ＩＣＬＫ（ｆ）に同期して動作す
る。
ためのバンクアドレス信号ＢＡに基づき、バンクを選択
する。たとえば、バンクＡ１１を選択した場合には、マ
ルチプレクサ１５は、入力バッファ１９からの書込デー
タを、バンクＡ１１に入力する。また、たとえば、バン
クＡ１１を選択した場合には、マルチプレクサ１５は、
ＩＯレジスタＡ４５からの読出データを、出力バッファ
１７に入力する。なお、マルチプレクサ１５は、周波数
ｆの内部クロック信号ＩＣＬＫ（ｆ）に同期して動作す
る。
【００９０】入力バッファ１９は、データＤＱを受け、
書込データとしてマルチプレクサ１５に入力する。出力
バッファ１７は、マルチプレクサ１５からの読出データ
を、データＤＱとして出力する。なお、図１のＳＤＲＡ
Ｍが図１３のＳＤＲＡＭと同様に動作する場合は、コラ
ムアドレスカウンタＡ５およびコラムアドレスカウンタ
Ｂ７は、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に
同期する。以下に説明するように、図１のＳＤＲＡＭ
が、本実施の形態としての動作をするときは、コラムア
ドレスカウンタＡ５およびコラムアドレスカウンタＢ７
は、周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／
２）に同期して動作する。
書込データとしてマルチプレクサ１５に入力する。出力
バッファ１７は、マルチプレクサ１５からの読出データ
を、データＤＱとして出力する。なお、図１のＳＤＲＡ
Ｍが図１３のＳＤＲＡＭと同様に動作する場合は、コラ
ムアドレスカウンタＡ５およびコラムアドレスカウンタ
Ｂ７は、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に
同期する。以下に説明するように、図１のＳＤＲＡＭ
が、本実施の形態としての動作をするときは、コラムア
ドレスカウンタＡ５およびコラムアドレスカウンタＢ７
は、周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／
２）に同期して動作する。
【００９１】図２は、図１のＳＤＲＡＭの第１の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【００９２】第１の動作は、外部クロック信号ＥＣＬＫ
の立上りエッジで、バンクアドレス信号ＢＡ、外部アド
レス信号Ａｄｄ、／ＲＡＳ、／ＣＡＳ、ライト制御信号
／ＷＥおよびリード出力制御信号／ＯＥなどの外部信号
が取込まれる場合である。
の立上りエッジで、バンクアドレス信号ＢＡ、外部アド
レス信号Ａｄｄ、／ＲＡＳ、／ＣＡＳ、ライト制御信号
／ＷＥおよびリード出力制御信号／ＯＥなどの外部信号
が取込まれる場合である。
【００９３】時刻ｔ0 の外部クロック信号ＥＣＬＫの立
上りエッジで、「Ｌ」レベルのバンクアドレス信号Ｂ
Ａ、外部ローアドレス信号Ｘａ（以下、外部ローアドレ
ス信号と内部ローアドレス信号を区別せずに、単に「ロ
ーアドレス信号」という）、／ＲＡＳが取込まれる。な
お、バンクアドレス信号ＢＡが「Ｌ」レベルのときに
は、バンクＡ１１が選択されることを示している。
上りエッジで、「Ｌ」レベルのバンクアドレス信号Ｂ
Ａ、外部ローアドレス信号Ｘａ（以下、外部ローアドレ
ス信号と内部ローアドレス信号を区別せずに、単に「ロ
ーアドレス信号」という）、／ＲＡＳが取込まれる。な
お、バンクアドレス信号ＢＡが「Ｌ」レベルのときに
は、バンクＡ１１が選択されることを示している。
【００９４】以上により、時刻ｔ0 では、バンクＡ１１
に対するローアドレスバッファＡ２１からのローアドレ
ス信号Ｘａに基づき、ローデコーダＡ２９により、その
行が選択されるメモリアレイバンクＡ４１が動作し始め
る。
に対するローアドレスバッファＡ２１からのローアドレ
ス信号Ｘａに基づき、ローデコーダＡ２９により、その
行が選択されるメモリアレイバンクＡ４１が動作し始め
る。
【００９５】時刻ｔ1 の外部クロック信号ＥＣＬＫの立
上りエッジで、「Ｈ」レベルのバンクアドレス信号Ｂ
Ａ、バンクＢ１３に対するローアドレス信号Ｘｂおよび
／ＲＡＳが取込まれる。なお、バンクアドレス信号ＢＡ
が「Ｈ」レベルのときは、バンクＢ１３を選択すること
を示している。以上により、時刻ｔ1 では、バンクＢ１
３に対するローアドレスバッファＢ２３からのローアド
レス信号Ｘｂに基づき、ローデコーダＢ３１により、そ
の行が選択されるメモリアレイバンクＢ４３が動作し始
める。
上りエッジで、「Ｈ」レベルのバンクアドレス信号Ｂ
Ａ、バンクＢ１３に対するローアドレス信号Ｘｂおよび
／ＲＡＳが取込まれる。なお、バンクアドレス信号ＢＡ
が「Ｈ」レベルのときは、バンクＢ１３を選択すること
を示している。以上により、時刻ｔ1 では、バンクＢ１
３に対するローアドレスバッファＢ２３からのローアド
レス信号Ｘｂに基づき、ローデコーダＢ３１により、そ
の行が選択されるメモリアレイバンクＢ４３が動作し始
める。
【００９６】時刻ｔ2 の外部クロック信号ＥＣＬＫの立
上りエッジで、バンクＡ１１を示す「Ｌ」レベルのバン
クアドレス信号ＢＡ、バンクＡ１１に対する外部コラム
アドレス信号Ｙａ（以下、外部コラムアドレス信号と基
準内部コラムアドレス信号とを区別して説明する必要が
ないときには、これらを単に「コラムアドレス信号」と
いう）および／ＣＡＳが取込まれる。
上りエッジで、バンクＡ１１を示す「Ｌ」レベルのバン
クアドレス信号ＢＡ、バンクＡ１１に対する外部コラム
アドレス信号Ｙａ（以下、外部コラムアドレス信号と基
準内部コラムアドレス信号とを区別して説明する必要が
ないときには、これらを単に「コラムアドレス信号」と
いう）および／ＣＡＳが取込まれる。
【００９７】以上により、コラムアドレスバッファＡ２
５は、外部コラムアドレス信号Ｙａを受取り、基準内部
コラムアドレス信号Ｙａとして出力する。コラムアドレ
スカウンタＡ５は、コラムアドレスバッファＡ２５から
の出力を基準にして（基準内部コラムアドレス信号Ｙａ
をスタートアドレスにして）、内部アドレス信号を順次
発生する。コラムアドレスカウンタＡ５から順次発生さ
れる内部コラムアドレス信号は、コラムデコーダＡ３３
に入力され、メモリアレイバンクＡ４１の列を順次選択
する。
５は、外部コラムアドレス信号Ｙａを受取り、基準内部
コラムアドレス信号Ｙａとして出力する。コラムアドレ
スカウンタＡ５は、コラムアドレスバッファＡ２５から
の出力を基準にして（基準内部コラムアドレス信号Ｙａ
をスタートアドレスにして）、内部アドレス信号を順次
発生する。コラムアドレスカウンタＡ５から順次発生さ
れる内部コラムアドレス信号は、コラムデコーダＡ３３
に入力され、メモリアレイバンクＡ４１の列を順次選択
する。
【００９８】時刻ｔ3 で、外部クロック信号ＥＣＬＫの
立上りエッジで、バンクＢ１３を示す「Ｈ」レベルのバ
ンクアドレス信号ＢＡ、バンクＢ１３に対する外部コラ
ムアドレス信号Ｙｂおよび／ＣＡＳが取込まれる。これ
により、コラムアドレスバッファＢ２７は、バンクＢ１
３に対する外部コラムアドレス信号Ｙｂを受け、基準内
部コラムアドレス信号Ｙｂとして出力する。コラムアド
レスカウンタＢ７は、コラムアドレスバッファＢ２７か
らの出力を基準にして（基準内部コラムアドレス信号Ｙ
ｂをスタートアドレスにして）、バンクＢ１３に対する
内部コラムアドレス信号を順次発生する。コラムデコー
ダＢ３５は、コラムアドレスカウンタＢ７から順次発生
される内部コラムアドレス信号を受け、メモリアレイバ
ンクＢ４３の列を順次選択する。
立上りエッジで、バンクＢ１３を示す「Ｈ」レベルのバ
ンクアドレス信号ＢＡ、バンクＢ１３に対する外部コラ
ムアドレス信号Ｙｂおよび／ＣＡＳが取込まれる。これ
により、コラムアドレスバッファＢ２７は、バンクＢ１
３に対する外部コラムアドレス信号Ｙｂを受け、基準内
部コラムアドレス信号Ｙｂとして出力する。コラムアド
レスカウンタＢ７は、コラムアドレスバッファＢ２７か
らの出力を基準にして（基準内部コラムアドレス信号Ｙ
ｂをスタートアドレスにして）、バンクＢ１３に対する
内部コラムアドレス信号を順次発生する。コラムデコー
ダＢ３５は、コラムアドレスカウンタＢ７から順次発生
される内部コラムアドレス信号を受け、メモリアレイバ
ンクＢ４３の列を順次選択する。
【００９９】時刻ｔ4 で、外部クロック信号ＥＣＬＫの
立下りエッジから、ローアドレス信号Ｘａとコラムアド
レス信号Ｙａに対応するデータＤａ０が出力される。な
お、時刻ｔ4 は、時刻ｔ0 からデータが出力されるまで
の時間が、時刻ｔ0 からのローアドレスアクセス時間
（／ＲＡＳアクセス時間）より後または時刻ｔ2 からの
コラムアドレスアクセス時間（／ＣＡＳアクセス時間）
より後になるような時刻である。
立下りエッジから、ローアドレス信号Ｘａとコラムアド
レス信号Ｙａに対応するデータＤａ０が出力される。な
お、時刻ｔ4 は、時刻ｔ0 からデータが出力されるまで
の時間が、時刻ｔ0 からのローアドレスアクセス時間
（／ＲＡＳアクセス時間）より後または時刻ｔ2 からの
コラムアドレスアクセス時間（／ＣＡＳアクセス時間）
より後になるような時刻である。
【０１００】時刻ｔ5 で、外部クロック信号ＥＣＬＫの
立下りエッジからローアドレス信号Ｘｂとコラムアドレ
ス信号Ｙｂとに対応するデータＤｂ０が出力される。
立下りエッジからローアドレス信号Ｘｂとコラムアドレ
ス信号Ｙｂとに対応するデータＤｂ０が出力される。
【０１０１】以降、基準内部コラムアドレス信号Ｙａお
よびＹｂを基準として（スタートアドレスとして）、コ
ラムアドレスカウンタＡ５およびコラムアドレスカウン
タＢ７からそれぞれ出力される内部コラムアドレス信号
に基づき、バンクＡ１１のデータ（Ｄａ１、Ｄａ２、Ｄ
ａ３）と、バンクＢ１３のデータ（Ｄｂ１、Ｄｂ２、Ｄ
ｂ３）とが交互に出力される。
よびＹｂを基準として（スタートアドレスとして）、コ
ラムアドレスカウンタＡ５およびコラムアドレスカウン
タＢ７からそれぞれ出力される内部コラムアドレス信号
に基づき、バンクＡ１１のデータ（Ｄａ１、Ｄａ２、Ｄ
ａ３）と、バンクＢ１３のデータ（Ｄｂ１、Ｄｂ２、Ｄ
ｂ３）とが交互に出力される。
【０１０２】これは、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号Ｙｂに基づく内
部コラムアドレス信号を順次発生していることに基づい
ている。なお、コラムアドレスカウンタＡ５は、内部ク
ロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応じ
て、内部コラムアドレス信号を順次発生する。コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ
／２）の立上りエッジに応じて、内部コラムアドレス信
号を順次発生する。
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号Ｙｂに基づく内
部コラムアドレス信号を順次発生していることに基づい
ている。なお、コラムアドレスカウンタＡ５は、内部ク
ロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応じ
て、内部コラムアドレス信号を順次発生する。コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ
／２）の立上りエッジに応じて、内部コラムアドレス信
号を順次発生する。
【０１０３】ここで、バンクＡ１１に対する外部アドレ
ス信号Ａｄｄや／ＲＡＳなどの外部信号の取込は、外部
クロック信号ＥＣＬＫにおいて、時刻ｔ0 のクロックを
第０番目とすると、偶数番目のクロックで行なわれる。
また、偶数番目のクロックの立上りまでに、バンクＡ１
１に対するデータの出力が行なわれているようにする。
バンクＢ１３に対しても、時刻ｔ1 のクロックを第０番
目として同様である。
ス信号Ａｄｄや／ＲＡＳなどの外部信号の取込は、外部
クロック信号ＥＣＬＫにおいて、時刻ｔ0 のクロックを
第０番目とすると、偶数番目のクロックで行なわれる。
また、偶数番目のクロックの立上りまでに、バンクＡ１
１に対するデータの出力が行なわれているようにする。
バンクＢ１３に対しても、時刻ｔ1 のクロックを第０番
目として同様である。
【０１０４】以上のように、本実施の形態では、バンク
Ａ１１およびバンクＢ１３に対応して、コラムアドレス
カウンタＡ５およびコラムアドレスカウンタＢ７を設け
ている。このため、バンクＡ１１に対する基準内部アド
レス信号とバンクＢ１３に対する基準内部アドレス信号
をそれぞれ、コラムアドレスカウンタＡ５とコラムアド
レスカウンタＢ７とに保持できる。したがって、コラム
アドレスカウンタＡ５およびコラムアドレスカウンタＢ
７は、それぞれバンクＡ１１に対する基準内部コラムア
ドレス信号に基づく内部アドレス信号およびバンクＢ１
３に対する基準内部コラムアドレス信号に基づく内部コ
ラムアドレス信号を順次、交互に、発生できる。
Ａ１１およびバンクＢ１３に対応して、コラムアドレス
カウンタＡ５およびコラムアドレスカウンタＢ７を設け
ている。このため、バンクＡ１１に対する基準内部アド
レス信号とバンクＢ１３に対する基準内部アドレス信号
をそれぞれ、コラムアドレスカウンタＡ５とコラムアド
レスカウンタＢ７とに保持できる。したがって、コラム
アドレスカウンタＡ５およびコラムアドレスカウンタＢ
７は、それぞれバンクＡ１１に対する基準内部コラムア
ドレス信号に基づく内部アドレス信号およびバンクＢ１
３に対する基準内部コラムアドレス信号に基づく内部コ
ラムアドレス信号を順次、交互に、発生できる。
【０１０５】その結果、本実施の形態では、バンクＡ１
１とバンクＢ１３とを交互にアクセスしてデータを交互
に読出す場合においても、アクセスしようとするバンク
が変わるたびに、アクセスしようとするバンクに対する
外部列アドレス信号をその都度入力する必要がない。す
なわち、アドレス入力の簡略化ができる。
１とバンクＢ１３とを交互にアクセスしてデータを交互
に読出す場合においても、アクセスしようとするバンク
が変わるたびに、アクセスしようとするバンクに対する
外部列アドレス信号をその都度入力する必要がない。す
なわち、アドレス入力の簡略化ができる。
【０１０６】図３は、図１のＳＤＲＡＭの第２の動作を
説明するためのタイミング図である。図１のＳＤＲＡＭ
の第２の動作は、バンクＡ１１に対する／ＲＡＳが既に
取込まれている場合である。
説明するためのタイミング図である。図１のＳＤＲＡＭ
の第２の動作は、バンクＡ１１に対する／ＲＡＳが既に
取込まれている場合である。
【０１０７】図３を参照して、時刻ｔ0 において、外部
クロック信号ＥＣＬＫの立上りエッジで、バンクＢ１３
を示す「Ｈ」レベルのバンクアドレス信号ＢＡ、／ＲＡ
ＳおよびバンクＢ１３に対するローアドレス信号Ｘｂが
取込まれる。
クロック信号ＥＣＬＫの立上りエッジで、バンクＢ１３
を示す「Ｈ」レベルのバンクアドレス信号ＢＡ、／ＲＡ
ＳおよびバンクＢ１３に対するローアドレス信号Ｘｂが
取込まれる。
【０１０８】時刻ｔ1 で、バンクＡ１１を示す「Ｌ」レ
ベルのバンクアドレス信号ＢＡ、／ＣＡＳおよびバンク
Ｂ１３に対するコラムアドレス信号Ｙａが取込まれる。
ここで、バンクＡ１１については、既に、／ＲＡＳが取
込まれ、ロー系が活性化されている。
ベルのバンクアドレス信号ＢＡ、／ＣＡＳおよびバンク
Ｂ１３に対するコラムアドレス信号Ｙａが取込まれる。
ここで、バンクＡ１１については、既に、／ＲＡＳが取
込まれ、ロー系が活性化されている。
【０１０９】このため、時刻ｔ1 からデータが出力され
るまでの時間がコラムアドレスアクセス時間（／ＣＡＳ
アクセス時間）を満足するような時刻ｔ3 の外部クロッ
ク信号の立下りエッジからバンクＡ１１に対するデータ
Ｄａ０が出力される。そして、次の外部クロック信号Ｅ
ＣＬＫの立下りエッジでデータが切れる。なお、データ
Ｄａ０は、コラムアドレス信号Ｙａに対応するものであ
る。
るまでの時間がコラムアドレスアクセス時間（／ＣＡＳ
アクセス時間）を満足するような時刻ｔ3 の外部クロッ
ク信号の立下りエッジからバンクＡ１１に対するデータ
Ｄａ０が出力される。そして、次の外部クロック信号Ｅ
ＣＬＫの立下りエッジでデータが切れる。なお、データ
Ｄａ０は、コラムアドレス信号Ｙａに対応するものであ
る。
【０１１０】コラムアドレスカウンタＡ５は、基準内部
コラムアドレス信号Ｙａをスタートアドレスして、その
スタートアドレスをインクリメントしたアドレスを内部
コラムアドレス信号として順次発生する。
コラムアドレス信号Ｙａをスタートアドレスして、その
スタートアドレスをインクリメントしたアドレスを内部
コラムアドレス信号として順次発生する。
【０１１１】このため、データＤａ０を出力してから、
外部クロック信号ＥＣＬＫについて１クロックおいた時
刻ｔ4 で、コラムアドレスカウンタＡ５からの、コラム
アドレス信号Ｙａに対応する内部コラムアドレス信号の
次の内部コラムアドレス信号（基準内部コラムアドレス
信号Ｙａを１つインクリメントした内部コラムアドレス
信号）に対する読出データＤａ１が出力され始める。
外部クロック信号ＥＣＬＫについて１クロックおいた時
刻ｔ4 で、コラムアドレスカウンタＡ５からの、コラム
アドレス信号Ｙａに対応する内部コラムアドレス信号の
次の内部コラムアドレス信号（基準内部コラムアドレス
信号Ｙａを１つインクリメントした内部コラムアドレス
信号）に対する読出データＤａ１が出力され始める。
【０１１２】一方、バンクＢ１３に関しては、時刻ｔ0
に／ＲＡＳが取込まれ、時刻ｔ2 に／ＣＡＳが取込まれ
ている。バンクＢ１３に対してアクセスされたデータＤ
ｂ０が出力されるまでは、バンクＡ１１のデータが、外
部クロック信号ＥＣＬＫの１クロックおきに出力され
る。そして、バンクＢ１３に対するローアドレスアクセ
ス時間（／ＲＡＳアクセス時間）またはコラムアドレス
アクセス時間（／ＣＡＳアクセス時間）を満足するよう
な時刻から、バンクＢ１３に対するデータが出力され
る。
に／ＲＡＳが取込まれ、時刻ｔ2 に／ＣＡＳが取込まれ
ている。バンクＢ１３に対してアクセスされたデータＤ
ｂ０が出力されるまでは、バンクＡ１１のデータが、外
部クロック信号ＥＣＬＫの１クロックおきに出力され
る。そして、バンクＢ１３に対するローアドレスアクセ
ス時間（／ＲＡＳアクセス時間）またはコラムアドレス
アクセス時間（／ＣＡＳアクセス時間）を満足するよう
な時刻から、バンクＢ１３に対するデータが出力され
る。
【０１１３】図３においては、バンクＡ１１に対するデ
ータＤａ１の次から、バンクＢ１３に対するデータＤｂ
０が出力されている。すなわち、時刻ｔ4 で、データＤ
ａ１が出力され始め、時刻ｔ5 でデータＤｂ０が出力さ
れ始める。以降、バンクＡ１１に対するデータ（Ｄａ
２、Ｄａ３、Ｄａ４）とバンクＢ１３に対するデータ
（Ｄｂ１、Ｄｂ２、Ｄｂ３）とが交互に出力される。
ータＤａ１の次から、バンクＢ１３に対するデータＤｂ
０が出力されている。すなわち、時刻ｔ4 で、データＤ
ａ１が出力され始め、時刻ｔ5 でデータＤｂ０が出力さ
れ始める。以降、バンクＡ１１に対するデータ（Ｄａ
２、Ｄａ３、Ｄａ４）とバンクＢ１３に対するデータ
（Ｄｂ１、Ｄｂ２、Ｄｂ３）とが交互に出力される。
【０１１４】これは、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号Ｙｂに基づく内
部コラムアドレス信号を順次、交互に、発生しているこ
とに基づいている。
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号Ｙｂに基づく内
部コラムアドレス信号を順次、交互に、発生しているこ
とに基づいている。
【０１１５】なお、コラムアドレスカウンタＡ５は、内
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて内部コラムアドレス信号を発生している。また、コ
ラムアドレスカウンタＢ７は、内部クロック信号ＩＣＬ
Ｋ（ｆ／２）の立上りエッジに応じて内部コラムアドレ
ス信号を発生している。
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて内部コラムアドレス信号を発生している。また、コ
ラムアドレスカウンタＢ７は、内部クロック信号ＩＣＬ
Ｋ（ｆ／２）の立上りエッジに応じて内部コラムアドレ
ス信号を発生している。
【０１１６】以上のように、図１のＳＤＲＡＭが第２の
動作をする場合においても、第１の動作で説明したのと
同様の理由で、アクセスしようとするバンクが変わるた
びに、アクセスしようとするバンクに対する外部コラム
アドレス信号の入力を必要としない。すなわち、図１の
ＳＤＲＡＭが第２の動作をする場合においても、アドレ
ス入力が簡略化できる。
動作をする場合においても、第１の動作で説明したのと
同様の理由で、アクセスしようとするバンクが変わるた
びに、アクセスしようとするバンクに対する外部コラム
アドレス信号の入力を必要としない。すなわち、図１の
ＳＤＲＡＭが第２の動作をする場合においても、アドレ
ス入力が簡略化できる。
【０１１７】図４は、図１のＳＤＲＡＭの第３の動作を
説明するためのタイミング図である。第３の動作は、バ
ンクＡ１１とバンクＢ１３とで、リード動作とライト動
作を交互に実行する場合である。
説明するためのタイミング図である。第３の動作は、バ
ンクＡ１１とバンクＢ１３とで、リード動作とライト動
作を交互に実行する場合である。
【０１１８】図４を参照して、時刻ｔ0 で、バンクＡ１
１に対するローアドレスＸａ、／ＲＡＳおよびバンクＡ
１１を示す「Ｌ」レベルのバンクアドレス信号ＢＡが取
込まれる。
１に対するローアドレスＸａ、／ＲＡＳおよびバンクＡ
１１を示す「Ｌ」レベルのバンクアドレス信号ＢＡが取
込まれる。
【０１１９】時刻ｔ1 で、バンクＢ１３に対するローア
ドレスＸｂ、／ＲＡＳおよびバンクＢ１３を示す「Ｈ」
レベルのバンクアドレス信号ＢＡが取込まれる。
ドレスＸｂ、／ＲＡＳおよびバンクＢ１３を示す「Ｈ」
レベルのバンクアドレス信号ＢＡが取込まれる。
【０１２０】時刻ｔ2 で、バンクＡ１１に対するコラム
アドレス信号Ｙａが取込まれる。そして、時刻ｔ3 で、
外部クロック信号ＥＣＬＫの立下りエッジからバンクＡ
１１に対するデータＤａ０が出力され始める。
アドレス信号Ｙａが取込まれる。そして、時刻ｔ3 で、
外部クロック信号ＥＣＬＫの立下りエッジからバンクＡ
１１に対するデータＤａ０が出力され始める。
【０１２１】一方、時刻ｔ4 で、外部クロック信号ＥＣ
ＬＫの立上りエッジで、バンクＢ１３に対する／ＣＡ
Ｓ、ライト制御信号／ＷＥ、コラムアドレス信号Ｙｂお
よび書込データＤｂ０が取込まれる。
ＬＫの立上りエッジで、バンクＢ１３に対する／ＣＡ
Ｓ、ライト制御信号／ＷＥ、コラムアドレス信号Ｙｂお
よび書込データＤｂ０が取込まれる。
【０１２２】以降、バンクＡ１１に対する読出データ
（Ｄａ１、Ｄａ２、Ｄａ３）と、バンクＢ１３に対する
書込データ（Ｄｂ１、Ｄｂ２、Ｄｂ３）が交互に入出力
される。これは、コラムアドレスカウンタＡ５およびコ
ラムアドレスカウンタＢ７がそれぞれ基準内部コラムア
ドレス信号ＹａおよびＹｂをスタートアドレスとして、
バンクＡ１１に対する内部コラムアドレス信号およびバ
ンクＢ１３に対する内部コラムアドレス信号を、内部ク
ロック信号ＩＣＬＫ（ｆ／２）に同期して順次発生して
いることに基づいている。
（Ｄａ１、Ｄａ２、Ｄａ３）と、バンクＢ１３に対する
書込データ（Ｄｂ１、Ｄｂ２、Ｄｂ３）が交互に入出力
される。これは、コラムアドレスカウンタＡ５およびコ
ラムアドレスカウンタＢ７がそれぞれ基準内部コラムア
ドレス信号ＹａおよびＹｂをスタートアドレスとして、
バンクＡ１１に対する内部コラムアドレス信号およびバ
ンクＢ１３に対する内部コラムアドレス信号を、内部ク
ロック信号ＩＣＬＫ（ｆ／２）に同期して順次発生して
いることに基づいている。
【０１２３】なお、コラムアドレスカウンタＡ５は、内
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて内部コラムアドレス信号を発生している。コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ
／２）の立上りエッジに応じて内部コラムアドレス信号
を発生している。
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて内部コラムアドレス信号を発生している。コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ
／２）の立上りエッジに応じて内部コラムアドレス信号
を発生している。
【０１２４】以上のように、図１のＳＤＲＡＭが第３の
動作をする場合においても、第１の動作において説明し
たと同様の理由により、アクセスしようとするバンクが
変わるたびに、アクセスしようとするバンクに対する外
部コラムアドレス信号の入力を必要としない。すなわ
ち、図１のＳＤＲＡＭが第３の動作をする場合において
も、アドレス入力の簡略化ができる。
動作をする場合においても、第１の動作において説明し
たと同様の理由により、アクセスしようとするバンクが
変わるたびに、アクセスしようとするバンクに対する外
部コラムアドレス信号の入力を必要としない。すなわ
ち、図１のＳＤＲＡＭが第３の動作をする場合において
も、アドレス入力の簡略化ができる。
【０１２５】なお、図１では、バンクの数が２つの場合
を示したが、２つ以上の複数のバンクが存在しても、複
数のバンクに対して複数のコラムアドレスカウンタを設
けることで、上記したと同様に適用でき、上記したと同
様の効果を奏する。
を示したが、２つ以上の複数のバンクが存在しても、複
数のバンクに対して複数のコラムアドレスカウンタを設
けることで、上記したと同様に適用でき、上記したと同
様の効果を奏する。
【０１２６】（実施の形態２）図５は、本発明の実施の
形態２によるＳＤＲＡＭを示す概略ブロック図である。
なお、図１と同様の部分については同一の参照符号を付
し、その説明を適宜省略する。
形態２によるＳＤＲＡＭを示す概略ブロック図である。
なお、図１と同様の部分については同一の参照符号を付
し、その説明を適宜省略する。
【０１２７】図５のＳＤＲＡＭが、図１のＳＤＲＡＭと
異なる点について説明する。外部クロック信号ＥＣＬＫ
の周波数と、コラムアドレスカウンタが同期する内部ク
ロック信号ＩＣＬＫの周波数とが同じ点が異なってい
る。すなわち、外部クロック信号ＥＣＬＫおよび内部ク
ロック信号ＩＣＬＫの周波数はｆである。コラムアドレ
スカウンタＡ５またはコラムアドレスカウンタＢ７の一
方が、内部クロック信号ＩＣＬＫ（ｆ）の立上りで動作
し、他方が内部クロック信号ＩＣＬＫ（ｆ）の立下りで
動作する点が異なる。
異なる点について説明する。外部クロック信号ＥＣＬＫ
の周波数と、コラムアドレスカウンタが同期する内部ク
ロック信号ＩＣＬＫの周波数とが同じ点が異なってい
る。すなわち、外部クロック信号ＥＣＬＫおよび内部ク
ロック信号ＩＣＬＫの周波数はｆである。コラムアドレ
スカウンタＡ５またはコラムアドレスカウンタＢ７の一
方が、内部クロック信号ＩＣＬＫ（ｆ）の立上りで動作
し、他方が内部クロック信号ＩＣＬＫ（ｆ）の立下りで
動作する点が異なる。
【０１２８】マルチプレクサ１５は、外部クロック信号
ＥＣＬＫの周波数ｆを２倍した周波数２ｆの内部クロッ
ク信号ＩＣＬＫ（２ｆ）の立上りで一方のバンクに切換
わり、内部クロック信号ＩＣＬＫ（２ｆ）の立下りで他
方のバンクに切換わる点が異なる。コントロール信号発
生回路１において、外部クロック信号ＥＣＬＫの立上り
と立下りの両方で、外部アドレス信号Ａｄｄ、／ＲＡＳ
および／ＣＡＳなどの外部信号が取込まれる点が異な
る。
ＥＣＬＫの周波数ｆを２倍した周波数２ｆの内部クロッ
ク信号ＩＣＬＫ（２ｆ）の立上りで一方のバンクに切換
わり、内部クロック信号ＩＣＬＫ（２ｆ）の立下りで他
方のバンクに切換わる点が異なる。コントロール信号発
生回路１において、外部クロック信号ＥＣＬＫの立上り
と立下りの両方で、外部アドレス信号Ａｄｄ、／ＲＡＳ
および／ＣＡＳなどの外部信号が取込まれる点が異な
る。
【０１２９】図６は、図５のＳＤＲＡＭの第１の動作を
説明するためのタイミング図である。第１の動作は、外
部クロック信号ＥＣＬＫの立下りで、バンクＡ１１に対
する外部アドレス信号Ａｄｄ（外部ローアドレス信号、
外部コラムアドレス信号）が取込まれ、外部クロック信
号ＥＣＬＫの立上りから出力バッファ１７が活性化さ
れ、読出データが出力され始める場合である。また、バ
ンクＢ１３に対しては、外部クロック信号ＥＣＬＫの立
上りで外部アドレス信号Ａｄｄ（外部ローアドレス信
号、外部コラムアドレス信号）が取込まれ、外部クロッ
ク信号ＥＣＬＫの立下りから出力バッファ１７が活性化
され読出データが出力され始める。
説明するためのタイミング図である。第１の動作は、外
部クロック信号ＥＣＬＫの立下りで、バンクＡ１１に対
する外部アドレス信号Ａｄｄ（外部ローアドレス信号、
外部コラムアドレス信号）が取込まれ、外部クロック信
号ＥＣＬＫの立上りから出力バッファ１７が活性化さ
れ、読出データが出力され始める場合である。また、バ
ンクＢ１３に対しては、外部クロック信号ＥＣＬＫの立
上りで外部アドレス信号Ａｄｄ（外部ローアドレス信
号、外部コラムアドレス信号）が取込まれ、外部クロッ
ク信号ＥＣＬＫの立下りから出力バッファ１７が活性化
され読出データが出力され始める。
【０１３０】図６を参照して、時刻ｔ0 で、外部クロッ
ク信号ＥＣＬＫの立下りエッジで、／ＲＡＳとバンクＡ
１１に対するローアドレス信号Ｘａが取込まれる。時刻
ｔ1において、外部クロック信号ＥＣＬＫの立下りエッ
ジで、／ＲＡＳとバンクＢ１３に対するローアドレス信
号Ｘｂが取込まれる。
ク信号ＥＣＬＫの立下りエッジで、／ＲＡＳとバンクＡ
１１に対するローアドレス信号Ｘａが取込まれる。時刻
ｔ1において、外部クロック信号ＥＣＬＫの立下りエッ
ジで、／ＲＡＳとバンクＢ１３に対するローアドレス信
号Ｘｂが取込まれる。
【０１３１】時刻ｔ2 において、外部クロック信号ＥＣ
ＬＫの立下りエッジで、／ＣＡＳとバンクＡ１１に対す
るローアドレス信号Ｙａが取込まれる。時刻ｔ3 におい
て、外部クロック信号ＥＣＬＫの立上りエッジで、／Ｃ
ＡＳとバンクＢ１３に対するローアドレス信号Ｙｂが取
込まれる。
ＬＫの立下りエッジで、／ＣＡＳとバンクＡ１１に対す
るローアドレス信号Ｙａが取込まれる。時刻ｔ3 におい
て、外部クロック信号ＥＣＬＫの立上りエッジで、／Ｃ
ＡＳとバンクＢ１３に対するローアドレス信号Ｙｂが取
込まれる。
【０１３２】／ＲＡＳアクセス時間が５０ｎｓ程度のメ
モリにおいて、外部クロック信号ＥＣＬＫの周波数ｆが
６６ＭＨｚであるとする。この場合には、時刻ｔ3 の次
の外部クロック信号ＥＣＬＫの立上り時刻ｔ4 からバン
クＡ１１に対するデータＤａ０が出力され始める。そし
て、外部クロック信号ＥＣＬＫの立下り時刻ｔ5 までに
出力が確定している。
モリにおいて、外部クロック信号ＥＣＬＫの周波数ｆが
６６ＭＨｚであるとする。この場合には、時刻ｔ3 の次
の外部クロック信号ＥＣＬＫの立上り時刻ｔ4 からバン
クＡ１１に対するデータＤａ０が出力され始める。そし
て、外部クロック信号ＥＣＬＫの立下り時刻ｔ5 までに
出力が確定している。
【０１３３】時刻ｔ5 において、外部クロック信号ＥＣ
ＬＫの立下りエッジからバンクＢ１３に切換わり、バン
クＢ１３に対するデータＤｂ０が出力され始める。そし
て、時刻ｔ6 での外部クロック信号ＥＣＬＫの立上りま
でにデータが確定している。
ＬＫの立下りエッジからバンクＢ１３に切換わり、バン
クＢ１３に対するデータＤｂ０が出力され始める。そし
て、時刻ｔ6 での外部クロック信号ＥＣＬＫの立上りま
でにデータが確定している。
【０１３４】以降、同様にして、バンクＡ１１に対する
データ（Ｄａ１、Ｄａ２、Ｄａ３）とバンクＢ１３に対
するデータ（Ｄｂ１、Ｄｂ２、Ｄｂ３）が交互に出力さ
れる。これは、コラムアドレスカウンタＡ５およびコラ
ムアドレスカウンタＢ７が、外部クロック信号ＥＣＬＫ
と同じ周波数ｆを有する内部クロック信号ＩＣＬＫ
（ｆ）に同期して、それぞれバンクＡ１１に対する内部
コラムアドレス信号およびバンクＢ１３に対する内部コ
ラムアドレス信号を順次、交互に、発生していることに
基づく。
データ（Ｄａ１、Ｄａ２、Ｄａ３）とバンクＢ１３に対
するデータ（Ｄｂ１、Ｄｂ２、Ｄｂ３）が交互に出力さ
れる。これは、コラムアドレスカウンタＡ５およびコラ
ムアドレスカウンタＢ７が、外部クロック信号ＥＣＬＫ
と同じ周波数ｆを有する内部クロック信号ＩＣＬＫ
（ｆ）に同期して、それぞれバンクＡ１１に対する内部
コラムアドレス信号およびバンクＢ１３に対する内部コ
ラムアドレス信号を順次、交互に、発生していることに
基づく。
【０１３５】すなわち、コラムアドレスカウンタＡ５お
よびコラムアドレスカウンタＢ７は、それぞれ、基準内
部コラムアドレス信号ＹａおよびＹｂをスタートアドレ
スして、バンクＡ１１に対する内部コラムアドレス信号
およびバンクＢ１３に対する内部コラムアドレス信号を
順次、交互に、発生していることに基づく。なお、コラ
ムアドレスカウンタＡ５は、内部クロック信号ＩＣＬＫ
（ｆ）の立下りエッジに応じて内部コラムアドレス信号
を発生している。コラムアドレスカウンタＢ７は、内部
クロック信号ＩＣＬＫ（ｆ）の立上りエッジに応じて内
部コラムアドレス信号を発生している。
よびコラムアドレスカウンタＢ７は、それぞれ、基準内
部コラムアドレス信号ＹａおよびＹｂをスタートアドレ
スして、バンクＡ１１に対する内部コラムアドレス信号
およびバンクＢ１３に対する内部コラムアドレス信号を
順次、交互に、発生していることに基づく。なお、コラ
ムアドレスカウンタＡ５は、内部クロック信号ＩＣＬＫ
（ｆ）の立下りエッジに応じて内部コラムアドレス信号
を発生している。コラムアドレスカウンタＢ７は、内部
クロック信号ＩＣＬＫ（ｆ）の立上りエッジに応じて内
部コラムアドレス信号を発生している。
【０１３６】以上のように、本実施の形態では、バンク
Ａ１１およびバンクＢ１３に対応して、コラムアドレス
カウンタＡ５およびコラムアドレスカウンタＢ７を設け
ている。このため、コラムアドレスカウンタＡ５および
コラムアドレスカウンタＢ７に、それぞれバンクＡ１１
に対する基準内部コラムアドレス信号およびバンクＢ１
３に対する基準内部コラムアドレス信号を保持すること
ができる。したがって、コラムアドレスカウンタＡ５お
よびコラムアドレスカウンタＢ７は、それぞれバンクＡ
１１に対する基準内部コラムアドレス信号およびバンク
Ｂ１３に対する基準内部コラムアドレス信号に基づき、
内部コラムアドレス信号を順次、交互に発生できる。
Ａ１１およびバンクＢ１３に対応して、コラムアドレス
カウンタＡ５およびコラムアドレスカウンタＢ７を設け
ている。このため、コラムアドレスカウンタＡ５および
コラムアドレスカウンタＢ７に、それぞれバンクＡ１１
に対する基準内部コラムアドレス信号およびバンクＢ１
３に対する基準内部コラムアドレス信号を保持すること
ができる。したがって、コラムアドレスカウンタＡ５お
よびコラムアドレスカウンタＢ７は、それぞれバンクＡ
１１に対する基準内部コラムアドレス信号およびバンク
Ｂ１３に対する基準内部コラムアドレス信号に基づき、
内部コラムアドレス信号を順次、交互に発生できる。
【０１３７】その結果、本実施の形態では、バンクＡ１
１とバンクＢ１３とを交互にアクセスしようとする際
に、アクセスするバンクが変わるたびに、アクセスしよ
うとするバンクに対する外部コラムアドレス信号の入力
を必要としない。すなわち、本実施の形態では、アドレ
ス入力を簡略化できる。
１とバンクＢ１３とを交互にアクセスしようとする際
に、アクセスするバンクが変わるたびに、アクセスしよ
うとするバンクに対する外部コラムアドレス信号の入力
を必要としない。すなわち、本実施の形態では、アドレ
ス入力を簡略化できる。
【０１３８】図７は、図５のＳＤＲＡＭの第２の動作を
説明するためのタイミング図である。第２の動作は、外
部クロック信号ＥＣＬＫの立下りでバンクＡ１１に対す
る外部アドレス信号Ａｄｄが取込まれ、外部クロック信
号ＥＣＬＫの立上りから出力バッファ１７が活性化さ
れ、読出データが出力され始める場合である。さらに、
第２の動作では、バンクＢ１３に対して、外部クロック
信号ＥＣＬＫの立上りで外部アドレス信号Ａｄｄ、書込
データが取込まれる。
説明するためのタイミング図である。第２の動作は、外
部クロック信号ＥＣＬＫの立下りでバンクＡ１１に対す
る外部アドレス信号Ａｄｄが取込まれ、外部クロック信
号ＥＣＬＫの立上りから出力バッファ１７が活性化さ
れ、読出データが出力され始める場合である。さらに、
第２の動作では、バンクＢ１３に対して、外部クロック
信号ＥＣＬＫの立上りで外部アドレス信号Ａｄｄ、書込
データが取込まれる。
【０１３９】図７を参照して、時刻ｔ0 において、／Ｒ
ＡＳおよびバンクＡ１１に対するローアドレス信号Ｘａ
が取込まれる。時刻ｔ1 において、／ＲＡＳおよびバン
クＢ１３に対するローアドレス信号Ｘｂが取込まれる。
時刻ｔ2 において、バンクＡ１１に対するコラムアドレ
ス信号Ｙａおよび／ＣＡＳが取込まれる。
ＡＳおよびバンクＡ１１に対するローアドレス信号Ｘａ
が取込まれる。時刻ｔ1 において、／ＲＡＳおよびバン
クＢ１３に対するローアドレス信号Ｘｂが取込まれる。
時刻ｔ2 において、バンクＡ１１に対するコラムアドレ
ス信号Ｙａおよび／ＣＡＳが取込まれる。
【０１４０】時刻ｔ3 において、外部クロック信号ＥＣ
ＬＫの立上りエッジから、出力バッファ１７が動作し始
めて、バンクＡ１１に対するデータＤａ０が出力され始
める。時刻ｔ4 において、外部クロック信号ＥＣＬＫの
立下りエッジで、バンクＡ１１に対するデータＤａ０の
出力が切れる。ここで、データＤａ０が出力れるタイミ
ングは、／ＲＡＳアクセス時間を満足している。
ＬＫの立上りエッジから、出力バッファ１７が動作し始
めて、バンクＡ１１に対するデータＤａ０が出力され始
める。時刻ｔ4 において、外部クロック信号ＥＣＬＫの
立下りエッジで、バンクＡ１１に対するデータＤａ０の
出力が切れる。ここで、データＤａ０が出力れるタイミ
ングは、／ＲＡＳアクセス時間を満足している。
【０１４１】一方、時刻ｔ5 において、外部クロック信
号ＥＣＬＫの立上りエッジで、バンクＢ１３に対する書
込データＤｂ０およびライト制御信号／ＷＥが取込まれ
ると同時に、バンクＡ１１に対するデータＤａ１を出力
し始める。以降、同様にして、バンクＡ１１に対するリ
ード動作と、バンクＢ１３に対するライト動作が、外部
クロック信号ＥＣＬＫのエッジごとに交互に行なわれ
る。
号ＥＣＬＫの立上りエッジで、バンクＢ１３に対する書
込データＤｂ０およびライト制御信号／ＷＥが取込まれ
ると同時に、バンクＡ１１に対するデータＤａ１を出力
し始める。以降、同様にして、バンクＡ１１に対するリ
ード動作と、バンクＢ１３に対するライト動作が、外部
クロック信号ＥＣＬＫのエッジごとに交互に行なわれ
る。
【０１４２】これは、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７が、それぞれバンクＡ１
１に対する内部コラムアドレス信号およびバンクＢ１３
に対する内部コラムアドレス信号を、周波数ｆの内部ク
ロック信号ＩＣＬＫ（ｆ）に同期して、順次発生するこ
とに基づいている。なお、コラムアドレスカウンタＡ５
は、内部クロック信号ＩＣＬＫ（ｆ）の立下りエッジに
応じて内部コラムアドレス信号を発生する。コラムアド
レスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ）
の立上りエッジに応じて内部コラムアドレス信号を発生
する。
びコラムアドレスカウンタＢ７が、それぞれバンクＡ１
１に対する内部コラムアドレス信号およびバンクＢ１３
に対する内部コラムアドレス信号を、周波数ｆの内部ク
ロック信号ＩＣＬＫ（ｆ）に同期して、順次発生するこ
とに基づいている。なお、コラムアドレスカウンタＡ５
は、内部クロック信号ＩＣＬＫ（ｆ）の立下りエッジに
応じて内部コラムアドレス信号を発生する。コラムアド
レスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ）
の立上りエッジに応じて内部コラムアドレス信号を発生
する。
【０１４３】以上のように、図５のＳＤＲＡＭが、第２
の動作をする場合においても、第１の動作で説明したと
同様の理由により、アクセスするバンクが変わるたび
に、そのアクセスするバンクに対応する外部コラムアド
レス信号の入力を必要としない。すなわち、図５のＤＲ
ＡＭが第２の動作をする場合においても、アドレス入力
を簡略化できる。
の動作をする場合においても、第１の動作で説明したと
同様の理由により、アクセスするバンクが変わるたび
に、そのアクセスするバンクに対応する外部コラムアド
レス信号の入力を必要としない。すなわち、図５のＤＲ
ＡＭが第２の動作をする場合においても、アドレス入力
を簡略化できる。
【０１４４】なお、図５においては、バンクが２つの場
合を示したが、バンクが２つ以上の複数存在する場合に
おいても、複数のバンクに対して、複数のコラムアドレ
スカウンタを設けることで、上記と同様に適用でき、上
記したと同様の効果を奏する。
合を示したが、バンクが２つ以上の複数存在する場合に
おいても、複数のバンクに対して、複数のコラムアドレ
スカウンタを設けることで、上記と同様に適用でき、上
記したと同様の効果を奏する。
【０１４５】また、図５のコラムアドレスカウンタＡ５
が、内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬ
Ｋに同期して動作するときは、コラムアドレスカウンタ
Ａ５は、信号／ＩＣＬＫの立上りエッジに応じて、内部
コラムアドレス信号を発生する。このときは、コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫに同
期して動作し、内部クロック信号ＩＣＬＫの立上りエッ
ジで内部コラムアドレス信号を発生する。
が、内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬ
Ｋに同期して動作するときは、コラムアドレスカウンタ
Ａ５は、信号／ＩＣＬＫの立上りエッジに応じて、内部
コラムアドレス信号を発生する。このときは、コラムア
ドレスカウンタＢ７は、内部クロック信号ＩＣＬＫに同
期して動作し、内部クロック信号ＩＣＬＫの立上りエッ
ジで内部コラムアドレス信号を発生する。
【０１４６】（実施の形態３）実施の形態３によるＳＤ
ＲＡＭは、実施の形態１および２によるＳＤＲＡＭの機
能を有するとともに、同じバンクにおいて、同じ外部ロ
ーアドレス信号で、複数組の外部コラムアドレス信号
（基準内部アドレス信号）に対して、リードおよびライ
ト動作を実現できる。
ＲＡＭは、実施の形態１および２によるＳＤＲＡＭの機
能を有するとともに、同じバンクにおいて、同じ外部ロ
ーアドレス信号で、複数組の外部コラムアドレス信号
（基準内部アドレス信号）に対して、リードおよびライ
ト動作を実現できる。
【０１４７】図８は、本発明の実施の形態３によるＳＤ
ＲＡＭを示す概略ブロック図である。図１と同様の部分
については、同一の参照符号を付し、その説明を適宜省
略する。図８のＳＤＲＡＭが、図１のＳＤＲＡＭの構成
と異なるのは、主に、コラムアドレスカウンタとバンク
である。この異なる部分について主に説明する。
ＲＡＭを示す概略ブロック図である。図１と同様の部分
については、同一の参照符号を付し、その説明を適宜省
略する。図８のＳＤＲＡＭが、図１のＳＤＲＡＭの構成
と異なるのは、主に、コラムアドレスカウンタとバンク
である。この異なる部分について主に説明する。
【０１４８】図８を参照して、バンクＡ１１は、メモリ
アレイバンクＡ４１、ローデコードＡ２９、コラムデコ
ーダＡ３３、入出力コントロール回路♯１Ａ（ＩＯコン
トロール回路♯１Ａ）４９、入出力コントロール回路♯
０Ａ（ＩＯコントロール回路♯０Ａ）５３、センスアン
プＡ（Ｓ．Ａ．Ａ）５７、ＩＯレジスタ♯０Ａ６１およ
びＩＯレジスタ♯１Ａ６５を含む。なお、バンクＢ１３
の構成もバンクＡ１１の構成と同様であるので、その説
明は省略する。
アレイバンクＡ４１、ローデコードＡ２９、コラムデコ
ーダＡ３３、入出力コントロール回路♯１Ａ（ＩＯコン
トロール回路♯１Ａ）４９、入出力コントロール回路♯
０Ａ（ＩＯコントロール回路♯０Ａ）５３、センスアン
プＡ（Ｓ．Ａ．Ａ）５７、ＩＯレジスタ♯０Ａ６１およ
びＩＯレジスタ♯１Ａ６５を含む。なお、バンクＢ１３
の構成もバンクＡ１１の構成と同様であるので、その説
明は省略する。
【０１４９】コラムアドレスカウンタＡ５およびコラム
アドレスカウンタＢ７は、バンクＡ１１またはバンクＢ
１３を選択して用いることができる。すなわち、コラム
アドレスカウンタＡ５およびコラムアドレスカウンタＢ
７を、バンクＡ１１に対して用いることができる。さら
に、同様に、コラムアドレスカウンタＡ５およびコラム
アドレスカウンタＢ７をバンクＢ１３に対してのみ用い
ることもできる。また、実施の形態１および２と同様の
用い方もできる。
アドレスカウンタＢ７は、バンクＡ１１またはバンクＢ
１３を選択して用いることができる。すなわち、コラム
アドレスカウンタＡ５およびコラムアドレスカウンタＢ
７を、バンクＡ１１に対して用いることができる。さら
に、同様に、コラムアドレスカウンタＡ５およびコラム
アドレスカウンタＢ７をバンクＢ１３に対してのみ用い
ることもできる。また、実施の形態１および２と同様の
用い方もできる。
【０１５０】センスアンプＡ５７は、メモリアレイバン
クＡ４１の図示しないビット線対に読出された電位差を
増幅するものである。ここで、コラムアドレスカウンタ
Ａ５およびコラムアドレスカウンタＢ７を、バンクＡ１
１に対して用いた場合を考える。入出力コントロール回
路♯０Ａ５３は、コラムアドレスカウンタＡ５からの内
部コラムアドレス信号に基づいて選択された、メモリア
レイバンクＡ４１の列におけるデータの授受を制御す
る。ＩＯレジスタ♯０Ａ６１は、入出力コントロール回
路♯０Ａ５３により制御される入出力データを一時的に
保持するものである。
クＡ４１の図示しないビット線対に読出された電位差を
増幅するものである。ここで、コラムアドレスカウンタ
Ａ５およびコラムアドレスカウンタＢ７を、バンクＡ１
１に対して用いた場合を考える。入出力コントロール回
路♯０Ａ５３は、コラムアドレスカウンタＡ５からの内
部コラムアドレス信号に基づいて選択された、メモリア
レイバンクＡ４１の列におけるデータの授受を制御す
る。ＩＯレジスタ♯０Ａ６１は、入出力コントロール回
路♯０Ａ５３により制御される入出力データを一時的に
保持するものである。
【０１５１】入出力コントロール回路♯１Ａ４９は、コ
ラムアドレスカウンタＢ７からの内部コラムアドレス信
号により選択される、メモリアレイバンクＡ４１の列に
おけるデータの授受を制御する。ＩＯレジスタ♯１Ａ６
５は、入出力コントロール回路♯１Ａ４９によって制御
される入出力データを一時的に保持するものである。
ラムアドレスカウンタＢ７からの内部コラムアドレス信
号により選択される、メモリアレイバンクＡ４１の列に
おけるデータの授受を制御する。ＩＯレジスタ♯１Ａ６
５は、入出力コントロール回路♯１Ａ４９によって制御
される入出力データを一時的に保持するものである。
【０１５２】なお、コラムアドレスカウンタＡ５に対応
する場合には、「♯０」を付し、コラムアドレスカウン
タＢ７に対応する場合には「♯１」を付している。
する場合には、「♯０」を付し、コラムアドレスカウン
タＢ７に対応する場合には「♯１」を付している。
【０１５３】図９は、図８のＳＤＲＡＭの第１の動作を
説明するためのタイミング図である。第１の動作は、バ
ンクＡ１１に対して、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７を用い、２つのコラムア
ドレスカウンタからの内部コラムアドレス信号に基づ
き、バンクＡ１１内で交互にアクセスする場合である。
説明するためのタイミング図である。第１の動作は、バ
ンクＡ１１に対して、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７を用い、２つのコラムア
ドレスカウンタからの内部コラムアドレス信号に基づ
き、バンクＡ１１内で交互にアクセスする場合である。
【０１５４】すなわち、バンクＡ１１の同じローアドレ
ス信号Ｘａにおいて、基準内部コラムアドレス信号Ｙ
ａ、ＹＡをそれぞれスタートアドレスとして、基準内部
コラムアドレス信号Ｙａに対するデータと基準コラムア
ドレス信号ＹＡに対するデータが交互に出力される場合
である。
ス信号Ｘａにおいて、基準内部コラムアドレス信号Ｙ
ａ、ＹＡをそれぞれスタートアドレスとして、基準内部
コラムアドレス信号Ｙａに対するデータと基準コラムア
ドレス信号ＹＡに対するデータが交互に出力される場合
である。
【０１５５】なお、基準内部コラムアドレス信号Ｙａを
もとに内部コラムアドレス信号を発生するのはコラムア
ドレスカウンタＡ５である。基準内部コラムアドレス信
号ＹＡをもとに内部コラムアドレス信号を発生するのは
コラムアドレスカウンタＢ７である。
もとに内部コラムアドレス信号を発生するのはコラムア
ドレスカウンタＡ５である。基準内部コラムアドレス信
号ＹＡをもとに内部コラムアドレス信号を発生するのは
コラムアドレスカウンタＢ７である。
【０１５６】図９を参照して、時刻ｔ0 で、周波数ｆで
ある外部クロック信号ＥＣＬＫの立上りエッジで、バン
クＡ１１に対するローアドレス信号Ｘａが取込まれる。
時刻ｔ1 において、外部クロック信号ＥＣＬＫの立上り
エッジで、コラムアドレス信号Ｙａが取込まれる。時刻
ｔ2 において、外部クロック信号ＥＣＬＫの立上りエッ
ジで、コラムアドレス信号ＹＡが取込まれる。
ある外部クロック信号ＥＣＬＫの立上りエッジで、バン
クＡ１１に対するローアドレス信号Ｘａが取込まれる。
時刻ｔ1 において、外部クロック信号ＥＣＬＫの立上り
エッジで、コラムアドレス信号Ｙａが取込まれる。時刻
ｔ2 において、外部クロック信号ＥＣＬＫの立上りエッ
ジで、コラムアドレス信号ＹＡが取込まれる。
【０１５７】時刻ｔ3 において、外部クロック信号ＥＣ
ＬＫの立下りエッジからコラムアドレス信号Ｙａに対す
るデータＤａ０が読出される。その次に、コラムアドレ
ス信号ＹＡに対するデータＤＡ０が読出される。なお、
時刻ｔ0 から、時刻ｔ3 の外部クロック信号ＥＣＬＫの
立下りエッジからデータＤａ０が出力されるまでの時間
は、／ＲＡＳアクセス時間を満たしている。
ＬＫの立下りエッジからコラムアドレス信号Ｙａに対す
るデータＤａ０が読出される。その次に、コラムアドレ
ス信号ＹＡに対するデータＤＡ０が読出される。なお、
時刻ｔ0 から、時刻ｔ3 の外部クロック信号ＥＣＬＫの
立下りエッジからデータＤａ０が出力されるまでの時間
は、／ＲＡＳアクセス時間を満たしている。
【０１５８】以降、基準内部コラムアドレス信号Ｙａを
もとにした内部コラムアドレス信号に応じたデータ（Ｄ
ａ１、Ｄａ２、Ｄａ３）と、基準内部コラムアドレス信
号ＹＡをもとにした内部コラムアドレス信号に応じたデ
ータ（ＤＡ１、ＤＡ２、ＤＡ３）が交互に出力される。
もとにした内部コラムアドレス信号に応じたデータ（Ｄ
ａ１、Ｄａ２、Ｄａ３）と、基準内部コラムアドレス信
号ＹＡをもとにした内部コラムアドレス信号に応じたデ
ータ（ＤＡ１、ＤＡ２、ＤＡ３）が交互に出力される。
【０１５９】これは、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号ＹＡに基づく内
部コラムアドレス信号を順次、交互に、発生しているこ
とに基づいている。
びコラムアドレスカウンタＢ７が、周波数ｆ／２の内部
クロック信号ＩＣＬＫ（ｆ／２）に同期して、それぞれ
基準内部コラムアドレス信号Ｙａに基づく内部アドレス
信号および基準内部コラムアドレス信号ＹＡに基づく内
部コラムアドレス信号を順次、交互に、発生しているこ
とに基づいている。
【０１６０】なお、コラムアドレスカウンタＡ５は、内
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて、内部コラムアドレス信号を発生する。コラムアド
レスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ／
２）の立上りエッジに応じて内部コラムアドレス信号を
発生する。
部クロック信号ＩＣＬＫ（ｆ／２）の立下りエッジに応
じて、内部コラムアドレス信号を発生する。コラムアド
レスカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ／
２）の立上りエッジに応じて内部コラムアドレス信号を
発生する。
【０１６１】センスアンプＡ５７に読出されたデータの
うち、基準内部コラムアドレス信号Ｙａに基づく内部コ
ラムアドレス信号に応じて、コラム選択線で選択された
データが入出力コントロール回路♯０Ａ５３から読出さ
れる。また、センスアンプＡ５７に読出されたデータの
うち、基準内部コラムアドレス信号ＹＡに基づく内部コ
ラムアドレス信号に応じて、コラム選択線で選択された
データが入出力コントロール回路♯１Ａ４９から読出さ
れる。
うち、基準内部コラムアドレス信号Ｙａに基づく内部コ
ラムアドレス信号に応じて、コラム選択線で選択された
データが入出力コントロール回路♯０Ａ５３から読出さ
れる。また、センスアンプＡ５７に読出されたデータの
うち、基準内部コラムアドレス信号ＹＡに基づく内部コ
ラムアドレス信号に応じて、コラム選択線で選択された
データが入出力コントロール回路♯１Ａ４９から読出さ
れる。
【０１６２】マルチプレクサ１５は、バンクＡ１１に対
して設けられているＩＯレジスタ♯０６Ａ１およびＩＯ
レジスタ♯１Ａ６５の出力を交互に切換えて、出力バッ
ファ１７に転送する。なお、マルチプレクサ１５は、周
波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に同期して動
作する。マルチプレクサ１５は、バンクアドレス信号Ｂ
Ａに基づき、バンクを選択する。この場合には、バンク
Ａ１１が選択されている。そして、ＩＯレジスタ♯０Ａ
６１とＩＯレジスタ♯１Ａ６５との切換は、信号♯０・
♯１により行なう。
して設けられているＩＯレジスタ♯０６Ａ１およびＩＯ
レジスタ♯１Ａ６５の出力を交互に切換えて、出力バッ
ファ１７に転送する。なお、マルチプレクサ１５は、周
波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に同期して動
作する。マルチプレクサ１５は、バンクアドレス信号Ｂ
Ａに基づき、バンクを選択する。この場合には、バンク
Ａ１１が選択されている。そして、ＩＯレジスタ♯０Ａ
６１とＩＯレジスタ♯１Ａ６５との切換は、信号♯０・
♯１により行なう。
【０１６３】以上のように、本実施の形態によるＳＤＲ
ＡＭにおいては、１つのバンクに対して２つのコラムア
ドレスカウンタを用いることができる。このため、２つ
のコラムアドレスカウンタに、それぞれ異なる２つの基
準内部コラムアドレス信号を割当てることができる。
ＡＭにおいては、１つのバンクに対して２つのコラムア
ドレスカウンタを用いることができる。このため、２つ
のコラムアドレスカウンタに、それぞれ異なる２つの基
準内部コラムアドレス信号を割当てることができる。
【０１６４】その結果、１つのバンク内で、異なる基準
内部コラムアドレス信号のそれぞれに基づく内部コラム
アドレス信号に基づいて交互にアクセスしようとする際
に、アクセスのたびに外部コラムアドレス信号の入力を
必要としない。すなわち、本実施の形態では、１つのバ
ンク内で、２つの異なる基準内部コラムアドレス信号に
基づき交互にアクセスをするときにおいても、アドレス
入力を簡略化することができる。
内部コラムアドレス信号のそれぞれに基づく内部コラム
アドレス信号に基づいて交互にアクセスしようとする際
に、アクセスのたびに外部コラムアドレス信号の入力を
必要としない。すなわち、本実施の形態では、１つのバ
ンク内で、２つの異なる基準内部コラムアドレス信号に
基づき交互にアクセスをするときにおいても、アドレス
入力を簡略化することができる。
【０１６５】なお図９の動作は、図２の動作に対応する
ものである。主に異なるのは、図２の動作が、２つのバ
ンクに対して交互にアクセスしているのに対し、図９の
動作が、１つのバンクに対して交互にアクセスしている
点である。
ものである。主に異なるのは、図２の動作が、２つのバ
ンクに対して交互にアクセスしているのに対し、図９の
動作が、１つのバンクに対して交互にアクセスしている
点である。
【０１６６】また、図９においては、読出動作について
説明したが、図４と同様にして、基準内部コラムアドレ
ス信号Ｙａに対しては読出動作、基準内部コラムアドレ
ス信号ＹＡに対しては書込動作を交互に行なうことも可
能である。この場合にも、上記したと同様の効果を奏す
る。図１０は、図８のＳＤＲＡＭの第２の動作を説明す
るためのタイミング図である。第２の動作は、周波数ｆ
の外部クロック信号ＥＣＬＫの立下りで、コラムアドレ
ス信号Ｙａを、立上りで基準内部コラムアドレス信号Ｙ
Ａを取込んで、外部クロック信号ＥＣＬＫのエッジごと
に、基準内部コラムアドレス信号Ｙａ、ＹＡに対するデ
ータを交互に出力する場合である。
説明したが、図４と同様にして、基準内部コラムアドレ
ス信号Ｙａに対しては読出動作、基準内部コラムアドレ
ス信号ＹＡに対しては書込動作を交互に行なうことも可
能である。この場合にも、上記したと同様の効果を奏す
る。図１０は、図８のＳＤＲＡＭの第２の動作を説明す
るためのタイミング図である。第２の動作は、周波数ｆ
の外部クロック信号ＥＣＬＫの立下りで、コラムアドレ
ス信号Ｙａを、立上りで基準内部コラムアドレス信号Ｙ
Ａを取込んで、外部クロック信号ＥＣＬＫのエッジごと
に、基準内部コラムアドレス信号Ｙａ、ＹＡに対するデ
ータを交互に出力する場合である。
【０１６７】なお、上記した第１の動作の場合と同様
に、コラムアドレスカウンタＡ５およびコラムアドレス
カウンタＢ７は、バンクＡ１１に対して用いられ、バン
クＡ１１内で、交互にアクセスが行なわれる。
に、コラムアドレスカウンタＡ５およびコラムアドレス
カウンタＢ７は、バンクＡ１１に対して用いられ、バン
クＡ１１内で、交互にアクセスが行なわれる。
【０１６８】図１０を参照して、時刻ｔ0 において、外
部クロック信号ＥＣＬＫの立下りエッジで、ローアドレ
ス信号Ｘａおよび／ＲＡＳが取込まれる。時刻ｔ1 にお
いて、外部クロック信号ＥＣＬＫの立下りエッジで、コ
ラムアドレス信号Ｙａおよび／ＣＡＳが取込まれる。時
刻ｔ2 において、外部クロック信号ＥＣＬＫの立上りエ
ッジで、コラムアドレス信号ＹＡおよび／ＣＡＳが取込
まれる。
部クロック信号ＥＣＬＫの立下りエッジで、ローアドレ
ス信号Ｘａおよび／ＲＡＳが取込まれる。時刻ｔ1 にお
いて、外部クロック信号ＥＣＬＫの立下りエッジで、コ
ラムアドレス信号Ｙａおよび／ＣＡＳが取込まれる。時
刻ｔ2 において、外部クロック信号ＥＣＬＫの立上りエ
ッジで、コラムアドレス信号ＹＡおよび／ＣＡＳが取込
まれる。
【０１６９】そして、時刻ｔ3 から、基準内部コラムア
ドレス信号Ｙａに対するデータが出力し始める。時刻ｔ
5 までには、出力が確定している。
ドレス信号Ｙａに対するデータが出力し始める。時刻ｔ
5 までには、出力が確定している。
【０１７０】時刻ｔ5 の立下りエッジから、基準内部コ
ラムアドレス信号ＹＡに対するデータＤＡ０が出力され
始め、時刻ｔ6 の立上りエッジまでに出力が確定してい
る。なお、時刻ｔ0 から、時刻ｔ3 の外部クロック信号
ＥＣＬＫの立上りエッジからデータＤａ０が出力される
までの時間は、／ＲＡＳアクセス時間を満足している。
ラムアドレス信号ＹＡに対するデータＤＡ０が出力され
始め、時刻ｔ6 の立上りエッジまでに出力が確定してい
る。なお、時刻ｔ0 から、時刻ｔ3 の外部クロック信号
ＥＣＬＫの立上りエッジからデータＤａ０が出力される
までの時間は、／ＲＡＳアクセス時間を満足している。
【０１７１】以降、基準内部コラムアドレス信号Ｙａに
基づく内部コラムアドレス信号に応じたデータ（Ｄａ
１、Ｄａ２、Ｄａ３）と基準内部コラムアドレス信号Ｙ
Ａに基づく内部コラムアドレス信号に応じたデータ（Ｄ
Ａ１、ＤＡ２、ＤＡ３）が交互に出力される。
基づく内部コラムアドレス信号に応じたデータ（Ｄａ
１、Ｄａ２、Ｄａ３）と基準内部コラムアドレス信号Ｙ
Ａに基づく内部コラムアドレス信号に応じたデータ（Ｄ
Ａ１、ＤＡ２、ＤＡ３）が交互に出力される。
【０１７２】これは、コラムアドレスカウンタＡ５およ
びコラムアドレスカウンタＢ７が、周波数ｆの内部クロ
ック信号ＩＣＬＫ（ｆ）に同期して、それぞれ基準内部
コラムアドレス信号Ｙａおよび基準内部コラムアドレス
信号ＹＡに基づく内部コラムアドレス信号を、順次、交
互に発生していることに基づく。
びコラムアドレスカウンタＢ７が、周波数ｆの内部クロ
ック信号ＩＣＬＫ（ｆ）に同期して、それぞれ基準内部
コラムアドレス信号Ｙａおよび基準内部コラムアドレス
信号ＹＡに基づく内部コラムアドレス信号を、順次、交
互に発生していることに基づく。
【０１７３】また、コラムアドレスカウンタＡ５は、内
部クロック信号ＩＣＬＫ（ｆ）の立下りエッジに応じ
て、内部コラムアドレス信号を発生する。コラムアドレ
スカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ）の
立上りエッジに応じて内部コラムアドレス信号を発生す
る。なお、図１０の動作は、図６の動作に対応するもの
である。主に異なるのは、図６の動作が、２つのバンク
に対して交互にアクセスしているのに対し、図１０の動
作が１つのバンクに対して交互にアクセスしている点で
ある。
部クロック信号ＩＣＬＫ（ｆ）の立下りエッジに応じ
て、内部コラムアドレス信号を発生する。コラムアドレ
スカウンタＢ７は、内部クロック信号ＩＣＬＫ（ｆ）の
立上りエッジに応じて内部コラムアドレス信号を発生す
る。なお、図１０の動作は、図６の動作に対応するもの
である。主に異なるのは、図６の動作が、２つのバンク
に対して交互にアクセスしているのに対し、図１０の動
作が１つのバンクに対して交互にアクセスしている点で
ある。
【０１７４】また、マルチプレクサ１５は、第１の動作
では、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に同
期していたが、第２の動作では、周波数２ｆの内部クロ
ック信号ＩＣＬＫ（２ｆ）に同期して動作する。その他
は、第１の動作の場合と同様である。
では、周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）に同
期していたが、第２の動作では、周波数２ｆの内部クロ
ック信号ＩＣＬＫ（２ｆ）に同期して動作する。その他
は、第１の動作の場合と同様である。
【０１７５】以上のように、本実施の形態によるＳＤＲ
ＡＭが第２の動作をする場合においても、第１の動作に
ついて説明したと同様の理由により、アクセスのたびに
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
ＡＭが第２の動作をする場合においても、第１の動作に
ついて説明したと同様の理由により、アクセスのたびに
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
【０１７６】なお、図１０では読出動作について説明し
たが、図７と同様にして、基準内部コラムアドレス信号
Ｙａに対しては読出動作、基準内部コラムアドレス信号
ＹＡに対しては書込動作を交互に行なうことも可能であ
る。この場合にも上記したと同様の効果を奏する。
たが、図７と同様にして、基準内部コラムアドレス信号
Ｙａに対しては読出動作、基準内部コラムアドレス信号
ＹＡに対しては書込動作を交互に行なうことも可能であ
る。この場合にも上記したと同様の効果を奏する。
【０１７７】また、図８は、バンクが２つの場合を示し
たが、バンクが２つ以上の複数存在する場合において
も、複数のバンクに対して複数のコラムアドレスカウン
タを設けることにより、上記したと同様に適用でき、上
記したと同様の効果を奏する。
たが、バンクが２つ以上の複数存在する場合において
も、複数のバンクに対して複数のコラムアドレスカウン
タを設けることにより、上記したと同様に適用でき、上
記したと同様の効果を奏する。
【０１７８】さらに、図８において、コラムアドレスカ
ウンタＡ５の出力をバンクＡ１１のコラムデコーダＡ３
３に入力させ、コラムアドレスカウンタＢ７の出力をバ
ンクＢ１３のコラムデコーダＢ３５に入力するように切
換えることもできる。この場合には、実施の形態１およ
び２で示したような動作をも実現することができる。こ
の場合には、実施の形態１および２と同様の効果を奏す
る。
ウンタＡ５の出力をバンクＡ１１のコラムデコーダＡ３
３に入力させ、コラムアドレスカウンタＢ７の出力をバ
ンクＢ１３のコラムデコーダＢ３５に入力するように切
換えることもできる。この場合には、実施の形態１およ
び２で示したような動作をも実現することができる。こ
の場合には、実施の形態１および２と同様の効果を奏す
る。
【０１７９】（実施の形態４）実施の形態１〜３による
ＳＤＲＡＭにおいては、２つバンクに対応して２つのコ
ラムアドレスカウンタを設けたが、実施の形態４による
ＳＤＲＡＭにおいては、２つのバンクに対して、２つの
コラムアドレスカウンタを設けたのと同様の機能を有す
る１つのコラムアドレスカウンタを設けたものである。
ＳＤＲＡＭにおいては、２つバンクに対応して２つのコ
ラムアドレスカウンタを設けたが、実施の形態４による
ＳＤＲＡＭにおいては、２つのバンクに対して、２つの
コラムアドレスカウンタを設けたのと同様の機能を有す
る１つのコラムアドレスカウンタを設けたものである。
【０１８０】図１１は、本発明の実施の形態４によるＳ
ＤＲＡＭにおいて、内部コラムアドレス信号の発生に関
係する部分を示す概略ブロック図である。
ＤＲＡＭにおいて、内部コラムアドレス信号の発生に関
係する部分を示す概略ブロック図である。
【０１８１】図１１を参照して、内部コラムアドレス信
号の発生に関係する部分は、コラムアドレスバッファ６
９およびコラムアドレスカウンタ部７０を含む。コラム
アドレスカウンタ部７０は、コラムアドレスカウンタ７
１、レジスタ７３、ＡＮＤ回路Ａ７５、ＡＮＤ回路Ｂ７
７、レジスタＡ７９およびレジスタＢ８１を含む。
号の発生に関係する部分は、コラムアドレスバッファ６
９およびコラムアドレスカウンタ部７０を含む。コラム
アドレスカウンタ部７０は、コラムアドレスカウンタ７
１、レジスタ７３、ＡＮＤ回路Ａ７５、ＡＮＤ回路Ｂ７
７、レジスタＡ７９およびレジスタＢ８１を含む。
【０１８２】図１１のコラムアドレスバッファ６９およ
びコラムアドレスカウンタ部７０を図１に適用した場合
を考えてみる。図１のコラムアドレスバッファＡ２５お
よびコラムアドレスバッファＢ２７の代わりに、本実施
の形態ではコラムアドレスバッファ６９を設ける。
びコラムアドレスカウンタ部７０を図１に適用した場合
を考えてみる。図１のコラムアドレスバッファＡ２５お
よびコラムアドレスバッファＢ２７の代わりに、本実施
の形態ではコラムアドレスバッファ６９を設ける。
【０１８３】図１のコラムアドレスカウンタＡ５および
コラムアドレスカウンタＢ７の代わりに、本実施の形態
では、コラムアドレスカウンタ部７０を設ける。以下、
図１のＳＤＲＡＭに、コラムアドレスバッファ６９およ
びコラムアドレスカウンタ部７０を設けたものとして説
明を行なう。
コラムアドレスカウンタＢ７の代わりに、本実施の形態
では、コラムアドレスカウンタ部７０を設ける。以下、
図１のＳＤＲＡＭに、コラムアドレスバッファ６９およ
びコラムアドレスカウンタ部７０を設けたものとして説
明を行なう。
【０１８４】バンクＡ１１が動作しているとき、バンク
アドレス信号ＢＡは「Ｌ」レベルであり、ＡＮＤ回路Ｂ
７７が非活性になる。一方、バンクアドレス信号ＢＡが
「Ｌ」レベルのときには、ＡＮＤ回路Ａ７５が活性化さ
れる。これは、ＡＮＤ回路Ａ７５が、バンクアドレス信
号ＢＡを反転した信号／ＢＡを受けるためである。この
ため、コラムアドレスカウンタ７１の出力がバンクＡ１
１のコラムデコーダＡ３３に入力される。
アドレス信号ＢＡは「Ｌ」レベルであり、ＡＮＤ回路Ｂ
７７が非活性になる。一方、バンクアドレス信号ＢＡが
「Ｌ」レベルのときには、ＡＮＤ回路Ａ７５が活性化さ
れる。これは、ＡＮＤ回路Ａ７５が、バンクアドレス信
号ＢＡを反転した信号／ＢＡを受けるためである。この
ため、コラムアドレスカウンタ７１の出力がバンクＡ１
１のコラムデコーダＡ３３に入力される。
【０１８５】次に、バンクＡ１１に対して動作中に、バ
ンクＢ１３にアクセスしようとすると、バンクＡ１１に
入力されていたコラムアドレスカウンタ７１からの出力
が、レジスタ７３に一旦保持される。すなわち、コラム
アドレスカウンタ７１からの、バンクＡ１１に対する内
部コラムアドレス信号がレジスタ７３に保持されること
になる。
ンクＢ１３にアクセスしようとすると、バンクＡ１１に
入力されていたコラムアドレスカウンタ７１からの出力
が、レジスタ７３に一旦保持される。すなわち、コラム
アドレスカウンタ７１からの、バンクＡ１１に対する内
部コラムアドレス信号がレジスタ７３に保持されること
になる。
【０１８６】そして、コラムアドレスカウンタ７１が、
バンクＢ１３に対して動作する。このとき、バンクアド
レス信号ＢＡが「Ｈ」レベルであるため、ＡＮＤ回路７
５は非活性になる。一方、バンクアドレス信号ＢＡが
「Ｈ」レベルであるため、ＡＮＤ回路７７は、活性化さ
れる。このため、コラムアドレスカウンタ７１からの出
力は、バンクＢ１３のコラムデコーダＢ３５に入力され
る。
バンクＢ１３に対して動作する。このとき、バンクアド
レス信号ＢＡが「Ｈ」レベルであるため、ＡＮＤ回路７
５は非活性になる。一方、バンクアドレス信号ＢＡが
「Ｈ」レベルであるため、ＡＮＤ回路７７は、活性化さ
れる。このため、コラムアドレスカウンタ７１からの出
力は、バンクＢ１３のコラムデコーダＢ３５に入力され
る。
【０１８７】次に、バンクＡ１１に切換わるときには、
レジスタ７３に保持されているバンクＡ１１の内部コラ
ムアドレス信号が、基準内部コラムアドレス信号として
コラムアドレスカウンタ７１に入力される。それと同時
に、バンクＢ１３に対するコラムアドレスカウンタ７１
の出力がレジスタ７３に保持される。
レジスタ７３に保持されているバンクＡ１１の内部コラ
ムアドレス信号が、基準内部コラムアドレス信号として
コラムアドレスカウンタ７１に入力される。それと同時
に、バンクＢ１３に対するコラムアドレスカウンタ７１
の出力がレジスタ７３に保持される。
【０１８８】なお、コラムアドレスカウンタ７１は、バ
ンクＡ１１またはバンクＢ１３に対する基準内部コラム
アドレス信号に基づき、バンクＡ１１またはバンクＢ１
３に対する内部コラムアドレス信号を順次発生するもの
である。
ンクＡ１１またはバンクＢ１３に対する基準内部コラム
アドレス信号に基づき、バンクＡ１１またはバンクＢ１
３に対する内部コラムアドレス信号を順次発生するもの
である。
【０１８９】以上のように、本実施の形態によるＳＤＲ
ＭＡに用いるコラムアドレスカウンタ部７０は、アクセ
スするバンクが変わるたびに、レジスタに、アクセスが
終了した内部コラムアドレス信号を保持させる。そし
て、アクセスの必要が生じたときに、レジスタ７３は、
保持している内部コラムアドレス信号を基準内部コラム
アドレス信号としてコラムアドレスカウンタ７１に入力
する。
ＭＡに用いるコラムアドレスカウンタ部７０は、アクセ
スするバンクが変わるたびに、レジスタに、アクセスが
終了した内部コラムアドレス信号を保持させる。そし
て、アクセスの必要が生じたときに、レジスタ７３は、
保持している内部コラムアドレス信号を基準内部コラム
アドレス信号としてコラムアドレスカウンタ７１に入力
する。
【０１９０】その結果、本実施の形態では、アクセスす
るバンクが変わるたびに、アクセスするバンクに対する
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
るバンクが変わるたびに、アクセスするバンクに対する
外部コラムアドレス信号の入力を必要とせず、アドレス
入力を簡略化できる。
【０１９１】さらに、実施の形態１〜３では、２つのバ
ンクに対応して２つのコラムアドレスカウンタを設けて
いたが、本実施の形態では、２つのバンクに対して、２
つのコラムアドレスカウンタの機能を有する１つのコラ
ムアドレスカウンタ部７１を設けている。このため、２
つのバンクに対応して２つのコラムアドレスカウンタを
設ける場合に比し、回路規模を小型化できる。
ンクに対応して２つのコラムアドレスカウンタを設けて
いたが、本実施の形態では、２つのバンクに対して、２
つのコラムアドレスカウンタの機能を有する１つのコラ
ムアドレスカウンタ部７１を設けている。このため、２
つのバンクに対応して２つのコラムアドレスカウンタを
設ける場合に比し、回路規模を小型化できる。
【０１９２】なお、図５および図８のＳＤＲＭＡに対し
ても、同様に、図１１のコラムアドレスバッファ６９お
よびコラムアドレスカウンタ部７０を設けることができ
る。この場合にも、上記したと同様の効果を奏する。
ても、同様に、図１１のコラムアドレスバッファ６９お
よびコラムアドレスカウンタ部７０を設けることができ
る。この場合にも、上記したと同様の効果を奏する。
【０１９３】また、複数のバンクを設けた場合において
も、図１１のコラムアドレスバッファ６９およびコラム
アドレスカウンタ部７０は、同様にして適用できる。こ
のときも上記したと同様の効果を奏する。
も、図１１のコラムアドレスバッファ６９およびコラム
アドレスカウンタ部７０は、同様にして適用できる。こ
のときも上記したと同様の効果を奏する。
【０１９４】（実施の形態５）実施の形態１〜４では、
２つのバンクに対して２つのローアドレスバッファを設
けたが、本実施の形態によるＳＤＲＡＭでは、２つのバ
ンクに対して、１つのローアドレスバッファを用いたも
のである。
２つのバンクに対して２つのローアドレスバッファを設
けたが、本実施の形態によるＳＤＲＡＭでは、２つのバ
ンクに対して、１つのローアドレスバッファを用いたも
のである。
【０１９５】図１２は、実施の形態５によるＳＤＲＡＭ
に用いるローアドレスバッファ部を示す概略ブロック図
である。
に用いるローアドレスバッファ部を示す概略ブロック図
である。
【０１９６】図１２を参照して、ローアドレスバッファ
部８２は、ローアドレスバッファ８３、ラッチ回路Ａ８
５およびラッチ回路Ｂ８７を含む。ここで、図１２のロ
ーアドレスバッファ部８２を図１のＳＤＲＡＭに用いた
場合について説明する。
部８２は、ローアドレスバッファ８３、ラッチ回路Ａ８
５およびラッチ回路Ｂ８７を含む。ここで、図１２のロ
ーアドレスバッファ部８２を図１のＳＤＲＡＭに用いた
場合について説明する。
【０１９７】すなわち、図１のローアドレスバッファＡ
２１およびローアドレスバッファＢ２３の代わりに、図
１２のローアドレスバッファ部８２を用いたものであ
る。以下、図１のＳＤＲＡＭに図１２のローアドレスバ
ッファ部８２を設けたものとして説明する。
２１およびローアドレスバッファＢ２３の代わりに、図
１２のローアドレスバッファ部８２を用いたものであ
る。以下、図１のＳＤＲＡＭに図１２のローアドレスバ
ッファ部８２を設けたものとして説明する。
【０１９８】ローアドレスバッファ８３は、外部ローア
ドレス信号を受ける。バンクＡ１１を示す「Ｌ」レベル
のバンクアドレス信号ＢＡを反転した信号／ＢＡによ
り、ラッチ回路Ａ８５は、ローアドレスバッファ８３か
らのローアドレス信号をラッチする。そしてバンクＡ１
１のローデコーダＡ２９に内部ローアドレス信号が入力
されることになる。
ドレス信号を受ける。バンクＡ１１を示す「Ｌ」レベル
のバンクアドレス信号ＢＡを反転した信号／ＢＡによ
り、ラッチ回路Ａ８５は、ローアドレスバッファ８３か
らのローアドレス信号をラッチする。そしてバンクＡ１
１のローデコーダＡ２９に内部ローアドレス信号が入力
されることになる。
【０１９９】一方、バンクＢ１３を示す「Ｈ」レベルの
バンクアドレス信号ＢＡによりラッチ回路Ｂ８７は、ロ
ーアドレスバッファ８３からのローアドレス信号をラッ
チする。そして、内部ローアドレス信号がバンクＢ１３
のローデコーダＢ３１に入力される。
バンクアドレス信号ＢＡによりラッチ回路Ｂ８７は、ロ
ーアドレスバッファ８３からのローアドレス信号をラッ
チする。そして、内部ローアドレス信号がバンクＢ１３
のローデコーダＢ３１に入力される。
【０２００】以上のように、本実施の形態によるＳＤＲ
ＡＭにおいては、２つのバンクに対して、２つのローア
ドレスバッファと同様の機能を有する１つのローアドレ
スバッファ部を用いている。このため、本実施の形態で
は、２つのバンクに対して２つのローアドレスバッファ
を設ける場合に比し、回路規模を小型化できる。さら
に、図１のＳＤＲＡＭをもとにしているため、実施の形
態１と同様の効果をも奏する。
ＡＭにおいては、２つのバンクに対して、２つのローア
ドレスバッファと同様の機能を有する１つのローアドレ
スバッファ部を用いている。このため、本実施の形態で
は、２つのバンクに対して２つのローアドレスバッファ
を設ける場合に比し、回路規模を小型化できる。さら
に、図１のＳＤＲＡＭをもとにしているため、実施の形
態１と同様の効果をも奏する。
【０２０１】また、上記の説明では、図１２のローアド
レスバッファ部８２を図１のＳＤＲＡＭに用いたが、図
５および図８のＳＤＲＡＭについても同様に用いること
ができる。この場合にも、上記したと同様の効果を奏す
る。
レスバッファ部８２を図１のＳＤＲＡＭに用いたが、図
５および図８のＳＤＲＡＭについても同様に用いること
ができる。この場合にも、上記したと同様の効果を奏す
る。
【０２０２】さらに、上記の説明では、２つのローアド
レスバッファと同様の機能を有する１つのローアドレス
バッファ部について説明したが、２つのコラムアドレス
バッファと同様の機能を有する１つのコラムアドレスバ
ッファ部も、図１２のローアドレスバッファ部と同様に
して構成できる。
レスバッファと同様の機能を有する１つのローアドレス
バッファ部について説明したが、２つのコラムアドレス
バッファと同様の機能を有する１つのコラムアドレスバ
ッファ部も、図１２のローアドレスバッファ部と同様に
して構成できる。
【０２０３】すなわち、図１２において、ローアドレス
バッファ８３の代わりに、コラムアドレスバッファを用
いる。このようにして構成した１つのコラムアドレスバ
ッファ部を、実施の形態１〜４によるＳＤＲＡＭに用い
ることができる。この場合にも上記したと同様の効果を
奏する。なお、２つ以上の複数のバンクに対して、上記
したローアドレスバッファ部８２およびコラムアドレス
バッファ部を、用いるときは、ラッチ回路を増やすこと
により同様に適用できる。
バッファ８３の代わりに、コラムアドレスバッファを用
いる。このようにして構成した１つのコラムアドレスバ
ッファ部を、実施の形態１〜４によるＳＤＲＡＭに用い
ることができる。この場合にも上記したと同様の効果を
奏する。なお、２つ以上の複数のバンクに対して、上記
したローアドレスバッファ部８２およびコラムアドレス
バッファ部を、用いるときは、ラッチ回路を増やすこと
により同様に適用できる。
【図１】 本発明の実施の形態１によるＳＤＲＡＭを示
す概略ブロック図である。
す概略ブロック図である。
【図２】 図１のＳＤＲＡＭの第１の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図３】 図１のＳＤＲＡＭの第２の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図４】 図１のＳＤＲＡＭの第３の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図５】 本発明の実施の形態２によるＳＤＲＡＭを示
す概略ブロック図である。
す概略ブロック図である。
【図６】 図５のＳＤＲＡＭの第１の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図７】 図５のＳＤＲＡＭの第２の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図８】 本発明の実施の形態３によるＳＤＲＡＭを示
す概略ブロック図である。
す概略ブロック図である。
【図９】 図８のＳＤＲＡＭの第１の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１０】 図８のＳＤＲＡＭの第２の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図１１】 本発明の実施の形態４によるＳＤＲＡＭの
内部コラムアドレス信号の発生に関係する部分を示す概
略ブロック図である。
内部コラムアドレス信号の発生に関係する部分を示す概
略ブロック図である。
【図１２】 本発明の実施の形態５によるＳＤＲＡＭに
用いるローアドレスバッファ部を示す概略ブロック図で
ある。
用いるローアドレスバッファ部を示す概略ブロック図で
ある。
【図１３】 従来のＳＤＲＡＭを示す概略ブロック図で
ある。
ある。
【図１４】 図１３のＳＤＲＡＭの動作を説明するため
のタイミング図である。
のタイミング図である。
１ コントロール信号発生回路、２ アドレスバッフ
ァ、５ コラムアドレスカウンタＡ、７ コラムアドレ
スカウンタＢ、９ スイッチング回路、１１ バンク
Ａ、１３ バンクＢ、１５ マルチプレクサ、１７ 出
力バッファ、１９入力バッファ、２１ ローアドレスバ
ッファＡ、２３ ローアドレスバッファＢ、２５ コラ
ムアドレスバッファＡ、２７ コラムアドレスバッファ
Ｂ、２９ローデコーダＡ、３１ ローデコーダＢ、３３
コラムデコーダＡ、３５ コラムデコーダＢ、３７
センスアンプ・入出力コントロール回路Ａ（Ｓ．Ａ．・
ＩＯコントロール回路Ａ）、３９ センスアンプ・入出
力コントロール回路Ｂ（Ｓ．Ａ．・ＩＯコントロール回
路Ｂ）、４１ メモリアレイバンクＡ、４３ メモリア
レイバンクＢ、４５ ＩＯレジスタＡ、４７ ＩＯレジ
スタＢ、４９ 入出力コントロール回路♯１Ａ（ＩＯコ
ントロール回路♯１Ａ）、５１ 入出力コントロール回
路♯１Ｂ（ＩＯコントロール回路♯１Ｂ）、５３ 入出
力コントロール回路♯０Ａ（ＩＯコントロール回路♯０
Ａ）、５５ 入出力コントロール回路♯０Ｂ（ＩＯコン
トロール回路♯０Ｂ）、５７ センスアンプＡ、５９
センスアンプＢ、６１ ＩＯレジスタ♯０Ａ、６３ Ｉ
Ｏレジスタ♯０Ｂ、６５ ＩＯレジスタ♯１Ａ、６７
ＩＯレジスタ♯０Ｂ、６９，８９ コラムアドレスバッ
ファ、７０ コラムアドレスカウンタ部、７１，９１
コラムアドレスカウンタ、７３ レジスタ、７５ ＡＮ
Ｄ回路Ａ、７７ ＡＮＤ回路Ｂ、７９ レジスタＡ、８
１ レジスタＢ、８２ ローアドレスバッファ部、８３
ローアドレスバッファ、８５ ラッチ回路Ａ、８７
ラッチ回路Ｂ、９３ ＡＮＤ回路、９５セレクタ。
ァ、５ コラムアドレスカウンタＡ、７ コラムアドレ
スカウンタＢ、９ スイッチング回路、１１ バンク
Ａ、１３ バンクＢ、１５ マルチプレクサ、１７ 出
力バッファ、１９入力バッファ、２１ ローアドレスバ
ッファＡ、２３ ローアドレスバッファＢ、２５ コラ
ムアドレスバッファＡ、２７ コラムアドレスバッファ
Ｂ、２９ローデコーダＡ、３１ ローデコーダＢ、３３
コラムデコーダＡ、３５ コラムデコーダＢ、３７
センスアンプ・入出力コントロール回路Ａ（Ｓ．Ａ．・
ＩＯコントロール回路Ａ）、３９ センスアンプ・入出
力コントロール回路Ｂ（Ｓ．Ａ．・ＩＯコントロール回
路Ｂ）、４１ メモリアレイバンクＡ、４３ メモリア
レイバンクＢ、４５ ＩＯレジスタＡ、４７ ＩＯレジ
スタＢ、４９ 入出力コントロール回路♯１Ａ（ＩＯコ
ントロール回路♯１Ａ）、５１ 入出力コントロール回
路♯１Ｂ（ＩＯコントロール回路♯１Ｂ）、５３ 入出
力コントロール回路♯０Ａ（ＩＯコントロール回路♯０
Ａ）、５５ 入出力コントロール回路♯０Ｂ（ＩＯコン
トロール回路♯０Ｂ）、５７ センスアンプＡ、５９
センスアンプＢ、６１ ＩＯレジスタ♯０Ａ、６３ Ｉ
Ｏレジスタ♯０Ｂ、６５ ＩＯレジスタ♯１Ａ、６７
ＩＯレジスタ♯０Ｂ、６９，８９ コラムアドレスバッ
ファ、７０ コラムアドレスカウンタ部、７１，９１
コラムアドレスカウンタ、７３ レジスタ、７５ ＡＮ
Ｄ回路Ａ、７７ ＡＮＤ回路Ｂ、７９ レジスタＡ、８
１ レジスタＢ、８２ ローアドレスバッファ部、８３
ローアドレスバッファ、８５ ラッチ回路Ａ、８７
ラッチ回路Ｂ、９３ ＡＮＤ回路、９５セレクタ。
Claims (16)
- 【請求項１】 外部からの外部クロック信号に基づき、
内部クロック信号を発生する内部クロック信号発生手段
と、 各々が、情報を記憶するための複数のメモリセルを有す
る複数のメモリアレイバンクと、 対応する前記メモリアレイバンクの行を選択するための
複数の外部行アドレス信号を受け、それに応じて、複数
の内部行アドレス信号を発生する行アドレスバッファ
と、 対応する前記メモリアレイバンクの列を選択するための
複数の外部列アドレス信号を受け、それに応じて、複数
の基準内部列アドレス信号を発生する列アドレスバッフ
ァと、 各々が、前記列アドレスバッファからの前記基準内部列
アドレス信号に基づき、前記内部クロック信号に同期し
て、前記メモリアレイバンクの列を選択するための内部
列アドレス信号を順次発生する複数のアドレスカウンタ
手段とを備え、 前記アドレスカウンタ手段が、複数設けられており、複
数の前記基準内部列アドレス信号を割当てることができ
るため、アクセスのたびに、そのアクセスに応じた前記
外部列アドレス信号の入力を必要としない、同期型半導
体記憶装置。 - 【請求項２】 前記複数のアドレスカウンタ手段は、前
記複数のメモリアレイバンクに対して用いられ、前記複
数の基準内部列アドレス信号に基づく前記複数の内部列
アドレス信号を、前記複数のメモリアレイバンクに対し
て交互に発生し、 アクセスが複数のメモリアレイバンクに対して交互に行
なわれる、請求項１に記載の同期型半導体記憶装置。 - 【請求項３】 前記複数のアドレスカウンタ手段は、前
記１つのメモリアレイバンクに対して用いられ、前記１
つのメモリアレイバンクに対する前記複数の基準内部列
アドレス信号を受け、前記複数の基準内部列アドレス信
号に基づく複数の前記内部列アドレス信号を、前記１つ
のメモリアレイバンクに対して交互に発生し、 アクセスが前記１つのメモリアレイバンク内で、前記複
数の基準内部列アドレス信号に基づき、交互に行なわれ
る、請求項１に記載の同期型半導体記憶装置。 - 【請求項４】 前記複数のメモリアレイバンクおよび前
記複数のアドレスカウンタ手段が２つある場合におい
て、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記メモリアレイバンクに対する前記外部行アドレス信号
を取込み、 その次に、前記列アドレスバッファは、前記外部行アド
レス信号を取込む場合と同様の、前記外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、前記２つのメモリアレイバンクに対する２つの前記
外部列アドレス信号を取込み、 前記２つのアドレスカウンタ手段は、前記外部クロック
信号の周波数の２分の１の周波数を有する前記内部クロ
ック信号に同期して、２つの前記基準内部列アドレス信
号に基づく２つの前記内部列アドレス信号を前記２つの
メモリアレイバンクに対して、交互に発生する、請求項
２に記載の同期型半導体記憶装置。 - 【請求項５】 前記複数のメモリアレイバンクおよび前
記複数のアドレスカウンタ手段が２つある場合におい
て、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記２つのメモリアレイバンクのうちの１つのメモリアレ
イバンクに対する前記外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記外部行アド
レス信号を取込む場合と同様の、前記外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、前記１つのメモリアレイバンクに対する２つの前記
外部列アドレス信号を取込み、 前記２つのアドレスカウンタ手段は、前記外部クロック
信号の周波数の２分の１の周波数を有する前記内部クロ
ック信号に同期して、前記１つのメモリアレイバンクに
対して、２つの前記基準内部列アドレス信号に基づく２
つの前記内部列アドレス信号を交互に発生する、請求項
３に記載の同期型半導体記憶装置。 - 【請求項６】 前記複数のメモリアレイバンクおよび前
記複数のアドレスカウンタ手段が２つある場合におい
て、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記２つのメモリアレイバンクの一方に対する前記外部行
アドレス信号を取込み、前記外部クロック信号の決めら
れた他方の遷移に応じて、前記２つのメモリアレイバン
クの他方に対する前記外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記一方のメモ
リアレイバンクに対する前記外部列アドレス信号を、前
記一方のメモリアレイバンクに対する前記外部行アドレ
ス信号を取込む場合と同様の、前記外部クロック信号の
決められた一方の遷移に応じて取込み、前記他方のメモ
リアレイバンクに対する前記外部列アドレス信号を、前
記他方のメモリアレイバンクに対する前記外部行アドレ
ス信号を取込む場合と同様の、前記外部クロック信号の
決められた他方の遷移に応じて取込み、 前記２つのアドレスカウンタ手段は、前記外部クロック
信号の周波数と同一の周波数を有する前記内部クロック
信号に同期して、２つの前記基準内部列アドレス信号に
基づく２つの前記内部列アドレス信号を前記２つのメモ
リアレイバンクに対して、交互に発生する、請求項２に
記載の同期型半導体記憶装置。 - 【請求項７】 前記複数のメモリアレイバンクおよび前
記複数のアドレスカウンタ手段が２つある場合におい
て、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記２つのメモリアレイバンクのうちの１つのメモリアレ
イバンクに対する一方の前記外部行アドレス信号を取込
み、前記外部クロック信号の決められた他方の遷移に応
じて、前記１つのメモリアレイバンクに対する他方の前
記外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記一方の外部
行アドレス信号を取込む場合と同様の、前記外部クロッ
ク信号の決められた一方の遷移に応じて、前記一方の外
部行アドレス信号に対する一方の前記外部列アドレス信
号を取込み、前記他方の外部行アドレス信号を取込む場
合と同様の、前記外部クロック信号の決められた他方の
遷移に応じて、前記他方の外部行アドレス信号に対する
他方の前記外部列アドレス信号を取込み、 前記２つのアドレスカウンタ手段は、前記外部クロック
信号の周波数と同一の周波数を有する前記内部クロック
信号に同期して、２つの前記基準内部列アドレス信号に
基づく、２つの前記内部列アドレス信号を、前記１つの
メモリアレイバンクに対して交互に発生する、請求項３
に記載の同期型半導体記憶装置。 - 【請求項８】 外部からの外部クロック信号に基づき、
内部クロック信号を発生する内部クロック信号発生手段
と、 各々が、情報を記憶するための複数のメモリセルを有す
る複数のメモリアレイバンクと、 対応する前記メモリアレイバンクの行を選択するための
複数の外部行アドレス信号を受け、それに応じて複数の
内部行アドレス信号を発生する行アドレスバッファと、 対応する前記メモリアレイバンクの列を選択するための
複数の外部列アドレス信号を受け、それに応じて複数の
基準内部列アドレス信号を発生する列アドレスバッファ
と、 前記列アドレスバッファからの前記基準内部列アドレス
信号に基づき、前記内部クロック信号に同期して、前記
メモリアレイバンクの列を選択するための内部列アドレ
ス信号を順次発生するアドレスカウンタ手段とを備え、 前記アドレスカウンタ手段は、 前記基準内部列アドレス信号に基づき、前記内部列アド
レス信号を順次発生するカウンタと、 前記基準内部列アドレス信号に対する前記カウンタの動
作の後に、前記内部列アドレス信号を保持し、その内部
列アドレス信号のもとになっていない他の前記基準内部
列アドレス信号に対する前記カウンタの動作の後に、前
記保持した内部列アドレス信号を新たな基準内部列アド
レス信号として、前記カウンタに出力する内部列アドレ
ス信号保持手段と、 前記カウンタからの前記内部列アドレス信号により列を
選択しようとする前記メモリアレイバンク側に前記カウ
ンタからの前記内部列アドレス信号を出力する選択手段
とを含み、 前記内部列アドレス信号保持手段は、アクセスに関係な
い前記基準内部列アドレス信号に基づく前記内部列アド
レス信号を保持し、アクセスの必要が生じたときに、そ
の保持された前記内部列アドレス信号を新たな前記基準
内部列アドレス信号として、前記カウンタに出力するた
め、アクセスのたびに、そのアクセスに応じた前記基準
内部列アドレス信号の入力を必要としない、同期型半導
体記憶装置。 - 【請求項９】 前記カウンタは、前記複数のメモリアレ
イバンクに対して、前記列アドレスバッファからの複数
の前記基準列内部アドレス信号に基づく複数の前記内部
列アドレス信号を交互に発生し、 アクセスが前記複数のメモリアレイバンクに対して交互
に行なわれる、請求項８に記載の同期型半導体記憶装
置。 - 【請求項１０】 前記カウンタは、前記複数のメモリア
レイバンクのうちの１つのメモリアレイバンクに対する
複数の前記基準内部列アドレス信号に基づく複数の前記
内部列アドレス信号を、前記１つのメモリアレイバンク
に対して交互に発生し、 アクセスが前記１つのメモリアレイバンク内で、前記列
アドレスバッファからの前記複数の基準内部列アドレス
信号に基づき、交互に行なわれる、請求項８に記載の同
期型半導体記憶装置。 - 【請求項１１】 前記複数のメモリアレイバンクが２つ
ある場合において、前記行アドレスバッファは、前記外
部クロック信号の立上りまたは立下りの決められた一方
の遷移に応じて、前記メモリアレイバンクに対する前記
外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記外部行アド
レス信号を取込む場合と同様の、前記外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、前記２つのメモリアレイバンクに対する２つの前記
外部列アドレス信号を取込み、 前記アドレスカウンタ手段は、前記外部クロック信号の
周波数の２分の１の周波数を有する前記内部クロック信
号に同期して、前記列アドレスバッファからの２つの前
記基準内部列アドレス信号に基づく２つの前記内部列ア
ドレス信号を前記２つのメモリアレイバンクに対して、
交互に発生する、請求項９に記載の同期型半導体記憶装
置。 - 【請求項１２】 前記複数のメモリアレイバンクが２つ
ある場合において、前記行アドレスバッファは、前記外
部クロック信号の立上りまたは立下りの決められた一方
の遷移に応じて、前記２つのメモリアレイバンクのうち
の１つのメモリアレイバンクに対する前記外部行アドレ
ス信号を取込み、 その次に、前記列アドレスバッファは、前記外部行アド
レス信号を取込む場合と同様の、前記外部クロック信号
の決められた一方の遷移に応じて、タイミングを異にし
て、前記１つのメモリアレイバンクに対する２つの前記
外部列アドレス信号を取込み、 前記アドレスカウンタ手段は、前記外部クロック信号の
周波数の２分の１の周波数を有する前記内部クロック信
号に同期して、前記１つのメモリアレイバンクに対し
て、前記列アドレスバッファからの２つの前記基準内部
列アドレス信号に基づく２つの前記内部列アドレス信号
を交互に発生する、請求項１０に記載の同期型半導体記
憶装置。 - 【請求項１３】 前記複数のメモリアレイバンクが２つ
ある場合において、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記２つのメモリアレイバンクの一方に対する前記外部行
アドレス信号を取込み、前記外部クロック信号の決めら
れた他方の遷移に応じて前記２つのメモリアレイバンク
の他方に対する前記外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記一方のメモ
リアレイバンクに対する前記外部列アドレス信号を、前
記一方のメモリアレイバンクに対する前記外部行アドレ
ス信号を取込む場合と同様の、前記外部クロック信号の
決められた一方の遷移に応じて取込み、前記他方のメモ
リアレイバンクに対する前記外部列アドレス信号を前記
他方のメモリアレイバンクに対する前記外部行アドレス
信号を取込む場合と同様の、前記外部クロック信号の決
められた他方の遷移に応じて取込み、 前記アドレスカウンタ手段は、前記外部クロック信号の
周波数と同一の周波数を有する前記内部クロック信号に
同期して、前記列アドレスバッファからの２つの前記基
準内部列アドレス信号に基づく２つの前記内部列アドレ
ス信号を前記２つのメモリアレイバンクに対して、交互
に発生する、請求項９に記載の同期型半導体記憶装置。 - 【請求項１４】 前記複数のメモリアレイバンクが２つ
ある場合において、 前記行アドレスバッファは、前記外部クロック信号の立
上りまたは立下りの決められた一方の遷移に応じて、前
記２つのメモリアレイバンクのうちの１つのメモリアレ
イバンクに対する一方の前記外部行アドレス信号を取込
み、前記外部クロック信号の決められた他方の遷移に応
じて、前記１つのメモリアレイバンクに対する他方の前
記外部行アドレス信号を取込み、 その次に、前記列アドレスバッファは、前記一方の外部
行アドレス信号を取込む場合と同様の、前記外部クロッ
ク信号の決められた一方の遷移に応じて、前記一方の外
部行アドレス信号に対する一方の前記外部列アドレス信
号を取込み、前記他方の外部行アドレス信号を取込む場
合と同様の、前記外部クロック信号の決められた他方の
遷移に応じて、前記他方の外部行アドレス信号に対する
他方の前記外部列アドレス信号を取込み、 前記アドレスカウンタ手段は、前記外部クロック信号の
周波数と同一の周波数を有する前記内部クロック信号に
同期して、前記１つのメモリアレイバンクに対して、前
記列アドレスバッファからの２つの前記基準内部列アド
レス信号に基づく２つの前記内部列アドレス信号を交互
に発生する、請求項１０に記載の同期型半導体記憶装
置。 - 【請求項１５】 前記行アドレスバッファは、 前記複数の外部行アドレス信号を受け、前記複数の内部
行アドレス信号を発生する行バッファと、 前記行バッファからの前記内部行アドレス信号を必要と
する前記メモリアレイバンクを選択する行用選択手段と
を含む、請求項１または８に記載の同期型半導体記憶装
置。 - 【請求項１６】 前記列アドレスバッファは、 前記複数の外部列アドレス信号を受け、前記複数の基準
内部列アドレス信号を発生する列バッファと、 前記列バッファからの前記基準内部アドレス信号を必要
とする前記メモリアレイバンクを選択する列用選択手段
を含む、請求項１に記載の同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22799695A JP3824689B2 (ja) | 1995-09-05 | 1995-09-05 | 同期型半導体記憶装置 |
| US08/652,048 US5691955A (en) | 1995-09-05 | 1996-05-23 | Synchronous semiconductor memory device operating in synchronization with external clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22799695A JP3824689B2 (ja) | 1995-09-05 | 1995-09-05 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973781A true JPH0973781A (ja) | 1997-03-18 |
| JP3824689B2 JP3824689B2 (ja) | 2006-09-20 |
Family
ID=16869551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22799695A Expired - Fee Related JP3824689B2 (ja) | 1995-09-05 | 1995-09-05 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5691955A (ja) |
| JP (1) | JP3824689B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147079A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | 半導体記憶装置 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
| JP4769953B2 (ja) * | 2000-05-17 | 2011-09-07 | ウレンチ アセッツ リミテッド ライアビリティ カンパニー | マルチプルバンクｄｉｍｍにおけるマルチプルアクセスパーサイクル |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW318933B (en) * | 1996-03-08 | 1997-11-01 | Hitachi Ltd | Semiconductor IC device having a memory and a logic circuit implemented with a single chip |
| US5835437A (en) * | 1996-08-30 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cell array divided into a plurality of memory blocks |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| JPH10208470A (ja) * | 1997-01-17 | 1998-08-07 | Nec Corp | 同期型半導体記憶装置 |
| US5841696A (en) * | 1997-03-05 | 1998-11-24 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
| JPH10275460A (ja) * | 1997-04-01 | 1998-10-13 | Sega Enterp Ltd | メモリ装置及びこれを用いた画像処理装置 |
| JPH10283779A (ja) * | 1997-04-09 | 1998-10-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH10285653A (ja) * | 1997-04-10 | 1998-10-23 | Sony Corp | 伝送速度推定装置及び伝送速度推定方法 |
| US5870350A (en) * | 1997-05-21 | 1999-02-09 | International Business Machines Corporation | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
| KR100269597B1 (ko) * | 1997-05-29 | 2000-10-16 | 김영환 | 반도체 메모리 |
| KR100297716B1 (ko) * | 1998-09-03 | 2001-08-07 | 윤종용 | 높은멀티비트자유도의반도체메모리장치 |
| JP3311305B2 (ja) * | 1998-11-19 | 2002-08-05 | 沖電気工業株式会社 | 同期式バースト不揮発性半導体記憶装置 |
| JP2000187983A (ja) * | 1998-12-22 | 2000-07-04 | Nec Corp | メモリ装置 |
| US6467018B1 (en) * | 1999-01-04 | 2002-10-15 | International Business Machines Corporation | Method and apparatus for addressing individual banks of DRAMs on a memory card |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| EP1199723B1 (en) * | 2000-10-18 | 2008-12-31 | STMicroelectronics S.r.l. | Interlaced memory device with random or sequential access |
| JP2005049970A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
| KR100624296B1 (ko) * | 2004-11-08 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US20120317376A1 (en) * | 2011-06-10 | 2012-12-13 | Advanced Micro Devices, Inc. | Row buffer register file |
| WO2017192759A1 (en) | 2016-05-03 | 2017-11-09 | Rambus Inc. | Memory component with efficient write operations |
| US11860815B2 (en) | 2018-10-04 | 2024-01-02 | Brookhaven Science Associates, Llc | High-data throughput reconfigurable computing platform |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167154A (ja) * | 1984-09-11 | 1986-04-07 | Fujitsu Ltd | 半導体記憶装置 |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
-
1995
- 1995-09-05 JP JP22799695A patent/JP3824689B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-23 US US08/652,048 patent/US5691955A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4769953B2 (ja) * | 2000-05-17 | 2011-09-07 | ウレンチ アセッツ リミテッド ライアビリティ カンパニー | マルチプルバンクｄｉｍｍにおけるマルチプルアクセスパーサイクル |
| JP2006147079A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | 半導体記憶装置 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3824689B2 (ja) | 2006-09-20 |
| US5691955A (en) | 1997-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0973781A (ja) | 同期型半導体記憶装置 | |
| JP2817679B2 (ja) | 半導体メモリ | |
| US5751656A (en) | Synchronous DRAM memory with asynchronous column decode | |
| US6262938B1 (en) | Synchronous DRAM having posted CAS latency and method for controlling CAS latency | |
| US8565008B2 (en) | Method and apparatus for generating a sequence of clock signals | |
| US20140226421A1 (en) | Clock signal generation apparatus for use in semiconductor memory device and its method | |
| EP0978842A1 (en) | Synchronous burst semiconductor memory device | |
| US20080192563A1 (en) | Method and apparatus for controlling read latency of high-speed DRAM | |
| KR100252043B1 (ko) | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 | |
| US6982924B2 (en) | Data output control circuit | |
| JP2002025254A (ja) | 半導体メモリ | |
| JP2000195259A (ja) | Ｄｄｒｓｄｒａｍ並びにデ―タ読出制御装置および方法 | |
| JP2000021198A (ja) | 同期型半導体集積回路装置 | |
| JP4422321B2 (ja) | 同期式メモリ装置のデータ出力装置 | |
| US6147913A (en) | Data transmission circuitry of a synchronous semiconductor memory device | |
| JP2817685B2 (ja) | 半導体メモリ | |
| JP2001067871A (ja) | 半導体メモリ装置及びライトデータマスキング方法 | |
| JP2001189078A (ja) | 半導体記憶装置 | |
| JPH1092175A (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JP3298536B2 (ja) | 半導体記憶装置 | |
| JPH07326189A (ja) | 半導体記憶装置 | |
| JPH0589664A (ja) | ダイナミツク型ランダムアクセスメモリ装置 | |
| JPH08106778A (ja) | 同期型半導体記憶装置 | |
| KR20010036469A (ko) | 디디알 에스지램 | |
| JP2000215662A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060620 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060628 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |