JP5418207B2 - 半導体メモリ、半導体メモリの動作方法およびシステム - Google Patents

Description

本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。

例えば、矩形状の画素データのアクセス効率を向上するために、グローバルワード線と、メモリセルに接続されたローカルワード線とを有する半導体メモリが提案されている（例えば、特許文献１参照。）。テスト時間を短縮するために、複数のメモリブロックに共通のデータを書き込む半導体メモリが提案されている。（例えば、特許文献２参照。）。スタティックメモリセルの動作マージンを大きくするために、アクセス時のワード線の電圧をメモリセルの電源電圧より低くする半導体メモリが提案されている（例えば、特許文献３参照。）。さらに、スタティックメモリセルの動作マージンを大きくするために、メモリブロック毎にワード線の電圧とメモリセルの電源電圧を制御する半導体メモリが提案されている（例えば、特許文献４参照。）。

特開２００９−１２３３０６号公報 特開平４−１６２２９０号公報 特開２００７−６６４９３号公報 特開２００７−２４２１２４号公報

半導体メモリの動作マージンは、電源電圧が低いほど小さくなる。微細化されたトランジスタ等の素子を用いて製造される半導体メモリでは、素子の電気的特性はばらつきやすく、動作マージンはさらに小さくなる。特に、センスアンプは、ビット線の微少な電圧差を増幅するため、電気的特性のばらつきの影響を受けやすい。

本発明の目的は、半導体メモリの動作マージンを向上することである。

本発明の一形態では、半導体メモリは、複数のデータ端子に対応してそれぞれ設けられ、データ端子で受けるデータを保持する複数のメモリセルと、メモリセルから読み出されるデータ端子にそれぞれ対応するデータを順次に選択するビット選択回路と、ビット選択回路により選択されたデータを順次に増幅して出力するセンスアンプと、センスアンプから出力されるデータ端子にそれぞれ対応する直列のデータを並列のデータに変換し、変換した並列のデータを、対応するデータ端子にそれぞれ出力するデータ出力回路とを有している。

複数のデータ端子に共通のセンスアンプを設けることで、センスアンプのサイズを大きくして、電気的特性のばらつきを小さくでき、半導体メモリの動作マージンを向上できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したメモリブロックの例を示している。 図３に示したメモリセルの例を示している。 図３に示したビット線選択回路およびセンスアンプの例を示している。 図３に示したデータ出力回路の例を示している。 図１および図２に示した半導体メモリが搭載されるシステムの例を示している。 図２に示した半導体メモリの読み出し動作の例を示している。 図５に示したセンスアンプの別の例を示している。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、スタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、複数のメモリセルＭＣを有するメモリブロックＢＬＫ、ビット線選択回路ＢＬＳＥＬ、センスアンプＳＡおよび直列並列変換回路ＳＰＣＮＶを有している。メモリセルＭＣは、データ端子Ｉ／Ｏ０−１に対応してそれぞれ設けられ、データ端子Ｉ／Ｏ０−１で受けるデータを保持する。例えば、メモリセルＭＣは、共通のワード線に接続され、同時にアクセスされる。このとき、ワード線には、データ端子Ｉ／Ｏ０−１の数と同じ数のメモリセルＭＣが接続される。なお、データ端子Ｉ／Ｏの数およびメモリセルＭＣの数は、さらに多くてもよい。

ビット線選択回路ＢＬＳＥＬは、メモリセルＭＣから読み出されるデータ端子Ｉ／Ｏ０−１にそれぞれ対応する並列のデータを順次に選択し、直列のデータとして出力する。センスアンプＳＡは、ビット線選択回路ＢＬＳＥＬにより選択されたデータを順次に増幅して出力する。直列並列変換回路ＳＰＣＮＶは、センスアンプＳＡから出力されるデータ端子Ｉ／Ｏ０−１にそれぞれ対応する直列のデータを並列のデータに変換し、変換した並列のデータを対応するデータ端子Ｉ／Ｏ０−１にそれぞれ出力する。

なお、半導体メモリＭＥＭは、ブロック選択信号に応じて選択される複数のメモリブロックＢＬＫを有してもよい。この場合、各メモリブロックに対応して、ビット線選択回路ＢＬＳＥＬおよびセンスアンプＳＡがそれぞれ形成される。例えば、直列並列変換回路ＳＰＣＮＶは、複数のメモリブロックＢＬＫに共通に形成される。この場合、複数のセンスアンプＳＡから出力されるデータをブロック選択信号に応じて選択するデータ選択回路が、センスアンプＳＡと直列並列変換回路ＳＰＣＮＶの間に配置される。さらに、メモリブロックＢＬＫ内に複数のワード線を形成し、各ワード線にデータ端子Ｉ／Ｏ０−１にそれぞれ対応するメモリセルＭＣを接続してもよい。

この実施形態では、半導体メモリＭＥＭのアクセスを制御するＣＰＵ等のコントローラから半導体メモリＭＥＭに読み出しコマンドが供給されたとき、データ端子Ｉ／Ｏ０−１に対応するメモリセルＭＣからデータがそれぞれ読み出される。メモリセルＭＣから読み出される並列のデータは、ビット線選択回路ＢＬＳＥＬにより直列のデータに変換される。センスアンプＳＡは、直列のデータを順次に増幅する。そして、センスアンプＳＡから順次に出力される直列のデータは、並列変換回路ＳＰＣＮＶにより並列のデータに変換され、データ端子Ｉ／Ｏ０−１に出力される。

この実施形態では、半導体メモリＭＥＭは、複数のデータ端子Ｉ／Ｏ０−１に共通のセンスアンプＳＡを有している。センスアンプＳＡは、メモリセルＭＣから読み出されるデータ端子Ｉ／Ｏ０−１に対応するデータを、順次に増幅する。これにより、半導体メモリＭＥＭ内に形成するセンスアンプＳＡの数を少なくできる。したがって、半導体メモリＭＥＭのチップサイズを変えることなく、センスアンプＳＡのサイズを大きくできる。この結果、センスアンプＳＡの電気的特性のばらつきを小さくでき、半導体メモリＭＥＭの動作マージンを向上できる。特に、素子構造が微細化された最先端のプロセスで製造され、低い電源電圧で動作する半導体メモリＭＥＭにおいて、センスアンプＳＡの電気的特性のばらつきを小さくでき、半導体メモリＭＥＭの動作マージンを向上できる。また、サイズの大きいセンスアンプＳＡを、複数のデータ端子Ｉ／Ｏ０−１に対応する複数のメモリセルＭＣで共有することで、レイアウト設計を容易にでき、半導体メモリＭＥＭのチップサイズを小さくできる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、スタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。半導体メモリＭＥＭは、内部電圧生成回路ＶＧＥＮ、アドレスデコーダＡＤＥＣ１−２、動作制御回路ＣＮＴ、グローバルワード線ドライバＧＷＤ、ローカルワード線ドライバＬＷＤ０−３、ビット線制御回路ＢＬＣＮＴ０−３、ビット線選択回路ＢＬＳＥＬ０−３、センスアンプＳＡ０−３、データ出力回路ＤＯＣおよびメモリブロックＢＬＫ０−３を有している。ローカルワード線ドライバＬＷＤ０−３、ビット線制御回路ＢＬＣＮＴ０−３、ビット線選択回路ＢＬＳＥＬ０−３、センスアンプＳＡ０−３は、メモリブロックＢＬＫ０−３にそれぞれ対応して形成されている。メモリブロックＢＬＫ（ＢＬＫ０−３）は、互いに同じ回路である。メモリブロックＢＬＫは、図３で説明する。

内部電圧生成回路ＶＧＥＮは、外部電源電圧ＶＤＤを用いて、半導体メモリＭＥＭの内部回路で使用する複数種の内部電源電圧ＩＶＤＤを生成する。例えば、内部電源電圧ＩＶＤＤとして、読み出し動作時のワード線ＷＬの高レベル電圧、書き込み動作時のワード線ＷＬの高レベル電圧がある。読み出し動作時のワード線ＷＬの高レベル電圧は、書き込み動作時のワード線ＷＬの高レベル電圧より低く設定される。例えば、読み出し動作時のワード線ＷＬの高レベル電圧は、電源電圧ＶＤＤより低く、書き込み動作時のワード線ＷＬの高レベル電圧は、電源電圧ＶＤＤより高い。なお、内部電源電圧ＩＶＤＤは、専用の内部電圧生成回路ＶＧＥＮを形成することなく、半導体メモリＭＥＭの内部回路で生成される他の電圧を利用して生成されてもよい。

読み出し動作時のワード線ＷＬの高レベル電圧を相対的に低くすることで、図４に示すメモリセルＭＣのアクセストランジスタＮ３、Ｎ４のオン抵抗は上昇する。これにより、読み出し動作時にビット線ＢＬ、／ＢＬの電圧がメモリセルＭＣに与える影響を少なくでき、メモリセルＭＣのデータ保持特性を向上できる。書き込み動作時のワード線ＷＬの高レベル電圧を相対的に高くすることで、アクセストランジスタＮ３、Ｎ４のオン抵抗は下がる。これにより、ビット線ＢＬ、／ＢＬ上の書き込みデータをメモリセルＭＣに十分に書き込むことができ、メモリセルＭＣの書き込み特性を向上できる。

アドレスデコーダＡＤＥＣ１は、アドレス端子を介して受けるアドレス信号ＡＤをデコードし、デコードにより生成されるロウデコード信号をグローバルワード線ドライバＧＷＤに出力する。例えば、アドレスデコーダＡＤＥＣ１は、ワード線ＷＬを選択するためにアドレス信号ＡＤの下位側の複数ビットをロウアドレス信号として受ける。

アドレスデコーダＡＤＥＣ２は、アドレス端子を介して受けるアドレス信号ＡＤをデコードし、ブロック選択信号ＢＳＥＬ０−３のいずれかを有効レベルに活性化する。例えば、アドレスデコーダＡＤＥＣ１は、メモリブロックＢＬＫ（ＢＬＫ０−３）のいずれかを選択するためにアドレス信号ＡＤの上位２ビットをブロックアドレス信号として受ける。なお、この半導体メモリＭＥＭは、ビット線対ＢＬ、／ＢＬを選択するためのカラムアドレス信号を受けることなく動作する。

動作制御回路ＣＮＴは、例えば、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号ＣＭＤをクロック信号ＣＬＫに同期して受ける。動作制御回路ＣＮＴは、コマンド信号ＣＭＤをデコードし、読み出し動作または書き込み動作を実行するための制御信号（タイミング信号）を出力する。制御信号として、ビットセレクト入力信号ＢＳＩＮ、ビットセレクトクロック信号ＢＳＣＬＫ、センスアンプイネーブル信号ＳＡＥＮ、データ入力制御信号ＤＩＮ、データ出力制御信号ＤＯ等が生成される。

グローバルワード線ドライバＧＷＤは、読み出し動作または書き込み動作において、ロウデコード信号に応じてグローバルワード線ＧＷＬのいずれかを活性化する。グローバルワード線ＧＷＬは、メモリブロックＢＬＫ０−３に共通に配線されており、各メモリブロックＢＬＫ０−３に対応するローカルワード線ドライバＬＷＤに接続されている。

ローカルワード線ドライバＬＷＤ（ＬＷＤ０−３）は、互いに同じ回路である。各ローカルワード線ドライバＬＷＤは、読み出し動作または書き込み動作において、活性化されたブロック選択信号ＢＳＥＬ（ＢＳＥＬ０−３）を受けているときに、活性化されたグローバルワード線ＧＷＬに対応するローカルワード線ＷＬを有効レベル（例えば、高レベル）に活性化する。ローカルワード線ＷＬの活性化により、ローカルワード線ＷＬに接続されたメモリセルＭＣは、図３に示すビット線対ＢＬ、／ＢＬに接続される。

ビット線制御回路ＢＬＣＮＴ（ＢＬＣＮＴ０−３）は、互いに同じ回路である。各ビット線制御回路ＢＬＣＮＴは、書き込み動作において、活性化されたブロック選択信号ＢＳＥＬを受けているときに、データ入力制御信号ＤＩＮに同期して書き込みデータ信号Ｉ／Ｏ０−３５を対応するメモリブロックＢＬＫに供給する。これにより、書き込みデータ信号Ｉ／Ｏ０−３５は、ローカルワード線ＷＬに接続された３６個の全てのメモリセルＭＣに同時に書き込まれる。換言すれば、ローカルワード線ＷＬに接続されたメモリセルＭＣの中で、データが書き込まれないメモリセルＭＣは存在しない。これにより、データが書き込まれないメモリセルＭＣがプリチャージされたビット線ＢＬ、／ＢＬに接続される、いわゆるハーフセレクト状態を防止できる。したがって、書き込み動作において、メモリセルＭＣ内の記憶ノードの電圧が、ビット線ＢＬ、／ＢＬの電圧の影響により変動することを防止でき、メモリセルＭＣに保持されているデータが破壊されることを防止できる。ハーフセレクト状態が存在しないため、上述したように、書き込み動作においてワード線ＷＬの高レベル電圧を、例えば電源電圧ＶＤＤより高くでき、メモリセルＭＣのアクセストランジスタＮ３、Ｎ４（図４）のオン抵抗を低くできる。この結果、データをメモリセルＭＣに強く書き込むことができ、書き込み動作マージンを向上できる。特に、この実施形態は、電源電圧ＶＤＤが低い仕様の半導体メモリＭＥＭに適用することで、書き込み動作マージンを向上できる。

ビット線選択回路ＢＬＳＥＬ０−３は、読み出し動作において、対応するメモリブロックＢＬＫの３６組のビット線対ＢＬ、／ＢＬ（図３）を、対応するセンスアンプＳＡに順次に接続する。換言すれば、ビット線選択回路ＢＬＳＥＬ０−３は、対応するメモリブロックＢＬＫから読み出される３６ビットの並列のデータを順次に選択し、直列のデータとしてセンスアンプＳＡに供給する。

センスアンプＳＡ（ＳＡ０−３）は、読み出し動作において、対応するブロック選択信号ＢＳＥＬが活性化されているときに、センスアンプイネーブル信号ＳＡＥＮに応答してビット線選択回路ＢＬＳＥＬから供給される直列の読み出しデータの信号量を順次に増幅する。センスアンプＳＡは、増幅した読み出しデータをデータ出力信号ＤＯＵＴ（ＤＯＵＴ０−３）として順次に出力する。

センスアンプＳＡは、対応するメモリブロックＢＬＫ（ＢＬＫ０−３）の近くに配置される。これにより、例えば、メモリブロックＢＬＫ３のビット線ＢＬをセンスアンプＳＡ０に電気的に接続する必要はない。したがって、ビット線ＢＬをセンスアンプＳＡに接続するための信号線が長くなることを防止でき、配線の負荷の増加を最小限にできる。この結果、図５に示す回路方式を採用する場合にも、動作マージンが低下することを防止できる。

複数のメモリセルＭＣ（図３）から読み出されるデータを１ビットずつ順次に増幅することで、センスアンプＳＡの数を少なくできる。具体的には、センスアンプＳＡは、メモリブロックＢＬＫ毎に形成されればよい。これにより、センスアンプＳＡのトランジスタサイズ等を大きくできる。したがって、半導体メモリＭＥＭの製造工程において、プロセス（製造条件）の変動による電気的特性のばらつきを小さくできる。ここで、電気的特性は、例えば、トランジスタの閾値電圧あるいはセンスアンプＳＡのオフセット電圧である。

一般に、トランジスタの電気手特性のばらつき量は、チャネル長をＬ、ゲート幅をＷとするときに、１／ＳＱＲＴ（ＬＷ）に比例する。ここで、ＳＱＲＴは、平方根を意味する。この結果、センスアンプＳＡの動作マージンを大きくでき、半導体メモリＭＥＭの誤動作を防止できる。換言すれば、半導体メモリＭＥＭの動作電圧（電源電圧ＶＤＤ）が低いときにも、十分な動作マージンを確保でき、半導体メモリＭＥＭは安定して動作する。特に、トランジスタ等の素子構造が微細化された最先端のプロセスで製造され、低い電源電圧で動作する半導体メモリＭＥＭは、素子の電気的特性のばらつきが相対的に大きい。このため、この実施形態は、この種の半導体メモリＭＥＭに適用することで顕著な効果を得ることができる。

データ出力回路ＤＯＣは、読み出し動作において、活性化されたブロック選択信号ＢＳＥＬに対応するセンスアンプＳＡから出力される直列のデータ出力信号ＤＯＵＴを、ビットセレクトクロック信号ＢＳＣＬＫに同期して並列の読み出しデータ（３６ビット）に変換する。データ出力回路ＤＯＣは、変換した並列の読み出しデータを、データ出力制御信号ＤＯに同期してデータ端子Ｉ／Ｏ０−３５に同時に出力する。

図３は、図２に示したメモリブロックＢＬＫ０の例を示している。メモリブロックＢＬＫ１−３も、図３と同じ構造を有している。各メモリブロックＢＬＫ０−３は、マトリックス状に配置された複数のスタティックメモリセルＭＣを有している。この実施形態では、２５６本のグローバルワード線ＧＷＬ（ＧＷＬ０−２５５）が、メモリブロックＢＬＫ０−３に共通に配線されている。各グローバルワード線ＧＷＬは、各メモリブロックＢＬＫ０−３において、図の横方向に並ぶメモリセルＭＣにアクセスするために使用される。

各メモリブロックＢＬＫ０−３は、グローバルワード線ＧＷＬ０−２５５に対応して２５６本のローカルワード線ＷＬ（ＷＬ０−２５５；単にワード線とも称する）を有している。各ローカルワード線ＷＬは、各メモリブロックＢＬＫ０−３において、図の横方向に並ぶ３６個のメモリセルＭＣに共通に接続される。３６個のメモリセルＭＣは、データ端子Ｉ／Ｏ０−３５に供給されるデータをそれぞれ保持する。図の縦方向に並ぶメモリセルＭＣは、共通のビット線対ＢＬ、／ＢＬに接続されている。各ブロックＢＬＫ０−３は、データ端子Ｉ／Ｏ０−３５に対応する３６組のビット線対ＢＬ、／ＢＬ（図５に示すＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、...、ＢＬ３５、／ＢＬ３５）を有している。この実施形態では、ブロック選択信号ＢＳＥＬによって選択されたメモリブロックＢＬＫの読み出し動作において、ワード線ＷＬに接続された全てのメモリセルＭＣからデータが読み出される。データが読み出されない他のメモリブロックＢＬＫのメモリセルＭＣに接続されたワード線ＷＬは、非選択状態に維持される。これにより、他のメモリブロックＢＬＫのメモリセルＭＣは、アクセスされることが防止され、ノイズ等による誤動作が防止される。

ビット線制御回路ＢＬＣＮＴ０は、各ビット線ＢＬ、／ＢＬをプリチャージするプリチャージ回路を有している。プリチャージ回路は、読み出し動作が実行される前に各ビット線ＢＬ、／ＢＬを一時的にプリチャージする。各ビット線ＢＬ、／ＢＬは、同じ電圧にプリチャージされた後、フローティング状態に保持され、ビット線ＢＬ、／ＢＬの寄生容量によってプリチャージされた電圧に保持される。この後、ワード線ＷＬが活性化されると、アクセストランジスタＮ３、Ｎ４（図４）がオンし、ビット線ＢＬ、／ＢＬは、メモリセルＭＣの相補の記憶ノードの電圧に応じて変化する。すなわち、ビット線ＢＬ、／ＢＬ間に電圧差が生じる。

ビット線選択回路ＢＬＳＥＬ０は、読み出し動作においてブロック選択信号ＢＳＥＬ０の活性化を受けたときに、ビットセレクトクロック信号ＢＳＣＬＫに同期して、３６組のビット線対ＢＬ、／ＢＬをグローバルビット線対ＧＢＬ、／ＧＢＬに順次に接続する。換言すれば、メモリブロックＢＬＫ０から読み出される３６ビットのデータは、ビットセレクトクロック信号ＢＳＣＬＫに同期して、グローバルビット線対ＧＢＬ、／ＧＢＬに順次に出力される。他のビット線選択回路ＢＬＳＥＬ１−３も、ビット線選択回路ＢＬＳＥＬ０と同様に動作する。

図４は、図３に示したメモリセルＭＣの例を示している。メモリセルＭＣは、一般的なスタティックＲＡＭと同様に、ｐＭＯＳトランジスタＰ１、Ｐ２（負荷トランジスタ）、ｎＭＯＳトランジスタＮ１、Ｎ２（ドライバトランジスタ）およびｎＭＯＳトランジスタＮ３、Ｎ４（アクセストランジスタ）を有している。そして、トランジスタＰ１、Ｎ１のドレインが接続されたトゥルー側の記憶ノードと、トランジスタＰ２、Ｎ２のドレインが接続されたバー側の記憶ノードとに相補のデータが保持される。例えば、トランジスタＰ１、Ｐ２の構造は互いに等しく、トランジスタＮ１、Ｎ２の構造は互いに等しく、トランジスタＮ３、Ｎ４の構造は互いに等しい。なお、ビット線対ＢＬ、／ＢＬの一方のみを用いて読み出し動作を実行する半導体メモリＭＥＭでは、トランジスタＮ１、Ｎ２の構造は互い相違してもよく、トランジスタＮ３、Ｎ４の構造は互いに相違してもよい。

図５は、図３に示したビット線選択回路ＢＬＳＥＬ０およびセンスアンプＳＡ０の例を示している。図５では、メモリブロックＢＬＫ０に対応するビット線選択回路ＢＬＳＥＬ０およびセンスアンプＳＡ０を示しているが、他のメモリブロックＢＬＫ１−３に対応するビット線選択回路ＢＬＳＥＬ１−３およびセンスアンプＳＡ１−３も、図５と同じである。

ビット線選択回路ＢＬＳＥＬ０は、データ端子Ｉ／Ｏ０−３５に対応するビット線対ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０、ＢＬ０、／ＢＬ０、...、ＢＬ３５、／ＢＬ３５）をグローバルビット線対ＧＢＬ、／ＧＢＬにそれぞれ接続するスイッチ回路ＳＷ１と、スイッチ回路ＳＷ１の動作をそれぞれ制御するフリップフロップＦＦとを有している。例えば、各スイッチ回路ＳＷ１は、ゲートをビットセレクト信号線ＢＳ（ＢＳ０−ＢＳ３５）に接続し、ソースおよびドレインをビット線ＢＬ（または／ＢＬ）およびグローバルビット線ＧＢＬ（または／ＧＢＬ）に接続した一対のｎＭＯＳトランジスタで形成されている。

３６個のフリップフロップＦＦは、データ端子Ｉ／Ｏ０−３５にそれぞれ対応している。フリップフロップＦＦは、前段のデータ出力端子Ｑを後段のデータ入力端子Ｄに接続しており、各データ出力端子Ｑからビットセレクト信号ＢＳ（ＢＳ０−ＢＳ３５）を出力する。各フリップフロップＦＦは、クロック端子で受けるビットセレクトクロック信号ＢＳＣＬＫに同期して動作する。初段のフリップフロップＦＦは、データ入力端子Ｄでビットセレクト入力信号ＢＳＩＮを受けている。フリップフロップＦＦは、シフトレジスタとして動作する。

読み出し動作において、ビット線選択回路ＢＬＳＥＬ０は、ビットセレクト入力信号ＢＳＩＮの高レベルパルスを受ける。ビット線選択回路ＢＬＳＥＬ０は、ビットセレクトクロック信号ＢＳＣＬＫに同期してビットセレクト信号線ＢＳ０−３５に高レベルパルスを順次に出力する。これにより、スイッチＳＷ１は、ビット線対ＢＬ、／ＢＬの番号の小さい側から交互にオンする。すなわち、メモリセルＭＣから３６組のビット線対ＢＬ、／ＢＬに読み出された並列のデータは、直列のデータとしてグローバルビット線対ＧＢＬ、／ＧＢＬに順次に伝達される。

センスアンプＳＡ０は、メモリブロックＢＬＫ０に対応して１つが形成されている。他のセンスアンプＳＡ１−３も、メモリブロックＢＬＫ１−３にそれぞれ対応して１つが形成されている。センスアンプＳＡ０は、いわゆるラッチタイプであり、入力と出力とを互いに接続した一対のＣＭＯＳインバータＩＶ１−２を有している。各ＣＭＯＳインバータＩＶ１−２のｐＭＯＳトランジスタのソースは、電源線ＶＤＤに接続されている。各ＣＭＯＳインバータＩＶ１−２のｎＭＯＳトランジスタのソースは、電源スイッチ回路ＰＳＷを介して接地線ＶＳＳに接続されている。電源スイッチ回路ＰＳＷは、ｎＭＯＳトランジスタで形成されており、ゲートでセンスアンプイネーブル信号ＳＡＥＮを受けている。

また、センスアンプＳＡ０は、各グローバルビット線ＧＢＬ、／ＧＢＬに接続されたプリチャージトランジスタＰＴを有している。プリチャージトランジスタＰＴはソースを電源線ＶＤＤに接続し、ゲートをプリチャージ信号線／ＧＰＲに接続したｐＭＯＳトランジスタである。プリチャージトランジスタＰＴは、ゲートで低レベルのプリチャージ信号／ＧＰＲを受けているときにオンし、グローバルビット線対ＧＢＬ、／ＧＢＬを高レベルにプリチャージする。プリチャージトランジスタＰＴのゲート幅は小さく、チャネル長は大きい。このため、プリチャージトランジスタＰＴの駆動能力は小さく、プリチャージトランジスタＰＴのオンにより、ビット線対ＢＬ、／ＢＬの電圧が変動することはない。プリチャージ信号／ＧＰＲは、動作制御回路ＣＮＴによりセンスアンプイネーブル信号ＳＡＥＮの非活性化中に低レベルに活性化される。

センスアンプＳＡ０は、センスアンプイネーブル信号ＳＡＥＮが高レベルの期間に活性化され、グローバルビット線対ＧＢＬ、／ＧＢＬの電圧の差を差動増幅する。そして、センスアンプＳＡ０は、グローバルビット線ＧＢＬ上のデータの論理と同じ論理を有するデータ出力信号ＤＯＵＴ０を出力する。この実施形態では、ビット線対ＢＬ、／ＢＬとセンスアンプＳＡの間にビット線選択回路ＢＬＳＥＬ０を配置することで、データ端子Ｉ／Ｏ０−３５に対応するメモリセルＭＣから読み出されるデータを１つのセンスアンプＳＡ０で増幅できる。

上述したように、センスアンプＳＡ０−３の数を減らすことで、センスアンプＳＡ０−３を形成するトランジスタのサイズを大きくでき、電気的特性のばらつきを小さくできる。一方、センスアンプＳＡ０−３のトランジスタのサイズが大きくなるほど、入力容量が大きくなり、グローバルビット線対ＧＢＬ、／ＧＢＬの電圧差が開きにくくなる。このため、トランジスタサイズは、センスアンプＳＡ０−３が正常に動作する最大の入力容量になるように設計される。

なお、アクセスされるメモリブロックＢＬＫに対応するビット線選択回路ＢＬＳＥＬおよびセンスアンプＳＡのみを動作し、他のビット線選択回路ＢＬＳＥＬとセンスアンプＳＡの動作を禁止してもよい。この場合、ブロック選択信号ＢＳＥＬ０−３が、メモリブロックＢＬＫ０−３に対応するビット線選択回路ＢＬＳＥＬ０−３およびセンスアンプＳＡ０−３それぞれ供給される。例えば、各ビット線選択回路ＢＬＳＥＬ０は、ビットセレクトクロック信号ＢＳＣＬＫとブロック選択信号ＢＳＥＬ０のアンド論理をフリップフロップＦＦのクロック端子に供給する。例えば、センスアンプＳＡ０は、センスアンプイネーブル信号ＳＡＥＮとブロック選択信号ＢＳＥＬ０のアンド論理を電源スイッチ回路ＰＳＷに供給する。

図６は、図３に示したデータ出力回路ＤＯＣの例を示している。データ出力回路ＤＯＣは、データ選択回路ＤＳＥＬ、直列並列変換回路ＣＰＣＮＶおよび出力回路ＯＵＴＣを有している。なお、データ選択回路ＤＳＥＬは、センスアンプＳＡとデータ出力回路ＤＯＣの間に配置されてもよい。

データ選択回路ＤＳＥＬは、データ出力信号線ＤＯＵＴ０−３を直列並列変換回路ＣＰＣＮＶの入力に選択的に接続する４つのスイッチ回路ＳＷ２を有している。各スイッチ回路ＳＷ２は、ブロック選択信号ＢＳＥＬ（ＢＳＥＬ０−３）が高レベルのときにオンするＣＭＯＳ伝達ゲートを有している。データ選択回路ＤＳＥＬを直列並列変換回路ＣＰＣＮＶの入力に接続することで、直列並列変換回路ＣＰＣＮＶの数を１つにできる。これにより、直列並列変換回路ＣＰＣＮＶからデータ出力回路ＤＯＣに配線される出力信号線ＢＯ０−３５の総数を少なくできる。信号線のレイアウト領域が小さくなるため、半導体メモリＭＥＭのチップサイズを削減できる。

直列並列変換回路ＣＰＣＮＶは、前段のデータ出力端子Ｑを後段のデータ入力端子Ｄに接続した３６個のフリップフロップＦＦを有している。各フリップフロップＦＦは、インバータを介してクロック端子で受けるビットセレクトクロック信号ＢＳＣＬＫの反転論理に同期して動作する。なお、インバータの代わりに、ビットセレクトクロック信号ＢＳＣＬＫを遅延させる遅延回路を配置してもよい。初段のフリップフロップＦＦは、読み出しデータが伝達されるデータ選択回路ＤＳＥＬの出力にデータ入力端子Ｄを接続している。各フリップフロップＦＦのデータ出力端子Ｑ（ＢＯ０−３５）は、出力回路ＯＵＴＣに接続されている。

出力回路ＯＵＴＣは、直列並列変換回路ＣＰＣＮＶのフリップフロップＦＦの出力信号ＢＯ０−３５をデータ端子Ｉ／Ｏ０−３５に伝達する３６個のスイッチ回路ＳＷ３を有している。各スイッチ回路ＳＷ３は、データ出力制御信号ＤＯが高レベルのときにオンするＣＭＯＳ伝達ゲートを有している。

読み出し動作において、直列並列変換回路ＣＰＣＮＶは、データ選択回路ＤＳＥＬから受ける直列の読み出しデータＤＯＵＴ（ＤＯＵＴ０−３のいずれか）を受ける。読み出しデータＤＯＵＴは、データ端子Ｉ／Ｏの番号の小さい順に直列並列変換回路ＣＰＣＮＶに供給される。直列並列変換回路ＣＰＣＮＶは、受けた読み出しデータＤＯＵＴを、ビットセレクトクロック信号ＢＳＣＬＫの反転論理に同期して順次にフリップフロップＦＦに取り込む。

ビットセレクトクロック信号ＢＳＣＬＫの３６個のパルスにより、３６個のフリップフロップＦＦは、データ端子Ｉ／Ｏ０−３５に対応する３６ビットの読み出しデータを保持し、保持した読み出しデータを出力信号ＢＯ０−３５として出力する。フリップフロップＦＦには、データ端子Ｉ／Ｏ０−３５に対応する読み出しデータが、図の左側から順にシフトされていく。全ての３６ビットの読み出しデータが出力信号ＢＯ０−３５として出力されるのは、３６パルス目のビットセレクトクロック信号ＢＳＣＬＫの立ち下がりエッジ以降である。

出力回路ＯＵＴＣは、出力信号ＢＯ０−３５を、データ出力制御信号ＤＯに同期してデータ端子Ｉ／Ｏ０−３５に同時に出力する。データ出力制御信号ＤＯは、データ端子Ｉ／Ｏ３５に対応するデータを初段のフリップフロップＦＦに取り込むための最後のビットセレクトクロック信号ＢＳＣＬＫの立ち下がりエッジに応答して高レベルに活性化される。３６パルス目のビットセレクトクロック信号ＢＳＣＬＫが立ち下がるまで、出力信号ＢＯ０−３５は、正しい読み出しデータではない。フリップフロップＦＦに正しい読み出しデータが揃った後に、データ出力制御信号ＤＯを活性化することにより、正しい読み出しデータをデータ端子Ｉ／Ｏ０−３５に出力できる。換言すれば、１つのセンスアンプＳＡからデータ端子Ｉ／Ｏ０−３５に対応する直列のデータを出力する場合にも、正しい読み出しデータをデータ端子Ｉ／Ｏ０−３５に出力できる。

図７は、図１および図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部である。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（コントローラ）と、上述した実施形態の半導体メモリＭＥＭのいずれかと、周辺回路Ｉ／Ｏとを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するメモリコントローラの機能を有している。あるいは、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏにアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求（読み出しコマンドおよび書き込みコマンド）に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、メモリコントローラＭＣＮＴの機能を有するＣＰＵと半導体メモリＭＥＭ、あるいは、メモリコントローラＭＣＮＴと半導体メモリＭＥＭである。

図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、図７に示したＣＰＵにより半導体メモリＭＥＭが読み出しアクセスされ、メモリブロックＢＬＫ０のワード線ＷＬ０に接続されたメモリセルＭＣからデータが読み出される。例えば、偶数の番号のデータ端子Ｉ／Ｏ０、２、４、...、２４に対応するメモリセルＭＣは、高レベルを保持している。奇数の番号のデータ端子Ｉ／Ｏ１、３、５、...、３５に対応するメモリセルＭＣは、低レベルを保持している。半導体メモリＭＥＭの動作仕様により、最小の読み出しサイクルは、３８クロックサイクルに決められている。これは、データ端子Ｉ／Ｏ０−３５の数に２クロックサイクルを加えた数に等しい。

まず、ＣＰＵは、１番目のクロック信号ＣＬＫの立ち下がりエッジに同期して、読み出しコマンドＲＤおよびワード線ＷＬ０を示すアドレス信号ＡＤを半導体メモリＭＥＭに出力する（図８（ａ））。半導体メモリＭＥＭの動作制御回路ＣＮＴは、２番目のクロック信号ＣＬＫの立ち上がりエッジに同期して読み出しコマンドＲＤを認識する。アドレスデコーダＡＤＥＣ２は、アドレス信号ＡＤに応じてブロック選択信号ＢＳＥＬ０を高レベルに活性化する（図８（ｂ））。

グローバルワード線ドライバＧＷＤは、アドレスデコーダＡＤＥＣ１からのデコード信号に応じてグローバルワード線ＧＷＬ０を高レベルに活性化する（図８（ｃ））。グローバルワード線ＧＷＬ０に接続されたローカルワード線ドライバＬＷＤ０は、活性化されたブロック選択信号ＢＳＥＬ０を受け、ワード線ＷＬ０を高レベルに活性化する（図８（ｄ））。そして、ワード線ＷＬ０に接続された３６個の全てのメモリセルＭＣからビット線対ＢＬ０、／ＢＬ０−ＢＬ３５、／ＢＬ３５にデータが同時に読み出される（図８（ｅ））。ビット線対ＢＬ、／ＢＬにおいて、太線で示した波形は、トゥルー側のビット線ＢＬ０−３５を示している。

動作制御回路ＣＮＴは、２番目のクロック信号ＣＬＫの立ち下がりエッジから３番目のクロック信号ＣＬＫの立ち下がりエッジの間、ビットセレクト入力信号ＢＳＩＮを高レベルに設定する（図８（ｆ））。動作制御回路ＣＮＴは、３番目から３８番目のクロック信号ＣＬＫに同期してビットセレクトクロック信号ＢＳＣＬＫのパルスを生成する（図８（ｇ））。ビット線選択回路ＢＬＳＥＬ０は、ビットセレクトクロック信号ＢＳＣＬＫの立ち上がりエッジに同期して、ビットセレクト入力信号ＢＳＩＮをビットセレクト信号ＢＳ０−３５として順次に出力する（図８（ｈ））。

例えば、高レベルのビットセレクト信号ＢＳ０に応答してビット線対ＢＬ０、／ＢＬ０の電圧レベルがグローバルビット線対ＧＢＬ、／ＧＢＬに伝達される（図８（ｉ））。動作制御回路ＣＮＴは、３番目から３８番目のクロック信号ＣＬＫに同期して高レベルのパルスを有するセンスアンプイネーブル信号ＳＡＥＮを繰り返し出力する（図８（ｊ））。図５に示したセンスアンプＳＡ０は、センスアンプイネーブル信号ＳＡＥＮに同期してグローバルビット線対ＧＢＬ、／ＧＢＬの電圧差を差動増幅し、データ出力信号ＤＯＵＴ０として出力する（図８（ｋ））。すなわち、メモリセルＭＣからビット線ＢＬ０に読み出された高レベルのデータがデータ出力信号ＤＯＵＴ０として出力される。

センスアンプイネーブル信号ＳＡＥＮが一時的に非活性化されると、センスアンプＳＡ０は増幅動作を停止する。同時に、図５に示したプリチャージ信号／ＧＰＲが活性化され、グローバルビット線対ＧＢＬ、／ＧＢＬは高レベルにプリチャージされる（図８（ｌ））。このように、センスアンプＳＡ０は、各データ端子Ｉ／Ｏ０−３５に対応するデータを増幅する毎に非活性化され、グローバルビット線対ＧＢＬ、／ＧＢＬは、センスアンプＳＡの非活性中にプリチャージされる。これにより、次のビットセレクト信号ＢＳ１が高レベルに変化し、隣のスイッチ回路ＳＷ１がオンしたときに、グローバルビット線対ＧＢＬ、／ＧＢＬの電圧の影響によりビット線対ＢＬ１、／ＢＬ１上の読み出しデータが破壊されることを防止できる。この結果、半導体メモリＭＥＭの動作マージンを向上できる。特に、センスアンプＳＡ０のサイズが大きく、増幅能力が高いときに、ビット線対ＢＬ１、／ＢＬ１上の読み出しデータは、グローバルビット線対ＧＢＬ、／ＧＢＬの電圧の影響を受けやすい。したがって、センスアンプＳＡ０をデータの増幅毎に非活性化し、グローバルビット線対ＧＢＬ、／ＧＢＬをプリチャージする効果は大きい。

これ以降も、センスアンプＳＡ０は、高レベルのビットセレクト信号ＢＳ１−３５に応じてグローバルビット線対ＧＢＬ、／ＧＢＬに伝達されるビット線対ＢＬ、／ＢＬの電圧差を増幅する。このように、データ端子Ｉ／Ｏ０−３５に対応するメモリセルＭＣに保持されているデータは、時分割で読み出される。

センスアンプＳＡ０により増幅されたグローバルビット線対ＧＢＬ、／ＧＢＬの電圧は、オンしているスイッチ回路ＳＷ１を介してビット線対ＢＬ０、／ＢＬ０に伝達される。これにより、ビット線対ＢＬ０、／ＢＬ０の電圧差が大きくなる（図８（ｍ））。これ以降も、センスアンプＳＡ０により増幅されたグローバルビット線対ＧＢＬ、／ＧＢＬの電圧は、オンしているスイッチ回路ＳＷ１を介してビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２等に伝達される（図８（ｎ））。

図６に示したデータ選択回路ＤＳＥＬは、高レベルのブロック選択信号ＢＳＥＬ０を受け、データ出力信号ＤＯＵＴ０を直列並列変換回路ＣＰＣＮＶに伝達する。直列並列変換回路ＣＰＣＮＶは、ビットセレクトクロック信号ＢＳＣＬＫの立ち下がりエッジに同期してデータ出力信号ＤＯＵＴ０を、出力信号ＢＯ３５−０として順次に出力する（図８（ｏ））。これにより、センスアンプＳＡから出力される直列のデータ出力信号ＤＯＵＴ０は、並列の出力信号ＢＯ３５−０に変換される。

動作制御回路ＣＮＴは、３８番目のクロック信号ＣＬＫの立ち下がりエッジに対応する最後のビットセレクトクロック信号ＢＳＣＬＫの立ち下がりエッジに応答してデータ出力制御信号ＤＯを高レベルに活性化する（図８（ｐ））。換言すれば、データ出力制御信号ＤＯは、センスアンプＳＡからの最後の直列のデータの出力に応答して活性化される。図６に示した出力回路ＯＵＴＣは、出力信号ＢＯ０−３５を、データ出力制御信号ＤＯに同期してデータ端子Ｉ／Ｏ０−３５に同時に出力する（図８（ｑ））。ＣＰＵは、３９番目のクロック信号ＣＬＫの立ち上がりエッジに同期して、データ端子Ｉ／Ｏ０−３５から出力される読み出しデータを受ける。読み出しデータを受けた後、ＣＰＵは、３９番目のクロック信号の立ち下がりエッジに同期して読み出しコマンドＲＤおよびアドレス信号ＡＤの半導体メモリＭＥＭへの出力を停止する（図８（ｒ））。

半導体メモリＭＥＭは、読み出しコマンドＲＤの停止を受け、読み出し動作を停止するために、ブロック選択信号ＢＳＥＬ０、ワード線ＧＷＬ０、ＷＬ０を非活性化する（図８（ｓ））。ワード線ＷＬ０の非活性化により、全てのビット線対ＢＬ、／ＢＬは、プリチャージ電圧に設定される（図８（ｔ））。動作制御回路ＣＮＴによりグローバルビット線対ＧＢＬ、／ＧＢＬもプリチャージ電圧に設定される（図８（ｕ））。動作制御回路ＣＮＴは、出力信号ＢＯ３５−０を低レベルに設定するために、直列並列変換回路ＣＰＣＮＶのフリップフロップＦＦをリセットする（図８（ｖ））。なお、直列並列変換回路ＣＰＣＮＶのフリップフロップＦＦは、リセットされなくてもよい。この場合、前回の読み出し動作で読み出されたデータが、フリップフロップＦＦに保持される。ＣＰＵが、読み出しコマンドＲＤおよびアドレス信号ＡＤを４０番目以降のクロックサイクルでも出力するとき、半導体メモリＭＥＭは、読み出しサイクルを維持する。このとき、読み出しデータは、データ端子Ｉ／Ｏ０−３５から出力され続ける。

なお、この実施形態では、３６ビットの読み出しデータは、１つのセンスアンプＳＡ０を用いて読み出される。このため、例えば、ワード線ＷＬ０が活性化されてからビット線対ＢＬ３５、／ＢＬ３５上のデータがセンスアンプＳＡ０により増幅されるまでの期間（いわゆるハーフセレクト状態の期間）は長い。しかし、この実施形態では、読み出し動作時のワード線ＷＬの活性化電圧は、例えば、電源電圧ＶＤＤより低く設定される。このため、読み出し動作において、メモリセルＭＣのアクセストランジスタＮ３、Ｎ４のオン抵抗を高く設定できる。しがたって、ワード線ＷＬが活性化されてからセンスアンプＳＡ０が動作を開始するまでのハーフセレクト状態の期間において、メモリセルＭＣに保持されているデータが破壊されることを防止できる。

図９は、図５に示したセンスアンプＳＡ０の別の例を示している。他のセンスアンプＳＡ１−３も図９と同じである。図５のセンスアンプＳＡ０と同じ要素については、詳細な説明は省略する。センスアンプＳＡ０は、いわゆるカレントミラータイプであり、一対のｐＭＯＳトランジスタを有するカレントミラー部ＣＭと、一対のｎＭＯＳトランジスタを有する差動入力部ＤＩとを有している。差動入力部ＤＩは、ｎＭＯＳトランジスタのゲートをグローバルビット線対ＧＢＬ、／ＧＢＬにそれぞれ接続し、ソースを電源スイッチ回路ＰＳＷを介して接地線ＶＳＳに接続している。電源スイッチ回路ＰＳＷは、ｎＭＯＳトランジスタで形成されており、図５と同様に、ゲートでセンスアンプイネーブル信号ＳＡＥＮを受けている。

グローバルビット線ＧＢＬをゲートで受けるｎＭＯＳトランジスタのドレインは、インバータを介してデータ出力信号線ＤＯＵＴに接続されている。また、センスアンプＳＡ０は、図５と同様に、各グローバルビット線ＧＢＬ、／ＧＢＬに接続されたプリチャージトランジスタＰＴを有している。図９に示したセンスアンプＳＡ０は、図５に示したセンスアンプＳＡ０と同様に、センスアンプイネーブル信号ＳＡＥＮが高レベルの期間に活性化され、グローバルビット線対ＧＢＬ、／ＧＢＬの電圧の差を差動増幅する。そして、センスアンプＳＡ０は、グローバルビット線ＧＢＬ上のデータの論理と同じ論理を有するデータ出力信号ＤＯＵＴ０を出力する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データ端子Ｉ／Ｏ０−３５に対応するビット線対ＢＬ、／ＢＬをセンスアンプＳＡに順次に接続するビット線選択回路ＢＬＳＥＬを、シフトレジスタを用いて形成することで、簡易な回路で、並列のデータを直列のデータに変換し、センスアンプＳＡに出力できる。この結果、少ないセンスアンプＳＡで半導体メモリＭＥＭを形成でき、センスアンプＳＡの電気的特性のばらつきを小さくでき、半導体メモリＭＥＭの動作マージンを向上できる。

センスアンプＳＡ０を、データの増幅毎に非活性化し、グローバルビット線対ＧＢＬ、／ＧＢＬをプリチャージすることで、次にセンスアンプＳＡ０に接続されるビット線対ＢＬ１、／ＢＬ１上のデータが破壊されることを防止できる。この結果、半導体メモリＭＥＭの動作マージンを向上できる。

データ出力回路ＤＯＣにおいて、フリップフロップＦＦに正しい読み出しデータが揃った後に、データ出力制御信号ＤＯを活性化することにより、１つのセンスアンプＳＡからデータ端子Ｉ／Ｏ０−３５に対応する直列のデータを出力する場合にも、正しい読み出しデータをデータ端子Ｉ／Ｏ０−３５に出力できる。この結果、少ないセンスアンプＳＡで半導体メモリＭＥＭを正しく動作でき、センスアンプＳＡの電気的特性のばらつきを小さくでき、半導体メモリＭＥＭの動作マージンを向上できる。

データ選択回路ＤＳＥＬを直列並列変換回路ＣＰＣＮＶの入力に接続することで、直列並列変換回路ＣＰＣＮＶの数を削減できる。これにより、直列並列変換回路ＣＰＣＮＶからデータ出力回路ＤＯＣに配線される出力信号線ＢＯ０−３５の総数を少なくでき、半導体メモリＭＥＭのチップサイズを削減できる。さらに、出力信号線ＢＯ０−３５の配線長を短くでき、負荷容量を小さくできるため、半導体メモリＭＥＭの動作マージンを向上できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＤ‥アドレス信号；ＡＤＥＣ１−２‥アドレスデコーダ；ＢＬ、／ＢＬ‥ビット線対；ＢＬＣＮＴ０−３‥ビット線制御回路；ＢＬＫ０−３‥メモリブロック；ＢＬＳＥＬ０−３‥ビット線選択回路；ＢＯ０−３５‥出力信号；ＢＳＣＬＫ‥ビットセレクトクロック信号；ＢＳＥＬ０−３‥ブロック選択信号；ＢＳＩＮ‥ビットセレクト入力信号；ＢＳ０−３５‥ビットセレクト信号線；ＣＬＫ‥クロック信号；ＣＭＤ‥コマンド信号；ＣＮＴ‥動作制御回路；ＤＩＮ‥データ入力制御信号；ＤＯ‥データ出力制御信号；ＤＯＣ‥データ出力回路；ＤＯＵＴ０−３‥データ出力信号；ＦＦ‥フリップフロップ；ＧＢＬ、／ＧＢＬ‥グローバルビット線対；／ＧＰＲ‥プリチャージ信号；ＧＷＤ‥グローバルワード線ドライバ；ＧＷＬ‥グローバルワード線；Ｉ／Ｏ０−３５‥データ端子；ＬＷＤ０−３‥ローカルワード線ドライバ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＰＴ‥プリチャージトランジスタ；ＳＡ０−３‥センスアンプ；ＳＡＥＮ‥センスアンプイネーブル信号；ＳＷ１−３‥スイッチ回路；ＶＧＥＮ‥内部電圧生成回路；ＷＬ‥ローカルワード線

Claims (5)

1. 複数のデータ端子に対応してそれぞれ設けられ、前記データ端子で受けるデータを保持する複数のメモリセルをそれぞれ有し、ブロック選択信号により選択される複数のメモリブロックと、
   前記各メモリブロックに対応して設けられ、前記メモリセルから読み出される前記データ端子にそれぞれ対応するデータを順次に選択するビット選択回路と、
   前記各メモリブロックに対応して設けられ、前記ビット選択回路により選択されたデータを順次に増幅して出力するセンスアンプと、
   データが読み出されるメモリブロックに対応する前記センスアンプから出力される直列のデータを、前記ブロック選択信号に応じて選択するデータ選択回路と、
   前記データ選択回路を介して前記センスアンプから出力される前記データ端子にそれぞれ対応する直列のデータを並列のデータに変換し、変換した並列のデータを、対応するデータ端子にそれぞれ出力するデータ出力回路と
   を備えていることを特徴とする半導体メモリ。
2. 前記ビット選択回路は、
   前記データ端子にそれぞれ対応し、直列に接続された複数のフリップフロップを有し、初段のフリップフロップで受ける有効レベルを順次に後段側のフリップフロップに伝達するシフトレジスタと、
   前記フリップフロップに対応してそれぞれ設けられ、対応するフリップフロップが有効レベルを出力するときにオンして、前記メモリセルから読み出されるデータを前記センスアンプに伝達するスイッチ回路と
   を備えていることを特徴とする請求項１記載の半導体メモリ。
3. 前記データ出力回路は、
   前記データ端子にそれぞれ対応し、直列に接続された複数のフリップフロップを有し、初段のフリップフロップで受ける直列のデータを順次に後段側のフリップフロップに伝達し、前記フリップフロップから並列のデータを出力する直列並列変換回路と、
   前記センスアンプからの最後の直列のデータの出力に応答して、前記フリップフロップの出力を前記データ端子にそれぞれ接続する第３スイッチ回路と
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 複数のデータ端子に対応してそれぞれ設けられ、前記データ端子で受けるデータを保持する複数のメモリセルをそれぞれ有し、ブロック選択信号により選択される複数のメモリブロックを備えた半導体メモリの動作方法であって、
   前記各メモリブロックに対応して設けられたビット選択回路により、前記メモリセルから読み出される前記データ端子にそれぞれ対応するデータを順次に選択し、
   前記各メモリブロックに対応して設けられたセンスアンプにより、選択されたデータを順次に増幅し、
   データが読み出されるメモリブロックに対応する前記センスアンプから出力される直列のデータを、前記ブロック選択信号に応じて選択し、
   前記ブロック選択信号に応じて選択された前記データ端子にそれぞれ対応する直列のデータを並列のデータに変換し、
   変換した並列のデータを対応するデータ端子にそれぞれ出力すること
   を特徴とする半導体メモリの動作方法。
5. 請求項１ないし請求項３のいずれか１項記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。

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