JP2006141073A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2006141073A JP2006141073A JP2006028366A JP2006028366A JP2006141073A JP 2006141073 A JP2006141073 A JP 2006141073A JP 2006028366 A JP2006028366 A JP 2006028366A JP 2006028366 A JP2006028366 A JP 2006028366A JP 2006141073 A JP2006141073 A JP 2006141073A
- Authority
- JP
- Japan
- Prior art keywords
- circuit block
- circuit
- power supply
- power
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【解決手段】回路ブロックRUSRを周回するように電源線VDD,VSS,VSSMを設け、これら電源線が配置される領域RPWRを利用して電源制御回路を配置する。
【選択図】図15
Description
図1に本発明の基本的な構成を示す。回路ブロックBLK1、BLK2は、1個以上のMOSトランジスタで構成されている。なお、本明細書においては、絶縁ゲート型電界効果トランジスタの総称としてMOSトランジスタの語を使用する。回路ブロックBLKは望ましくはP型MOSとN型MOSとを直列接続したCMOS回路として構成されている。ここで、回路ブロックBLK1は、チップCHP1全体に対する電源の投入/遮断とは独立にリーク電流低減のために電源電圧を制御するモードを有する(回路ブロックBLK2も同様のモードを有していてもよい)。マイクロI/O MIO1、MIO2、MIO3、MIO4は本発明の特徴的な構成であり、その詳しい構成形態は後述する。I/OバッファIOB1、IOB2は、モジュールMDL1外部の大きな負荷容量を駆動するための低インピーダンスの出力ドライバ回路DRV1や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF1などから構成されている。I/OバッファMIOB1、MIOB2は、チップCHP1外部(モジュールMDL1内部)の比較的大きな負荷容量を駆動するための低インピーダンス(但し、I/Oバッファ IOBの出力ドライバ回路DRVの出力インピーダンスよりは高いインピーダンスである)の出力ドライバ回路DRV2や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF2などから構成されている。本明細書においては、モジュール内のチップ間を接続するためのI/Oバッファのことを、モジュール間を接続するためのI/Oバッファと区別する場合には、「ミニI/Oバッファ」と称することにする。また、L11、L12、L13、L21、L22、L23、L24、L31、L32、L41、L42、L43は信号線群を示している。
(1)送信側の回路ブロックBLKAの電源供給とマイクロI/O前段回路MIOAの電源供給とが遮断される場合(VDDAあるいはVSSAへの電位供給が遮断される場合)。この状態を「電源遮断ケース1」と称する。
(2)受信側の回路ブロックBLKBの電源供給が遮断される(回路ブロックBLKBへのVDDBあるいはVSSBへの電位供給が遮断される)一方、マイクロI/O後段回路MIOBの電源供給は行われている場合。この状態を「電源遮断ケース2」と称する。
(3)送信側の回路ブロックBLKAの電源供給が遮断される(回路ブロックBLKAへのVDDAあるいはVSSAへの電位供給が遮断される)一方、マイクロI/O前段回路MIOAの電源供給は行われている場合。この状態を「電源遮断ケース3」と称する。
(4)受信側の回路ブロックBLKBの電源供給とマイクロI/O後段回路MIOBの電源供給とが遮断される場合(VDDBあるいはVSSBへの電位供給が遮断される場合)。この状態を「電源遮断ケース4」と称する。
図11は、図6から図8の電源スイッチ制御回路PSCAあるいはPSCBのインターフェース構成例である。電源スイッチPSWを制御する電源スイッチ制御回路PSCは、要求線reqと応答線ackによるハンドシェイクによって、電源スイッチPSWのオン・オフを制御し、回路ブロックBLKの電源供給状態を制御している。ここでは、要求線reqを'H'レベルにする(時刻T1)ことで電源スイッチPSWがオンし、回路ブロックBLKに電源供給を行う。完全に電源スイッチPSWがオンし、回路ブロックBLKへの電源供給が完了した後、応答線ackが'H'レベルになる(時刻T1B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが動作可能状態に移行したことを通知する。逆に、要求線reqを'L'レベルにする(時刻T2)ことで電源スイッチPSWをオフし、回路ブロックBLKを電源遮断状態に制御する。完全に電源スイッチPSWがオフし、応答線ackが'L'レベルになる(時刻T2B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが電源遮断状態に移行したことを通知する。
回路ブロックを構成しているMOSトランジスタの基板端子(ウェル)の接続形態は多様な形態が考えられる。図12はPMOSトランジスタMP2の基板端子vbpは電源VDDに、NMOSトランジスタMN2の基板端子vbnは接地VSSに接続されている構成例である。NMOSトランジスタMN2の基板端子vbnを接地VSSに接続することにより、電源スイッチPSWがオフされた場合には仮想接地線VSSMの電位が上昇するために、NMOSトランジスタMN2のソース・基板間に基板バイアスが印加されることになる。これにより、基板バイアス効果によってNMOSトランジスタMN2に流れるリーク電流を小さくすることができる。一方、vbnを仮想接地線VSSMに接続してもよい。この場合にはNMOSトランジスタMN2のウェル電位とソース電位とが等しくなるために、トランジスタの高速動作に適している。
回路ブロックのレイアウトについて説明する。図14は、図12で示した回路ブロックBLKのレイアウト配置例を示している。RUSRは回路ブロックBLKを構成しているMOSトランジスタを配置する領域である。RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8で構成されるリング状の領域は、図12でいう電源線VDD、接地線VSS、仮想接地線VSSMなどの電源幹線が、比較的太い配線幅の配線で周回して配置されており、電源リングを形成している。これにより、回路ブロックを構成しているMOSトランジスタに供給される電源線、接地線、仮想接地線を低抵抗化している。
図16は本発明のチップ断面図例を示している。PSUB100はP型基板、NW100、NW110はN型ウェル、PW100、PW110はP型ウェル、NISO100およびNISO110はNW100およびNW110よりも深い位置に生成した不純物層であり、いわゆる三重ウェル構造を構成するためのディープN型ウェルである。P100およびP101はP型拡散層であり、ゲート電極G100およびゲート絶縁膜T100とともにPMOSトランジスタMP100を構成している。P110およびP111もP型拡散層であり、ゲート電極G110およびゲート絶縁膜T110とともにPMOSトランジスタMP110を構成している。N100およびN101はN型拡散層であり、ゲート電極G101およびゲート絶縁膜T101とともにNMOSトランジスタMN100を構成している。N110およびN111もN型拡散層であり、ゲート電極G111およびゲート絶縁膜T111とともにNMOSトランジスタMN110を構成している。N102はN型拡散層であり、N型ウェルNW100に電位を供給するための、PMOSトランジスタPMOS100の基板端子である。P102はP型拡散層であり、P型ウェルPW100に電位を供給するための、NMOSトランジスタNMOS100の基板端子である。N112はN型拡散層であり、N型ウェルNW110に電位を供給するための、PMOSトランジスタPMOS110の基板端子である。P112はP型拡散層であり、P型ウェルPW110に電位を供給するための、NMOSトランジスタNMOS110の基板端子である。S100はP型拡散層であり、PSUB100に電位をここから供給する。
回路ブロックのテスト容易化手法の一つとして、本発明のマイクロI/Oにスキャン機能を付加した場合の構成例を図18に示す。図18で、BLKAは送信側の回路ブロック、BLKBは受信側の回路ブロック、MIOb1からMIObnはそれぞれ1ビット分のマイクロI/Oを示している。LA1からLAnはマイクロI/Oへの入力信号であり、LB1からLBnはマイクロI/Oからの出力信号である。ここでは簡単のために、図8で図示したようなcr、cs、eなどの制御信号と電源関係の接続は省略している。si0がスキャンデータの入力であり、si1、si2、sinの順番にそのデータがシフトしていく。
MIO1、MIO2、MIO3、MIO4、MIO、MIOb1、MIOb2、MIObn……マイクロI/O
IOB1、IOB2、IOB3……I/Oバッファ
MIOB1、MIOB2……ミニI/Oバッファ
CHP1、CHP2、CHP3……チップ
MDL1、MDL2……モジュール
L11、L12、L13、L21、L22、L23、L24、L31、L32、L33、L41、L42、L43、LA、LB、d……信号線群
VDDA、VDDB、VDD……電源
VSSA、VSSB、VSS……接地
MIOA……マイクロI/O前段回路
MIOB……マイクロI/O後段回路
d1、d2、e、cr、cs、/d2……信号線
PSCA、PSCB、PSC……電源スイッチ制御回路
ctla、ctlb……電源スイッチ制御回路のインターフェース信号群
PSWA、PSWB、PSW……電源スイッチ
VSSMA、VSSMB、VSSM……仮想接地線
NAND1……NAND回路
INV1、INV2……インバータ回路
AND1……AND回路
LC1……レベル変換回路
MN1、MN2、MN100……NMOSトランジスタ
MP1、MP2、MP100……NMOSトランジスタ
req……要求線
ack……応答線線
vbp……PMOSトランジスタの基板端子
vbn……NMOSトランジスタの基板端子
VBC……基板バイアス制御回路
RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8……電源リングを形成している領域
RUSR……回路ブロックを構成しているMOSトランジスタを配置する領域
VDD100、VDD101、VDD102、VDD103、VDD104、VDD105、VDD106、VDD107、VDD108、VDD109、VDD110……電源線
VSS100、VSS101、VSS102、VSS103、VSS104、VSS105、VSS106、VSS107、VSS108、VSS109、VSS110、VSS111、VSS113……接地線
VSSM100、VSSM101、VSSM102、VSSM103、VSSM104、VSSM105、VSSM106、VSSM107……仮想接地線
SIG100、SIG101……信号線
RPWRV……縦方向電源幹線
RPWRH……横方向電源幹線
CELL100……スタンダートセル。
Claims (5)
- 第1方向に延伸する第1辺と上記第1方向と交差する第2方向に延伸する第2辺とを有し、回路ブロックを構成する第1MOSトランジスタが形成される第1領域と、上記第1方向に延伸する第3辺と上記第2方向に延伸する第4辺とを有し、上記第1領域の第1辺と上記第3辺とが接して配置される第2領域と、上記第1方向に延伸する第5辺と上記第2方向に延伸する第6辺とを有し、上記第1領域の第2辺と上記第6辺とが接して配置される第3領域と、上記第1方向に延伸する第7辺と上記第2方向に延伸する第8辺とを有し、上記第7辺が上記第3領域の上記第5辺とが接し、かつ上記第8辺が上記第2領域の上記第4辺とが接して配置される第4領域とを有し、上記第2乃至第4領域の配線層において第1乃至第3電源線が配置され、上記第1領域の配線層において、上記第1MOSトランジスタの動作電圧を供給する、上記第2方向に延伸する第4及び第5電源線が配置され、上記第1電源線と上記第4電源線とは電気的に接続され、上記第3電源線と上記第5電源線とは電気的に接続され、上記第2電源線と上記第3電源線とは複数の第2MOSトランジスタを介して接続され、上記複数の第2MOSトランジスタは上記第2領域に配置された半導体集積回路装置。
- 請求項1において、上記複数の第2MOSトランジスタは上記第3領域に配置された半導体集積回路装置。
- 請求項1において、上記第4領域に上記第2MOSトランジスタのオン状態とオフ状態とを制御する制御回路を設ける半導体集積回路装置。
- 請求項1において、上記第1乃至第3電源線はそれぞれ上記第2領域において上記第1方向に延伸し、上記第4領域において屈曲して、上記第3領域において上記第2方向に延伸する半導体集積回路装置。
- 回路ブロックと、
上記回路ブロックに電源を供給する電源線と、
上記回路ブロックの電源制御を行う回路を上記電源線の下に設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006028366A JP4188974B2 (ja) | 2006-02-06 | 2006-02-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006028366A JP4188974B2 (ja) | 2006-02-06 | 2006-02-06 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002017838A Division JP3786608B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008209586A Division JP4602443B2 (ja) | 2008-08-18 | 2008-08-18 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006141073A true JP2006141073A (ja) | 2006-06-01 |
JP4188974B2 JP4188974B2 (ja) | 2008-12-03 |
Family
ID=36621472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006028366A Expired - Lifetime JP4188974B2 (ja) | 2006-02-06 | 2006-02-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4188974B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098353A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体集積回路 |
JP2010515276A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク コーポレイション | 電源アイランド境界に保護を有するシステム、回路、チップおよび方法 |
JP2011515906A (ja) * | 2008-02-20 | 2011-05-19 | ザイリンクス インコーポレイテッド | 集積回路装置における消費電力を最小化するための回路および方法 |
JP2013138233A (ja) * | 2013-02-18 | 2013-07-11 | Sony Corp | 半導体集積回路 |
US8890568B2 (en) | 2007-09-18 | 2014-11-18 | Sony Corporation | Semiconductor integrated circuit |
CN110634860A (zh) * | 2018-06-25 | 2019-12-31 | 株式会社索思未来 | 半导体装置 |
-
2006
- 2006-02-06 JP JP2006028366A patent/JP4188974B2/ja not_active Expired - Lifetime
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098353A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体集積回路 |
JP2010515276A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク コーポレイション | 電源アイランド境界に保護を有するシステム、回路、チップおよび方法 |
US8890568B2 (en) | 2007-09-18 | 2014-11-18 | Sony Corporation | Semiconductor integrated circuit |
US9058979B2 (en) | 2007-09-18 | 2015-06-16 | Sony Corporation | Semiconductor integrated circuit having a switch, an electrically-conductive electrode line and an electrically-conductive virtual line |
US9252763B2 (en) | 2007-09-18 | 2016-02-02 | Sony Corporation | Semiconductor integrated circuit having a switch, an electrically- conductive electrode line and an electrically-conductive virtual line |
US9735775B2 (en) | 2007-09-18 | 2017-08-15 | Sony Corporation | Semiconductor integrated circuit having a switch, an electrically- conductive electrode line and an electrically-conductive virtual line |
US10263617B2 (en) | 2007-09-18 | 2019-04-16 | Sony Corporation | Semiconductor integrated circuit having a switch, an electrically-conductive electrode line and an electrically-conductive virtual line |
JP2011515906A (ja) * | 2008-02-20 | 2011-05-19 | ザイリンクス インコーポレイテッド | 集積回路装置における消費電力を最小化するための回路および方法 |
JP2013138233A (ja) * | 2013-02-18 | 2013-07-11 | Sony Corp | 半導体集積回路 |
CN110634860A (zh) * | 2018-06-25 | 2019-12-31 | 株式会社索思未来 | 半导体装置 |
CN110634860B (zh) * | 2018-06-25 | 2023-04-07 | 株式会社索思未来 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4188974B2 (ja) | 2008-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3786608B2 (ja) | 半導体集積回路装置 | |
US7443224B2 (en) | Multi-threshold MIS integrated circuit device and circuit design method thereof | |
US8013656B2 (en) | Semicondutor integrated circuit device | |
JP4188974B2 (ja) | 半導体集積回路 | |
US9431423B2 (en) | Semiconductor integrated circuit | |
JP4602443B2 (ja) | 半導体集積回路 | |
JP5099791B2 (ja) | 半導体集積回路装置 | |
JP2008004259A (ja) | 半導体集積回路 | |
JP2009088328A (ja) | 半導体集積回路 | |
JP2001291775A (ja) | 集積回路のレイアウト設計方法 | |
JP4053506B2 (ja) | 半導体集積回路 | |
US7808280B2 (en) | Semiconductor device | |
JPH0566737B2 (ja) | ||
JP2005051037A (ja) | 半導体集積回路 | |
JP2010268006A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080818 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4188974 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |