JP2001291775A - 集積回路のレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【課題】電源ノイズを効果的に減少すると共に、半導体
チップ面積の増加を低減することが可能な集積回路のレ
イアウト設計方法を提供する。 【解決手段】ステップＳ５において、回路ブロックの出
力端子に接続する負荷容量と、立上がり及び立下がり時
間とを参照して、回路ブロックで発生する電源ノイズを
算出し電源ノイズ情報として出力し、ステップＳ６にお
いて、電源ノイズ情報と、ノイズ・バイパス容量テーブ
ル１３を参照して、所定の電源ノイズレベル以下にする
ためのバイパス容量をノイズ・バイパス容量テーブル１
３から選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路のレイアウ
ト設計方法に関し、特に集積回路内で発生した電源ノイ
ズを低減し、同一集積回路内の他の回路が電源ノイズに
より誤動作することがない集積回路のレイアウト設計方
法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細化に伴い半
導体集積回路の低電圧化が進と共に、マルチメディアを
処理するＬＳＩに代表されるように、半導体集積回路の
高速化が急速に進展している。このような事情により、
半導体集積回路を構成するディジタル回路で発生するス
イッチングノイズが極めて深刻な問題になっている。す
なわち、低電圧化に伴いノイズマージンが減少すると共
に、半導体集積回路の高速化に伴いノイズの電力積が大
きくなり、ノイズにより半導体集積回路の内部回路が誤
動作しやすくなってきている。

【０００３】ノイズにより回路が誤動作する例として
は、半導体集積回路を構成するディジタル回路で発生し
たノイズが、電源配線またはＧＮＤ配線（接地配線）上
を電源ノイズとして伝搬し、半導体集積回路の他のディ
ジタル回路またはアナログ回路のバイアス電圧または信
号電圧を瞬時的に変動させ、これにより回路のしきい値
が変化してしまうような場合が代表的である。

【０００４】このような電源ノイズを防ぐために、特平
開６−１５１７４１号公報記載の集積回路では、各ＭＯ
Ｓトランジスタにバイパス・コンデンサを形成すること
により、電源ノイズを低減している。

【０００５】次に図９を参照して、上記公報記載の集積
回路について説明する。

【０００６】Ｐ型基板上に９６に示す中抜き領域を除い
てＮウェル９１が形成されている。すなわち、中抜き領
域９６の内側はＰ型基板である。Ｎウェル９１の中に、
Ｐチャネルトランジスタ９３とＮチャネルトランジスタ
９４が形成されており、この２つのトランジスタでイン
バータを構成する。

【０００７】Ｐチャネルトランジスタ９３は、ゲートポ
リシリコン９２とソースおよびドレインを形成するＰ型
拡散層９５とから構成され、Ｎチャネルトランジスタ９
４は、ゲートポリシリコン９２とソースおよびドレイン
を形成するＮ型拡散層９７とから構成される。

【０００８】またＮウェル９１とＰ型基板は、それぞれ
電源ＶＤＤと接地ＶＳＳに接続され、Ｎウェル９１とＰ
型基板間は逆バイアス状態となるのでＮウェル９１とＰ
型基板により接合容量が形成され、この接合容量は電源
ノイズ吸収用コンデンサとして作用する。

【０００９】上記の構造において、Ｐチャネルトランジ
スタ９３、Ｎチャネルトランジスタ９４が形成されるＮ
ウェル領域を広くすることが出来るので、Ｎウェル９１
とＰ型基板による接合容量、すなわち電源ノイズ吸収用
コンデンサの容量値を大きくすることが出来、電源ノイ
ズを効果的に吸収することが出来るとしている。

【００１０】またＮウェル９１により形成される電源ノ
イズ吸収用コンデンサによって、機能ブロックＡと機能
ブロックＢ及び機能ブロックＣとの相互干渉を低減する
ことができる。

【００１１】

【発明が解決しようとする課題】上述した従来の集積回
路は、電源ノイズ吸収用コンデンサすなわちバイパス容
量が、半導体集積回路を構成する個々の回路に対して必
要とするか否かに関わらず、各ＭＯＳトランジスタ毎に
バイパス容量が形成されるため、半導体チップの面積が
大きくなり、半導体集積回路の集積度が低下するという
問題がある。

【００１２】また本従来の集積回路は、各ＭＯＳトラン
ジスタに対応し同一のバイパス容量が形成されるため、
大規模なマクロブロックや上位の回路レベルでの電源ノ
イズの低減を行う際に、マクロブロックや上位の回路レ
ベルの特性あるいはレイアウトの状況に対応することが
できないという欠点がある。

【００１３】このため本発明の目的は、上述した従来の
集積回路の問題点を解決するためになされたものであ
り、半導体チップ面積の増加を低減すると共に、電源ノ
イズを効果的に減少することが可能な集積回路のレイア
ウト設計方法を提供することにある。

【００１４】

【課題を解決するための手段】そのため、本発明による
集積回路のレイアウト設計方法は、複数の回路ブロック
と、これら回路ブロックに接続する電源配線及び接地配
線とを含む集積回路のレイアウト設計方法であって、前
記複数の回路ブロックを配置し、前記複数の回路ブロッ
ク間の配線と前記電源配線及び前記接地配線の配線を行
う第１の配置・配線工程と、前記複数の回路ブロック間
の配線容量を含む前記回路ブロックの負荷容量を抽出す
る負荷容量抽出工程と、前記回路ブロックの入力電圧の
立上がり時間及び立下がり時間を算出する立上がり時間
及び立下がり時間算出工程と、前記負荷容量抽出工程で
抽出された前記負荷容量と、前記立上がり時間及び立下
がり時間算出工程で算出された前記入力電圧の立上がり
時間及び立下がり時間を参照して、前記回路ブロックで
発生し、前記電源配線または前記接地配線を伝達する電
源ノイズの算出を行う電源ノイズ算出工程と、前記入力
電圧の立上がり時間及び立下がり時間と、前記負荷容量
と、前記電源配線及び前記接地配線間に接続されるバイ
パス容量とを含む条件から定まる前記電源ノイズである
基本電源ノイズのデータが格納されている電源ノイズ・
バイパス容量テーブルを生成する電源ノイズ・バイパス
容量テーブル生成工程と、前記電源ノイズ算出工程で算
出された前記電源ノイズと、前記電源ノイズ・バイパス
容量テーブルを参照して、前記電源ノイズを所定値以下
にするために必要な前記バイパス容量を前記電源ノイズ
・バイパス容量テーブルから選択するバイパス容量選択
工程と、前記バイパス容量選択工程で選択された前記バ
イパス容量を、前記電源配線と前記接地配線間に配置す
る第２の配置・配線工程と、を備えることを特徴として
いる。

【００１５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１６】図１は、本発明の集積回路のレイアウト設
計方法の実施の形態を示すフローチャートであり、回路
接続情報１１は、ＮＡＮＤ、ＮＯＲ、フリップフロップ
回路などの基本的な回路であるセルと、ＣＰＵ、ＲＡ
Ｍ、ＲＯＭなどの回路規模が大きいメガマクロとを含む
回路ブロックにより構成される。

【００１７】最初にステップＳ１で、回路接続情報１１
を参照して自動配置・配線を行う。この自動配置・配線
工程は、回路接続情報１１に含まれる回路ブロックの概
略的な配置と、これら回路ブロック間の概略的な配線処
理とを含む概略配置・概略配線処理工程であっても良い
し、回路ブロックの詳細な配置とこれら回路ブロック間
の詳細な配線処理とを含む詳細配置・詳細配線処理工程
であっても良い。

【００１８】次にステップＳ２において、回路ブロック
の出力端子に付加された負荷容量を抽出する。この負荷
容量は、回路ブロックの出力端子に接続した配線容量
と、出力端子の接続先である回路ブロックの入力容量か
ら構成される。回路ブロックの出力端子に接続する配線
の配線長が長くなると、配線容量はほぼ長さに比例して
増大する。最近のＬＳＩでは、回路規模の増大に伴って
１０ｍｍを越える長配線長の配線が増大してきており、
電源ノイズが大きくなる要因となっている。

【００１９】次にステップＳ３において、ステップＳ２
で抽出した負荷容量と、予め用意された回路シミュレー
ション用のシミュレーションパターン１２を用いて回路
シミュレーションを行い、ステップＳ３で得られた回路
シミュレーション情報を参照して、ステップＳ４で回路
ブロックの入力電圧の立上がり及び立下がり時間を算出
する。

【００２０】次にステップＳ５において、ステップＳ２
で得られた負荷容量と、ステップＳ４で得られた入力電
圧の立上がり及び立下がり時間とを参照して、回路ブロ
ックで発生する電源ノイズを算出し電源ノイズ情報とし
て出力する。

【００２１】続いてステップＳ６において、ステップＳ
５で得られた電源ノイズ情報と、後に説明する電源ノイ
ズと回路ブロックの電源端子と接地端子間に接続するバ
イパス容量との関係を表すノイズ・バイパス容量テーブ
ル１３を参照して、所定の電源ノイズレベル以下にする
ためのバイパス容量をノイズ・バイパス容量テーブルか
ら選択する。このとき、バイパス容量を付加しなくても
所定の電源ノイズレベル以下である場合は、バイパス容
量は付加しない。

【００２２】続いてステップＳ７において、ステップＳ
６で選択したバイパス容量を回路接続情報１１に付加し
たバイパス容量付き回路接続情報を生成し、ステップＳ
８で、バイパス容量をマニュアル配置するか自動配置に
するかについて判定する。

【００２３】ステップＳ８でバイパス容量の自動配置を
選択した場合は、ステップＳ７で生成したバイパス容量
付き回路接続情報を参照して、ステップＳ９でバイパス
容量を自動配置し、ステップＳ８でバイパス容量のマニ
ュアル配置を選択した場合は、ステップＳ１０でバイパ
ス容量をマニュアル配置する。

【００２４】次にステップＳ１１で、ステップＳ９また
はステップＳ１０で配置したバイパス容量が、レイアウ
ト制約条件などの評価基準を満足しているか否かについ
て判定し、評価基準を満足していればステップＳ１２
で、バイパス容量を含む回路ブロック間の配線および再
配線を行い、回路ブロックの配置データと回路ブロック
間の配線データを基にして、マスク製作のためのレイア
ウトデータ１４を生成する。

【００２５】このとき、ステップＳ１で生成した配線を
変更することなく回路ブロック間の接続が可能であれ
ば、ステップＳ１で生成した配線をそのままとし、修正
が必要な配線については再配線を実行し、バイパス容量
と電源端子および接地端子間の配線については新規に配
線を生成する。

【００２６】またステップＳ１１で配置評価が評価基準
を満足しないと判定された場合は、ステップＳ１３でバ
イパス容量の再配置を行った後、ステップＳ１２で自動
配線を行う。

【００２７】次に図２〜図４を参照して、電源ノイズ・
バイパス容量テーブル１３について説明する。

【００２８】図２は、電源ノイズ・バイパス容量テーブ
ル１３の生成方法を示すフローチャートであり、ステッ
プＳ２１でセルまたはメガマクロなどの回路ブロックを
選択する。

【００２９】次にステップＳ２２で、回路ブロックの出
力端子に接続する負荷容量、回路ブロックの入力端子に
印加される入力電圧の立上がり時間及び立下がり時間、
バイパス容量の容量値などの初期値を含む初期条件を設
定する。

【００３０】ここで、図４を参照して入力電圧の立上が
り時間及び立下がり時間について説明すると、立上がり
時間及び立下がり時間は、入力信号のロウレベル（ハイ
レベル）からハイレベル（ロウレベル）の電圧の１０％
乃至９０％の推移時間としている。

【００３１】次にステップＳ２１で選択した回路ブロッ
クについて、ステップＳ２２で設定した初期条件及び回
路ブロックの電流駆動能力などを参照して、ステップＳ
２３で電源ノイズ・バイパス容量テーブル１３を構成す
る電源ノイズである基本電源ノイズを算出するための基
本電源ノイズシミュレーションを実行する。電源ノイズ
は、入力波形が急峻、すなわち入力電圧の立上がり時間
及び立下がり時間が小さく、負荷容量が大きく、回路ブ
ロックの電流駆動能力が大きいほど大きくなる。したが
って、高駆動の出力バッファを内蔵する回路ブロックの
出力端子に接続する配線の配線長が非常に長く、かつ入
力信号のスルーレートが大きい場合には、電源ノイズが
特に大きくなる。

【００３２】続いてステップＳ２４で、負荷容量、入力
電圧の立上がり時間及び立下がり時間、バイアス容量の
容量値などノイズシミュレーションを実行する際の変数
について、全ての変数指定範囲についてノイズシミュレ
ーションを実行したか否かが判定され、ステップＳ２４
で指定された変数範囲について、ノイズシミュレーショ
ンが完了していない条件が存在すると判定された場合
は、その変数条件を設定しステップＳ２３のノイズシミ
ュレーションを実行する。

【００３３】このように、ステップＳ２３〜ステップＳ
２５の処理を繰り返し、指定された全ての変数範囲につ
いて、電源ノイズを算出するためのノイズシミュレーシ
ョンを行う。

【００３４】なおステップＳ２５の条件設定について
は、付加容量をＣｏとし、Ｃｏ＝Ｃｏ＋αと設定するこ
とで、１回の処理毎に付加容量を初期値から順にαだけ
大きくすることが一般的に用いられている。これは他の
変数についても同様である。

【００３５】次にステップＳ２６において、ステップＳ
２３で算出した電源ノイズを基にして、図３に一例とし
て示す電源ノイズ・バイパス容量テーブル１３を生成す
る。

【００３６】図３において、回路ブロックの出力端子に
接続する負荷容量をそれぞれ１ｐＦ，２ｐＦ，３ｐＦと
し、回路ブロックの入力端子に印加する入力電圧の立上
がり時間及び立下がり時間をそれぞれ０．５ｎｓｅｃ，
１ｎｓｅｃ，２ｎｓｅｃに、バイパス容量の容量値を回
路ブロックの電源端子と接地端子間に接続しない、すな
わちバイパス容量を配置しない場合と、回路ブロックの
電源端子と接地端子間に接続するバイパス容量の容量値
をそれぞれＣ１，Ｃ２〜Ｃ８にした場合の基本電源ノイ
ズが示されている。

【００３７】したがってステップＳ６で、回路の誤動作
を防止するために必要なバイパス容量を算出し、算出し
た容量値に最も近い容量を図３に示す電源ノイズ・バイ
パス容量テーブル１３より選択する。

【００３８】ここで、Ｃ１＜Ｃ２＜Ｃ３＜Ｃ４＜Ｃ５＜
Ｃ６＜Ｃ７＜Ｃ８であり、Ｖ１≧Ｖ２＞Ｖ３，Ｖ１’＞
Ｖ２’＞Ｖ３’，Ｖ１”≧Ｖ２”＞Ｖ３”である。

【００３９】例えば図１のステップＳ５で、入力電圧の
立上がり時間及び立下がり時間が１ｎｓｅｃ、負荷容量
が１ｐＦの回路ブロックに対して電源ノイズを算出した
結果、０．５Ｖｒｍｓが得られたとする。そしてステッ
プＳ６において、０．５Ｖｒｍｓでは回路が誤動作する
と判定され、回路の誤動作を防止するためには０．３Ｖ
ｒｍｓが必要と判定されたとする。

【００４０】一方図３において、容量Ｃ１が１０ｐＦで
基本電源ノイズＶ２’が０．３１Ｖｒｍｓ、容量Ｃ２が
１５ｐＦで基本電源ノイズＶ２”が０．２Ｖｒｍｓの場
合、電源ノイズを０．３Ｖｒｍｓ以下にするために、図
３に示す電源ノイズ・バイパス容量テーブル１３からバ
イパス容量としてＣ２（＝１５ｐＦ）を選択する。

【００４１】また、ステップＳ５で説明したように、電
流駆動能力が大きい回路ブロックの場合は、電源ノイズ
も大きくなるので、バイパス容量も大きくする。

【００４２】次に図５を参照して、本発明の集積回路の
レイアウト設計方法で用いるバイパス容量について説明
する。

【００４３】図５（ａ）はバイパス容量の平面図であ
り、図５（ｂ）はバイパス容量の模式的構造断面図であ
る。図５において、５１は不純物がドープされたポリシ
リコン拡散領域、５４はＰ型基板、５５Ａ，５５Ｂはロ
コス酸化膜、５６Ａ，５６Ｂはフィールド酸化膜、５７
はＮウェル、５８はＮ型拡散領域、５３ＡはＮ型拡散領
域５８から半導体表面に電極を引き出すためのコンタク
ト、５３Ｂはポリシリコン拡散領域５１から半導体表面
に電極を引き出すためのコンタクト、５２ＡはＮ型拡散
領域５８の引き出し電極、５２Ｂはポリシリコン拡散領
域５１の引き出し電極である。

【００４４】この構造のバイパス容量は、Ｎ型拡散領域
５８とポリシリコン拡散領域５１の間の絶縁膜をコンデ
ンサ電極間の絶縁膜として用い、通常ＭＯＳトランジス
タのゲート酸化膜を兼用して用いる。

【００４５】また引き出し電極５２Ａを電源端子に接続
し、引き出し電極５２Ｂを接地端子に接続することによ
り、Ｎウェル５７とＰ型基板５４は逆バイアスとなるの
で、Ｎウェル５７とＰ型基板５４間に接合容量が形成さ
れ、この接合容量は引き出し電極５２Ａと引き出し電極
５２Ｂ間に並列接続される。

【００４６】したがってＮ型拡散領域５８とポリシリコ
ン拡散領域５１の間の絶縁膜を単独にコンデンサ電極間
の絶縁膜として用いて容量を形成するよりも、バイパス
容量の容量値を大きくすることが出来る。

【００４７】また特平開６−１５１７４１号公報記載の
電源ノイズ吸収用コンデンサは、Ｐ型基板とＮウェル間
の接合容量だけで構成しているが、この場合製造工程の
ばらつき変動及び電源電圧変動に伴う容量変動が大き
い。

【００４８】一方本発明の集積回路のレイアウト設計方
法で用いるバイパス容量は、電源電圧による変動が少な
く、かつ製造工程によるばらつきも主としてゲート酸化
膜圧による変動だけなのでばらつき幅が少ないという特
徴がある。

【００４９】図５に示すバイパス容量の占有面積は、バ
イパス容量にほぼ比例する。図３に示す電源ノイズ・バ
イパス容量テーブル１３のバイパス容量Ｃ１〜Ｃ８は、
レイアウト的に固定され面積の異なるバイパス容量セル
として、記憶装置に格納されている。

【００５０】したがって、バイパス容量Ｃ１〜Ｃ８の占
有面積をそれぞれＳ１〜Ｓ８とすると、Ｓ１＜Ｓ２＜・
・・・＜Ｓ８となる。本発明による集積回路のレイアウ
ト設計方法では、面積が異なる複数のバイパス容量を選
択して半導体チップ上に配置することにより、必要以上
に半導体チップの面積が大きくなるのを防止することが
出来る。

【００５１】また、上記に説明したようにバイパス容量
は、面積を異にするバイパス容量セルから構成されるの
で、このバイパス容量セルを直列または並列あるいは直
並列に組み合わせることにより、任意の容量を作成する
ことが可能である。

【００５２】さらに、バイパス容量セルを直列または並
列あるいは直並列に組み合わせてレイアウト的に固定さ
れたマクロバイパス容量をセルとして登録しておくこと
も可能である。こうすることにより、バイパス容量の選
択の幅が増えるので、より最適な電源ノイズ対策が可能
となる。

【００５３】次に図６を参照して、本発明の集積回路の
レイアウト設計方法を適用した回路の具体例について説
明する。

【００５４】図６の回路は、入力端子ＩＮ１（６０１）
と入力端子ＩＮ２（６０２）に印加された各信号をそれ
ぞれインバータ６０３，６０９で波形整形し、インバー
タ６０３，６０９の出力信号をそれぞれＮＯＲゲート６
１１に入力し、インバータ６０３の出力信号を高駆動バ
ッファ６０５に入力し、この高駆動バッファ６０５の出
力信号とＮＯＲゲート６１１の出力信号とを共にＮＡＮ
Ｄゲート６１３に入力し、ＮＡＮＤゲート６１３の出力
端子が接続する出力端子６１５から出力信号を取り出す
ようにしている。

【００５５】また、６０２，６０８は、それぞれ入力端
子６０１，６０９に接続する負荷容量、６０４，６１０
はインバータ６０３，６０９の出力端子にそれぞれ接続
する負荷容量、６０６は高駆動バッファ６０５の負荷容
量であり、この回路例の場合、高駆動バッファ６０５の
出力端子からＮＡＮＤゲート６１３の入力端子までの配
線が長く、負荷容量が大きい。

【００５６】このため、高駆動バッファ６０５で発生す
る電源ノイズが大きく回路が誤動作するため、バイパス
容量６０６を高駆動バッファ６０５の電源端子と接地端
子とに接続する。

【００５７】このバイパス容量６０６は、高駆動バッフ
ァ６０５の電流駆動能力と負荷容量及び入力端子に印加
される入力信号のスルーレート、インバータ６０３，６
０９，ＮＯＲゲート６１１，ＮＡＮＤゲート６１３など
高駆動バッファ６０５の周囲に配置され高駆動バッファ
６０５の電源端子及び接地端子と共通の電源配線及び接
地配線に接続される回路ブロックのノイズマージンを考
慮して、回路が誤動作しない最小容量値のバイパス容量
を図１のステップＳ６で、図３に示す電源ノイズ・バイ
パス容量テーブル１３から選択する。

【００５８】次に図７，８を参照して、本発明の集積回
路のレイアウト設計方法を適用して設計した半導体チッ
プ７１について説明する。

【００５９】図７において、半導体チップ７１上に入出
力バッファ７２と、セル７３Ａ〜７３Ｉと、メガマクロ
Ａ〜Ｅが配置されている。

【００６０】次に図１のステップＳ１〜ステップＳ６の
処理を行い（配線については図示せず）、図８に示すよ
うに、セル７３Ａ〜７３Ｉ、メガマクロＡ〜Ｅの各電流
駆動能力、回路ブロックの負荷容量、信号配線の立上が
り時間及び立下がり時間等から算出される電源ノイズに
より、回路の誤動作を生じないようにバイパス容量８１
Ａ〜８１Ｆが回路ブロックに隣接して配置される。

【００６１】

【発明の効果】以上説明したように、本発明による集積
回路のレイアウト設計方法は、従来例のように半導体集
積回路を構成する個々の回路に対してバイパス容量が必
要とするか否かに関わらず、各ＭＯＳトランジスタ毎に
バイパス容量が形成される方法と異なり、電源ノイズに
より回路の誤動作が生じない程度の大きさのバイパス容
量が回路ブロックに隣接して配置され、またバイパス容
量を設けなくとも電源ノイズにより回路が誤動作しない
場合はバイパス容量を配置しないので、半導体チップ面
積の増加を小さくすることが出来る。

【００６２】特開平６−１５１７４１号公報記載の集積
回路の場合、各ＭＯＳトランジスタ毎にバイパス容量が
配置されるため、２３，０００トランジスタで設計面積
が１ｍｍ□の集積回路において、セル占有率が約５０％
と仮定すると、全てのトランジスタに前記バイパス容量
が形成された場合、面積は元の半導体チップ面積に対し
て１５％増加する。

【００６３】しかし本発明の場合、ノイズ軽減の度合い
に応じて、配置するバイパス容量を選択できるため、電
源ノイズにより回路が誤動作する場合だけ、バイパス容
量の容量値に対応した面積を有するバイパス容量セルを
配置すれば良いので、バイパス容量の配置による半導体
チップ面積の増加が少ない。

【００６４】また、電源ノイズ・バイパス容量テーブル
を参照して自動的に設計が行われるため、設計者のミス
を防止することが出来る。

【００６５】さらに、特開平６−１５１７４１号公報で
は、一様にバイパス容量を形成することから、メガマク
ロや、チップを階層化したときの上位階層における回路
レベルでの電源ノイズの低減を行う場合、レイアウト条
件を考慮した最適なバイパス容量の配置が困難である
が、本発明の場合、基本的なバイパス容量を組み合わせ
て必要な容量値を有するバイパス容量を構成することが
可能である。

【００６６】このため自由にバイパス容量をレイアウト
することが出来、自動配置・配線の処理において未配置
や未配線を無くすことが出来るだけでなく、不要な面積
が小さくなるのでバイパス容量を設けることによる半導
体チップ面積の増加を小さくすることが可能である。

【図面の簡単な説明】

【図１】本発明の集積回路のレイアウト設計方法を説明
するためのフローチャートである。

【図２】本発明による電源ノイズ・バイパス容量テーブ
ル１３の作成方法を説明するためのフローチャートであ
る。

【図３】本発明による電源ノイズ・バイパス容量テーブ
ルの一例を示す図である。

【図４】立上がり時間及び立下がり時間を説明するため
の説明図である。

【図５】本発明の集積回路のレイアウト設計方法で用い
るバイパス容量の平面図及び模式的構造断面図である。

【図６】本発明の集積回路のレイアウト設計方法を適用
した回路の具体例である。

【図７】本発明の集積回路のレイアウト設計方法を適用
して設計した半導体チップの平面図である。

【図８】本発明の集積回路のレイアウト設計方法を適用
して設計した半導体チップの平面図である。

【図９】特平開６−１５１７４１号公報記載のバイパス
・コンデンサを示す平面図である。

【符号の説明】

１１ 回路接続情報 １２ シミュレーションパターン １３ 電源ノイズ・バイパス容量テーブル １４ レイアウトデータ ５１ 不純物がドープされたポリシリコン拡散領域 ５２Ａ Ｎ型拡散領域５８の引き出し電極 ５２Ｂ ポリシリコン拡散領域５１の引き出し電極 ５３Ａ Ｎ型拡散領域から半導体表面に電極を引き出
すためのコンタクト ５３Ｂ ポリシリコン拡散領域５１から半導体表面に
電極を引き出すためのコンタクト ５４ Ｐ型基板 ５５Ａ，５５Ｂ ロコス酸化膜 ５６Ａ，５６Ｂ フィールド酸化膜 ５７ Ｎウェル ５８ Ｎ型拡散領域、 ６０１，６０７ 入力端子 ６０３，６０９ インバータ ６０２，６０４，６０８，６１０，６１２，６１４，６
１６ 負荷容量 ６０５ 高駆動バッファ ６０６ バイパス容量 ６１１ ＮＯＲゲート ６１３ ＮＡＮＤゲート ６１５ 出力端子 ７１ 半導体チップ ７２ 入出力バッファ ７３Ａ〜７３Ｉ セル ８１Ａ〜８１Ｆ バイパス容量 Ａ〜Ｅ メガマクロ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 JA03 JA05 JA10 5F038 AC03 AC05 AC08 AC17 BE09 BH03 BH19 CA02 CA17 CD13 CD14 DF04 DF05 DF11 EZ09 EZ10 EZ20 5F064 BB05 BB06 BB07 BB09 BB13 BB15 BB19 BB26 BB27 BB28 CC23 DD02 DD05 EE02 EE08 EE43 EE45 HH06 HH09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の回路ブロックと、これら回路ブロ
   ックに接続する電源配線及び接地配線とを含む集積回路
   のレイアウト設計方法であって、 前記複数の回路ブロックを配置し、前記複数の回路ブロ
   ック間の配線と前記電源配線及び前記接地配線の配線を
   行う第１の配置・配線工程と、 前記複数の回路ブロック間の配線容量を含む前記回路ブ
   ロックの負荷容量を抽出する負荷容量抽出工程と、 前記回路ブロックの入力電圧の立上がり時間及び立下が
   り時間を算出する立上がり時間及び立下がり時間算出工
   程と、 前記負荷容量抽出工程で抽出された前記負荷容量と、前
   記立上がり時間及び立下がり時間算出工程で算出された
   前記入力電圧の立上がり時間及び立下がり時間を参照し
   て、前記回路ブロックで発生し、前記電源配線または前
   記接地配線を伝達する電源ノイズの算出を行う電源ノイ
   ズ算出工程と、 前記入力電圧の立上がり時間及び立下がり時間と、前記
   負荷容量と、前記電源配線及び前記接地配線間に接続さ
   れるバイパス容量とを含む条件から定まる前記電源ノイ
   ズである基本電源ノイズのデータが格納されている電源
   ノイズ・バイパス容量テーブルを生成する電源ノイズ・
   バイパス容量テーブル生成工程と、 前記電源ノイズ算出工程で算出された前記電源ノイズ
   と、前記電源ノイズ・バイパス容量テーブルを参照し
   て、前記電源ノイズを所定値以下にするために必要な前
   記バイパス容量を前記電源ノイズ・バイパス容量テーブ
   ルから選択するバイパス容量選択工程と、 前記バイパス容量選択工程で選択された前記バイパス容
   量を、前記電源配線と前記接地配線間に配置する第２の
   配置・配線工程と、を備えることを特徴とする集積回路
   のレイアウト設計方法。
2. 【請求項２】 前記バイパス容量は、前記回路ブロック
   に隣接して配置されることを特徴とする請求項１記載の
   集積回路のレイアウト設計方法。
3. 【請求項３】 前記電源ノイズ・バイパス容量テーブル
   生成工程は、前記複数の回路ブロックのうちの一つを選
   択する回路ブロック選択工程と、 前記入力電圧の立上がり時間及び立下がり時間と、前記
   負荷容量と、前記電源配線及び前記接地配線間に接続さ
   れるバイパス容量に対しての条件を設定する条件設定工
   程と、 前記条件設定工程で設定された条件にしたがって、前記
   回路ブロック選択工程で選択された前記回路ブロックか
   ら前記電源配線または前記接地配線に伝達する基本電源
   ノイズを算出する基本電源ノイズ算出工程と、 前記基本電源ノイズ算出工程で算出された基本電源ノイ
   ズと、前記入力電圧の立上がり時間及び立下がり時間
   と、前記負荷容量と、前記バイパス容量とをテーブルと
   して生成する工程と、を備える請求項１記載の集積回路
   のレイアウト設計方法。
4. 【請求項４】 前記バイパス容量選択工程において、前
   記電源ノイズ算出工程で算出された前記電源ノイズが、
   前記集積回路を誤動作させないレベルであれば前記電源
   ノイズ・バイパス容量テーブルからの前記バイパス容量
   の選択を行わず、かつ前記第２の配置・配線工程におい
   て、前記バイパス容量を配置しないことを特徴とする請
   求項１記載の集積回路のレイアウト設計方法。
5. 【請求項５】 前記電源ノイズ・バイパス容量テーブル
   を構成する前記バイパス容量に対応しレイアウト的に固
   定されたバイパス容量セルと、前記バイパス容量セルを
   直列または並列あるいは直並列に組み合わせてレイアウ
   ト的に固定されたマクロバイパス容量をセルとしてを登
   録しておき、前記第２の配置・配線工程で、前記バイパ
   ス容量セルまたは前記マクロバイパス容量を用いて前記
   バイパス容量を配置することを特徴とする請求項１記載
   の集積回路のレイアウト設計方法。
6. 【請求項６】 前記バイパス容量は、第１導電型の半導
   体基板と、前記半導体基板主面から前記基板内部領域に
   形成した第２導電型のウェル領域と、前記ウェル領域主
   面に形成した絶縁膜と、前記絶縁膜上に形成した電極と
   を含んで構成され、前記半導体基板と前記電極とを前記
   電源配線または前記接地配線に接続し、前記ウェルを前
   記半導体基板と前記ウェルが逆バイアスとなるように前
   記接地配線または前記電源配線に接続することを特徴と
   する請求項１記載の集積回路のレイアウト設計方法。