JP2011515906A - 集積回路装置における消費電力を最小化するための回路および方法 - Google Patents

Abstract

集積装置における消費電力を最小化する方法が開示される。この方法は、論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し（１２０２）、複数の動作電圧のうち１つを複数の回路ブロックのうち各回路ブロックに結合するステップ（１２０４）と、回路ブロックの第１の組によって消費される電力の低減を第１の電力低減信号を介して可能にするステップ（１２０６）と、回路ブロックの第２の組によって消費される電力の低減を第２の電力低減信号を介して可能にするステップ（１２０８）とを含む。装置における消費電力を最小化するための回路（１００、２００）も開示される。

Description

発明の分野
本発明は、一般的には集積回路に関し、特に集積回路（ＩＣ）装置における消費電力を最小化するための回路および方法に関する。

発明の背景
プログラマブル論理装置（ＰＬＤ）は、ユーザによってプログラムされてユーザ定義論理関数を実現することができる一種の集積回路である。ＰＬＤは電子システムで使用されることが多い。なぜなら、受注製作のハードワイヤード論理回路または特定用途向け集積回路（ＡＳＩＣ）と異なり、ＰＬＤは、比較的短時間でプログラムすることができ、かつ、素早く再プログラムして変更を実現された論理関数に組込むことができるからである。主要な一種のＰＬＤは、プログラマブル論理アレイ（ＰＬＡ）装置またはプログラマブルアレイ論理（ＰＡＬ）装置と呼ばれている。初期のＰＬＤは、２つ以上の入力信号の論理積を論理的に求めて積項（Ｐ項）を生成する一群のＡＮＤゲートと、ＡＮＤゲートによって生成された２つ以上のＰ項の論理和を論理的に求める一群のＯＲゲートとを含む。ＡＮＤゲートは典型的にプログラム可能な接続のマトリクスとして形成され、マトリクスの各列がＰＬＤの入力ピンに接続し、各行が一群のＯＲゲートに送信されるＰ項を形成する。ＯＲゲートはプログラム可能（すなわち各Ｐ項がいくつかの異なるＯＲゲート出力のうち１つにプログラム可能に接続可能）でもよい。この場合、ＰＬＤはＰＬＡ装置と呼ばれる。これに代えて、ＯＲゲートを固定してもよい（すなわち各Ｐ項は特定のＯＲゲート出力に割当てられる）。この場合、ＰＬＤはＰＡＬ装置と呼ばれる。ＰＬＡ装置およびＰＡＬ装置のＡＮＤゲートおよびＯＲゲートは、積和形式で表わされる論理関数を実現する。

ＰＬＡ装置およびＰＡＬ装置は、これらが実現する論理関数が比較的小さいときには論理設計者に歓迎されていた。ＰＬＡ回路およびＰＡＬ回路は一般的にはＰＬＤで使用されるが、これらは、これもまた固定されたハードウェアを有する特定用途向け集積回路（ＡＳＩＣ）などの他の種類の集積回路で使用されてもよい。しかしながら、論理関数が益々大きく益々複雑になるのに従って、論理設計者は、２つ以上の小さなＰＬＤを結合して十分な論理容量を提供する必要があった。このプロセスは、開発およびテストの間は許容されたが、製品単位のコストおよびサイズを増大させた。これは、一層大きな論理容量を有するＰＬＤに対する需要を生み出した。より大きな容量に対して絶えず増大する需要に応じるために、一層複雑なアーキテクチャを有するＰＬＤが開発されてきた。コンプレックスプログラマブル論理装置（ＣＰＬＤ）として知られている１つの一般的なコンプレックスＰＬＤタイプは、２つ以上の機能ブロックを含み、これらのブロックは互いに接続され、かつ相互接続マトリクスによって入出力（Ｉ／Ｏ）モジュールに接続されるので、機能ブロックは各々選択的に相互接続マトリクスを通してＩ／ＯモジュールとおよびＣＰＬＤの他の機能ブロックと通信する。

別の種類のＰＬＤとして、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）がある。典型的なＦＰＧＡでは、構成可能な論理ブロック（ＣＬＢ）のアレイが、プログラマブル入出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層構造によって相互接続される。これらＣＬＢ、ＩＯＢおよびプログラマブルルーティングリソースは、構成ビットストリームを、典型的にはオフチップメモリから、ＦＰＧＡの構成メモリセルにロードすることによって、カスタマイズされる。これらの種類のプログラマブル論理装置双方について、装置の機能性は、そのために装置に与えられる構成ビットストリームの構成データビットによって制御される。

ＣＰＬＤは典型的に、センスアンプ技術および静的なときでも電流を引くその他の回路を使用するため、従来のＣＰＬＤは不必要に電流を引くことがある。電流を最小化するために、チップの設計者は、内部ＥＰＲＯＭビットを「構成ビット」と呼ばれる内部ラッチに転送する。このビット転送の後、ＥＰＲＯＭの電源を遮断する。しかしながら、依然としてＣＰＬＤの他の回路によって引かれる電流がある。さらに、デジタルシステムは、ＰＬＤを含め無数のチップを異なる電圧構成と組合せることが多い。たとえば、設計者は、２．５Ｖのプロセッサを、いずれもＲＡＭおよびＲＯＭである３．３Ｖのメモリ、５Ｖのバスおよび複数の周辺チップと結び付けなければならない。このため、ＣＰＬＤは複数の内部電圧を必要とすることがある。

このように、集積回路装置における消費電力を最小化するための改良された回路および方法が必要とされている。

発明の概要
装置内の消費電力を最小化する方法が開示される。この方法は、論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、さらに、複数の動作電圧のうち１つを複数の回路ブロックの各回路ブロックに結合するステップと、回路ブロックの第１の組によって消費される電力の低減を第１の電力低減信号を介して可能にするステップと、回路ブロックの第２の組によって消費される電力の低減を第２の電力低減信号を介して可能にするステップとを含む。

代替実施例に従うと、装置における消費電力を最小化する方法は、論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、さらに、複数の電力制御信号を生成するステップを含み、各電力制御信号は複数の動作電圧のうち１つの動作電圧を制御し、さらに、複数の動作電圧のうち第１の動作電圧を回路ブロックの第１の組の各回路ブロックに結合するステップと、複数の動作電圧のうち第２の動作電圧を回路ブロックの第２の組の各回路ブロックに結合するステップと、回路ブロックの第２の組の各回路ブロックの少なくとも一部を不能にするステップとを含む。

装置における消費電力を最小化するための回路も開示される。この回路は、論理関数を実行するための回路を有する複数の回路ブロックを備え、各回路ブロックは静的状態において電力を消費し、さらに、複数の動作電圧を備え、複数の回路ブロックの各回路ブロックは複数の動作電圧のうち１つの動作電圧を受けるようにされ、さらに、複数の回路ブロックに結合され電力制御信号を複数の回路ブロックの各回路ブロックに結合するための電力制御回路を備える。

図１は、本発明のある実施例に従う、プログラマブル論理を有する装置における消費電力を最小化するための回路のブロック図である。 図２は、本発明の代替実施例に従う、プログラマブル論理を有する装置における消費電力を最小化するための回路のブロック図である。 図３は、本発明のある実施例に従う、ＣＰＬＤの複数の機能ブロックのＡＮＤアレイにおける消費電力を最小化するための回路のブロック図である。 図４は、本発明のある実施例に従う、ＣＰＬＤの複数の機能ブロックのマクロセルにおける消費電力を最小化するための回路のブロック図である。 図５は、本発明のある実施例に従う、ＣＰＬＤの複数の機能ブロックに結合された入出力ブロックにおける消費電力を最小化する回路のブロック図である。 図６は、本発明の代替実施例に従う、ＣＰＬＤの複数の機能ブロックに結合された入出力ブロックにおける消費電力を最小化する回路のブロック図である。 図７は、本発明のある実施例に従う、フィールドプログラマブルゲートアレイのブロック図である。 図８は、本発明のある実施例に従う、図７のフィールドプログラマブルゲートアレイの構成可能な論理素子のブロック図である。 図９は、本発明のある実施例に従う、消費電力イネーブル信号に応じて入力を選択するイネーブル回路のブロック図である。 図１０は、本発明の代替実施例に従う、消費電力イネーブル信号に応じて入力を選択するイネーブル回路のブロック図である。 図１１は、本発明のある実施例に従う、入出力ブロックでの入力信号を選択するための回路のブロック図である。 図１２は、本発明のある実施例に従う、プログラマブル論理を有する装置における消費電力を最小化する方法を示すフローチャートである。 図１３は、本発明の代替実施例に従う、プログラマブル論理を有する装置における消費電力を最小化する方法を示すフローチャートである。

図面の詳細な説明
まず図１を参照して、本発明のある実施例に従う、プログラマブル論理を有する装置における消費電力を最小化するための回路のブロック図が示される。なお、ここで示される例は、本発明の実施例を説明するためにＣＰＬＤなどの特定の詳細事項を用いることがあるが、技術および構造は、特徴が有用であろう場合は任意の集積回路またはアプリケーションで使用できる。特に、図１の回路は、グローバル機能ブロック１０４に結合された複数の入出力パッド１０２を有するＣＰＬＤを含み、グローバル機能ブロックは、クロック信号、出力イネーブルおよびセット／リセット信号を、ＣＰＬＤの残りの部分に与えてもよく、ＣＰＬＤの内部回路へのおよび内部回路からのデータのルーティングを可能にしてもよい。ＣＰＬＤはさらに、プログラマブル論理のブロックを含む複数の機能ブロックと、電力制御回路１１０とを含み、これについては以下でより詳細に説明する。機能ブロックは互いに接続されるとともにプログラマブル相互接続アレイ１０６によって入出力ブロックに接続される。プログラマブル相互接続アレイは、各々が数個のプログラマブル相互接続ポイント（ＰＩＰ）１１４を含む多数のマルチプレクサ回路１１２を含む。典型的には、各マルチプレクサ回路１１２において、１つのＰＩＰ１１４のみが有効にされる。有効にされたＰＩＰは、相互接続アレイに与えられた多数の入力信号のうち１つを選択し、選択された入力信号は、マルチプレクサ回路１１２からの出力信号として与えられる。たとえば、ＰＩＰは、構成ビットストリーム内のビットによって有効にされてもよい。ＰＬＤも、これに対して実行されている動作に応じて異なる「モード」を有する。特定のプロトコルによって、プログラマブル論理装置は適切なモードに入ることができる。典型的なＰＬＤは、構成メモリの内部ブロックを有し、これは、プログラマブルセル各々がどのようにしてユーザの論理を模倣する（emulate）かを特定する。「プログラム」モード中に、構成ビットストリームが、プログラマブル論理装置の外部および内部いずれかの、読出専用メモリ（ＲＯＭ）（たとえばプログラマブルＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）または電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ））といった不揮発性メモリに与えられる。各アドレスは、典型的にはその行および列アドレスを特定することによってアクセスされる。「起動」モードのシステム電源投入中に、構成ビットが、不揮発性メモリから、構成論理ブロックのスタティックランダムアクセスメモリ（ＳＲＡＭ）構成ラッチに、次々にロードされる。図１の回路の機能ブロックは各々、共通の構成を有していてもよい。たとえば、機能ブロック１１６は、揮発性メモリ（１２０）および／または不揮発性メモリ（１２２）を含み得る構成メモリ１１８と、ＡＮＤアレイ１２４と、プログラマブル論理を有するマクロセル１２６とを含む。

ＡＮＤアレイ１２４およびマクロセル１２６は各々、論理関数を実行するための回路ブロックを含み、特に、ＡＮＤゲートの選択された出力からの積和（ＳＯＰ）を可能にする。以下でより詳細に説明するように、ＡＮＤアレイは、入力信号を相互接続マトリクスから受けるための１組の入力線と、Ｐ項信号をマクロセルに送信するための１組の積項（Ｐ項）線とを含む。各Ｐ項線は、入力信号のうち２つ以上の論理積を求めることができるようにするプログラマブル接続を用いて入力線に接続される。各マクロセルは、Ｐ項線で送信されるＰ項信号のうち１つ以上を受けるようにプログラム可能なＯＲゲートを含む。各マクロセルのＯＲゲートは、ＣＰＬＤのＩ／Ｏモジュールに送信されるか、相互接続マトリクスを通して戻されるか、または特別な線によって隣接するマクロセルに送信される積和項を生成する。機能ブロック１１６は入出力ブロック１２８にも結合される。入出力ブロック１２８も、論理関数を実行するための回路ブロックを含む。同様に、機能ブロック１３０は入出力ブロック１３２に結合され、機能ブロック１３４は入出力ブロック１３６に結合され、機能ブロック１３８は入出力ブロック１４０に結合され、機能ブロック１４２は入出力ブロック１４４に結合され、機能ブロック１４６は入出力ブロック１４８に結合される。なお、図１に示される例は、ある可能な配置の典型に過ぎず、一般的には、機能ブロック、Ｉ／Ｏモジュール、および他の回路の他の配置を使用してもよい。

図１の回路に示されるように、所与の電力制御信号が、所与の機能ブロックおよび対応する入出力ブロックにおける電力を最小化する。たとえば、電力制御信号Ａ（ＰＣ−Ａ）は、機能ブロック１１６および対応する入出力ブロック１２８における消費電力を最小化するように結合される。図３〜図６を参照して以下でより詳細に説明するように、電力制御信号は、ＡＮＤアレイ１２４、マクロセル１２６、および入出力ブロック１２８の特定の部分を制御してもよい。同様に、電力制御信号Ｂ（ＰＣ−Ｂ）は、機能ブロック１３８および対応する入出力ブロック１４０における消費電力を最小化するように結合される。これに対し、図２の回路に示されるように、所与の電力制御信号は、所与の種類の回路を制御するように結合されてもよい。たとえば、電力制御信号Ａは、入出力回路を制御するように結合され、電力制御信号Ｂは、機能ブロックのマクロセルを制御するように結合される。図２に示される電力制御信号は共通するブロックすべてに結合されるが、第１の電力制御信号が、入出力ブロックなどの共通種類の回路の第１のサブセットに結合されてもよく、第２の電力制御信号が、共通種類の回路の第２のサブセットに結合されてもよい。図１および図２の回路の各機能ブロックには、１つの動作電圧が印加される様子が示されているが、異なる動作電圧が、機能ブロック内の異なる回路ブロックおよび入出力ブロックに印加されてもよい。たとえば、異なる動作電圧が、Ｉ／Ｏブロックならびに所与の機能ブロックのＡＮＤアレイおよびマクロセル各々に印加されてもよい。

次に図３を参照して、本発明のある実施例に従う、複数の機能ブロックのＡＮＤアレイにおける消費電力を最小化する回路のブロック図が示される。図３に示されるように、ＡＮＤアレイの一部は、積項出力３０８を生成する積項アロケータ３０６に結合された積項バッファ３０２および３０４を含む。消費電力を最小化するための回路は、積項バッファ３０４についてより詳細に示される。特に、センスアンプ３１０がＡＮＤゲート３１２の出力を受けるように結合される。図７および図８を参照して以下でより詳細に説明するように、電力制御イネーブル回路３１４は、ＡＮＤゲート３１２の入力に結合されてもよいマルチプレクサ回路１１２の出力を受けるように結合される。マルチプレクサ１１２は、マルチプレクサ回路の出力および接地信号のいずれかを、ＡＮＤゲート３１２に入力できるようにする。ＡＮＤゲート３１６も、第１の入力で電力制御信号Ａ（ＰＣ−Ａ）を受け第２の入力で制御信号３１７を受けるように結合される。制御信号３１７は、特定のＡＮＤゲートが電力制御信号によって制御されるために利用できるか否か確定し得るイネーブル信号でもよい。すなわち、本発明のある実施例に従う電力管理は、特定の回路を選択的にパワーダウンモードにする少なくとも１つのイネーブルビットと、このパワーダウンモードをトリガする電力制御信号とを含む。図３では、イネーブルビットは制御信号３１７によって示され、電力制御信号は信号ＰＣ−Ａである。例として、制御信号は、構成ビットストリームの一部としてダウンロードされたビットを含むＡＮＤゲートに入力される値を保存するメモリ素子でもよい。他の例では、外部ソースまたはドライブといった他のソースが制御信号を与えてもよい。ＡＮＤゲート３１６の出力は、トランジスタ３２０およびトランジスタ３２２を制御するインバータ３１８に結合される。特に、トランジスタ３２０は、トランジスタ３２４のゲートと接地との間に結合される。積項バッファ３０４を、電力制御信号によって、論理「１」を制御信号３１７として与えることによって、制御することが可能であると仮定すると、ＰＣ−Ａがロー（すなわち論理「１」から論理「０」）になったとき、トランジスタ３２２はオフになり、ＡＮＤゲート３１６の反転出力はトランジスタ３２０のゲートに結合される。論理「１」である、ＡＮＤゲート３１６の反転出力は、トランジスタ３２０をオンにしてトランジスタ３２４のゲートを接地にし、抵抗３２６と抵抗３２８との間に結合されたトランジスタをオフにし、電圧Ｖ_CC-Aをセンスアンプ３１０から分離する。すなわち、信号ＰＣ−Ａがローのとき、回路は、積項バッファ３０４における消費電力を、Ｖ_CC-Aからセンスアンプの入力までの経路に電流が流れないようにし、ＡＮＤゲート３１２の出力でロー出力を生成することによって、効果的に低減する。すなわち、抵抗３２６および３２８を通る電流をなくすことに加え、電力制御イネーブル回路３１４への接地入力を選択することによってＡＮＤゲート３１２の出力はローのままである。なお、センスアンプ３１０が依然としてＶ_CC-Aによって電力を与えられている間、アンプが消費する電力は、通常のトランジスタ漏れ電流からのものだけであり、これは無視できる程度である。さらに、制御信号３１７がローに設定されると、積項バッファ３０４はパワーダウンモードでしか動作しない。センスアンプを電力信号から分離することによって、消費電力はＡＮＤゲートで最小になり、これによって装置内の消費電力全体が減少する。

次に図４を参照して、本発明のある実施例に従う、複数の機能ブロックのマクロセルにおける消費電力を最小化する回路のブロック図が示される。特に、機能ブロック１１６のマクロセル４０１は、積項アロケータ３０６から出力された積項３０８を受けるように結合された排他的ＯＲ（ＸＯＲ）ゲート４０２を含む。ＸＯＲゲート４０２の出力は、レジスタ４０４の入力に結合され、その出力はマルチプレクサ４０６に結合される。マルチプレクサ４０６は、ＸＯＲゲート４０２の出力、またはＸＯＲゲート４０２の出力が記録（register）されたものを受けるように結合される。レジスタ４０４のイネーブルも、電力制御信号ＰＣ−Ａを第１の入力で受けかつイネーブル制御信号４１０を受けるＡＮＤゲート４０８に結合される。このＡＮＤゲートの出力は、これも積項イネーブル（ＰＴＥ）信号を受けるように結合された別のＡＮＤゲート４１２の入力に結合される。積項イネーブルがハイでありイネーブル制御信号４１０もハイであると仮定すると、レジスタ４０４へのイネーブル入力は、電力制御信号ＰＣ−Ａ次第である。マルチプレクサ４１４は、グローバルクロック信号（ＧＬＣＫ）およびグローバルセット／リセット（ＧＳＲ）信号を受けるように結合される。マルチプレクサ４１４の出力は、マルチプレクサ４１５の入力および反転入力に結合され、その出力はバッファ４１６を介してレジスタ４０４のクロック入力に結合される。複数の電力制御信号が対応する機能ブロックに結合されていることがわかる。図４の回路に示されるようにイネーブルをローに保つことでレジスタ４０４を不能にすることも、プログラマブル論理装置における消費電力を最小化する。

次に図５を参照して、本発明のある実施例に従う、複数の機能ブロックに結合された入出力ブロックにおける消費電力を最小化する回路のブロック図が示される。特に、入出力ブロック１２８は、複数のグローバルイネーブル（ＧＥ）信号および電力制御信号ＰＣ−Ａを受けるマルチプレクサ５０６の出力を受けるように結合されたＡＮＤゲート５０２を含む。ＡＮＤゲート５０２も、電力制御イネーブル信号５１０を受ける。ＡＮＤゲート５０２の出力は、その入力でマクロセルからデータを受けるように結合されかつ装置の入出力端子５１６に結合されるトライステートバッファ５１４の制御端子に結合される。スイッチマトリクスに結合された第２のバッファ５１８も、トライステートバッファ５１４の出力に結合されてもよい。トライステートバッファ５１４を不能にすることによって、図５の回路も、プログラマブル論理装置における消費電力を最小化する。トライステートバッファが示されているが、他の種類の出力バッファまたは回路を図５の回路で用いてもよい。たとえば、回路は、マクロセルから他の種類の出力バッファの入力への出力データを切離してもよい。入出力ブロック１３２、１３８および１４２も、それぞれ入出力ピン５２０、５２２および５２４への消費電力を最小化する。

次に図６を参照して、本発明の代替実施例に従う、複数の機能ブロックに結合された入出力ブロックにおける消費電力を最小化する回路のブロック図が示される。特に、入出力端子５１６からのデータは、入力選択回路６０１に結合される。図１１を参照して以下でより詳細に説明するように、入力選択回路６０１は、回路の異なる動作電圧に対し、複数の入力バッファのうち１つの選択を可能にする。入力選択回路の出力は、電力制御イネーブル回路３１４に結合される。ＡＮＤゲート６０４は、電力制御信号ＰＣ−Ａおよび電力制御イネーブル信号６０５を受けるように結合される。ＡＮＤゲート６０４の出力は、インシステムプログラミング（ＩＳＰ）制御Ａ信号も受けるように結合された第２のＡＮＤゲート６０６に結合される。ＩＳＰ制御信号は、入出力端子で受けたプログラミングデータの結合を可能にする。ＡＮＤゲート６０６の出力は、電力制御回路への電力供給信号Ｖ_CC-Aを結合または切離すためにトランジスタ６０８のゲートに結合される。したがって、電力制御イネーブル信号は、入出力端子５１６に結合された入力データをＡＮＤアレイなどの装置の他の部分に結合するか否かを制御する。

複数の電力信号のうち異なる電力信号が、図３〜図６の回路の異なる回路ブロックに結合されるため、図１の実施例に従う所与の回路ブロックにおける電力の制御によって、複数の異なる動作電圧Ｖ_CC-A〜Ｖ_CC-Dのうち１つを受ける回路ブロックにおける電力を制御することができる。すなわち、電力制御信号を、回路に結合される動作電圧に基づいて回路の消費電力を低減するのに使用してもよい。図３〜図６の回路はある回路における消費電力を最小化するものとして示されているが、本発明のさまざまな実施例に従い、他の回路または回路の組合せにおける電力を最小化することが可能である。同様に、図３〜図６の電力制御回路の特定の用途は、図１に示される機能ブロックに与えられる電力制御信号に基づいているが、電力制御信号を、図２の実施例に従い図３〜図６において与えてもよく、この場合、所与の電力制御信号は、入出力ブロックなどの同様の回路ブロックに与えられる。図１〜図６の回路は一般的に一例としてＣＰＬＤを示しているが、消費電力を最小化するための回路はどのような装置でも使用することができる。

次に図７を参照して、本発明のある実施例に従う、フィールドプログラマブルゲートアレイのブロック図が示される。上記のように、高度なＦＰＧＡは、アレイの中に異なる数種類のプログラマブル論理ブロックを含むことがある。たとえば、図７は、論理関数を実行するための回路を含め多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャを示す。たとえば、プログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴｓ７０１）、構成可能論理ブロック（ＣＬＢｓ７０２）、ランダムアクセスメモリブロック（ＢＲＡＭｓ７０３）、入出力ブロック（ＩＯＢｓ７０４）、構成およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ７０５）、デジタル信号処理ブロック（ＤＳＰｓ７０６）、専用入出力ブロック（Ｉ／Ｏ７０７）（たとえば構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタ論理など他のプログラマブル論理７０８を含む、プログラマブル論理を含み得る。ＦＰＧＡの中には専用プロセッサブロック（ＰＲＯＣ７１０）を含むものもある。

いくつかのＦＰＧＡでは、各プログラマブルタイルは、隣接する各タイルにおける対応する相互接続素子へのまたそこからの標準化された接続を有するプログラマブル相互接続素子（ＩＮＴ７１１）を含む。したがって、プログラマブル相互接続素子が合わさって、示されたＦＰＧＡのプログラマブル相互接続構造を実現する。プログラマブル相互接続素子（ＩＮＴ７１１）はまた、図７の上端部に含まれる例によって示されるように、同一タイル内のプログラマブル論理素子へのまたそこからの接続を含む。たとえば、ＣＬＢ７０２は、ユーザ論理を実現するようにプログラムしてもよい構成可能論理素子（ＣＬＥ７１２）に加え、単一プログラマブル相互接続素子（ＩＮＴ７１１）を含んでいてもよい。ＢＲＡＭ７０３は、１つ以上のプログラマブル相互接続素子に加え、ＢＲＡＭ論理素子（ＢＲＬ７１３）を含んでいてもよい。典型的に、１つのタイルに含まれる相互接続素子の数は、このタイルの高さに依存する。図示された実施例では、１つのＢＲＡＭタイルの高さは、４つのＣＬＢと同一であるが、他の数（たとえば５）を使用してもよい。ＤＳＰタイル７０６は、適切な数のプログラマブル相互接続素子に加え、ＤＳＰ論理素子（ＤＳＰＬ７１４）を含んでもよい。ＩＯＢ７０４は、たとえば、プログラマブル相互接続素子（ＩＮＴ７１１）の１つのインスタンスに加えて、入出力論理素子（ＩＯＬ７１５）の２つのインスタンスを含んでもよい。たとえばＩ／Ｏ論理素子７１５に接続される実際のＩ／Ｏパッドが、典型的には入出力論理素子７１５の領域の中に限られないことは、当業者には明らかであろう。

図示された実施例では、ダイの中央付近の列領域（図７で影を付けて示した部分）は、構成、クロックおよびその他の制御論理に使用される。この列から延びる水平領域７０９は、クロックおよび構成信号を、ＦＰＧＡの幅を通して分配するのに使用される。

図７に示されるアーキテクチャを利用するＦＰＧＡの中には、ＦＰＧＡの大部分を構成する通常の列構造を***させる追加の論理ブロックを含むものがある。この追加の論理ブロックは、プログラマブルブロックおよび／または専用論理でもよい。たとえば、図７に示されるプロセッサブロックＰＲＯＣ７１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。

なお、図７は例示的なＦＰＧＡアーキテクチャを示すことだけを意図している。たとえば、１つの列における論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的な大きさ、ならびに図７の上端部分に含まれる相互接続／論理実現は、例示にすぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢがある場合は必ず、典型的に２つ以上の隣接するＣＬＢ列が含まれることで、ユーザ論理の効率的な実現化を容易にするが、隣接するＣＬＢ列の数は、ＦＰＧＡの全体の大きさによって変化する。図８を参照して以下でより詳細に説明するように、電力制御信号をＦＰＧＡでも使用して消費電力を低減してもよい。

次に図８を参照して、本発明のある実施例に従う、図７のフィールドプログラマブルゲートアレイの構成可能な論理素子のブロック図が示される。特に、図８は、プログラマブル論理を有する回路を含む図７の構成論理ブロック７０２の構成可能な論理素子を簡略化して示している。図８の実施例において、スライスＭ８０１は、４つのルックアップテーブル（ＬＵＴＭ）８０１Ａ〜８０１Ｄを含み、各々６つのＬＵＴデータ入力端子Ａ１〜Ａ６、Ｂ１〜Ｂ６、Ｃ１〜Ｃ６、およびＤ１〜Ｄ６によって駆動され、各々２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ８０１Ａ〜８０１ＤからのＯ６出力端子は、それぞれスライス出力端子Ａ〜Ｄを駆動する。ＬＵＴデータ入力信号は、入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給され、これは、プログラマブル相互接続素子７１１によって実現されてもよく、ＬＵＴ出力信号は、相互接続構造にも供給される。スライスＭはまた、出力端子ＡＭＵＸ〜ＤＭＵＸを駆動する出力選択マルチプレクサ８１１Ａ〜８１１Ｄ、メモリ素子８０２Ａ〜８０２Ｄのデータ入力端子を駆動するマルチプレクサ８１２Ａ〜８１２Ｄ、コンビネーションマルチプレクサ８１６、８１８、および８１９、バウンスマルチプレクサ回路８２２〜７２３、インバータ８０５およびマルチプレクサ８０６（これらは共に入力クロック経路において任意の反転を与える）によって表わされる回路、ならびにマルチプレクサ８１４Ａ〜８１４Ｄ、８１５Ａ〜８１５Ｄ、８２０〜８２１および排他的ＯＲゲート８１３Ａ〜８１３Ｄを含む桁上げ論理を含む。図８に示されるようにこれらの素子はすべて互いに結合される。

図８に示されたマルチプレクサに対して選択入力が示されない場合、選択入力は構成メモリセルによって制御される。すなわち、構成メモリセルに保存された構成ビットストリームの構成ビットは、マルチプレクサの選択入力に結合されてマルチプレクサへの正しい入力を選択する。こうした構成メモリセルは、周知であり、ここでは明確にするために図８からおよびその他の選択図面からも省略されている。図示された実施例では、各メモリ素子８０２Ａ〜８０２Ｄを同期または非同期フリップフロップまたはラッチとして機能するようにプログラムしてもよい。同期機能と非同期機能の間の選択は、同期（Ｓｙｎｃ）／非同期（Ａｓｙｎｃｈ）選択回路８０３をプログラムすることによって、スライス内の４つのメモリ素子すべてに対して行なわれる。メモリ素子が、Ｓ／Ｒ（セット／リセット）入力信号がセット機能を与えるようにプログラムされるとき、ＲＥＶ入力端子はリセット機能を与える。メモリ素子が、Ｓ／Ｒ入力信号がリセット機能を与えるようにプログラムされるとき、ＲＥＶ入力端子はセット機能を与える。

メモリ素子８０２Ａ〜８０２Ｄは、たとえば、グローバルクロックネットワークによってまたは相互接続構造によって与えられてもよいクロック信号ＣＫによってクロックされる。このようなプログラマブルメモリ素子は、ＦＰＧＡ設計技術では周知である。各メモリ素子８０２Ａ〜８０２Ｄは、記録された出力信号ＡＱ〜ＤＱを相互接続構造に与える。各ＬＵＴ８０１Ａ〜８０１Ｄは２つの出力信号Ｏ５およびＯ６を与えるため、ＬＵＴは、５つの共有入力信号（ＩＮ１〜ＩＮ５）を有する２つの５入力ＬＵＴとしてまたは入力信号ＩＮ１〜ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成されてもよい。

図８の実施例では、各ＬＵＴＭ８０１Ａ〜８０１Ｄは、いくつかのモードのうちどのようなモードで機能してもよい。ルックアップテーブルモードのとき、各ＬＵＴは、入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給される６つのデータ入力信号ＩＮ１〜ＩＮ６を有する。６４個のデータ値のうち１つは、信号ＩＮ１〜ＩＮ６の値に基づいて構成メモリセルからプログラム可能に選択される。ＲＡＭモードのとき、各ＬＵＴは１つの６４ビットＲＡＭとしてまたは共有アドレス指定の２つの３２ビットＲＡＭとして機能する。ＲＡＭ書込データは、入力端子ＤＩ１を介して（ＬＵＴ８０１Ａ〜８０１Ｃについてはマルチプレクサ８１７Ａ〜８１７Ｃを介して）６４ビットＲＡＭに与えられ、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに与えられる。ＬＵＴＲＡＭにおけるＲＡＭ書込動作は、マルチプレクサ８０６からのクロック信号ＣＫによっておよびマルチプレクサ８０７からの書込イネーブル信号ＷＥＮによって制御され、マルチプレクサは選択的にクロックイネーブル信号ＣＥまたは書込イネーブル信号ＷＥを通してもよい。シフトレジスタモードでは、各ＬＵＴは２つの１６ビットシフトレジスタとして機能する、すなわちこの２つの１６ビットシフトレジスタが直列に結合されて１つの３２ビットシフトレジスタを作る。シフトイン信号は、入力端子ＤＩ１およびＤＩ２のうち一方または双方を介して与えられる。１６ビットおよび３２ビットシフトアウト信号は、ＬＵＴ出力端子を通して与えられてもよく、３２ビットシフトアウト信号も、より直接的にＬＵＴ出力端子ＭＣ３１を介して与えられてもよい。ＬＵＴ８０１Ａの３２ビットシフトアウト信号ＭＣ３１が、出力選択マルチプレクサ８１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介し、シフトレジスタ連鎖のために一般的な相互接続構造に与えられてもよい。図８の回路も、ＦＰＧＡの構成可能論理素子における消費電力を低減するための回路を含む。特に、マルチプレクサ８２３は、第１の入力でクロックイネーブル（ＣＥ）信号を受け第２の入力でＶ_DDなどの固定電圧信号を受けるように結合される。ＡＮＤゲート８２６は、１つの入力で電力制御信号を受け別の入力で電力制御イネーブル信号を受けるように結合される。電力制御信号および電力制御イネーブル信号のうちいずれかがローの場合、クロックイネーブルへの入力はローに保たれ、ＣＬＥの出力レジスタを不能にする。図５および図６の回路を図７のＦＰＧＡの入出力ブロックで用いてもよい。本発明のプログラマブル論理を有する装置および方法は、図７および図８のＦＰＧＡ装置に応じて実現されてもよく、または、プログラマブル論理を有する任意の種類の集積回路を含めどのような装置で実現されてもよい。

次に図９を参照して、本発明のある実施例に従う、イネーブル信号に応答して入力を選択するイネーブル回路のブロック図が示される。すべての入出力端子には、関連付けられたイネーブル信号があり、イネーブル信号は、構成ビットストリームの一部として装置にダウンロードされたビットに基づいてメモリに保存されてもよい。特に、電力制御イネーブル回路３１４は、一連のトランジスタを含むインバータ９０４の出力を受けるように結合されたマルチプレクサ９０２を含む。インバータ９０４の電力信号に結合された第１のｐチャネルトランジスタは、そのゲートでイネーブル信号を受けるように結合される。ｐチャネルトランジスタ９０８およびｎチャネルトランジスタ９１０は、そのゲートで入力信号を受けるように結合され、接地への経路を与えるｎチャネルトランジスタ９１２は、反転イネーブル信号を受けるように結合される。マルチプレクサ９０２も、入力で接地信号を受けるように結合され、イネーブル信号によって制御される。したがって、イネーブル信号は、入力信号および接地のいずれを通過させるかを制御し、これは図３および図６で先に説明したとおりである。たとえば、ＰＣ−Ａがローのとき、トランジスタ９０６および９１２がオンにされ、マルチプレクサの入力が選択されてインバータ９０４の出力を受ける。ＰＣ−Ａがハイのとき、インバータを通る経路が不能にされ、マルチプレクサへの接地入力が選択される。図１０の代替実施例に従うと、インバータ９０４の出力は、イネーブル信号によって制御されるパストランジスタ１００２によって、クロス結合されたインバータ１００４および１００６を含むラッチに結合される。図１０の実施例では、ＰＣ−Ａがローのとき、トランジスタ９０６および９１２がオンされてインバータ９０４の出力を生成する。ＰＣ−Ａがハイのとき、インバータを通る経路が不能にされ、出力はインバータ１００４および１００６を含むラッチによって保持される。

次に図１１を参照して、本発明のある実施例に従う、入出力ブロックでの入力信号を選択するための回路のブロック図が示される。特に、マルチプレクサ１１０２は、複数の入力バッファからの入力を受けるように結合される。たとえば、第１の入力バッファ１１０４は、入力信号および参照電圧信号Ｖ_refを受けるように結合された比較器を含む。第１の入力バッファは、たとえば１．８ボルト（Ｖ）信号を含め参照電圧信号を生成してもよい。第２の入力バッファ１１０６は、たとえば３．３Ｖまたは２．５Ｖ信号を生成する高電圧入力バッファを含んでもよい。第３の入力バッファ９０８は、たとえば１．８Ｖ信号を生成する低電圧入力バッファを含んでもよい。最後に、当該技術では周知のように、シュミットトリガ回路１１１０を用いて、３．３Ｖ、２．８Ｖまたは１．５Ｖといった任意の範囲の電圧を生成してもよい。マルチプレクサは、たとえばメモリセルに保存された値によって制御されてもよい制御信号１１１２によってまたは他の制御信号によって制御される。プルアップ／バスホールド回路１１１４も入出力ピン１１１６に結合される。

次に図１２を参照して、フローチャートは、本発明のある実施例に従う、装置における消費電力を最小化する方法を示す。特に、プログラマブル論理を有する装置におけるプログラマブル論理回路ブロックなど、論理関数を実行するための回路を有する複数の回路ブロックが、ステップ１２０２で与えられる。各回路ブロックは静的状態において電力を消費する。ステップ１２０４で、複数の動作電圧のうち１つが、複数の回路ブロックの各回路ブロックに結合される。ステップ１２０６で、回路ブロックの第１の組が消費する電力の低減が、第１の電力低減信号を介して可能にされる。ステップ１２０８で、回路ブロックの第２の組が消費する電力の低減が、第２の電力低減信号を介して可能にされる。回路ブロックの第１の組および第２の組が消費する電力の低減は、図１〜図１１を参照して先に述べたように回路の一部を選択的に不能にすることによって行なってもよい。

最後に図１３を参照して、フローチャートは、本発明の代替実施例に従う、装置における消費電力を最小化する方法を示す。特に、ステップ１３０２で、論理関数を実行するための回路を有する複数の回路ブロックが与えられる。各回路ブロックは静的状態において電力を消費する。ステップ１３０４で、複数の電力制御信号が生成され、各電力制御信号は複数の動作電圧のうち１つの動作電圧を制御する。ステップ１３０６で、複数の動作電圧のうち第１の動作電圧が、回路ブロックの第１の組の各回路ブロックに結合される。ステップ１３０６で、複数の動作電圧のうち第２の動作電圧が、回路ブロックの第２の組の各回路ブロックに結合される。最後に、ステップ１３１０で、機能ブロックの第２の組の各回路ブロックの少なくとも一部が不能にされる。図１３の方法も、上記のように図１〜図１１の回路のいずれかを用いてもよく、または他の適切な回路を用いてもよい。

このように、ある装置における消費電力を最小化するための新しい新規の回路および方法について説明してきたことがわかる。当業者は開示された発明を取り入れた数多くの変形例および均等物が存在することを認識するであろう。このため、本発明は、上記の実施例によって限定されるべきではなく、以下の請求項によってのみ限定されるべきである。

Claims (15)

1. 装置における消費電力を最小化する方法であって、前記方法は、
   論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、
   複数の動作電圧のうち１つを前記複数の回路ブロックの各回路ブロックに結合するステップと、
   回路ブロックの第１の組によって消費される電力の低減を第１の電力低減信号を介して可能にするステップと、
   回路ブロックの第２の組によって消費される電力の低減を第２の電力低減信号を介して可能にするステップとを含む、方法。
2. 回路ブロックの第１の組および回路ブロックの第２の組によって消費される電力の低減を可能にするステップは、第１の機能を有する回路ブロックを含む回路ブロックの第１の組および第２の機能を有する回路ブロックを含む回路ブロックの第２の組において消費される電力の低減を可能にするステップを含む、請求項１に記載の方法。
3. 回路ブロックの第１の組または回路ブロックの第２の組によって消費される電力の低減を可能にするステップは、各々入出力ブロックと積項バッファとプログラマブル論理を有する回路の一部とからなる群からのものである回路ブロックの組によって消費される電力の低減を可能にするステップを含む、請求項１に記載の方法。
4. 論理関数を実行するための回路を有する複数の回路ブロックを与えるステップは、複数の機能ブロックを与えるステップを含む、請求項１に記載の方法。
5. 回路ブロックの第１の組または回路ブロックの第２の組によって消費される電力の低減を可能にするステップは、機能ブロックのＡＮＤアレイを不能にするステップを含む、請求項４に記載の方法。
6. 回路ブロックの第１の組または回路ブロックの第２の組によって消費される電力の低減を可能にするステップは、機能ブロックのマクロセルの出力を不能にするステップを含む、請求項４に記載の方法。
7. 回路ブロックの第１の組または回路ブロックの第２の組によって消費される電力の低減を可能にするステップは、入出力ブロックを不能にするステップを含む、請求項１に記載の方法。
8. 装置における消費電力を最小化する方法であって、前記方法は、
   論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、
   複数の電力制御信号を生成するステップを含み、各電力制御信号は、複数の回路ブロックに与えられる複数の動作電圧のうち１つの動作電圧を制御し、
   複数の動作電圧のうち第１の動作電圧を回路ブロックの第１の組の各回路ブロックに結合するステップと、
   複数の動作電圧のうち第２の動作電圧を回路ブロックの第２の組の各回路ブロックに結合するステップと、
   前記回路ブロックの第２の組の各回路ブロックの少なくとも一部を不能にするステップとを含む、方法。
9. 前記回路ブロックの第２の組の各回路ブロックの少なくとも一部を不能にするステップは、回路ブロックの一部を、前記回路ブロックに与えられる動作電圧に基づいて不能にするステップを含む、請求項８に記載の方法。
10. 前記装置の入出力ピンに結合された複数の入力バッファのうち１つを選択するステップをさらに含む、請求項８に記載の方法。
11. 装置における消費電力を最小化するための回路であって、前記回路は、
    論理関数を実行するための回路を有する複数の回路ブロックを備え、各回路ブロックは静的状態において電力を消費し、
    複数の動作電圧を備え、前記複数の回路ブロックの各回路ブロックは前記複数の動作電圧のうち１つの動作電圧を受けるようにされ、
    前記複数の回路ブロックに結合され複数の電力制御信号のうち１つを前記複数の回路ブロックの各回路ブロックに結合するための電力制御回路を備える、回路。
12. 前記複数の回路ブロックの各回路ブロックは電力制御イネーブル回路を含む、請求項１１に記載の回路。
13. 前記電力制御イネーブル回路は、前記複数の電力制御信号のうち１つの電力制御信号に応答して、回路ブロックに対する入力および固定入力のうち一方を選択するように結合されたマルチプレクサを含む、請求項１２に記載の回路。
14. 複数の入力バッファをさらに備え、マルチプレクサが、前記入力バッファ各々の出力および選択入力信号を受けるように結合される、請求項１３に記載の回路。
15. 前記選択入力信号はプログラマブルメモリ素子を含む、請求項１４に記載の回路。

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