JP4053506B2 - 半導体集積回路 - Google Patents
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Description
上記論理回路は第1しきい値電圧を持つNMOSトランジスタと第3しきい値電圧を持つPMOSトランジスタよりなる第1論理ゲートと、第2しきい値電圧を持つNMOSトランジスタと第4しきい値電圧を持つPMOSトランジスタよりなる第2論理ゲートにより形成され、
上記メモリセルアレーは2つの負荷MOSトランジスタと2つの駆動MOSトランジスタと、2つの転送MOSトランジスタからなるスタティック型のメモリセルを集積したメモリセルアレーであり、
上記2つの負荷MOSトランジスタは上記第4しきい値電圧を有するPMOSトランジスタにより形成され、
上記2つの駆動MOSトランジスタは上記第2しきい値電圧を有するNMOSトランジスタにより形成され、
上記第1しきい値電圧は上記第2しきい値電圧より小さく、上記第3しきい値電圧の絶対値は上記第4しきい値電圧の絶対値より小さくなるように論理回路、SRAMのメモリセルを設計するものである。
ここでVFBはフラットバンド電圧、ΦFPは真性半導体と不純物等を含んだ半導体のフェルミ電位の差、QBはチャネル下の空乏層の単位面積当たりの電荷量、Coはゲート酸化膜の単位面積当たりの容量であり、次式で与えられる。
εはゲート絶縁膜の誘電率、Toxはゲート酸化膜厚である。したがって、図5に示す通り、ゲート酸化膜厚Toxが厚いほどしきい値Vthは上昇する。
2 SRAM領域
33 メモリセル
41、42 ビット線
42、47 グローバルビット線
62、63 DRAMメモリセル
72、73 出力MOS
81 論理回路領域
82 SRAM領域
83 DRAM領域
84 入出力回路領域
90 半導体基板
91、93、95 Pウエル
92、84、96 Nウエル
101 薄膜の低しきい値のNMOSトランジスタ
102 薄膜の低しきい値のPMOSトランジスタ
103 薄膜の高しきい値のNMOSトランジスタ
104 薄膜の高しきい値のPMOSトランジスタ
105 厚膜の高しきい値のNMOSトランジスタ
106 厚膜の高しきい値のPMOSトランジスタ
123 薄膜の高しきい値のNMOSトランジスタ
124 薄膜の高しきい値のPMOSトランジスタ
Claims (5)
- 第1転送NMOSトランジスタと第1容量とを有するDRAMメモリセルを多数集積したメモリセルアレーと、
第1PMOSトランジスタと第2NMOSトランジスタを具備する入出力回路とを具備し、
上記第1転送NMOSトランジスタと上記第2NMOSトランジスタと上記第1PMOSトランジスタのゲート酸化膜厚は同じであり、
上記第1転送NMOSトランジスタと上記第2NMOSトランジスタのチャネルの不純物量は同じであり、
上記第1転送NMOSトランジスタのチャネル長は上記第2NMOSトランジスタのチャネル長より大きいことを特徴とする半導体集積回路。 - 上記第1転送NMOSトランジスタと上記第2NMOSトランジスタに供給される電圧は等しいことを特徴とする請求項1に記載の半導体集積回路。
- 上記入出力回路は上記メモリセルアレーが形成された領域を囲む領域に形成されることを特徴とする請求項1乃至請求項2のいずれかに記載の半導体集積回路。
- 論理回路と、データ入出力回路と、1つの転送MOSトランジスタと1つの容量を具備するダイナミック型のメモリセルを多数集積したメモリセルアレーとを具備する半導体集積回路において、
上記半導体集積回路は、
第1の厚さのゲート酸化膜を持ち、第1しきい値電圧を持つNMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第1しきい値電圧よりも大きい第2しきい値電圧を持つNMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、第3しきい値電圧を持つPMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第3しきい値電圧の絶対値よりも絶対値の大きい第4しきい値電圧を持つPMOSトランジスタと、
上記第1の厚さより厚い第2の厚さのゲート酸化膜を持ち、上記第2しきい値電圧を持つNMOSトランジスタとチャネルの不純物量が同一の、第5しきい値電圧を持つNMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第4しきい値電圧を持つPMOSトランジスタとチャネルの不純物量が同一の、第6しきい値電圧を持つPMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第5しきい値電圧を持つNMOSトランジスタとチャネルの不純物量が同一で、上記第5しきい値電圧を持つNMOSトランジスタよりもチャネル長が大きい第7しきい値電圧を持つNMOSトランジスタとにより構成され、
上記論理回路には、上記第1しきい値電圧を持つNMOSトランジスタと上記第2しきい値電圧を持つNMOSトランジスタと、上記第3しきい値電圧を持つPMOSトランジスタと上記第4しきい値電圧を持つPMOSトランジスタが用いられ、
上記データ入出力回路には、上記第5しきい値電圧を持つNMOSトランジスタと上記第6しきい値電圧を持つPMOSトランジスタが用いられ、
上記メモリセルの転送MOSトランジスタには、上記第7しきい値電圧を持つNMOSトランジスタが用いられていることを特徴とする半導体集積回路。 - 論理回路と、低電圧の信号電圧を高電圧の信号電圧に変換するレベルシフタ回路と、データ入出力回路と、1つの転送MOSトランジスタと1つの容量を具備するダイナミック型のメモリセルを多数集積したメモリセルアレーとを具備する半導体集積回路において、
上記半導体集積回路は、
第1の厚さのゲート酸化膜を持ち、第1しきい値電圧を持つNMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第1しきい値電圧よりも大きい第2しきい値電圧を持つNMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、第3しきい値電圧を持つPMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第3しきい値電圧の絶対値よりも絶対値の大きい第4しきい値電圧を持つPMOSトランジスタと、
上記第1の厚さより厚い第2の厚さのゲート酸化膜を持ち、上記第1しきい値電圧を持つNMOSトランジスタとチャネルの不純物量が同一の、第5しきい値電圧を持つNMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第2しきい値電圧を持つNMOSトランジスタとチャネルの不純物量が同一の、第6しきい値電圧を持つNMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第3しきい値電圧を持つPMOSトランジスタとチャネルの不純物量が同一の、第7しきい値電圧を持つPMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第4しきい値電圧を持つPMOSトランジスタとチャネルの不純物量が同一の、第8しきい値電圧を持つPMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第6しきい値電圧を持つNMOSトランジスタとチャネルの不純物量が同一で、上記第6しきい値電圧を持つNMOSトランジスタよりもチャネル長が大きい第9しきい値電圧を持つNMOSトランジスタとにより構成され、
上記論理回路には、上記第1しきい値電圧を持つNMOSトランジスタと上記第2しきい値電圧を持つNMOSトランジスタと、上記第3しきい値電圧を持つPMOSトランジスタと上記第4しきい値電圧を持つPMOSトランジスタが用いられ、
上記データ入出力回路には、上記第6しきい値電圧を持つNMOSトランジスタと上記第8しきい値電圧を持つPMOSトランジスタが用いられ、
上記レベルシフタ回路のうち、上記低電圧の信号電圧を入力するMOSトランジスタには、上記第5しきい値電圧を持つNMOSトランジスタが用いられ、
上記メモリセルの転送MOSトランジスタには、上記第9しきい値電圧を持つNMOSトランジスタが用いられていることを特徴とする半導体集積回路。
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