JP2006140327A - 配線基板およびこれを用いた電子部品の実装方法 - Google Patents
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Abstract
【課題】 配線基板の製造工数ならびに実装時の工程数を増やすことなく、アンダーフィル材の流出を効果的に抑制し、配線基板上への電子部品等の高密度実装を実現する
【解決手段】 プリント配線基板1上に、半田ランド4ならびに半田ダム用ランド2を設ける。電子部品9の周囲において、半田ダム用ランド2の上に半田ダム8を形成し、アンダーフィル材10の流出を阻止する。半田ダム8は、高い位置精度で形成でき、半田量を調整することにより、ダムの高さを調整することもできる。また、アンダーフィル材10が溜まり易くするため、プリント配線基板1の表面からソルダーレジスト6を除去しておく。
【選択図】 図2
【解決手段】 プリント配線基板1上に、半田ランド4ならびに半田ダム用ランド2を設ける。電子部品9の周囲において、半田ダム用ランド2の上に半田ダム8を形成し、アンダーフィル材10の流出を阻止する。半田ダム8は、高い位置精度で形成でき、半田量を調整することにより、ダムの高さを調整することもできる。また、アンダーフィル材10が溜まり易くするため、プリント配線基板1の表面からソルダーレジスト6を除去しておく。
【選択図】 図2
Description
本発明は、配線基板およびこれを用いた電子部品の実装方法に関する。
プリント配線基板等の配線基板に電子部品を実装する際に、配線基板と電子部品との間の空隙に、アンダーフィル材(例えば、エポキシ樹脂等の熱硬化性樹脂からなる)を充填し、硬化させる技術がある。ここで配線基板とはフレキシブル基板および硬質(リジッド)基板を利用した配線基板の双方を含むものとする。
アンダーフィル材(アンダーフィル樹脂)は、電子部品と配線基板との間の接着力を強化する働きをする。また、電子部品と配線基板の各材料の熱膨張係数の差に起因する熱応力を分散、吸収し、半田バンプの割れを防止する等の機能を兼ね備えているものもある。
ただし、アンダーフィル材は、電子部品と配線基板との空隙に毛細管現象により充填されるため、その充填のための作業は、効率がよいとはいえない。すなわち、簡単な方法により、短時間で確実に、電子部品の下側にアンダーフィル材を充填するためには、一般に、必要以上の量を電子部品の周囲に垂らす等のラフな方法が採られることが多い。
この結果、余剰のアンダーフィル材が、電子部品の周囲のプリント配線基板上に流出し、広がる。
アンダーフィル材は電気的絶縁体であり、したがって、不要なアンダーフィル材が広がったエリアには、電気的な接続のチェック用のランドや、シールドケース(グランドとして機能する)と接続するためのランド等を配置することができなくなることがある。また、高周波回路に使用される部品などは、下側にアンダーフィル材が充填されることによる、直流や低周波では無視できた浮遊容量の変化が、回路の動作に色々な影響を与えることが知られている。したがってこのような回路を構成する部品へのアンダーフィル材の広がりを避けなければならない。
この対策としては、例えば、特許文献1に記載される技術がある。この特許文献1の技術では、プリント配線板の、半導体チップが実装されるエリアの周囲において、アンダーフィル樹脂を流し込むための溝部を形成し、また、その溝部に連通する貫通孔を形成し、不要なアンダーフィル材を溝部および貫通孔を介してプリント基板の裏面に流れ込ませ、これによって、アンダーフィル材がプリント配線板上において、必要以上に広がることを防止している。
上記貫通孔は、ドリルを用いてプリント配線板に穴を開けることにより形成される。また、上記溝部は、プリント配線板に機械的な加工を施したり、あるいは、液状感光性樹脂をスクリーン印刷して意図的に段差を設けることにより形成される。
特開2000−183237号公報(図1)
上記特許文献1に記載されるようなプリント配線板の機械的な加工は、一般に、かなり手間がかかる。
また、スクリーン印刷を用いて段差を形成する手法を採用する場合でも、例えば、ソルダーレジストを使用して実現可能な段差は20μm程度であり、したがって、十分な高さとはいえない場合もあり得る。液状感光性樹脂の上にロードマップ用のインクをシルク印刷などで重ね塗りし、高さを稼ぐことも考えられるが、印刷精度が悪いために所定部品から距離を離して(つまり、所定のマージンを設けて)印刷するため、この点、実装密度の点で不利となる。
また、貫通孔を形成するにも手間がかかり、また、その貫通孔の周囲には電子部品を実装できなくなり、高密度実装の点では不利となる。
本発明は、前記実情に鑑みてなされたものであり、配線基板の製造工数ならびに実装時の工程数を増やすことなく、アンダーフィル材の流出を効果的に抑制し、配線基板上への電子部品等の高密度実装を可能とすることを目的とする。
本発明の配線基板は、電子部品の実装に際して、アンダーフィル材が使用される配線基板であって、前記電子部品の外部接続端子と半田を介して接続される半田ランドと、前記電子部品の実装領域の周囲の少なくとも一部に敷設された、半田ダムを形成するための下地となるダム用ランドと、を有する。
この構成によれば、電子部品の周囲の少なくとも一部に、アンダーフィル材の流出防止用の半田ダムを構築できるように、配線基板上の所定位置に、半田ダムの下地となる半田ランドを設けておくだけで効率よく半田ダムを形成することができ、アンダーフィル剤の流出防止をはかることができる。ここで半田ランドとは、半田を上乗せするための下地の金属層を言い、通常は、電気的な信号の授受に関与しないダミー端子である。すなわち、これにより、実装工程において、この半田ランド上に、例えば、クリーム半田層をスクリーン印刷等により形成し、リフローと再固化によって半田ダムを容易に形成することができるようになる。ダム用ランドは、半田ランドのパターニング形成時において、同時に形成することができ、配線基板の製造工程の数は何ら増加しない。
また、後の実装工程により形成される半田ダムの高さは、クリーム半田の量により調整でき、また、半田ダムの位置決め精度も高く、所定の位置に正確に形成することができる。したがって、本発明の配線基板を使用することにより、工程数を増やすことなく、アンダーフィル材の不要な広がりを確実に防止することが可能となり、高密度実装が可能となる。
また、後の実装工程により形成される半田ダムの高さは、クリーム半田の量により調整でき、また、半田ダムの位置決め精度も高く、所定の位置に正確に形成することができる。したがって、本発明の配線基板を使用することにより、工程数を増やすことなく、アンダーフィル材の不要な広がりを確実に防止することが可能となり、高密度実装が可能となる。
また、本発明の配線基板は、前記ダム用ランドが、前記電子部品の実装領域を取り囲む形態で敷設されるものを含む。
この構成により、アンダーフィル材の流出に対して、万全な対策をとることができる。アンダーフィル材は、実装される電子部品の周囲の全域に流出することを考慮し、この電子部品の周辺において、この電子部品の実装領域を取り囲むようにダム用ランドを形成するようにすれば、後の実装工程において、アンダーフィル材の周辺の全域への流出を完全に阻止できる形状の半田ダムを形成することができる。
また、本発明の配線基板は、前記ダム用ランドが、前記アンダーフィル材が塗布されてはならない領域に沿って設けられているものを含む。
この構成により、前記アンダーフィル材が塗布されてはならない領域には半田ダムが形成されるため、確実にアンダーフィル材の流出が阻止される。特に、アンダーフィル材が塗布されてはならない領域(電気的な接続のチェック用ランドが形成される領域や、シールドケースと接続するためのランドが形成される領域、あるいは、他の電子部品が実装される領域等)に沿って、ダム用ランドを形成するものである。
特に、必要な部分だけにダムを形成することができ、その部分についてはアンダーフィル材の流出を確実に阻止することができる。不要な部分にはダムを形成しないことから、その分、レイアウト設計上の制約(配線ルールや実装ルール上の制約)を少なくすることもできる。
特に、必要な部分だけにダムを形成することができ、その部分についてはアンダーフィル材の流出を確実に阻止することができる。不要な部分にはダムを形成しないことから、その分、レイアウト設計上の制約(配線ルールや実装ルール上の制約)を少なくすることもできる。
また、本発明の配線基板は、前記ダム用ランドの内側の領域における前記配線基板の表面上から、ソルダーレジストが除去されているものを含む。
この構成により、ダムの内側に効率よくアンダーフィル材が溜まり、強固で確実な接続が可能となる。ソルダーレジストは、後の実装工程において形成される半田バンプ同士が接続しないようにしたり、配線基板の表面に半田が付着するのを防ぐ働きをするものであり、通常は、電子部品の直下ならびにその周辺の配線基板表面には、ソルダーレジストが残っている。しかし、このようにしておくと、後の実装工程において半田ダムが形成された時に、そのソルダーレジストの厚みの分だけ半田ダムの相対的な高さが低くなり、段差が減少し、また、そのソルダーレジストが存在する分だけ、ため込むことができるアンダーフィル材の量が少なくなる。よって、ソルダーレジストをパターニングする際に、ダム用ランドの内側の領域(電子部品寄りの領域:アンダーフィル材が溜まることが予定される領域)において、ソルダーレジストを意図的に除去し、アンダーフィル材を溜まりやすくしておくものである。
また、本発明の電子部品の実装方法は、本発明の配線基板上に電子部品を実装する、電子部品の実装方法であって、前記配線基板の前記半田ランド上および前記ダム用ランド上に半田を供給して半田層を形成する第1の工程と、前記電子部品を前記配線基板上に搭載し、前記電子部品の外部接続端子が前記半田ランド上の前記半田層に接触する状態とし、この状態で前記半田層を溶融させた後に硬化させ、これにより、前記電子部品の外部接続端子を前記半田ランド上で固定すると共に、前記ダム用ランド上に半田ダムを形成する第2の工程と、前記電子部品と前記配線基板との間の空隙にアンダーフィル材を充填し、そのアンダーフィル材を固化させる第3の工程と、を含む。
半田ランド上およびダム用ランド上に半田層を形成し、電子部品の実装時の熱処理によってダム用ランド上の半田をリフロー(溶融)ならびに固化させ、半田ダムを形成するものである。ここで、半田ランド上ならびにダム用ランド上に形成される「半田層」は、例えば、スクリーン印刷により塗布形成されるクリーム半田層である。
半田ダムの高さは、半田層の形成時に供給される半田の量(クリーム半田の量)により調整でき、また、半田ランド上に半田層(クリーム半田層)を正確に形成することも容易にできる。また、電子部品を実装するためのリフロー処理を、そのまま利用して半田ダムが形成されるため、工程の共用化が図られ、半田ダムの形成のための特別な工程が必要ない。また、半田はリフロー処理時に表面張力で先端が丸くなって突出する分、ダムの高さを高くすることもできる。本発明の方法によれば、極めて効率的に、アンダーフィル材の流出を効果的に阻止できるダムを形成することができる。
半田ダムの高さは、半田層の形成時に供給される半田の量(クリーム半田の量)により調整でき、また、半田ランド上に半田層(クリーム半田層)を正確に形成することも容易にできる。また、電子部品を実装するためのリフロー処理を、そのまま利用して半田ダムが形成されるため、工程の共用化が図られ、半田ダムの形成のための特別な工程が必要ない。また、半田はリフロー処理時に表面張力で先端が丸くなって突出する分、ダムの高さを高くすることもできる。本発明の方法によれば、極めて効率的に、アンダーフィル材の流出を効果的に阻止できるダムを形成することができる。
また、本発明の配線基板は、本発明の電子部品の実装方法によって電子部品が実装された状態における本発明の配線基板である。
電子部品が実装された状態の配線基板は、電子部品の周辺へのアンダーフィル材の広がりが十分に抑制されており、デッドスペースが少なく、高密度実装が実現された、コンパクトな実装基板である。よって、携帯電話機等の小型軽量の電子機器への搭載が容易である。
本発明によれば、配線基板の製造工数あるいは実装時の工程数を増大させることなく、アンダーフィル材の流出を効果的に抑制することができ、配線基板上への電子部品の高密度実装が可能となる。
すなわち、本発明の配線基板上にはダム用ランドが設けられているため、実装工程において、半田ダムを容易に形成することができる。
ダム用ランドは、半田ランドのパターニング形成と同時に形成することができ、配線基板の製造工程の数は何ら増加しない。本発明の配線基板を用いると、アンダーフィル材により電子部品を強固に接着しつつ、アンダーフィル材の不要な広がりを効果的に抑制できるため、樹脂が付着してはならないチェック端子やシールドランド、電子部品等を、相互の間隔を詰めて配置することができ、より高密度な実装が可能となる。
また、配線基板の電子部品の実装領域を取り囲むようにダム用ランドを形成しておくことで、後の実装工程において、アンダーフィル材の周辺の全域への流出を完全に阻止できる形状の半田ダムを形成することができる。これにより、アンダーフィルの流出に対して、万全な対策をとることができる。
また、アンダーフィル材が塗布されてはならない領域に沿って、必要な部分だけにダム用ランドを設けてもよい。この場合、その部分についてはアンダーフィル材の流出を確実に阻止することができ、一方、不要な部分にはダムを形成しないことから、その分、レイアウト設計上の制約(配線ルールや実装ルール上の制約)を少なくすることもできる。
また、配線基板上のソルダーレジストをパターニングする際に、ダム用ランドの内側の領域において、ソルダーレジストを意図的に除去することにより、半田ダムの十分な高さを確保し、半田が溜まる容積を増やし、また、段差を増やすことができ、アンダーフィル材を溜まりやすくすることができる。したがって、アンダーフィル材の流出阻止機能を高めることができる。
また、半田ランド上およびダム用ランド上に半田層を形成し、電子部品の実装時の熱処理によってダム用ランド上の半田をリフロー(溶融)ならびに固化させ、半田ダムを形成する実装方法により、工程数を増やすことなく、アンダーフィル材の流出を効果的に阻止できるダムを形成することができる。
この実装方法では、半田ダムの高さは、半田層の形成時に供給される半田の量(クリーム半田の量)により調整でき、また、半田ランド上に半田層(クリーム半田)を正確に形成することも容易にできる。
また、電子部品を実装するためのリフロー処理を、そのまま利用して半田ダムが形成されるため、工程の共用化が図られ、半田ダムの形成のための特別な工程が必要ない。また、半田はリフロー処理時に表面張力で先端が丸くなって突出する分、ダムの高さを高くすることができるという効果も得られる。
また、本発明により、電子部品の周辺へのアンダーフィル材の広がりが十分に抑制されており、デッドスペースが少なく、高密度実装が実現された、コンパクトな実装基板が得られる。よって、携帯電話機等の小型軽量の電子機器にも搭載が可能である。
以下、本発明の実施の形態について、図面を参照して説明する。
(実施の形態1)
(実施の形態1)
本実施の形態では、アンダーフィル材の流出防止用の半田ダムを、電子部品を取り囲むように設ける例について説明する。
図1は、本発明の実施の形態1にかかるプリント配線基板上に電子部品が実装された状態を示す平面図であり、図2は、図1のプリント配線基板のA−A断面図であり、図3は、図2の電子部品が実装された状態のプリント基板の一部を拡大して示す拡大断面図である。
本実施の形態では、プリント配線基板上の電子部品9の搭載領域を取り囲むように、そのアンダーフィル材10の広がりを阻止するためのダムが形成されたことを特徴とするものである。ここでは、下地のダム用ランド2,そのダム用ランド2上に形成された半田ダム8とによってダムが構成されている。
図1に示すように、プリント配線基板(ここでは、両面実装基板とする)1には、電子部品9(例えば、BGAパッケージを有する大型のLSI)ならびに電子部品11(例えば、電界コンデンサのような小型の部品)が実装されている。
図1に示すように、プリント配線基板(ここでは、両面実装基板とする)1には、電子部品9(例えば、BGAパッケージを有する大型のLSI)ならびに電子部品11(例えば、電界コンデンサのような小型の部品)が実装されている。
また、プリント配線基板1の周辺には、シールドケース(グランドとして機能する)等と接地するためのランド(接地ランド)3、ならびに、電気チェック用のチェック端子5が配置されている。
電子部品9の外部接続端子(参照符号20:図1では不図示。図2,図3に記載されている)は、プリント配線基板1上に形成されている半田ランド(参照符号4:図1では不図示。図2,図3に記載されている)上において、半田バンプ(参照符号12:図1では不図示。図2,図3に記載されている)を介して固定、接続されている。
電子部品9の周囲には、その電子部品9を取り囲むように、そのアンダーフィル材10の広がりを阻止するためのダム(下地のダム用ランド2,そのダム用ランド2上に形成された半田ダム8からなる)が形成されている。
電子部品9と配線基板1との間隙には、アンダーフィル材(例えば、エポキシ樹脂系の接着剤であり、熱応力の分散、吸収作用も有する)10が充填され、余ったアンダーフィル材10は、電子部品9の周囲に広がっている。
ただし、アンダーフィル材10の広がりは、ダム(8,2)によって阻止され、ダム(8,2)の外側に広がらないようになっている。
また、プリント配線基板1の表面は、半田の付着を防止するために、ソルダーレジスト6が設けられるが、本実施の形態では、アンダーフィル材10の流出防止用のダム(8,2)の内側のエリアにおいて、アンダーフィル材9を溜まりやすくするという観点から、ソルダーレジスト6を除去している。
次に、図2を参照して、電子部品9が搭載されたプリント配線基板1における実装部の断面構造について説明する。
図2に示されるように、プリント配線基板1上には、電子部品9の外部接続端子20に対応して配置される半田ランド(半田を盛るための下地となる金属層(接続端子))4が設けられており、電子部品9の外部接続端子20と半田ランド4とは、半田バンプ12により接続されている。
また、ダム用ランド2は、半田ダムを形成するための下地となる金属層(ダミー端子)であり、半田ランド4のパターニング形成時に同時に形成されるものである。このダム用ランド2の幅は、高密度実装の妨げにならないようにするという観点から、0.15mm〜0.2mm程度が望ましい。
ダム用ランド2上には、アンダーフィル材10の流出を阻止する半田ダム8が設けられている。この半田ダム8は、電子部品9の実装時において、電子部品9と半田ランド4との電気的接続をとるための半田バンプ12が形成される時に、同時に形成されるものである(この詳細は、図5を用いて後述する)。
また、ダム用ランド2の内側のエリアにおいて、プリント配線基板1の表面上から、ソルダーレジスタを意図的に除去し、アンダーフィル材10が溜まりやすくしている。図2において、ソルダーレジストが除去された箇所には、7a〜7eの参照符号を付してある。
すなわち、プリント配線基板1の表面にソルダーレジスト6が残った状態では、そのソルダーレジストの厚みの分だけ半田ダム8の相対的な高さが低くなり、また、段差が減少し、また、そのソルダーレジストが存在する分だけ、溜め込むことができるアンダーフィル材10の量が少なくなる。
よって、ソルダーレジスト6をパターニングする際に、ダム用ランドの内側の領域7(電子部品寄りの領域:アンダーフィル材が溜まることが予定される領域)において、ソルダーレジストを意図的に除去し、アンダーフィル材を溜まりやすくしたものである。
図3に示されるように、電子部品9の直下にはアンダーフィル材10が充填されており、また、余分なアンダーフィル材10が、その周囲に広がってはいるものの、半田ダム8によって、その広がりが確実に阻止されている。
また、図3に明記されるように、アンダーフィル材の広がりを阻止するためのダムの高さは、半田ダム12の高さ(H1)に、ダム用ランド2の高さ(H2)を加えた高さである。
仮に、ソルダーレジスト6が、プリント配線基板1の表面に残っていると、そのソルダーレジスト6の厚み分だけ、ダムの相対的な高さが減少して、アンダーフィル材10の流出阻止能力が減少し、また、段差(窪み)が減ることから、アンダーフィル材10が流れ易くなってしまう。
したがって、エリア7(7a〜7e)において、プリント配線基板1の表面からソルダーレジストを除去しておくことは、アンダーフィル材10の流出を効果的に防止する点で有効であり、また、簡単な方法であるため、その実現も容易である。
図6は、本発明の効果を説明するための対比例(本発明を使用しないプリント配線基板に電子部品を実装した例)の平面図である。図6において、図1と共通する部分には、同じ参照符号を付してある。
図示されるように、アンダーフィル材10は、電子部品9の周囲の全域において、かなり広がっている。これにより、図中、点線で示すエリア30が、ランド(3,5)や他の部品11の実装が禁止されるエリア(実装禁止エリア)となってしまい、高密度実装の妨げとなり、プリント配線基板1の全体の面積が大型化してしまう。
図1の本発明のプリント配線基板を用いた実装構造では、余分なアンダーフィル材10の広がりは確実に抑制され、その分、ランド等を高密度に配置できる。
さらに、ダムは半田にて形成され、その半田の供給は精度よく行われることから、ダムの形状、線幅等は、かなり正確に制御でき、また、その半田の量も正確に制御可能であるため、そのダムを設けたことによる専有面積の増大は最小限に抑えることができる。
このように、本実施の形態のプリント配線基板を用いることにより、配線基板の製造工数あるいは実装時の工程数を何ら増大させないで、最小限度の専有面積のダムを効率的に形成することができ、アンダーフィル材の流出を効果的に抑制し、配線基板上への電子部品等の高密度実装が可能となる。
(実施の形態2)
(実施の形態2)
図4は、本発明の実施の形態2にかかるプリント配線基板上に、電子部品を実装した状態を示す平面図である。図4において、図1と同じ部分については同じ参照符号を付してある。
前記実施の形態では、電子部品を取り囲むようにダムを形成しているが、本実施の形態では、アンダーフィル材の広がりを確実に禁止すべきエリアに沿って、最も必要な箇所にのみ、ダムを形成している。
すなわち、図1では、アンダーフィル材10が付着すると電気的な接続が取れなくなるシールドケースなどと接地するためのランド3や電気チェック用のチェック端子5、ならびに、アンダーフィル材10が付着すると電気特性などに影響を及ぼす電子部品11が配置されるエリアに沿って、半田ダム8(8a,8b)を設けている。
図示されるように、半田ダム8aは、チェック端子5や電子部品11の片側において、アンダーフィル材10の流出を完全に防ぐための障壁を形成しており、かつ、この半田ダム8aの一部は、チェック端子5や電子部品11の両サイドに回り込むようにして形成されており、アンダーフィル材10の侵入を確実に阻止できるようになっている。
また、半田ダム8bは、接地ランド3の周囲を取り囲むように設けている。これにより、接地ランド3へのアンダーフィル材の流入が確実に阻止される。
このように、本実施の形態では、必要な部分だけにダムを形成することができ、その部分についてはアンダーフィル材の流出を確実に阻止することができる。一方、他の部分にはダムを形成しないことから、その分、レイアウト設計上の制約(配線ルールや実装ルール上の制約)を少なくすることもできる。
(実施の形態3)
(実施の形態3)
本実施の形態では、プリント配線基板自体の断面構造ならびにそのプリント基板の製造工程と、そのプリント配線基板上に電子部品を実装する実装方法(半田ダムを形成する工程を含む)について説明する。
図5(a)〜(e)は、プリント配線基板上に電子部品を実装する、電子部品の実装方法(半田ダムを形成する工程を含む)を説明するための工程毎のプリント配線基板の断面図である。
図5において、前記実施の形態と共通する部分には同じ参照符号を付してある。
図5(a)は、プリント配線基板の要部の断面構造を示している。
図示されるように、プリント配線基板1上には、半田ランド4a,4bおよびダム用ランド2が形成されており、また、パターニングされたソルダーレジスト6が形成されている。
一般的にプリント配線基板の製造に際しては、予め銅箔を貼った基材上にスルーホールを接続するために銅めっきなどを施した後に、パターン形成用の光感光性フィルムを貼り付け、パターンフィルムを用いて露光、現像、エッチングにてパターンニングすることで、半田ランド4a,4bおよびダム用ランド2を含む回路パターンを形成する。
続いて、プリント配線基板1の全面にUV硬化型の液状ソルダーレジスト6をスクリーン印刷や静電塗布などの方法で塗布し、仮乾燥させた後、レジストマスクを用いてUV露光、硬化、現像することにより、ソルダーレジスト6をパターニングする。このパターニングにより、半田ランド4a,4b上には、開口部P1,P2が形成され、また、半田ダム2上には、開口部P3が形成される。
また、このとき、ダム用ランド2の内側(図の左側)のエリアにおけるプリント配線基板1の表面から、ソルダーレジストが除去される。ソルダーレジストが除去された部分には7a〜7cの参照符号を付されている。
図5(b)は、電子部品9の実装工程ならびに半田ダムの形成工程におけるプリント配線基板の断面図を示している。
図5(b)の工程では、図5(a)のプリント配線基板1の、半田ランド4a,4bおよびダム用ランド2上において、クリーム半田をスクリーン印刷し、半田層(半田層(12a,12b)ならびに半田層8)を形成する。本実施の形態における半田層8は、半田ダムを高くするために、ダム用ランド2の幅より広く形成している。
すなわち、半田ランド(4a,4b)上にクリーム半田を供給する際、ダム用ランド2上にもクリーム半田を供給して半田層(将来、半田ダムとなる)を形成するものである。また、半田ダムの高さは、半田層8の幅を変えることによりコントロールすることが可能となる。
図5(c)は、電子部品9をプリント配線基板1上に搭載する工程を示している。
電子部品9の下面には、外部接続端子(20a,20b)が形成され、更にその外部接続端子(20a,20b)上には、半田バンプ(21a,21b)が形成されている。この半田バンプ(21a,21b)を、半田ランド(4a,4b)上に供給された、クリーム半田層(12a,12b)に対応させて、電子部品9をプリント配線基板1上に搭載する。
図5(d)は、リフロー処理工程を示している。
図5(d)に示すように、電子部品9の外部接続端子(20a,20b)は、半田バンプ(21a,21b)を、半田ランド(4a,4b)上に供給されたクリーム半田層(12a,12b)に接触させた状態で、リフロー炉に入れて加熱処理することにより、半田バンプ(21a,21b)とクリーム半田層(12a,12b)を溶融させ、その後に冷却し一体化した半田バンプ(22a,22b)として固化させる。
このリフロー処理により、電子部品9の外部接続端子(20a,20b)と、半田ランド(4a,4b)が半田バンプ(22a,22b)を介し接続され、電子部品9と半田ランド4(4a,4b)との間の電気的接続が確保される。また、これと同時に、ダム用ランド2上において、半田ダム8が形成される。リフロー処理により、半田ダム8の先端が表面張力によって丸まって突出するため、その分、ダムの高さが高くなる。
図5(e)は、アンダーフィル材の充填、硬化工程を示している。
すなわち、エポキシ系等の熱硬化性樹脂10を、ディスペンサーを使って電子部品9の外周の1〜2辺から流し込む。
エポキシ樹脂系の熱硬化性樹脂(アンダーフィル材)10は、電子部品7とプリント配線基板1の隙間を埋めながら反対側の辺より流れ出し、ソルダーレジストが除去されたエリア(7a〜7c)に溜まる。
さらに流れ出したアンダーフィル材10は、十分な高さをもつ半田ダム8によってせき止められ、半田ダム8の外側に流れ出さない。よって、アンダーフィル樹脂の広がりを最小限に抑えることができる。
次に、熱硬化炉にて80℃〜150℃ほどの温度で一定時間加熱し、そのアンダーフィル樹脂を硬化させる。これにより、電子部品9とプリント配線基板1とが強固に接着され、半田付けの強度を十分に補うことができる。
以上のプリント配線基板の製造工程ならびに実装工程からわかるように、本発明におけるダム(ダム用ランド2および半田ダム8)の形成(ソルダーレジストの意図的な除去工程も含む)に関しては、特別な工程の追加は何ら必要なく、マスクパターンの変更のみで対応できる。
また、ダムをつくるための代替技術としては、ソルダーレジストやシルク印刷によりダムを形成する方法も考えられるが、ソルダーレジストは精密な加工がむずかしく、幅を大きく取り、また、シルク印刷は位置精度が悪く、マージンを確保する必要があることから、部品を配置できない範囲が、かえって広がる可能性もあり、さらに、両方法とも、ダムの高さを高くしにくいという問題もある。
これに対し、本発明の方法によるダム形成は、ダムの形成位置を正確に決めることができ、また、供給する半田量を調整することにより、ダムの高さを高くすることも可能である。
このように、本発明によれば、工程数を何ら増加させることなく、十分な高さをもつダムを、正確に位置決めしつつ形成することができる。
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々、変形、応用が可能である。
すなわち、前記実施の形態では、プリント配線基板に電子部品を実装後、電子部品を固着するアンダーフィル材用樹脂を塗布していたが、半導体ベアチップをフリップチップ実装する場合のように、先に半導体ベアチップの下に実装するための樹脂を流し込む工法を採用する場合でも、半田ダムを先に形成すれば、同様の効果を得ることができる。つまり、半導体チップの外形よりも外側に接続用の樹脂が流出することを防止することができる。
以上説明したように本発明によれば、配線基板の製造工数あるいは実装時の工程数を増大させないで、アンダーフィル材の流出を効果的に抑制することができる。よって、配線基板上への電子部品等の高密度実装が可能となる。
すなわち、本発明の配線基板上にはダム用ランドが設けられているため、実装工程において、半田ダムを容易に形成することができる。
また、ダム用ランドは、半田ランドのパターニング形成と同時に形成することができ、配線基板の製造工程の数は何ら増加しない。
本発明の配線基板を用いると、アンダーフィル材により電子部品を強固に接着しつつ、アンダーフィル材の不要な広がりを効果的に抑制できるため、樹脂が付着してはならないチェック端子やシールドランド、電子部品等を、相互の間隔を詰めて配置することができ、より高密度な実装が可能となる。
また、配線基板の電子部品の実装領域を取り囲むようにダム用ランドを形成しておくことで、後の実装工程において、アンダーフィル材の周辺の全域への流出を完全に阻止できる形状の半田ダムを形成することができる。これにより、アンダーフィルの流出に対して、万全な対策をとることができる。
また、アンダーフィル材が塗布されてはならない領域に沿って、必要な部分だけにダム用ランドを設けてもよい。この場合、その部分についてはアンダーフィル材の流出を確実に阻止することができ、一方、不要な部分にはダムを形成しないことから、その分、レイアウト設計上の制約(配線ルールや実装ルール上の制約)を少なくすることもできる。
また、配線基板上のソルダーレジストをパターニングする際に、ダム用ランドの内側の領域において、ソルダーレジストを意図的に除去することにより、半田ダムの十分な高さを確保し、半田が溜まる容積を増やし、また、段差を増やすことができ、アンダーフィル材を溜まりやすくすることができる。したがって、アンダーフィル材の流出阻止機能を高めることができる。
また、半田ランド上およびダム用ランド上に半田層を形成し、電子部品の実装時の熱処理によってダム用ランド上の半田をリフロー(溶融)ならびに固化させ、半田ダムを形成する実装方法により、工程数を増やすことなく、アンダーフィル材の流出を効果的に阻止できるダムを形成することができる。
この実装方法では、半田ダムの高さは、半田層の形成時に供給される半田の量(クリーム半田の量)により調整でき、また、半田ランド上に半田層(クリーム半田)を正確に形成することも容易にできる。
また、電子部品を実装するためのリフロー処理を、そのまま利用して半田ダムが形成されるため、工程の共用化が図られ、半田ダムの形成のための特別な工程が必要ない。また、半田はリフロー処理時に表面張力で先端が丸くなって突出する分、ダムの高さを高くすることができるという効果も得られる。
また、本発明により、電子部品の周辺へのアンダーフィル材の広がりが十分に抑制されており、デッドスペースが少なく、高密度実装が実現された、コンパクトな実装基板が得られる。したがって、携帯電話等の小型軽量の電子機器にも搭載することができる。
本発明は、配線基板の製造工数あるいは実装時の工程数を増大させることなく、アンダーフィル材の流出を効果的に抑制し、配線基板上への電子部品等の高密度実装を可能とするという効果を奏することから、電子部品を高密度に実装するための配線基板および電子部品の実装方法として有用である。
1 プリント配線基板
2 半田ダム用ランド(半田ダムを形成するためのダミー金属端子)
3 シールドケース等と接続される接地ランド
4 半田ランド(電子部品を搭載するための金属端子)
5 電気チェック用のチェック端子
6 ソルダーレジスト
7(7a〜7e) ソルダーレジストが意図的に除去された部分
8 半田ダム
9 電子部品
10 アンダーフィル材(エポキシ系の熱硬化性樹脂等)
11 接着樹脂が付着すると電気特性などに影響を及ぼす電子部品
12(12a,12b) クリーム半田層
20(20a,20b) 電子部品の外部接続端子
21(21a,21b)電子部品の外部接続端子に設けられている半田バンプ
22(22a,22b) 半田バンプ(21a,21b)とクリーム半田層(12a,12b)が溶融してできた半田バンプ
30 ランドや他の部品の実装が禁止されるエリア(実装禁止エリア)
2 半田ダム用ランド(半田ダムを形成するためのダミー金属端子)
3 シールドケース等と接続される接地ランド
4 半田ランド(電子部品を搭載するための金属端子)
5 電気チェック用のチェック端子
6 ソルダーレジスト
7(7a〜7e) ソルダーレジストが意図的に除去された部分
8 半田ダム
9 電子部品
10 アンダーフィル材(エポキシ系の熱硬化性樹脂等)
11 接着樹脂が付着すると電気特性などに影響を及ぼす電子部品
12(12a,12b) クリーム半田層
20(20a,20b) 電子部品の外部接続端子
21(21a,21b)電子部品の外部接続端子に設けられている半田バンプ
22(22a,22b) 半田バンプ(21a,21b)とクリーム半田層(12a,12b)が溶融してできた半田バンプ
30 ランドや他の部品の実装が禁止されるエリア(実装禁止エリア)
Claims (6)
- 電子部品の実装に際し、アンダーフィル材が使用される配線基板であって、
前記電子部品の外部接続端子と半田を介して接続される半田ランドと、
前記電子部品の実装領域の周囲の少なくとも一部に敷設された、半田ダムを形成するための下地となるダム用ランドと、
を有することを特徴とする配線基板。 - 請求項1記載の配線基板であって、
前記ダム用ランドは、前記電子部品の実装領域を取り囲むように敷設されることを特徴とする配線基板。 - 請求項1記載の配線基板であって、
前記ダム用ランドは、前記アンダーフィル材の塗布領域の端縁に沿って設けられていることを特徴とする配線基板。 - 請求項1乃至3のいずれかに記載の配線基板であって、
前記ダム用ランドの内側の領域における前記配線基板の表面上から、ソルダーレジストが除去されていることを特徴とする配線基板。 - 請求項1乃至4のいずれかに記載の配線基板上に電子部品を実装する、電子部品の実装方法であって、
前記配線基板の前記半田ランド上および前記ダム用ランド上に半田を供給して半田層を形成する第1の工程と、
前記電子部品を前記配線基板上に搭載し、前記電子部品の外部接続端子が前記半田ランド上の前記半田層に接触する状態とし、この状態で前記半田層を溶融させた後に固化させ、これにより、前記電子部品の外部接続端子を前記半田ランド上で固定すると共に、前記ダム用ランド上に半田ダムを形成する第2の工程と、
前記電子部品と前記配線基板との間の空隙にアンダーフィル材を充填し、そのアンダーフィル材を硬化させる第3の工程と、
を含むことを特徴とする電子部品の実装方法。 - 請求項5記載の電子部品の実装方法を利用して電子部品が実装された状態の、請求項1乃至4のいずれかに記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004328852A JP2006140327A (ja) | 2004-11-12 | 2004-11-12 | 配線基板およびこれを用いた電子部品の実装方法 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2006140327A true JP2006140327A (ja) | 2006-06-01 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004328852A Withdrawn JP2006140327A (ja) | 2004-11-12 | 2004-11-12 | 配線基板およびこれを用いた電子部品の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006140327A (ja) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008159911A (ja) * | 2006-12-25 | 2008-07-10 | Shinko Electric Ind Co Ltd | 実装基板及び電子装置 |
US7569419B2 (en) | 2006-09-29 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins |
US7880276B2 (en) | 2007-01-30 | 2011-02-01 | Fujitsu Semiconductor Limited | Wiring board and semiconductor device |
US8294283B2 (en) | 2009-12-07 | 2012-10-23 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
JP2013069942A (ja) * | 2011-09-24 | 2013-04-18 | Denso Corp | 半導体装置及びその製造方法 |
US20130134574A1 (en) * | 2011-11-25 | 2013-05-30 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
KR20130117109A (ko) * | 2012-04-17 | 2013-10-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
JP2014103198A (ja) * | 2012-11-19 | 2014-06-05 | J Devices:Kk | 半導体装置及びその製造方法 |
JP2017005175A (ja) * | 2015-06-12 | 2017-01-05 | 凸版印刷株式会社 | 半導体パッケージ基板、半導体パッケージおよびその製造方法 |
WO2018074581A1 (ja) * | 2016-10-21 | 2018-04-26 | ソニーセミコンダクタソリューションズ株式会社 | 電子基板、および電子装置 |
US9978707B1 (en) | 2017-03-23 | 2018-05-22 | Delphi Technologies, Inc. | Electrical-device adhesive barrier |
CN108601214A (zh) * | 2018-04-13 | 2018-09-28 | 维沃移动通信有限公司 | 电子设备、电子设备的电路板装置及其制备方法 |
CN109755187A (zh) * | 2017-11-08 | 2019-05-14 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
KR20200050348A (ko) * | 2018-10-31 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 소자 및 그를 형성하는 방법 |
CN111354649A (zh) * | 2018-12-21 | 2020-06-30 | 台湾积体电路制造股份有限公司 | 封装结构与其形成方法 |
WO2022097926A1 (ko) * | 2020-11-06 | 2022-05-12 | 삼성전자주식회사 | 솔더 월을 포함하는 전자 장치 |
US11676929B2 (en) | 2016-10-21 | 2023-06-13 | Sony Semiconductor Solutions Corporation | Electronic substrate and electronic apparatus |
-
2004
- 2004-11-12 JP JP2004328852A patent/JP2006140327A/ja not_active Withdrawn
Cited By (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7569419B2 (en) | 2006-09-29 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins |
US8502083B2 (en) | 2006-12-25 | 2013-08-06 | Shinko Electric Industries Co., Ltd. | Mounting substrate and electronic device |
JP2008159911A (ja) * | 2006-12-25 | 2008-07-10 | Shinko Electric Ind Co Ltd | 実装基板及び電子装置 |
TWI447821B (zh) * | 2006-12-25 | 2014-08-01 | Shinko Electric Ind Co | 安裝基板及電子裝置 |
KR101407564B1 (ko) * | 2006-12-25 | 2014-06-13 | 신꼬오덴기 고교 가부시키가이샤 | 실장기판 및 전자장치 |
US7880276B2 (en) | 2007-01-30 | 2011-02-01 | Fujitsu Semiconductor Limited | Wiring board and semiconductor device |
US8294283B2 (en) | 2009-12-07 | 2012-10-23 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
US8673684B2 (en) | 2009-12-07 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method thereof |
JP2013069942A (ja) * | 2011-09-24 | 2013-04-18 | Denso Corp | 半導体装置及びその製造方法 |
US20130134574A1 (en) * | 2011-11-25 | 2013-05-30 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
KR20130117109A (ko) * | 2012-04-17 | 2013-10-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
KR101906269B1 (ko) * | 2012-04-17 | 2018-10-10 | 삼성전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
JP2014103198A (ja) * | 2012-11-19 | 2014-06-05 | J Devices:Kk | 半導体装置及びその製造方法 |
TWI587476B (zh) * | 2012-11-19 | 2017-06-11 | 吉帝偉士股份有限公司 | 半導體裝置及其製造方法 |
JP2017005175A (ja) * | 2015-06-12 | 2017-01-05 | 凸版印刷株式会社 | 半導体パッケージ基板、半導体パッケージおよびその製造方法 |
WO2018074581A1 (ja) * | 2016-10-21 | 2018-04-26 | ソニーセミコンダクタソリューションズ株式会社 | 電子基板、および電子装置 |
JP2021192442A (ja) * | 2016-10-21 | 2021-12-16 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置、および電子装置 |
JPWO2018074581A1 (ja) * | 2016-10-21 | 2019-08-29 | ソニーセミコンダクタソリューションズ株式会社 | 電子基板、および電子装置 |
JP7379425B2 (ja) | 2016-10-21 | 2023-11-14 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置、および電子装置 |
US11676929B2 (en) | 2016-10-21 | 2023-06-13 | Sony Semiconductor Solutions Corporation | Electronic substrate and electronic apparatus |
US10910289B2 (en) | 2016-10-21 | 2021-02-02 | Sony Semiconductor Solutions Corporation | Electronic substrate and electronic apparatus |
US9978707B1 (en) | 2017-03-23 | 2018-05-22 | Delphi Technologies, Inc. | Electrical-device adhesive barrier |
CN109755187A (zh) * | 2017-11-08 | 2019-05-14 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
CN109755187B (zh) * | 2017-11-08 | 2023-04-07 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
CN108601214A (zh) * | 2018-04-13 | 2018-09-28 | 维沃移动通信有限公司 | 电子设备、电子设备的电路板装置及其制备方法 |
KR102315638B1 (ko) * | 2018-10-31 | 2021-10-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 소자 및 그를 형성하는 방법 |
US11424174B2 (en) | 2018-10-31 | 2022-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
KR20200050348A (ko) * | 2018-10-31 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 소자 및 그를 형성하는 방법 |
US11901255B2 (en) | 2018-10-31 | 2024-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
US11328936B2 (en) * | 2018-12-21 | 2022-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of package structure with underfill |
TWI736072B (zh) * | 2018-12-21 | 2021-08-11 | 台灣積體電路製造股份有限公司 | 封裝結構與其形成方法 |
CN111354649A (zh) * | 2018-12-21 | 2020-06-30 | 台湾积体电路制造股份有限公司 | 封装结构与其形成方法 |
WO2022097926A1 (ko) * | 2020-11-06 | 2022-05-12 | 삼성전자주식회사 | 솔더 월을 포함하는 전자 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |