KR102315638B1 - 반도체 소자 및 그를 형성하는 방법 - Google Patents

반도체 소자 및 그를 형성하는 방법 Download PDF

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract

반도체 소자를 형성하기 위한 방법이, 기판의 제1 표면에 제1 반도체 소자를 부착하는 단계; 상기 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 희생 구조물을 형성하는 단계로서, 상기 희생 구조물은 기판의 상기 제1 표면의 제1 구역을 에워싸는 것인, 희생 구조물을 형성하는 단계; 및 상기 제1 구역 내에 하부 충전 재료를 형성하는 단계를 포함한다.

Description

반도체 소자 및 그를 형성하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
반도체 산업은, 다양한 전자 부품들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 등)의 집적 밀도에 관한 지속적인 개선으로 인해, 빠른 성장을 경험해왔다.
대부분의 경우, 집적 밀도의 개선은, 최소 특징부 크기의 반복되는 감소로부터 야기되어 왔으며, 이는 주어진 영역에 더 많은 구성요소가 집적되는 것을 허용한다.
전자 소자들의 소형화에 대한 요구가 증가함에 따라, 반도체 다이의 더욱 작고 더욱 창의적인 패키징 기술에 대한 필요성이 대두되었다. 그러한 패키징 시스템의 예가, 패키지-온-패키지(PoP) 기술이다. PoP 소자에서, 상부 반도체 패키지가, 고도의 집적 및 구성요소 밀도를 제공하기 위해, 하부 반도체 패키지의 상부에 적층된다. 다른 예가, 칩-온-웨이퍼-온-기판(CoWoS) 구조이며, 여기서 반도체 칩이 칩-온-웨이퍼(CoW) 구조를 형성하기 위해 웨이퍼(예를 들어, 인터포저(interposer))에 부착된다. CoW 구조는 이어서, CoWoS를 형성하기 위해 기판(예를 들어, 인쇄 회로 기판)에 부착된다. 이러한 그리고 다른 발전된 패키징 기술들이, 향상된 기능들 및 작은 점유 면적을 갖는 반도체 소자들의 생산을 가능하게 한다.
반도체 소자를 형성하는 방법이, 기판의 제1 표면에 제1 반도체 소자를 부착하는 단계; 상기 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 희생 구조물을 형성하는 단계로서, 상기 희생 구조물은 기판의 상기 제1 표면의 제1 구역을 에워싸는 것인, 희생 구조물을 형성하는 단계; 및 상기 제1 구역 내에 하부 충전 재료(underfill)를 형성하는 단계를 포함한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는, 일부 실시예에 따른, 반도체 소자의 단면도를 도시한다.
도 1b는, 일부 실시예에 따른, 도 1a의 반도체 소자의 개략적 단면도를 도시한다.
도 2 내지 도 6은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자의 다양한 도면들을 도시한다.
도 7 및 도 8은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자의 단면도들을 도시한다.
도 9 및 도 10은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자의 단면도들을 도시한다.
도 11은, 일부 실시예에서, 반도체 소자를 형성하는 방법의 흐름도를 도시한다.
뒤따르는 개시는, 본 발명의 상이한 특징부들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 설명 전체에 걸쳐, 달리 구체화되지 않는 한, 상이한 도면들에서의 유사한 참조 부호들은, 동일한 또는 유사한 재료(들)를 사용하여 동일한 또는 유사한 방법에 의해 형성되는 동일한 또는 유사한 구성요소를 지칭한다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 배향될 수 있으며(90°회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
도 1a는, 일부 실시예에 따른, 반도체 소자(100)의 단면도를 도시한다. 반도체 소자(100)는, 칩-온-웨이퍼(CoW) 구조를 갖는다. 도 1a에 도시된 바와 같이, 반도체 소자(100)는, 웨이퍼(150)(예를 들어, 인터포저), 웨이퍼(150)에 부착되는 하나 이상의 다이(111)(예를 들어, 111A, 111B, 및 111C), 다이들(111)과 웨이퍼(150) 사이의 하부충전 재료(133), 및 웨이퍼(150) 위의 그리고 다이들(111) 둘레의 몰딩 재료(135)를 포함한다. 반도체 소자(100)는, 후속적으로, 그에 대한 세부사항이 이하에 설명되는 것인, 칩-온-웨이퍼-온-기판(CoWoS) 구조를 갖는 반도체 소자(200)를 형성하기 위해 기판에 부착된다.
반도체 소자(100)를 형성하기 위해, 하나 이상의 다이(111)(또한 반도체 다이들, 칩들, 또는 집적 회로(IC) 다이들로 지칭될 수 있음)가, 웨이퍼(150)의 상측 표면에 부착된다. 도시된 실시예에서, 웨이퍼(150)는 인터포저이며, 그리고 그에 따라, 웨이퍼(150)는, 다른 유형의 적당한 웨이퍼들이 또한 웨이퍼(150)로서 사용될 수 있다는 이해와 더불어, 본 명세서에서의 논의에서 인터포저로도 지칭될 수 있을 것이다. 다이들(111)(예를 들어, 111A, 111B, 및 111C)은, 일부 실시예에서, 동일한 유형의 다이들(예를 들어, 메모리 다이들, 또는 논리 다이들)이다. 다른 실시예에서, 다이들(111)은, 상이한 유형의 것이고, 예를 들어, 다이(111A)는 논리 다이일 수 있으며 그리고 다이들(111B 및 111C)은 메모리 다이들일 수 있을 것이다. 다이들(111)의 개수 및 도 1a에서의 다이들(111)의 상대적은 개소들은 단지 예이고, 다른 개수 및 다이들의 개소들이, 가능하며 그리고 본 개시의 범위 이내에 포함되는 것으로 의도된다.
일부 실시예에서, 다이(111A)는, 기판(111AS), 기판(111AS) 내에/상에 형성되는 전기적 구성요소들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 다이오드들, 또는 이와 유사한 것), 및 다이(111A)의 기능 회로를 형성하기 위해 전기적 구성요소들을 연결하는 기판(111AS) 위의 상호연결 구조물(112)을 포함한다. 다이(111A)는 또한, 도전성 패드들(102) 및, 도전성 패드들(102) 상에 형성되는, 도전성 필러들(conductive pillars)(117)(또한 다이 커넥터들로도 지칭됨)을 포함한다. 도전성 필러들(117)은, 다이(111A)의 회로들에 대한 전기적 연결을 제공한다.
다이(111A)의 기판(111AS)은, 도핑된 또는 도핑되지 않은, 반도체 기판, 또는 실리콘-온-절연체(SOI) 기판의 활성 층일 수 있을 것이다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄-온-절연체(SGOI), 또는 이들의 조합과 같은, 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판들이, 복층 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
다이(111A)의 전기적 구성요소들은, 광범위한 능동적 구성요소들(예를 들어, 트랜지스터들) 및 수동적 구성요소들(예를 들어, 커패시터들, 저항기들, 인덕터들), 그리고 이와 유사한 것을 포함한다. 다이(111A)의 전기적 구성요소들은, 다이(111A)의 기판(111AS) 내부에 또는 상에 임의의 적당한 방법을 사용하여 형성될 수 있을 것이다. 다이(111A)의 상호연결 구조물(112)은, 하나 이상의 유전체 층 내에 형성되는 하나 이상의 금속화 층(예를 들어, 구리 층들)을 포함하며, 그리고 기능 회로류를 형성하도록 다양한 전기적 구성요소들을 연결하기 위해 사용된다. 실시예에서, 상호연결 구조물은, 유전체 및 도전성 재료(예를 들어, 구리)의 교호반복적 층들로 형성되며, 그리고 (성막, 다마신, 이중 다마신, 등과 같은) 임의의 적당한 프로세스를 통해 형성될 수 있을 것이다.
하나 이상의 패시베이션 층(미도시)이, 다이(111A)의 아래에 놓이는 구조물들을 위한 어느 정도의 보호를 제공하기 위해, 다이(111A)의 상호연결 구조물(112) 위에 형성될 수 있을 것이다. 패시베이션 층은, 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물들과 같은 로우-k 유전체들, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극단적인 로우-k 유전체들, 이들의 조합들, 또는 이와 유사한 것과 같은, 하나 이상의 적당한 유전체 재료로 이루어질 수 있을 것이다. 패시베이션 층은, 비록 임의의 적당한 프로세스가 활용될 수 있지만, 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있을 것이다.
도전성 패드들(102)은, 패시베이션 층 위에 형성될 수 있으며, 그리고 다이(111A)의 상호연결 구조물(112)과 전기적 접촉 상태에 놓이도록 패시베이션 층을 통해 연장될 수 있을 것이다. 도전성 패드들(102)은, 알루미늄을 포함할 수 있지만, 구리와 같은, 다른 재료들이, 대안적으로 사용될 수 있을 것이다.
다이(111A)의 도전성 필러들(117)은, 다이(111A)의 회로에 대한 전기적 연결을 위한 도전성 구역들을 제공하기 위해, 도전성 패드들(102) 상에 형성된다. 도전성 필러들(117)은, 구리 필러들, 마이크로범프들과 같은 접촉 범프들, 또는 이와 유사한 것일 수 있으며, 그리고 구리, 주석, 은, 이들의 조합, 또는 다른 적당한 재료와 같은, 재료를 포함할 수 있을 것이다.
비록 상이한 전기적 구성요소들 및 상이한 전기적 연결들이, 상이한 기능들을 갖는 회로들이 상이한 다이들을 위해 형성되도록, 형성될 수 있지만, 다이들(111B 및 111C)은, 동일한 또는 유사한 공정 단계들을 사용하여 형성된다. 세부사항들은, 여기에서 반복되지 않는다.
기판(123), 관통 비아들(121)(또한 관통-기판 비아들(TSV들)로도 지칭됨), 재분포 구조물(131), 웨이퍼(150)의 상측 표면의 도전성 패드들(132), 및 웨이퍼(150)의 하측 표면의 외부 커넥터들(125)(또한 도전성 범프들로도 지칭될 수 있음)을 포함하는, 웨이퍼(150)를 주시한다. 도 1a의 웨이퍼(150)의 구조는 단지, 비-제한적인 예이다. 다른 고주들이, 가능하며 그리고 완전히 본 개시의 범위 이내에 포함되는 것으로 의도된다.
기판(123)은, 예를 들어, 도핑된 또는 도핑되지 않은, 실리콘 기판, 또는 실리콘-온-절연체(SOI) 기판의 활성 층일 수 있을 것이다. 그러나, 기판(123)은, 대안적으로, 적절한 보호 및/또는 상호연결 기능을 제공하는, 유리 기판, 세라믹 기판, 중합체 기판, 또는 임의의 다른 기판일 수 있을 것이다.
일부 실시예에서, 기판(123)은, 저항기들, 커패시터들, 신호 분배 회로, 이들의 조합들, 또는 이와 유사한 것과 같은, 전기적 구성요소들을 포함할 수 있을 것이다. 이러한 전기적 구성요소들은, 능동적, 수동적, 또는 이들의 조합일 수 있을 것이다. 다른 실시예에서, 기판(123)은, 그 내부에, 능동적 및 수동적 전기적 구성요소들 양자 모두를 구비하지 않는다. 모든 그러한 조합들이, 완전히 본 개시의 범위 이내에 포함되는 것으로 의도된다.
관통 비아들(121)이, 기판(123) 내에 형성되며 그리고 기판(123)의 상측 표면(123U)으로부터 기판(123)의 하측 표면(123L)으로 연장된다. 관통 비아들(121)은, 도전성 패드들(132)과 외부 커넥터들(125) 사이에 전기적 연결들을 제공한다. 관통 비아들(121)은, 구리, 텅스텐, 알루미늄, 합금들, 도핑된 폴리실리콘, 이들의 조합, 및 이와 유사한 것과 같은, 적절한 도전성 재료로 형성될 수 있을 것이다. 장벽 층이, 관통 비아들(121)과 기판(123) 사이에 형성될 수 있을 것이다. 장벽 층은, 비록, 탄탈 질화물, 티타늄, 또는 이와 유사한 것과 같은, 다른 재료들이, 대안적으로 활용될 수 있지만, 티타늄 질화물과 같은, 적절한 재료를 포함할 수 있을 것이다.
일단 관통 비아들(121)이 형성되면, 재분포 구조물(131)이, 관통 비아들(121), 외부 커넥터들(125), 및 다이들(111A, 111B 및 111C) 사이에 상호 연결성을 제공하기 위해, 기판(123)의 상측 표면(123U) 상에 형성될 수 있을 것이다. 재분포 구조물(131)은, 재분포 구조물(131)의 하나 이상의 유전체 층 내에 배치되는, 전기적 도전성 특징부들(도전성 라인들 및/또는 비아들)을 포함한다. 일부 실시예에서, 하나 이상의 유전체 층은, 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB), 또는 이와 유사한 것과 같은, 중합체로 형성된다. 다른 실시예에서, 유전체 층은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 또는 이와 유사한 것과 같은 산화물; 또는 이와 유사한 것으로 형성된다. 재분포 구조물(131)의 하나 이상의 유전체 층은, 스핀 코팅, 화학적 기상 증착(CVD), 적층, 이들의 조합, 또는 이와 유사한 것과 같은, 임의의 용인 가능한 성막 프로세스에 의해 형성될 수 있을 것이다.
일부 실시예에서, 재분포 구조물(131)의 도전성 특징부들은, 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은, 적절한 도전성 재료로 형성되는, 도전성 라인들 및/또는 도전성 비아를 포함한다. 도전성 특징부들은, 예를 들어, 아래에 놓이는 도전성 특징부들을 노출시키기 위해 재분포 구조물의 유전체 층 내에 개구들을 형성하는 단계, 유전체 층 위에 그리고 개구들 내에 시드 층을 형성하는 단계, 시드 층 위에 설계된 패턴을 갖는 패턴화된 포토레지스트를 형성하는 단계, 설계된 패턴 내에 그리고 시드 층 위에 도전성 재료를 도금(예를 들어, 전기도금 또는 무전해 도금)하는 단계, 및 도전성 재료가 그 위에 형성되지 않도록 포토레지스트 및 시드 층의 부분들을 제거하는 단계에 의해, 형성될 수 있을 것이다. 재분포 구조물(131)이 형성된 이후에, 도전성 패드들(132)이, 재분포 구조물(131) 위에 형성되며 그리고, 구리, 알루미늄, 금, 텅스텐, 이들의 조합, 또는 이와 유사한 것과 같은, 임의의 적절한 재료를 사용하여, 재분포 구조물(131)에 전기적으로 커플링될 수 있을 것이다.
이어서, 외부 커넥터들(125)이, 기판(123)의 하측 표면(123L) 상에 형성된다. 외부 커넥터들(125)은, 마이크로범프들, 구리 필러들, 구리 층, 니켈 층, 무연(lead free: LF) 층, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합, 또는 이와 유사한 것과 같은, 임의의 적절한 유형의 외부 접촉부들일 수 있을 것이다.
도 1a에 도시된 바와 같이, 다이들(111)의 도전성 필러(117)는, 예를 들어, 땜납 구역들에 의해, 웨이퍼(150)의 도전성 패드들(132)에 접합된다. 리플로우 프로세스가, 다이들(111)을 웨이퍼(150)에 접합하기 위해 실행될 수 있을 것이다.
다이들(111)이 웨이퍼(150)에 접합된 이후에, 하부충전 재료(133)가, 다이들(111)과 웨이퍼(150) 사이에 형성된다. 하부충전 재료(133)는 예를 들어, 예를 들어 분배 니들 또는 다른 적절한 분배 도구를 사용하여, 다이들(111)과 웨이퍼(150) 사이의 틈새 내에 분배되며 그리고 이어서 단단해지도록 경화되는, 액체 에폭시를 포함할 수 있을 것이다. 도 1a에 도시된 바와 같이, 하부충전 재료(133)는, 다이들(111)과 웨이퍼(150) 사이의 틈새를 충전하며, 그리고 또한 다이들(111)의 측벽들 사이의 틈새들을 충전할 수 있을 것이다.
이어서, 몰딩 재료(135)가, 웨이퍼(150) 위에 그리고 다이들(111) 둘레에 형성된다. 몰딩 재료(135)는 또한, 하부충전 재료(133)를 둘러싼다. 몰딩 재료(135)는, 예들로서, 에폭시, 유기 중합체, 부가되는 실리카-계 필러 또는 유리 필러를 갖거나 갖지 않는 중합체, 또는 다른 재료들을 포함할 수 있을 것이다. 일부 실시예에서, 몰딩 재료(135)는, 도포될 때 겔 타입 액체인, 액체 몰딩 화합물(LMC)을 포함한다. 몰딩 재료(135)는 또한, 도포될 때 액체 또는 고체를 포함할 수 있을 것이다. 대안적으로, 몰딩 재료(135)는, 다른 절연 소재 및/또는 피복 소재를 포함할 수 있을 것이다. 몰딩 재료(135)는, 일부 실시예에서, 웨이퍼 레벨 몰딩 프로세스를 사용하여 도포된다. 몰딩 재료(135)는, 예를 들어, 압축 몰딩, 전달 몰딩, 몰딩 하부 충전(MUF), 또는 다른 방법들을 사용하여, 몰딩될 수 있을 것이다.
이어서, 몰딩 재료(135)는, 일부 실시예에서, 경화 프로세스를 사용하여, 경화된다. 경화 프로세스는, 어닐링 프로세스 또는 다른 가열 프로세스를 사용하여, 사전 결정된 기간 동안 사전 결정된 온도로 몰딩 재료(135)를 가열하는 것을 포함할 수 있을 것이다. 경화 프로세스는 또한, 자외(UV) 광 노출 프로세스, 적외(IR) 에너지 노출 프로세스, 이들의 조합, 또는 가열 프로세스와 이들의 조합을 포함할 수 있을 것이다. 대안적으로, 몰딩 재료(135)는, 다른 방법들을 사용하여 경화될 수 있을 것이다. 일부 실시예에서는, 경화 프로세스가, 포함되지 않는다.
몰딩 재료(135)가 형성된 이후에, 화학적 및 기계적 평탄화(CMP)와 같은, 평탄화 프로세스가, 몰딩 재료(135) 및 다이들(111)이 동일 평면의 상측 표면을 갖도록, 다이들(111) 위로부터 몰딩 재료(135)의 잉여 부분들을 제거하기 위해 실행될 수 있을 것이다. 도 1a에 도시된 바와 같이, 몰딩 재료(135)는, 웨이퍼(150)의 기판(123)과 인접하게 놓인다.
도 1b는 도 1a의 반도체 소자(100)의 단순화된 개략적 단면도를 도시한다. 도 1b에 도시된 반도체 소자(100)는, 도 1a의 반도체 소자(100)를 나타내기 위해 후속 도면들에서 사용된다. 간결함을 위해, 반도체 소자(100)의 모든 특징부들이 도 1b에 도시되지 않는다.
도 2 내지 도 6은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자(200)의 다양한 도면들(예를 들어, 단면도, 평면도)을 도시한다. 도 2에 도시된 바와 같이, 도 1a(또는 도 1b)의 반도체 소자(100)는, 일부 실시예에서 칩-온-웨이퍼-온-기판(CoWoS) 구조를 갖는, 반도체 소자(200)를 형성하기 위해, 기판(209)(예를 들어, 인쇄 회로 기판)의 상측 표면에 접합된다. 도 2는 또한, 기판(209)의 상측 표면에 부착되는 수동적 구성요소들(211), 및 기판(209)의 하측 표면 상에 형성되는 외부 커넥터들(207)을 도시한다.
일부 실시예에서, 기판(209)은, 인쇄 회로 기판(PCB)과 같은, 복수-층 회로 기판이다. 예를 들어, 기판(209)은, 비스말레이미드 트리아진(BT) 수지, FR-4(화염 저항성인 에폭시 수지 결합제와 직조된 유리섬유 직물로 구성되는 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 재료들로 형성되는, 하나 이상의 유전체 층(201)(예를 들어, 201A, 201B)을 포함할 수 있을 것이다. 기판(209)은, 기판(209) 내에/상에 형성되는 전기적 도전성 특징부들(예를 들어, 도전성 라인들(202) 및 비아들(204))을 구비할 수 있을 것이다. 도 2에 도시된 바와 같이, 기판(209)은, 기판(209)의 상측 표면(209U) 상에 형성되는 도전성 패드들(203), 및 상측 표면(209U) 반대편의 기판(209)의 하측 표면 상에 형성되는 도전성 패드들(205)을 구비하고, 그러한 도전성 패드들(203 및 205)은, 기판(209)의 도전성 특징부들에 전기적으로 커플링된다.
반도체 소자(100)는, 기판(209)의 도전성 패드들(203)에 접합된다. 리플로우 프로세스가, 기판(209)의 도전성 패드들(203)에 반도체 소자(100)의 외부 커넥터들(125)을 전기적으로 그리고 기계적으로 커플링하기 위해, 실행될 수 있을 것이다.
도 2는 또한, 반도체 소자(100)에 인접한 기판(209)의 상측 표면(209U)에 부착되는 수동적 구성요소들(211)을 도시한다. 수동적 구성요소들(211)은, 예를 들어, 표면-실장 커패시터들, 표면-실장 인덕터들, 표면-실장 저항기들, 및 이와 유사한 것과 같은, 표면-실장 소자들(SMD들)일 수 있을 것이다. 수동적 구성요소들(211)의 접촉 단자들(213)이, 도전성 패드들(203)에 접합된다. 수동적 구성요소들(211)은, 일부 실시예에서, 반도체 소자(100)가 기판(209)에 부착되기 이전에, 기판(209)에 부착된다. 다른 실시예에서, 수동적 구성요소들(211)은, 반도체 소자(100)가 기판(209)에 부착된 이후에, 기판(209)에 부착된다.
도 2를 계속 참조하면, 땜납 볼들, 구리 필러들, 또는 이와 유사한 것일 수 있는, 외부 커넥터들(207)은, 기판(209)의 하측 표면에서, 도전성 패드들(205) 상에 형성된다. 그에 따라, 반도체 소자(100), 수동적 구성요소들(211), 및 외부 커넥터들(207)은, 기판(209)의 도전성 특징부들을 통해 전기적으로 상호 연결된다. 간결함을 위해, 도전성 특징부들(202/204) 및 접촉 패드들(203/205)과 같은, 기판(209)의 세부 부분들은, 이러한 특징부들이 도 2에 도시된 바와 같이 기판(209) 내에/상에 형성될 수 있다는 이해와 더불어, 후속 도면들에 도시되지 않을 수 있을 것이다.
이어서, 도 3을 참조하면, 댐 구조물(221)이, 반도체 소자(100) 둘레의 기판(209)의 상측 표면(209U) 상에 형성된다. 댐 구조물(221)은, 반도체 소자(100)와 수동적 구성요소들(211) 사이에 형성되며(또한 도 4 참조), 그리고 반도체 소자(100)가 그에 부착되는 상측 표면(209U)의 영역을 에워싼다(예를 들어, 둘러싼다). 댐 구조물(221)은, 후속 프로세스에서, 댐 구조물(221)의 경계부들 내부에 하부 충전 재료(225)(underfill)를 수용하기 위해(예를 들어, 제한하기 위해, 가두기 위해), 사용되며, 그리고 그에 따라, 댐 구조물(221)은, 하부 충전 스토퍼로도 또한 지칭될 수 있을 것이다. 후속 프로세스에서, 댐 구조물(221)은, 하부 충전 재료(225)가 경화된 이후에 제거된다. 이러한 이유로, 댐 구조물(221)은 또한, 희생 구조물로도 지칭될 수 있을 것이다.
도 3에 도시된 바와 같이, 댐 구조물(221)은, 중합체, 폴리이미드, 에폭시, 또는 이와 유사한 것과 같은, 적절한 재료(220)로 형성된다. 댐 구조물(221)의 재료(220)는, 댐 구조물을 제거하기 위한 후속 프로세스에서, 에칭 프로세스가, 일부 실시예에서, 반도체 소자(200)의 다른 요소들(예를 들어, 기판(209), 수동적 구성요소들(211), 및 반도체 소자(100))을 실질적으로 공격하지 않는 가운데, 용이하게 댐 구조물(221)을 제거하기 위해 사용될 수 있도록, 반도체 소자(200)의 다른 요소들로부터의 (예를 들어, 상이한 에칭 속도를 구비하는) 에칭 선택성을 구비한다. 예시적인 실시예에서, 댐 구조물(221)은, 수산화 칼륨(KOH)을 사용하여 습식 에칭 프로세스에 의해 용이하게 제거될 수 있는, 아크릴 중합체로 형성된다.
일부 실시예에서, 댐 구조물(221)의 (또한 희생 재료로 지칭될 수 있는) 재료(220)는, 분배 도구(215)를 사용하여 액체 형태로 기판(209)의 상측 표면(209U) 상에 적층된다(예를 들어, 분배된다). 재료(220)는, 댐 구조물(221)이 도 3 및 도 4에 도시된 바와 같이 반도체 소자(100) 둘레에 형성되도록, 반도체 소자(100) 둘레의 구역 내에 선택적으로 분배된다. 일부 실시예에서, 재료(220)는, 기판(209) 상에 적층되어 있는 가운데, 경화된다. 예를 들어, 자외(UV) 광(219)을 생성하기 위한 장치일 수 있는, 경화 장치(217)가, 재료(220)가 기판(209) 상에 적층되어 있는 가운데, 재료(220)를 경화시키도록 UV 경화 프로세스를 실행하기 위해 사용될 수 있을 것이다. 댐 구조물(221)을 위해 사용되는 재료(220)의 조성에 의존하여, 열적 경화 프로세스와 같은, 다른 경화 프로세스가, UV 경화 프로세스 대신에 또는 UV 경화 프로세스에 부가하여, 또한 사용될 수 있으며, 그러한 경우에 경화 장치(217)는, 가열 장치를 포함할 수 있을 것이다. 액체 형태 이외에, 재료(220)는 또한, 겔 형태로 분배될 수 있을 것이다.
일부 실시예에 따르면, 재료(220)에 대한 분배 속도, 및/또는 경화 프로세스 파라미터들(예를 들어, UV 경화 프로세스의 UV 광의 투사량(dosage), 및/또는 열적 경화 프로세스의 온도)은, 댐 구조물(예를 들어, 221, 221A, 221B)에 대한 상이한 형상들(예를 들어, 댐 구조물(221)의 측벽들의 윤곽)을 달성하기 위해 조절될 수 있을 것이다. 실시예에서, UV 경화 프로세스의 UV 투사량(예를 들어, UV 광의 세기)은, 댐 구조물(221)의 형상을 제어하기 위해 조절된다. 예를 들어, 약 0.1 와트(W) 내지 약 1 W 사이의 낮은 UV 투사량이, 바닥 부분에 돌출부(221P)를 갖는 댐 구조물(221)을 형성하기 위해 사용될 수 있고, 약 3 W 내지 약 4 W 사이의 높은 UV 투사량이, 바닥 부분에 언더컷(undercut)을 갖는 댐 구조물(221A)(도 7 참조)을 형성하기 위해 사용될 수 있으며, 그리고 약 1 W 내지 약 3 W 사이의 중간 UV 투사량이, 직선형 측벽들을 갖는 댐 구조물(221B)(도 9 참조)을 형성하기 위해 사용될 수 있을 것이다.
도 3을 계속 참조하면, 댐 구조물(221)은, 일부 실시예에서, 약 2 ㎛ 내지 약 1500 ㎛ 사이의 높이(H), 및 약 10 ㎛ 내지 약 1000 ㎛ 사이의 폭(W)을 갖도록 형성된다. 높이(H) 및 폭(W)이 개별적인 개시된 범위보다 더 작은 경우, 댐 구조물(221)은, 후속 프로세스에서, 하부 충전 재료(225)를 수용(예를 들어, 제한)하는데 효과적이지 않을 수 있으며, 그리고 하부 충전 재료(225)는, 댐 구조물(221) 위로 넘칠 수 있으며 그리고 수동적 구성요소(211)와 접촉할 수 있으며, 이는, 반도체 소자(200)에 대한 손상을 야기할 수 있을 것이다. 높이(H) 및 폭(W)이 개시된 범위보다 더 큰 경우, 댐 구조물(221)을 형성하기 위해 필요하게 되는 시간 및 재료 비용이, 높을 수 그리고 비경제적일 수 있을 것이다.
도 4는, 댐 구조물(221)이 형성된 이후의, 반도체 소자(200)의 평면도를 도시한다. 도 4에 도시된 바와 같이, 댐 구조물(221)은, 반도체 소자(100)와 수동적 구성요소들(211) 사이에 형성되며, 그리고 반도체 소자(100) 둘레에 형성된다. 도시된 실시예에서, 댐 구조물(221)은, 직사각형 형상(예를 들어, 중공 직사각형 형상)을 가지며, 그리고 반도체 소자(100)로부터 그리고 수동적 구성요소들(211)로부터 이격된다. 비록 댐 구조물(221)은 도 4에서 직사각형 형상을 갖는 것으로 도시되지만, 삼각형 형상(예를 들어, 중공 삼각형 형상), 오각형 형상(예를 들어, 중공 오각형 형상), 또는 다른 다각형 형상들(예를 들어, 중공 다각형 형상들)과 같은, 다른 적절한 형상들이, 본 개시의 범위 이내에서 또한 예상된다.
이어서, 도 5에서, 하부 충전 재료(225)가, 댐 구조물(221)의 경계부(예를 들어, 둘레부) 내부에, 예를 들어, 반도체 소자(100)와 기판(209) 사이에, 그리고 반도체 소자(100) 둘레에, (예를 들어, 액체 형태로) 적층되며, 그리고 이어서 단단해지도록 경화된다. 반도체 소자(100)의 둘레부(예를 들어, 측벽들) 둘레에 배치되는, 경화된 하부 충전 재료(225)의 부분들(예를 들어, 반도체 소자(100) 바로 아래에 놓이지 않는 부분들)은, 하부 충전 재료(225)의 필렛(fillet)으로 지칭된다. 하부 충전 재료(225)는, 도 1a의 하부충전 재료(133)와 동일한 것이거나 유사할 수 있으며, 그리고 동일한 또는 유사한 형성 방법에 의해 형성될 수 있으며, 그에 따라 세부사항은 반복되지 않는다. 댐 구조물(221)의 가둠(confinement)으로 인해, 하부 충전 재료(225)는 댐 구조물(221) 내부에 머무르며, 댐 구조물(221)의 경계부 외측의 상측 표면(209U)의 영역들은, 도 5에 도시된 바와 같이, 하부 충전 재료(225)를 갖지 않는다. 달리 표현하면, 댐 구조물(221)은, 댐 구조물(221) 외측의 영역들로의 하부 충전 재료(225)의 넘침(spilling)을 방지하거나 감소시키며, 그리고 결과적으로, 하부 충전 재료(225)는, 일부 실시예에서, 수동적 구성요소들(211)과 접촉하지 않는다.
수동적 구성요소들(211)은, 향상된 기능성을 제공하기 위해, 반도체 소자(200)의 기판(209)에 접합된다. 그러나, 반도체 제조의 집적 밀도가 계속 증가함에 따라, 반도체 소자(100) 및 기판(209)의 크기는 계속 축소되며, 그로 인해 수동적 구성요소들(211)과 반도체 소자(100) 사이의 거리(예를 들어, 도 4 및 도 6의 W3 참조)는 감소한다. 결과적으로, 하부 충전 재료(225)는, 댐 구조물(221)을 사용하지 않고 적층될 때, 수동적 구성요소들(211)과 물리적으로 접촉할 수 (예를 들어, 덮을 수) 있을 것이다. 하부 충전 재료(225)와 수동적 구성요소들(211) 사이의 열 팽창 계수들(CTE들)의 부조화로 인해, 하부 충전 재료(225)가 수동적 구성요소들(211)과 접촉하는 경우, 박리(delamination)와 같은 손상들이 일어날 수 있을 것이다. 본 개시는, 댐 구조물(221)을 사용함에 의해, 하부 충전 재료(225)의 댐 구조물(221) 외측의 상측 표면(209U) 상의 영역들로의 넘침을 방지하거나 또는 감소시키며, 그에 따라 반도체 소자(200)에 대한 손상이 형성되는 것을 방지하거나 또는 감소시킨다.
댐 구조물(221)의 사용은 또한, 하부 충전 재료(225)와 수동적 구성요소들(211) 사이의 물리적 접촉을 여전히 회피하는 가운데, 수동적 구성요소들(211)과 반도체 소자(100) 사이의 거리(W3)가 (댐 구조물(221)이 사용되지 않는 기준 방법과 비교하여) 감소되는 것을 허용한다. 달리 표현하면, 반도체 소자(200)의 크기(예를 들어, 기판(209)의 크기)는, 하부 충전 재료(225)와 수동적 구성요소들(211) 사이의 물리적 접촉으로 인한 손상 없이, 감소될 수 있을 것이다. 부가적으로, 하부 충전 재료(225)는 댐 구조물(221)에 의해 한정되는 더 작은 영역 내부에 가둬지기 때문에, 하부 충전 재료(225)의 필렛의 높이(H2)(도 6 참조)가, 증가되고, 이는, 반도체 소자(100)의 더 양호한 보호를 제공하며, 그리고 그에 따라 반도체 소자(200)의 신뢰성 및 수율을 개선한다.
이어서, 도 6에서, 하부 충전 재료(225)가 경화된 이후에, 댐 구조물(221)은, 제거된다. 습식 에칭 프로세스와 같은, 적절한 에칭 프로세스가, 댐 구조물(221)을 제거하기 위해 실행될 수 있을 것이다. 도시된 실시예에서, 댐 구조물(221)은, 중합체(예를 들어, 아크릴 중합체)로 형성되며, 그리고 에칭 프로세스는, 에칭 화학물질로서 수산화 칼륨(KOH)을 사용하는, 선택적 습식 에칭 프로세스이다. 습식 에칭 프로세스는, 반도체 소자(200)의 다른 요소들을 실질적으로 공격하지 않는 가운데, 댐 구조물(221)을 선택적으로 제거한다. 비록 습식 에칭이 예로서 사용되지만, 건식 에칭 또는 (예를 들어, 반도체 소자(200)의 다른 요소들을 덮는 가운데, 댐 구조물(221)을 노출시키기 위해 패턴화된 마스크를 사용하여 실행되는) 플라즈마 에칭과 같은, 다른 적절한 제거 방법들이, 또한 사용될 수 있으며 그리고 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 일부 실시예에서, 댐 구조물(221)을 제거하기 위한 에칭 프로세스는, 생략되며, 그리고 댐 구조물(221)은, 반도체 소자(200)의 최종 제품 내에 잔류한다. 댐 구조물(221)이 반도체 소자(200) 내에 잔류하는 실시예들에서, (경화된) 하부 충전 재료(225)의 필렛의 형상 및 치수들은, 도 6에 도시된 것과 동일하거나 유사할 수 있을 것이다.
도 6에서, (경화된) 하부 충전 재료(225)의 필렛은, 기판(209)과 접촉하는 (예를 들어, 물리적인 접촉 상태의) 하측 부분, 하측 부분 위의 중간 부분, 및 중간 부분 위의 상측 부분을 구비한다. 필렛의 상측 부분은 경사진 측벽들(225A)을 구비하고, 필렛의 중간 부분은 직선형 측벽들(225B)을 구비하며, 그리고 필렛의 하측 부분은 경사진 측벽들(225C)을 구비한다. 댐 구조물(221)의 바닥 부분이 돌출부(221P)(도 3 참조)를 구비하기 때문에, 하부 충전 재료(225)의 대응하는 필렛의 하측 부분은, 언더컷을 구비한다. 측벽(225C)과 기판(209)의 상측 표면(209U) 사이에서 측정되는, 언더컷의 각도(θ)가, 일부 실시예에서, 약 2 도 내지 약 89 도 사이에 놓인다.
도 6의 예에서, 반도체 소자(100)의 측벽과 하부 충전 재료(225)의 측벽(225A) 사이에서, 도 6의 수평 방향을 따라 측정되는, 하부 충전 재료(225)의 필렛의 상측 부분의 폭이, 상측 부분이 기판(209)을 향해 연장됨에 따라, 증가한다. 필렛의 중간 부분은, 직선형 측벽들(225B)로 인해, 균등한 폭을 갖는다. 필렛의 하측 부분은, 하측 부분이 기판(209)을 향해 연장됨에 따라, 감소하는 폭을 갖는다. 기판(209)과 접촉하는 필렛의 바닥 표면의 폭(W1)이, 필렛의 중간 부분의 폭(W2)보다 더 작다. 폭(W1 및 W2)은, 반도체 소자(100)와 수동적 구성요소들(211) 사이의 거리(W3)보다 더 작다. 필렛의 중간 부분의 가장 상측 에지(225E)와 상측 표면(209U) 사이에서 측정되는, 하부 충전 재료(225)의 필렛 높이(H2)가, 반도체 소자(100)의 높이(H1)보다 더 작으며, 여기서, 가장 상측 에지(225E)는, 하부 충전 재료(225)의 필렛의 중간 부분과 상측 부분 사이의 에지이다.
도 7 및 도 8은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자(200A)의 단면도들을 도시한다. 반도체 소자(200A)는, 반도체 소자(200)와 유사하고, 동일한 또는 유사한 재료(들)를 사용하여 동일한 또는 유사한 방법에 의해 형성되는, 유사한 요소들을 지시하는 유사한 참조 부호들을 갖는다. 반도체 소자(200A)는, 도 5의 댐 구조물(221)과 상이한 측벽 윤곽을 갖는 댐 구조물(221A)을 사용하여 형성된다는 것을, 알아야 한다. 특히, 도 7의 댐 구조물(221A)의 바닥 부분은 언더컷을 구비한다. 결과적으로, 하부 충전 재료(225)가 성막되고 경화된 이후에, 하부 충전 재료(225)의 필렛의 하측 부분은, 돌출부(225P)를 구비한다(도 8 참조).
도 8을 참조하면, 하부 충전 재료(225)가 경화된 이후에, 댐 구조물(221A)은 제거된다. (경화된) 하부 충전 재료(225)의 필렛은, 기판(209)과 접촉하는 하측 부분, 하측 부분 위의 중간 부분, 및 중간 부분 위의 상측 부분을 구비한다. 필렛의 상측 부분은 경사진 측벽들(225A)을 구비하고, 필렛의 중간 부분은 (예를 들어, 상측 표면(209U)에 수직인) 직선형 측벽들(225B)을 구비하며, 그리고 필렛의 하측 부분은 경사진 측벽들(225C)을 구비한다. 댐 구조물(221A)의 바닥 부분이 언더컷을 구비하기 때문에(도 7 참조), 필렛의 하측 부분은, 돌출부(225P)를 구비한다. 측벽(225C)과 기판(209)의 상측 표면(209U) 사이에서 측정되는, 돌출부(225P)의 각도(α)가, 일부 실시예에서, 약 5 도 내지 약 85 도 사이에 놓인다.
도 8의 예에서, 하부 충전 재료(225)의 필렛의 상측 부분의 폭이, 상측 부분이 기판(209)을 향해 연장됨에 따라, 증가한다. 필렛의 중간 부분은, 직선형 측벽들(225B)로 인해, 균등한 폭을 갖는다. 필렛의 하측 부분은, 하측 부분이 기판(209)을 향해 연장됨에 따라, 증가하는 폭을 갖는다. 기판(209)과 접촉하는 필렛의 바닥 표면의 폭(W1)이, 필렛의 중간 부분의 폭(W2)보다 더 크다. 폭(W1 및 W2)은, 반도체 소자(100)와 수동적 구성요소들(211) 사이의 거리(W3)보다 더 작다. 하부 충전 재료(225)의 필렛의 높이(H2)가, 반도체 소자(100)의 높이(H1)보다 작다.
일부 실시예에서, 댐 구조물(221A)을 제거하기 위한 에칭 프로세스는, 생략되며, 그리고 댐 구조물(221A)은, 반도체 소자(200A)의 최종 제품 내에 잔류한다. 댐 구조물(221A)이 반도체 소자(200A) 내에 잔류하는 실시예들에서, (경화된) 하부 충전 재료(225)의 필렛의 형상 및 치수들은, 도 8에 도시된 것과 동일하거나 유사할 수 있을 것이다.
도 9 및 도 10은, 실시예에 따른, 다양한 제작 단계에서의 반도체 소자(200B)의 단면도들을 도시한다. 반도체 소자(200B)는, 반도체 소자(200)와 유사하고, 동일한 또는 유사한 재료(들)를 사용하여 동일한 또는 유사한 방법에 의해 형성되는, 유사한 요소들을 지시하는 유사한 참조 부호들을 갖는다. 반도체 소자(200B)는, 도 5의 댐 구조물(221)과 상이한 측벽 윤곽을 갖는 댐 구조물(221B)을 사용하여 형성된다는 것을, 알아야 한다. 특히, 도 9의 댐 구조물(221B)은, 직선형 측벽들을 구비한다. 결과적으로, 하부 충전 재료(225)가 성막되고 경화된 이후에, 하부 충전 재료(225)의 필렛의 하측 부분은, 직선형 측벽들을 구비한다.
도 10을 참조하면, 하부 충전 재료(225)가 경화된 이후에, 댐 구조물(221B)은 제거된다. (경화된) 하부 충전 재료(225)의 필렛은, 기판(209)과 접촉하는 하측 부분 및 하측 부분 위의 상측 부분을 구비한다. 필렛의 상측 부분은 경사진 측벽들(225A)을 구비하며, 그리고 필렛의 하측 부분은 직선형 측벽들(225B)을 구비한다. 댐 구조물(221B)의 직선형 측벽들로 인해, 경화된 하부 충전 재료(225)의 필렛은, 하측 부분과 상이한 측벽 윤곽을 갖는 중간 부분을 구비하지 않는다는 것을, 알아야 한다. 결과적으로, 도 10의 하부 충전 재료(225)의 필렛에 대한 설명에서, 단지 상측 부분 및 하측 부분만이, 필렛을 설명하기 위해 사용된다.
도 10의 예에서, 하부 충전 재료(225)의 필렛의 상측 부분의 폭이, 상측 부분이 기판(209)을 향해 연장됨에 따라, 증가한다. 하부 충전 재료(225)의 필렛의 하측 부분은, 직선형 측벽들(225B)로 인해, 균일한 폭을 갖는다. 기판(209)과 접촉하는 필렛의 바닥 표면의 폭(W1)이, 필렛의 하측 부분의 폭(W2)과 동등하다. 폭(W1 및 W2)은, 반도체 소자(100)와 수동적 구성요소들(211) 사이의 거리(W3)보다 더 작다. 하부 충전 재료(225)의 필렛의 높이(H2)가, 반도체 소자(100)의 높이(H1)보다 작다.
일부 실시예에서, 댐 구조물(221B)을 제거하기 위한 에칭 프로세스는, 생략되며, 그리고 댐 구조물(221B)은, 반도체 소자(200B)의 최종 제품 내에 잔류한다. 댐 구조물(221B)이 반도체 소자(200B) 내에 잔류하는 실시예들에서, (경화된) 하부 충전 재료(225)의 필렛의 형상 및 치수들은, 도 10에 도시된 것과 동일하거나 유사할 수 있을 것이다.
실시예들은, 이점들을 획득할 수 있을 것이다. 개시된 댐 구조물(예를 들어, 221, 221A, 221B)은, 댐 구조물의 경계부의 외측의 영역들로의 하부 충전 재료(225)의 넘침 방지하거나 또는 감소시킨다. 결과적으로, 하부 충전 재료(225)와 수동적 구성요소들(211) 사이의 물리적 접촉으로 인한, 반도체 소자(200)에 대한 손상들이, 회피되거나 감소된다. 댐 구조물은, 반도체 소자(100)와 수동적 구성요소들(211) 사이의 거리가 감소되는 것을 허용함에 의해, 기판(209)의 크기의 감소를 허용하며, 그리고 동시에, 하부 충전 재료(225)가 수동적 구성요소들(211)과 접촉하는 것을 방지한다. 다른 이점으로서, 하부 충전 재료(225)의 필렛의 높이(H2)는, 댐 구조물을 사용한 결과로서 증가된다. 증가된 필렛 높이는, 반도체 소자(100)에 대한 개선된 보호를 제공하고, 그에 따라 반도체 소자(200)의 신뢰성을 개선하도록 한다.
도 11은, 일부 실시예에서, 반도체 소자를 형성하는 방법의 흐름도(1000)를 도시한다. 도 11에 도시된 실시 방법은 단지 많은 가능한 실시 방법들 중의 예라는 것이, 이해되어야 한다. 당업자는, 많은 변동, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 11에 도시된 바와 같은 다양한 단계들이, 부가, 제거, 교체, 재배열, 및 반복될 수 있을 것이다.
도 11을 참조하면, 블록(1010)에서, 제1 반도체 소자가, 기판의 제1 표면에 부착된다. 블록(1020)에서, 희생 구조물이, 제1 반도체 소자 둘레의 기판의 제1 표면 상에 형성되어, 희생 구조물이 기판의 제1 표면의 제1 구역을 에워싸도록 한다. 블록(1030)에서, 하부 충전 재료가, 제1 구역 내에 형성된다.
실시예에 따르면, 반도체 소자를 형성하는 방법이, 기판의 제1 표면에 제1 반도체 소자를 부착하는 단계; 상기 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 희생 구조물을 형성하는 단계로서, 상기 희생 구조물은 기판의 상기 제1 표면의 제1 구역을 에워싸는 것인, 희생 구조물을 형성하는 단계; 및 상기 제1 구역 내에 하부 충전 재료를 형성하는 단계를 포함한다. 실시예에서, 기판의 제1 표면은, 그에 부착되는 수동적 구성요소들을 구비하고, 여기서 희생 구조물은, 수동적 구성요소들과 제1 반도체 소자 사이에 형성된다. 실시예에서, 희생 구조물을 형성하는 단계는, 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 액체 형태 또는 겔 형태의 희생 재료를 분배하는 것; 및 희생 재료가 분배되고 있는 동안에 희생 재료를 경화시키는 것을 포함한다. 실시예에서, 희생 재료를 경화시키는 것은, 자외선(UV) 경화 프로세스 또는 열적 경화 프로세스를 실행하는 것을 포함한다. 실시예에서, 희생 재료는, UV 경화 프로세스에 의해 경화되고, 여기서 희생 구조물을 형성하는 단계는, UV 경화 프로세스의 UV 투사량을 조절함에 의해 희생 구조물의 형상을 제어하는 것을 포함한다. 실시예에서, 희생 재료는, 중합체, 폴리이미드, 또는 에폭시를 포함한다. 실시예에서, 희생 구조물은, 하부 충전 재료를 제1 구역 내에 유지하고, 이때 제1 구역이 아닌 기판의 제1 표면의 구역들은, 하부 충전 재료를 갖지 않는다. 실시예에서, 방법은, 하부 충전 재료를 형성하는 단계 이후에, 희생 구조물을 제거하는 단계를 더 포함한다. 실시예에서, 방법은, 희생 구조물을 제거하는 단계 이전에, 하부 충전 재료를 경화시키는 단계를 더 포함한다. 실시예에서, 상기 경화시키는 단계 이후에, 하부 충전 재료의 필렛이, 기판과 접촉하는 하측 부분, 하측 부분 위의 중간 부분, 및 중간 부분 위의 상측 부분을 구비하고, 이때 상측 부분의 제1 폭이, 상측 부분이 기판을 향해 연장됨에 따라, 연속적으로 증가하며, 그리고 중간 부분은, 균일한 제2 폭을 갖는다. 실시예에서, 하측 부분의 제3 폭이, 하측 부분이 기판을 향해 연장됨에 따라, 연속적으로 변화한다. 실시예에서, 희생 구조물을 제거하는 단계는, 희생 구조물에 대해 선택적인 에칭제를 사용하여 습식 에칭 프로세스를 실행하는 것을 포함하고, 이때 희생 구조물은 아크릴 중합체로 형성되며, 그리고 에칭제는, 수산화 칼륨을 포함한다.
실시예에 따르면, 반도체 소자를 형성하는 방법이, 기판의 상측 표면의 제1 영역에 제1 반도체 소자를 접합하는 단계로서, 기판의 상측 표면은, 상기 제1 영역에 인접하게 그에 접합되는 수동적 구성요소들을 구비하는 것인, 제1 반도체 소자를 접합하는 단계; 상기 제1 영역 둘레의 기판의 상측 표면 상에 댐 구조물을 형성하는 단계로서, 상기 댐 구조물은, 상기 제1 반도체 소자와 상기 수동적 구성요소들 사이에 배치되고, 상기 댐 구조물은, 기판의 상측 표면 위로 돌출하는 것인, 댐 구조물을 형성하는 단계; 상기 댐 구조물의 둘레부 내부에 하부 충전 재료를 분배하는 단계; 및 분배된 하부 충전 재료를 경화시키는 단계를 포함한다. 실시예에서, 방법은, 경화시키는 단계 이후에, 댐 구조물을 제거하는 단계를 더 포함한다. 실시예에서, 댐 구조물을 형성하는 단계는, 상기 제1 반도체 소자 둘레의 기판의 상측 표면 상에 중합체 재료를 분배하는 것; 및 중합체 재료가 분배되고 있을 때 중합체 재료를 경화시키는 것을 포함한다. 실시예에서, 중합체 재료는, 자외선(UV) 경화 프로세스에 의해 경화되고, 이때 방법은, 댐 구조물의 측벽 윤곽을 제어하기 위해 UV 경화 프로세스의 UV 투사량을 조절하는 단계를 더 포함한다.
실시예에 따르면, 반도체 소자가, 기판; 상기 기판의 제1 측면에 부착되는 제1 반도체 소자; 및 상기 제1 반도체 소자 둘레의 그리고 상기 기판과 상기 제1 반도체 소자 사이의 하부 충전 재료로서, 상기 하부 충전 재료의 필렛이, 상기 기판 위의 제2 부분 및 제2 부분 위의 제1 부분을 구비하고, 상기 제1 부분의 제1 폭이, 상기 제1 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 증가하며, 그리고 상기 제2 부분의 제2 폭이 균일한 것인, 하부 충전 재료를 포함한다. 실시예에서, 상기 하부 충전 재료의 상기 필렛은, 상기 기판과 접촉하는 제3 부분을 더 포함하고, 상기 제3 부분은, 상기 제2 부분과 상기 기판 사이에 배치되며, 상기 제3 부분의 제3 폭이, 상기 제3 부분이 상기 기판을 향해 연장됨에 따라, 연속적으로 변화한다. 실시예에서, 상기 제3 부분의 제3 폭은, 상기 제3 부분이 상기 기판을 향해 연장됨에 따라, 연속적으로 감소한다. 실시예에서, 반도체 소자는, 상기 제1 반도체 소자 둘레의 상기 기판의 상기 제1 측면 상의 댐 구조물을 더 포함하고, 상기 하부 충전 재료는, 상기 댐 구조물의 경계부 내부에 배치되며, 상기 하부 충전 재료는, 상기 제1 반도체 소자로부터 상기 댐 구조물로 연속적으로 연장된다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하며, 따라서 당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있을 것이다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 반도체 소자를 형성하는 방법으로서:
    기판의 제1 표면에 제1 반도체 소자를 부착하는 단계;
    상기 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 희생 구조물을 형성하는 단계로서, 상기 희생 구조물은 기판의 상기 제1 표면의 제1 구역을 에워싸는 것인, 희생 구조물을 형성하는 단계; 및
    상기 제1 구역 내에 하부 충전 재료(underfill)를 형성하는 단계를 포함하고, 상기 하부 충전 재료의 필렛이 제1 부분, 제2 부분 및 제3 부분을 구비하고, 상기 제1 부분은 상기 제2 부분 위에 있고, 상기 제2 부분은 상기 제3 부분 위에 있고, 상기 제3 부분은 상기 기판 위에 있으며, 상기 제1 부분의 제1 폭은 상기 제1 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 증가하고, 상기 제2 부분의 제2 폭은 균일하고, 상기 제3 부분의 제3 폭은 상기 제3 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 변화하는 것인, 방법.
  2. 제 1항에 있어서,
    기판의 상기 제1 표면은, 그에 부착되는 수동적 구성요소들을 구비하고, 상기 희생 구조물은, 상기 수동적 구성요소들과 상기 제1 반도체 소자 사이에 형성되는 것인, 방법.
  3. 제 1항에 있어서,
    상기 희생 구조물을 형성하는 단계는:
    상기 제1 반도체 소자 둘레의 기판의 상기 제1 표면 상에 액체 형태 또는 겔 형태의 희생 재료를 분배하는 것; 및
    상기 희생 재료가 분배되고 있는 동안에 상기 희생 재료를 경화시키는 것
    을 포함하는 것인, 방법.
  4. 제 1항에 있어서,
    상기 희생 구조물은, 상기 하부 충전 재료를 상기 제1 구역 내부에 유지하고, 상기 제1 구역이 아닌 기판의 상기 제1 표면의 구역들은, 상기 하부 충전 재료를 갖지 않는 것인, 방법.
  5. 제 1항에 있어서,
    상기 하부 충전 재료를 형성하는 단계 이후에, 상기 희생 구조물을 제거하는 단계를 더 포함하는 것인, 방법.
  6. 제 5항에 있어서,
    상기 희생 구조물을 제거하는 단계 이전에, 상기 하부 충전 재료를 경화시키는 단계를 더 포함하는 것인, 방법.
  7. 반도체 소자를 형성하는 방법으로서:
    기판의 상측 표면의 제1 영역에 제1 반도체 소자를 접합하는 단계로서, 기판의 상기 상측 표면은, 상기 제1 영역에 인접하게 그에 접합되는 수동적 구성요소들을 구비하는 것인, 제1 반도체 소자를 접합하는 단계;
    상기 제1 영역 둘레의 기판의 상기 상측 표면 상에 댐 구조물을 형성하는 단계로서, 상기 댐 구조물은, 상기 제1 반도체 소자와 상기 수동적 구성요소들 사이에 배치되고, 상기 댐 구조물은, 기판의 상기 상측 표면 위로 돌출하는 것인, 댐 구조물을 형성하는 단계;
    상기 댐 구조물의 둘레부 내부에 하부 충전 재료를 분배하는 단계; 및
    분배된 하부 충전 재료를 경화시키는 단계를 포함하고,
    상기 하부 충전 재료의 필렛이 제1 부분, 제2 부분 및 제3 부분을 구비하고, 상기 제1 부분은 상기 제2 부분 위에 있고, 상기 제2 부분은 상기 제3 부분 위에 있고, 상기 제3 부분은 상기 기판 위에 있으며, 상기 제1 부분의 제1 폭은 상기 제1 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 증가하고, 상기 제2 부분의 제2 폭은 균일하고, 상기 제3 부분의 제3 폭은 상기 제3 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 변화하는 것인, 방법.
  8. 반도체 소자로서:
    기판;
    상기 기판의 제1 측면에 부착되는 제1 반도체 소자; 및
    상기 제1 반도체 소자 둘레의 그리고 상기 기판과 상기 제1 반도체 소자 사이의 하부 충전 재료를 포함하고, 상기 하부 충전 재료의 필렛이 제1 부분, 제2 부분 및 제3 부분을 구비하고, 상기 제1 부분은 상기 제2 부분 위에 있고, 상기 제2 부분은 상기 제3 부분 위에 있고, 상기 제3 부분은 상기 기판 위에 있으며, 상기 제1 부분의 제1 폭은 상기 제1 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 증가하고, 상기 제2 부분의 제2 폭은 균일하고, 상기 제3 부분의 제3 폭은 상기 제3 부분이 상기 기판을 향해 연장됨에 따라 연속적으로 변화하는 것인, 반도체 소자.
  9. 삭제
  10. 제 8항에 있어서,
    상기 제1 반도체 소자 둘레의 상기 기판의 상기 제1 측면 상의 댐 구조물을 더 포함하고, 상기 하부 충전 재료는, 상기 댐 구조물의 경계부 내부에 배치되며, 상기 하부 충전 재료는, 상기 제1 반도체 소자로부터 상기 댐 구조물로 연속적으로 연장되는 것인, 반도체 소자.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11145633B2 (en) * 2019-08-28 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
CN113571430A (zh) * 2020-04-28 2021-10-29 西部数据技术公司 具有减小的底部填充面积的倒装芯片封装体
US11742253B2 (en) 2020-05-08 2023-08-29 Qualcomm Incorporated Selective mold placement on integrated circuit (IC) packages and methods of fabricating
KR20220072458A (ko) 2020-11-25 2022-06-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN113078104A (zh) * 2021-03-29 2021-07-06 青岛科技大学 一种制造微电子集成电路元件的方法
CN114400208B (zh) * 2022-01-07 2022-12-27 广东气派科技有限公司 一种阻止底部填充胶溢胶的基板设计方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140327A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 配線基板およびこれを用いた電子部品の実装方法
JP2010283036A (ja) * 2009-06-02 2010-12-16 Murata Mfg Co Ltd 基板の製造方法
US20120127689A1 (en) * 2006-08-31 2012-05-24 Ati Technologies Ulc Integrated package circuit with stiffener
US20150303163A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill dispensing with controlled fillet profile

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252318A (ja) * 2001-02-27 2002-09-06 Nec Kansai Ltd チップ型半導体装置
JP4291209B2 (ja) * 2004-05-20 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
KR100618898B1 (ko) * 2005-05-24 2006-09-01 삼성전자주식회사 리드 본딩시 크랙을 방지하는 테이프 패키지
JP2007142255A (ja) * 2005-11-21 2007-06-07 Alps Electric Co Ltd 回路基板の製造方法
SG140574A1 (en) * 2006-08-30 2008-03-28 United Test & Assembly Ct Ltd Method of producing a semiconductor package
US8608080B2 (en) * 2006-09-26 2013-12-17 Feinics Amatech Teoranta Inlays for security documents
US8143173B2 (en) * 2006-11-22 2012-03-27 Seiko Epson Corporation Method for manufacturing semiconductor device
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US7719118B2 (en) * 2007-08-15 2010-05-18 International Business Machines Corporation Semiconductor chip scale package incorporating through-vias electrically connected to a substrate and other vias that are isolated from the substrate, and method of forming the package
US7781260B2 (en) * 2007-09-11 2010-08-24 Intel Corporation Methods of forming nano-coatings for improved adhesion between first level interconnects and epoxy under-fills in microelectronic packages and structures formed thereby
KR101481577B1 (ko) * 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
JP4621778B2 (ja) * 2009-01-29 2011-01-26 株式会社東芝 電子機器及び回路基板
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8143110B2 (en) * 2009-12-23 2012-03-27 Intel Corporation Methods and apparatuses to stiffen integrated circuit package
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR101250737B1 (ko) * 2011-08-08 2013-04-03 삼성전기주식회사 반도체 패키지 및 그의 제조 방법
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8803323B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
JP5993248B2 (ja) * 2012-08-27 2016-09-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JP2014072494A (ja) * 2012-10-01 2014-04-21 Toshiba Corp 半導体装置及びその製造方法
US9871034B1 (en) * 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9287194B2 (en) * 2013-03-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods for semiconductor devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
JP6199601B2 (ja) 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
SG2013083258A (en) * 2013-11-06 2015-06-29 Thales Solutions Asia Pte Ltd A guard structure for signal isolation
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
JP6194804B2 (ja) * 2014-01-23 2017-09-13 株式会社デンソー モールドパッケージ
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9859193B2 (en) * 2014-06-24 2018-01-02 Ibis Innotech Inc. Package structure
DE102014110967B4 (de) * 2014-08-01 2021-06-24 Infineon Technologies Ag Verkapselte elektronische Chipvorrichtung mit Befestigungseinrichtung und von außen zugänglicher elektrischer Verbindungsstruktur sowie Verfahren zu deren Herstellung
US9922956B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Microelectromechanical system (MEMS) bond release structure and method of wafer transfer for three-dimensional integrated circuit (3D IC) integration
KR101656269B1 (ko) * 2014-12-30 2016-09-12 주식회사 네패스 반도체 패키지 및 그 제조방법
US20160234941A1 (en) * 2015-02-10 2016-08-11 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, semiconductor package and method of manufacturing the same
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9997468B2 (en) * 2015-04-10 2018-06-12 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with shielding and method of manufacturing thereof
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
TWI563615B (en) * 2015-05-05 2016-12-21 Siliconware Precision Industries Co Ltd Electronic package structure and the manufacture thereof
US10014318B2 (en) * 2015-10-24 2018-07-03 Monocithic 3D Inc Semiconductor memory device, structure and methods
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN106816431B (zh) * 2015-11-30 2019-08-30 讯芯电子科技（中山）有限公司 一种电磁屏蔽封装结构及其制造方法
JP6577374B2 (ja) * 2016-01-19 2019-09-18 三菱電機株式会社 半導体装置
US20190035744A1 (en) * 2016-03-31 2019-01-31 Tdk Corporation Electronic circuit package using composite magnetic sealing material
US10249515B2 (en) * 2016-04-01 2019-04-02 Intel Corporation Electronic device package
JP6770331B2 (ja) * 2016-05-02 2020-10-14 ローム株式会社 電子部品およびその製造方法
US10678985B2 (en) * 2016-08-31 2020-06-09 Arm Limited Method for generating three-dimensional integrated circuit design
US9837359B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
US10153222B2 (en) * 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US20180151461A1 (en) * 2016-11-29 2018-05-31 Globalfoundries Inc. Stiffener for fan-out wafer level packaging and method of manufacturing
KR102647175B1 (ko) * 2016-12-13 2024-03-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9972558B1 (en) * 2017-04-04 2018-05-15 Stmicroelectronics, Inc. Leadframe package with side solder ball contact and method of manufacturing
US10319684B2 (en) * 2017-04-11 2019-06-11 STATS ChipPAC Pte. Ltd. Dummy conductive structures for EMI shielding
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US10872868B2 (en) * 2017-10-25 2020-12-22 Sj Semiconductor (Jiangyin) Corporation Fan-out antenna packaging structure and preparation method thereof
US10163858B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and manufacturing methods thereof
US10734323B2 (en) * 2017-11-22 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures
US10096558B1 (en) * 2017-12-20 2018-10-09 National Chung Shan Institute Of Science And Technology Multi-band antenna package structure, manufacturing method thereof and communication device
US20200020624A1 (en) * 2018-07-10 2020-01-16 Qualcomm Incorporated Substrate-embedded substrate
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140327A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 配線基板およびこれを用いた電子部品の実装方法
US20120127689A1 (en) * 2006-08-31 2012-05-24 Ati Technologies Ulc Integrated package circuit with stiffener
JP2010283036A (ja) * 2009-06-02 2010-12-16 Murata Mfg Co Ltd 基板の製造方法
US20150303163A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill dispensing with controlled fillet profile

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