JP2006140187A - 半導体ウェーハの製造方法 - Google Patents

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Abstract

【課題】ＳＧＯＩウェーハやＧＯＩウェーハにおいて、歪みを有するＳｉＧｅ層に格子緩和が発生せず、格子が十分に歪んでおり、高速の半導体デバイスの作製に適する半導体ウェーハの製造方法を提供する。
【解決手段】少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１−ＸＧｅＸ層（０＜Ｘ≦１）をエピタキシャル成長させ、該Ｓｉ１−ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記Ｓｉ１−ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離する剥離処理を行い、少なくとも前記剥離処理を行う際の温度以上の温度で前記貼り合わせ面を結合させる結合熱処理を行なった後、前記剥離によりベースウェーハ側に移設した剥離層のＳｉ層を除去する半導体ウェーハの製造方法。
【選択図】図１

Description

本発明は、絶縁体上にＳｉ１−ＸＧｅＸ層（０＜Ｘ≦１）が形成されたＳＧＯＩウェーハやＧＯＩウェーハ等の半導体ウェーハの製造方法に関するものである。
近年、半導体デバイスの高性能化の要求に応えるため、シリコン単結晶の表面にＳｉ１−ＸＧｅＸ層（０＜Ｘ≦１）をエピタキシャル成長させた半導体ウェーハを用いることが提案されており、例えばこのＳｉ１−ＸＧｅＸ層をチャネル領域に用いた高速のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体デバイスが提案されている。
この場合、Ｓｉ１−ＸＧｅＸ結晶はＳｉ結晶に比べて格子定数が大きいため、シリコン単結晶の表面にエピタキシャル成長させたＳｉ１−ＸＧｅＸ層の結晶格子には歪み（圧縮歪み）が生じている。その歪み応力によりＳｉ１−ＸＧｅＸ結晶のエネルギーバンド構造が変化し、その結果エネルギーバンドの縮退が解けキャリア移動度の高いエネルギーバンドが形成される。歪みを有するＳｉ１−ＸＧｅＸ結晶は特に正孔移動度が高くなるので、このＳｉ１−ＸＧｅＸ層をチャネル領域として用いたＭＯＳＦＥＴは高速の動作特性が期待される。ここで、Ｓｉ１−ＸＧｅＸ層はＧｅ濃度が０％より高いものであり、Ｇｅ濃度が１００％であるＧｅ層も含むが、以下では単にＳｉＧｅ層と記載する場合がある。
このようなＳｉＧｅ層を形成する方法として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハ上にＳｉＧｅ層をエピタキシャル成長後、酸素雰囲気中で表面を熱酸化してＧｅを濃縮し、Ｇｅ濃度の高いＳｉＧｅ層を形成するという酸化濃縮法が開示されている（非特許文献１、２参照）。この方法によれば、Ｇｅ濃度が高く、厚さが薄いＳｉＧｅ層を形成できるとされている。
以下、このように絶縁膜体にＳｉＧｅ層が形成されたウェーハを、ＳＧＯＩ（ＳｉＧｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハ、Ｇｅ濃度が１００％のＧｅ層が形成されたウェーハをＧＯＩ（Ｇｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハと記載する場合がある。
第５１回応用物理学関係連合講演会 講演予稿集 ２８ｐ−ＺＺ−６、ｐ．２２ 第５１回応用物理学関係連合講演会 講演予稿集 ３０ａ−ＹＬ−１０、ｐ．４１４
本発明は、ＳＧＯＩウェーハやＧＯＩウェーハにおいて、歪みを有するＳｉＧｅ層に格子緩和が発生せず、格子が十分に歪んでおり、高速の半導体デバイスの作製に適する半導体ウェーハの製造方法を提供することを目的とする。
上記目的達成のため、本発明は、半導体ウェーハの製造方法であって、少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１−ＸＧｅＸ層（０＜Ｘ≦１）をエピタキシャル成長させ、該Ｓｉ１−ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記Ｓｉ１−ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離する剥離処理を行い、少なくとも前記剥離処理を行なう際の温度以上の温度で前記貼り合わせ面を結合させる結合熱処理を行なった後、前記剥離によりベースウェーハ側に移設した剥離層のＳｉ層を除去することを特徴とする半導体ウェーハの製造方法を提供する（請求項１）。
このように、ＳＧＯＩウェーハ等を製造する際に、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１−ＸＧｅＸ層をエピタキシャル成長させ、該Ｓｉ１−ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することによりボンドウェーハ内にイオン注入層を形成し、Ｓｉ１−ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後ボンドウェーハ内にあるイオン注入層で剥離する剥離処理を行うという、貼り合わせ法におけるイオン注入剥離法を用いる。このときＳｉ１−ＸＧｅＸ層には格子歪みが生じているが、イオン注入層をボンドウェーハの内部に形成して剥離の際にはそのウェーハの一部もＳｉ層として移設することで、同時に移設するＳｉ１−ＸＧｅＸ層はＳｉ層の結晶格子に拘束されるので格子歪みが緩和しない。この状態で剥離処理の際の温度以上の温度で結合熱処理を行なえば、Ｓｉ１−ＸＧｅＸ層の歪みを維持したまま貼り合わせ面を結合できる。そしてこのように貼り合わせ面を結合させてからＳｉ層を除去するので、その後もＳｉ１−ＸＧｅＸ層には格子緩和が発生せず、Ｓｉ１−ＸＧｅＸ層が十分に歪んだウェーハを製造できる。
なお、歪みの大きさは格子緩和率により評価できる。格子緩和率とは、ＳｉＧｅ層の格子定数がＳｉの格子定数と同じである場合を０％、Ｇｅ濃度により定まる本来の格子定数である場合を１００％として、相対的に格子緩和の程度を表す量である。格子緩和率が低いほどＳｉＧｅ層の歪みが大きいことになり好ましい。
この場合、前記剥離層のＳｉ層の厚さを、前記Ｓｉ１−ＸＧｅＸ層の厚さの５倍以上とすることが好ましい（請求項２）。
このように、剥離層のＳｉ層の厚さをＳｉ１−ＸＧｅＸ層の厚さの５倍以上とすれば、Ｓｉ１−ＸＧｅＸ層はＳｉ層の格子に強く拘束され、歪みを十分に維持できる。
また、前記結合熱処理を５００℃〜１１００℃の温度で行なうことが好ましい（請求項３）。
このように、結合熱処理を５００℃以上で行なえば、結合熱処理が効果を奏するものとなるし、１１００℃以下で行なえば、剥離したＳｉ層へのＧｅの拡散が抑制され、Ｓｉ１−ＸＧｅＸ層のＧｅ濃度の低下が抑えられるので歪みが減少せず、またＳｉＧｅ層／Ｓｉ層界面が崩れずに明確に保たれ、その後のＳｉ層の除去を好適に行なえる。
また、前記結合熱処理を６００℃〜９５０℃の温度で行なうことが好ましい（請求項４）。
このように、さらに結合熱処理が６００℃以上であれば、結合熱処理の効果がより確実となり、また、９５０℃以下であれば、Ｇｅが高濃度であってもＧｅの溶解・再結晶化による局在が起こらず、結晶性が高く均一なＳｉ１−ＸＧｅＸ層とできる。
また、前記結合熱処理をＲＴＡ装置を用いて行なうことが好ましい（請求項５）。
このように、結合熱処理を高速加熱・高速冷却が可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置で行なえば、Ｇｅの拡散を確実に防止でき、Ｓｉ１−ＸＧｅＸ層の歪みが減少せず、またＳｉＧｅ層／Ｓｉ層界面が崩れず明確に保たれ、その後のＳｉ層の除去を好適に行なえる。
また、前記剥離層のＳｉ層の除去をエッチングにより行なうことが好ましい（請求項６）。
このように、剥離層のＳｉ層の除去をエッチングにより行なえば、均一でかつ表面粗れのない除去が容易にできる。
本発明に従えば、ＳＧＯＩウェーハ等を製造する際に、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１−ＸＧｅＸ層をエピタキシャル成長させ、該Ｓｉ１−ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することによりイオン注入層をボンドウェーハの内部に形成し、Ｓｉ１−ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後イオン注入層で剥離する剥離処理を行うという、貼り合わせ法におけるイオン注入剥離法を用いる。そして、剥離の際にはそのウェーハの一部もＳｉ層として移設することで、同時に移設するＳｉ１−ＸＧｅＸ層はＳｉ層の結晶格子に拘束されるので格子歪みが緩和しない。従ってこの状態で剥離処理の際の温度以上の温度で結合熱処理を行なえば、Ｓｉ１−ＸＧｅＸ層の歪みを維持したまま貼り合わせ面を結合できる。そしてこのように貼り合わせ面を結合させてからＳｉ層を除去するので、その後も格子緩和が抑制され、Ｓｉ１−ＸＧｅＸ層が十分に歪んだウェーハを製造できる。このように製造されたＳＧＯＩウェーハ等は、ＳｉＧｅ層の格子緩和率が低く、歪みが十分に大きいから、正孔移動度が高く高速動作特性を有する半導体デバイスの作製に適するウェーハとなる。
以下、本発明について詳述する。前述のように、ＳＧＯＩウェーハ等のＳｉＧｅ層の歪みの大きさは半導体デバイスの高速動作のために重要であり、この歪みはＧｅ濃度を高めることで大きくできる。
しかし、本発明者らは、Ｇｅ濃度を高くしても、ＳｉＧｅ層の格子緩和が起こってしまうと歪みが小さくなってしまうことに着目した。このように格子緩和が起こってしまうと、大きい歪みを得るためにＧｅ濃度を高くしてもそれに応じた所望の歪みが得られなくなる。
そこで本発明者らは、この問題を解決し、格子緩和を起こさず歪みを維持したままＳＧＯＩウェーハあるいはＧＯＩウェーハを製造する方法について検討した結果、ＳＧＯＩウェーハ等を製造する際に、イオン注入剥離法を用いた貼り合わせ法により、イオン注入層をボンドウェーハの内部に形成して剥離の際にはそのウェーハの一部もＳｉ層として移設することに想到した。このようにすれば、ＳｉＧｅ層はＳｉ層の結晶格子に拘束され格子歪みが緩和しないので、この状態で剥離処理の際の温度以上の温度で結合熱処理を行なえば、ＳｉＧｅ層の歪みを維持したまま貼り合わせ面を結合できるし、その後このように貼り合わせ面を結合させてからＳｉ層を除去するので、その後も格子緩和が抑制され、ＳｉＧｅ層が十分に歪んだウェーハを製造できることに想到し、本発明を完成させた。
以下では、本発明の実施の形態について図を用いて説明するが、本発明はこれに限定されるものではない。
図１は、本発明の実施形態に従った半導体ウェーハの製造工程の一例を示す図である。
まず、図１（ａ）のように、気相成長法により、ボンドウェーハとなるシリコン単結晶ウェーハ１の表面にＳｉ１−ＸＧｅＸ層２（０＜Ｘ≦１）をエピタキシャル成長させる。Ｓｉ１−ＸＧｅＸ層２の厚さはＧｅ濃度等に応じて適宜調整することができるが、例えば１ｎｍ〜２０ｎｍとできる。この時、Ｓｉ１−ＸＧｅＸ層２には格子歪み（圧縮歪み）が発生する。Ｘについては格子歪みが発生する値であればよいが、十分な歪みを発生させるために、Ｘは０．２以上とすることが好ましい。
気相成長は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などにより行うことができる。ＣＶＤ法の場合は、例えば、Ｘ＝１ならば原料ガスとしてＧｅＨ４、０＜Ｘ＜１ならばＧｅＨ４とＳｉＨ４又はＳｉＨ２Ｃｌ２等との混合ガスを用いることができる。キャリアガスとしてはＨ２が用いられる。成長条件としては、例えば温度４００〜１，０００℃、圧力１００Ｔｏｒｒ（１．３３×１０４Ｐａ）以下とすればよい。
次に、図１（ｂ）に示すように、Ｓｉ１−ＸＧｅＸ層２を通して、水素イオンまたは希ガスイオンの少なくとも一種類を所定のドーズ量で注入してシリコン単結晶ウェーハ１の内部にイオン注入層３を形成する。この場合、イオン注入深さは注入エネルギーの大きさに依存するので、所望の注入深さになるように注入エネルギーを設定すればよい。
次に、図１（ｃ）に示すように、例えば熱酸化等で表面にシリコン酸化膜５を形成したシリコン単結晶のベースウェーハ４を用意し、図１（ｄ）に示すように、Ｓｉ１−ＸＧｅＸ層２の表面とベースウェーハ４の表面とを絶縁膜であるシリコン酸化膜５を介して室温にて密着させて貼り合わせる。ベースウェーハ４としては、上記のシリコン単結晶ウェーハの他、石英、炭化珪素、アルミナ、ダイヤモンド等の絶縁性ウェーハを用いることができる。この際、室温での貼り合わせを行う前には、通常、貼り合わせ面を十分に清浄化する必要がある。例えば、ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液（ＳＣ−１：Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ１）による洗浄を行なう場合は、例えば液温を通常より低めに設定する等、Ｓｉに比べて洗浄時のエッチング作用により面荒れを起こしやすいＳｉ１−ＸＧｅＸ層表面の面荒れを最小限に抑えるように洗浄条件を選ぶことが好ましい。
次に、図１（ｅ）に示すように、通常５００℃の温度で剥離熱処理を加えることによりイオン注入層３を劈開面として剥離する。これにより、Ｓｉ１−ＸＧｅＸ層２とシリコン単結晶ウェーハ１の一部６が剥離層としてベースウェーハ側に移設される。本発明では、このようにＳｉ層６もＳｉ１−ＸＧｅＸ層２と共ににベースウェーハ側に移設されるので、Ｓｉ１−ＸＧｅＸ層２はＳｉ層６のＳｉ結晶格子に拘束されて圧縮歪みが維持され、格子緩和は起こらない。尚、図１（ｄ）に示す貼り合わせ工程の前処理として、両ウェーハの密着に供される面をプラズマ処理することにより密着強度を高め、密着後の剥離熱処理を行なうことなく室温程度の低温でも機械的に剥離することができる。この場合もＳｉ層６の存在によりＳｉ１−ＸＧｅＸ層２の圧縮歪みは維持される。
Ｓｉ層６の厚さはイオン注入エネルギーにより決まるが、Ｓｉ１−ＸＧｅＸ層２の厚さの５倍以上とすることが好ましい。このようにすれば、Ｓｉ１−ＸＧｅＸ層２はＳｉ層６の格子に強く拘束され、歪みを十分に維持できる。また、厚さの上限についてはＸの値に応じて適宜決定できるが、１０倍以上がより好ましく、３０倍程度が特に好ましい。また５０倍程度であればそれ以上としても歪み維持の効果は変わらず、十分である。
次に、図１（ｆ）に示すように、少なくとも図１（ｅ）に示す剥離処理の際の温度以上の温度で貼り合わせ面を結合させる結合熱処理を行なう。このようにすれば、Ｓｉ１−ＸＧｅＸ層２がＳｉ層６の格子に強く拘束されたまま貼り合わせ面の結合強度を高めることができるので、その後Ｓｉ層６を除去してもＳｉ１−ＸＧｅＸ層２の歪みを十分に維持できる。
この場合、結合熱処理の条件はＳｉ１−ＸＧｅＸ層２のＧｅ濃度や厚さにより室温よりも高い温度で適宜選択すればよいが、剥離熱処理を行なう場合の通常の剥離熱処理温度である５００℃以上の温度で行なえば、結合強度が高まり、例えばその後エッチング液でＳｉ層を除去する場合でも、貼り合わせ面がエッチング液に侵食される等という問題は発生しないし、研磨によりＳｉ層を除去する場合でも、研磨不良が発生しにくくなるので好ましい。また６００℃以上の温度で行なえば、結合の強度がより確実に高まるのでさらに好ましい。また、１１００℃以下の温度で行なえば、Ｇｅの拡散速度が低いので、Ｓｉ層６へのＳｉ１−ＸＧｅＸ層２のＧｅの拡散が抑制され、Ｓｉ１−ＸＧｅＸ層２のＧｅ濃度の低下が抑えられるので歪みが減少せず、またＳｉＧｅ層／Ｓｉ層界面が崩れず明確に保たれ、その後のＳｉ層６の除去を好適に行なえる。さらに、Ｓｉ１−ＸＧｅＸの溶解温度はＸ＝１の場合は約９５０℃であり、Ｘが小さくなるに従ってこれより高い温度となるが、あまり結合熱処理温度が高いとＧｅが溶解し、これが再結晶化することにより局在し、Ｓｉ１−ＸＧｅＸ層２の結晶性が低下する場合もあるが、９５０℃以下であればＧｅが高濃度であってもこのような問題は起こらず、確実に結晶性が高く均一なＳｉ１−ＸＧｅＸ層とできる。
また、この結合熱処理を、通常の抵抗加熱装置で行なってもよいが、急速加熱・急速冷却が可能なＲＴＡ装置を用いて行なえば、Ｇｅの拡散を確実に防止でき、歪みが減少せず、またＳｉＧｅ層／Ｓｉ層界面が崩れず明確に保たれ、その後のＳｉ層の除去を好適に行えるので好ましい。なお、この結合熱処理は、格子緩和が発生しないように行なうものであるから、抵抗加熱装置なら５〜２０分程度、ＲＴＡ装置なら１０〜６０秒程度とすればよい。
最後に、図１（ｇ）に示すように、ベースウェーハ側に移設されたＳｉ層６を除去する。結合熱処理によりＳｉ１−ＸＧｅＸ層２とベースウェーハ４とが強く結合しているので、このようにＳｉ層６を除去した後も、Ｓｉ１−ＸＧｅＸ層２の格子緩和は発生せず、歪みを十分に維持できる。
この除去は、研磨、エッチング、又はこれらの組み合わせにより行なうことができる。研磨により除去する場合は、例えば従来のＣＭＰを用いることができる。また、エッチングの場合は、Ｓｉ１−ＸＧｅＸ層が薄くても、均一でかつ表面粗れのない除去ができるので好ましい。またこの場合、エッチング液としてはＳｉ１−ＸＧｅＸよりもＳｉがよりエッチングされるものであれば限定されないが、ＴＭＡＨ（水酸化テトラメチルアンモニウム）をエッチング液として用いることができる。ＴＭＡＨ液によれば、Ｓｉ層６が除去されＴＭＡＨ液がＳｉ１−ＸＧｅＸ層２に達したときにはＴＭＡＨ液の選択性によりエッチングが停止する、すなわちエッチストップが起こる。このようなエッチストップ法によりＳｉ層６が確実に除去され、またＳｉ１−ＸＧｅＸ層２の表面が滑らかなものとなるので好ましい。特に、本発明においては結合熱処理においてＧｅが拡散しないように熱処理を行なえるので、ＳｉＧｅ層／Ｓｉ層界面が崩れずに明確に保たれるので、エッチストップがより容易になる。
このようにして製造されたＳＧＯＩウェーハ又はＧＯＩウェーハは、歪みが十分に大きく、また格子緩和が起こらず格子緩和率が低いＳｉ１−ＸＧｅＸ層を有するので、このＳｉ１−ＸＧｅＸ層に半導体デバイスを作製すれば、キャリア移動度が高く、高速動作する半導体デバイスとなる。
なお、格子緩和率の測定は、例えばＸ線回折法やラマン分光法により行なうことができる。
以下、本発明の実施例及び比較例により本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
直径２００ｍｍのシリコン単結晶ウェーハの表面に、原料ガスをＧｅＨ４、成長温度を６００℃としてＣＶＤ法によりＧｅ濃度１００％のＧｅ層を１０ｎｍだけエピタキシャル成長させ、このＧｅ層を通して水素イオン（Ｈ＋）を注入エネルギー３０ｋｅＶ、ドーズ量６×１０１６ｉｏｎｓ／ｃｍ２の条件でイオン注入し、シリコン単結晶ウェーハの内部にイオン注入層を形成した。水素イオン注入後、Ｇｅ層表面をＳＣ−１洗浄液で洗浄した。この洗浄は、Ｇｅ層の表面粗れを防止するため、通常より温度を下げて５０℃以下で行なった。この表面と、１４５ｎｍの熱酸化膜付きのシリコン単結晶ベースウェーハとを室温で密着させて貼り合わせ、アルゴン雰囲気下で５００℃、３０分の剥離熱処理を行い、貼り合わせ界面から３１０ｎｍの深さに形成したイオン注入層で剥離し、Ｇｅ層とシリコン単結晶ウェーハの一部（Ｓｉ層）をベースウェーハ側に移設させた。すなわち、この場合Ｓｉ層の厚さは３００ｎｍであり、Ｇｅ層の３０倍の厚さであった。
次に、このＧｅ層の格子緩和率をラマン分光法で測定したところ、格子緩和率は２％であり、格子緩和はほとんど起こっていなかった。次に、ＲＴＡ装置により９００℃、３０秒の結合熱処理を行なった。次に、ＴＭＡＨ液を用いたエッチストップ法によりエッチングを行い、Ｓｉ層を除去した。なお、Ｓｉ１−ＸＧｅＸ層のＧｅ濃度が５０％以上のときのＴＭＡＨ液の選択比は５００倍である。ＴＭＡＨ液の液温は３０℃であり、この場合エッチングレートは４６ｎｍ／ｍｉｎであるので、３００ｎｍの厚さのＳｉ層を除去するためにエッチングを８分間行なった。
このようにして作製したＧＯＩウェーハは、Ｇｅ層はＧｅ濃度が１００％で厚さが１０ｎｍ、シリコン酸化膜厚が１４５ｎｍであった。また、このＧｅ層の格子緩和率をラマン分光法で測定したところ、格子緩和率は２％であり、結合熱処理前とほとんど変わっておらず、Ｇｅ層がＧｅ濃度で決まる本来の歪みを維持していることが確認された。また表面粗さは、ＲＭＳが０．２ｎｍ（測定範囲１０μｍ×１０μｍ角）であり表面粗れは少なく、表面にクロスハッチ模様は見られなかった。
（実施例２）
直径２００ｍｍのシリコン単結晶ウェーハの表面に、原料ガスをＧｅＨ４及びＳｉＨ４、成長温度を６００℃としてＣＶＤ法によりＧｅ濃度５０％のＳｉ０．５Ｇｅ０．５層を１５ｎｍだけエピタキシャル成長させ、このＳｉ０．５Ｇｅ０．５層を通して水素イオンを注入エネルギー３０ｋｅＶ、ドーズ量６×１０１６ｉｏｎｓ／ｃｍ２の条件でイオン注入し、シリコン単結晶ウェーハの内部にイオン注入層を形成した。水素イオン注入後、Ｓｉ０．５Ｇｅ０．５層表面を５０℃以下のＳＣ−１洗浄液で洗浄した。この表面と、１４５ｎｍの熱酸化膜付きのシリコン単結晶ベースウェーハとを室温で密着させて貼り合わせ、アルゴン雰囲気下で５００℃、３０分の剥離熱処理を行い、貼り合わせ界面から３１０ｎｍの深さに形成したイオン注入層で剥離し、Ｓｉ０．５Ｇｅ０．５層とシリコン単結晶ウェーハの一部（Ｓｉ層）をベースウェーハ側に移設させた。すなわち、この場合Ｓｉ層の厚さは２９５ｎｍであり、Ｓｉ０．５Ｇｅ０．５層の約１９．７倍の厚さであった。
次に、このＧｅ層の格子緩和率をラマン分光法で測定したところ、格子緩和率は１．５％であり、格子緩和はほどんど起こっていなかった。次に、抵抗加熱炉にて８００℃、１０分の結合熱処理を行なった。次に、ＴＭＡＨ液を用いたエッチストップ法によりエッチングを行い、Ｓｉ層を除去した。このとき、実施例１と同様にＴＭＡＨ液の液温を３０℃として、エッチングを８分間行なった。
このようにして作製したＧＯＩウェーハは、Ｓｉ０．５Ｇｅ０．５層はＧｅ濃度が５０％で厚さが１５ｎｍ、シリコン酸化膜厚が１４５ｎｍであった。このＳｉ０．５Ｇｅ０．５層の格子緩和率をラマン分光法で測定したところ、格子緩和率は１．５％であり、結合熱処理前とほとんど変わっておらず、Ｓｉ０．５Ｇｅ０．５層がＧｅ濃度で決まる本来の歪みを維持していることが確認された。また表面粗さは、ＲＭＳが０．２ｎｍ（測定範囲１０μｍ×１０μｍ角）であり表面粗れは少なく、表面にクロスハッチ模様は見られなかった。
（比較例１）
実施例１と同様の方法で直径２００ｍｍのシリコン単結晶ウェーハの表面にＧｅ濃度１００％のＧｅ層を１０ｎｍだけエピタキシャル成長させ、実施例１と同様の条件でイオン注入剥離法を行い、Ｇｅ層と厚さ３００ｎｍのＳｉ層とをベースウェーハ側に移設させた。このＧｅ層の格子緩和率をラマン分光法で測定したところ、格子緩和率は実施例１と同様に２％であり、格子緩和はほどんど起こっていなかった。
次に、ＴＭＡＨ液を用いたエッチストップ法によりエッチングを行いＳｉ層を除去した後、ＲＴＡ装置にて実施例１と同様の条件で結合熱処理を行なった。
このようにして作製したＧＯＩウェーハのＧｅ層の格子緩和率をラマン分光法で測定したところ、格子緩和率は約２０％であり、結合熱処理により格子緩和が発生したことが確認された。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
本発明の実施形態に従った半導体ウェーハの製造工程の一例を示す図である。
符号の説明
１…シリコン単結晶ウェーハ、 ２…Ｓｉ１−ＸＧｅＸ層、
３…イオン注入層、 ４…ベースウェーハ、
５…シリコン酸化膜、 ６…Ｓｉ層。

Claims (6)

  1. 半導体ウェーハの製造方法であって、少なくとも、ボンドウェーハとなるシリコン単結晶ウェーハの表面にＳｉ１−ＸＧｅＸ層（０＜Ｘ≦１）をエピタキシャル成長させ、該Ｓｉ１−ＸＧｅＸ層を通して水素イオンまたは希ガスイオンの少なくとも一種類を注入することにより前記ボンドウェーハ内部にイオン注入層を形成し、前記Ｓｉ１−ＸＧｅＸ層の表面とベースウェーハの表面とを絶縁膜を介して密着させて貼り合わせ、その後前記イオン注入層で剥離する剥離処理を行い、少なくとも前記剥離処理を行う際の温度以上の温度で前記貼り合わせ面を結合させる結合熱処理を行なった後、前記剥離によりベースウェーハ側に移設した剥離層のＳｉ層を除去することを特徴とする半導体ウェーハの製造方法。
  2. 前記剥離層のＳｉ層の厚さを、前記Ｓｉ１−ＸＧｅＸ層の厚さの５倍以上とすることを特徴とする請求項１に記載の半導体ウェーハの製造方法。
  3. 前記結合熱処理を５００℃〜１１００℃の温度で行なうことを特徴とする請求項１又は請求項２に記載の半導体ウェーハの製造方法。
  4. 前記結合熱処理を６００℃〜９５０℃の温度で行なうことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体ウェーハの製造方法。
  5. 前記結合熱処理をＲＴＡ装置を用いて行なうことを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体ウェーハの製造方法。
  6. 前記剥離層のＳｉ層の除去をエッチングにより行なうことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体ウェーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020511777A (ja) * 2017-03-21 2020-04-16 ソイテックＳｏｉｔｅｃ 特に、正面側型撮像装置のための、セミコンダクタオンインシュレータ型構造、及びこのような構造を製作する方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802544A (en) * 2006-04-25 2008-01-01 Osram Opto Semiconductors Gmbh Composite substrate and method for making the same
JP4943820B2 (ja) * 2006-11-10 2012-05-30 信越化学工業株式会社 ＧＯＩ（ＧｅｏｎＩｎｓｕｌａｔｏｒ）基板の製造方法
JP4577382B2 (ja) * 2008-03-06 2010-11-10 信越半導体株式会社 貼り合わせウェーハの製造方法
JP4790786B2 (ja) * 2008-12-11 2011-10-12 信越化学工業株式会社 塗布型ケイ素含有膜の剥離方法
CN102738060B (zh) * 2012-07-02 2014-04-23 中国科学院上海微***与信息技术研究所 一种goi晶片结构的制备方法
US8877608B2 (en) * 2012-07-02 2014-11-04 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Method for preparing GOI chip structure
CN103594411A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 绝缘体上锗硅的形成方法
US10176991B1 (en) 2017-07-06 2019-01-08 Wisconsin Alumni Research Foundation High-quality, single-crystalline silicon-germanium films

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
WO2002043153A1 (fr) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Procede de fabrication de plaquette de semi-conducteur
JP2003017705A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 電界効果トランジスタ及び半導体装置の製造方法
WO2003046992A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production d'une tranche de soi
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
WO2004006327A2 (en) * 2002-07-09 2004-01-15 S.O.I. Tec Silicon On Insulator Technologies Transfer of a thin layer from a wafer comprising a buffer layer
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2004077553A1 (en) * 2003-02-28 2004-09-10 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a thin layer at a high temperature after its transfer
JP2004265975A (ja) * 2003-02-28 2004-09-24 Trecenti Technologies Inc 半導体装置の製造方法および半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3557957B2 (ja) * 1999-08-05 2004-08-25 株式会社大林組 既設廃棄物処分場の補修方法
US6690043B1 (en) 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3607194B2 (ja) 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
WO2002043153A1 (fr) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Procede de fabrication de plaquette de semi-conducteur
JP2003017705A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 電界効果トランジスタ及び半導体装置の製造方法
WO2003046992A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production d'une tranche de soi
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
JP2003168789A (ja) * 2001-11-29 2003-06-13 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2004006327A2 (en) * 2002-07-09 2004-01-15 S.O.I. Tec Silicon On Insulator Technologies Transfer of a thin layer from a wafer comprising a buffer layer
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2004077553A1 (en) * 2003-02-28 2004-09-10 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a thin layer at a high temperature after its transfer
JP2004265975A (ja) * 2003-02-28 2004-09-24 Trecenti Technologies Inc 半導体装置の製造方法および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020511777A (ja) * 2017-03-21 2020-04-16 ソイテックＳｏｉｔｅｃ 特に、正面側型撮像装置のための、セミコンダクタオンインシュレータ型構造、及びこのような構造を製作する方法
JP7332158B2 (ja) 2017-03-21 2023-08-23 ソイテック 特に、正面側型撮像装置のための、セミコンダクタオンインシュレータ型構造、及びこのような構造を製作する方法

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