JP2003017705A - 電界効果トランジスタ及び半導体装置の製造方法 - Google Patents
電界効果トランジスタ及び半導体装置の製造方法Info
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- JP2003017705A JP2003017705A JP2001199820A JP2001199820A JP2003017705A JP 2003017705 A JP2003017705 A JP 2003017705A JP 2001199820 A JP2001199820 A JP 2001199820A JP 2001199820 A JP2001199820 A JP 2001199820A JP 2003017705 A JP2003017705 A JP 2003017705A
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Abstract
(57)【要約】
【課題】 本発明は、格子緩和ＳｉＧｅ層の貫通転位密
度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層或
いは歪ＳｉＧｅ層を形成した電界効果トランジスタを提
供することを目的とする。 【解決手段】 絶縁層６上に形成された格子緩和Ｓｉ
１−ｘ−ｖＧｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦
１）層４と、格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ層４上
に形成された歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ
≦１、０≦ｙ＋ｗ≦１）層３と、歪Ｓｉ１−ｙ−ｗＧｅ
ｙＣｗ層３上に形成されたゲート絶縁層２と、ゲート絶
縁層２上に形成されたゲート電極１と、歪Ｓｉ
１−ｙ−ｗＧｅｙＣｗ層３中に離間して形成されたソー
ス領域及びドレイン領域８とを具備する電界効果トラン
ジスタにおいて、絶縁層６はＧｅ酸化物を１重量％以上
含むＧｅ酸化物含有層とする。
度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層或
いは歪ＳｉＧｅ層を形成した電界効果トランジスタを提
供することを目的とする。 【解決手段】 絶縁層６上に形成された格子緩和Ｓｉ
１−ｘ−ｖＧｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦
１）層４と、格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ層４上
に形成された歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ
≦１、０≦ｙ＋ｗ≦１）層３と、歪Ｓｉ１−ｙ−ｗＧｅ
ｙＣｗ層３上に形成されたゲート絶縁層２と、ゲート絶
縁層２上に形成されたゲート電極１と、歪Ｓｉ
１−ｙ−ｗＧｅｙＣｗ層３中に離間して形成されたソー
ス領域及びドレイン領域８とを具備する電界効果トラン
ジスタにおいて、絶縁層６はＧｅ酸化物を１重量％以上
含むＧｅ酸化物含有層とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に関する。
スタ及びその製造方法に関する。
【０００２】
【従来の技術】マイクロプロセサ等の大規模集積回路
（ＬＳＩ）の高速化、高機能化、低消費電力化を図るた
めには、回路を構成する個々のトランジスタの駆動力を
維持或いは向上させつつ微細化する必要がある。例えば
従来、ＭＯＳＦＥＴにおいては、ゲート長を短縮するこ
とで対応してきた。
（ＬＳＩ）の高速化、高機能化、低消費電力化を図るた
めには、回路を構成する個々のトランジスタの駆動力を
維持或いは向上させつつ微細化する必要がある。例えば
従来、ＭＯＳＦＥＴにおいては、ゲート長を短縮するこ
とで対応してきた。
【０００３】しかしながら、近年、ゲート長を短縮する
には技術的或いは経済的な障壁が急激に高くなってきて
いる。そこで、ゲート長を短縮する方法以外に、ＬＳＩ
を高速化させる方法として、高移動度のチャネル材料を
用いる方法がある。
には技術的或いは経済的な障壁が急激に高くなってきて
いる。そこで、ゲート長を短縮する方法以外に、ＬＳＩ
を高速化させる方法として、高移動度のチャネル材料を
用いる方法がある。
【０００４】高移動度のチャネル材料として、歪Ｓｉや
歪ＳｉＧｅが注目されている。このうち歪Ｓｉは、Ｓｉ
より格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシ
ャル成長させることにより形成される。また歪ＳｉＧｅ
は、これよりＧｅ組成比が大きな格子緩和ＳｉＧｅ上に
エピタキシャル成長することにより形成される。歪Ｓｉ
は、面内の引張り歪により、また、歪ＳｉＧｅは面内の
圧縮歪により、電子、正孔の移動度がいずれも増大す
る。また、下地の格子緩和ＳｉＧｅとチャネル材料との
Ｇｅ組成差が大きいほど、すなわち格子定数の差が大き
いほどチャネル層に導入される歪量が大きくなり、移動
度は大きくなる。
歪ＳｉＧｅが注目されている。このうち歪Ｓｉは、Ｓｉ
より格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシ
ャル成長させることにより形成される。また歪ＳｉＧｅ
は、これよりＧｅ組成比が大きな格子緩和ＳｉＧｅ上に
エピタキシャル成長することにより形成される。歪Ｓｉ
は、面内の引張り歪により、また、歪ＳｉＧｅは面内の
圧縮歪により、電子、正孔の移動度がいずれも増大す
る。また、下地の格子緩和ＳｉＧｅとチャネル材料との
Ｇｅ組成差が大きいほど、すなわち格子定数の差が大き
いほどチャネル層に導入される歪量が大きくなり、移動
度は大きくなる。
【０００５】本発明者らは、歪Ｓｉ及び歪ＳｉＧｅとＳ
ＯＩ（Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造とを組み
合わせたＭＯＳＦＥＴ（歪ＳＯＩ−ＭＯＳＦＥＴ）を提
案し、さらに動作実証してきた。（T. Mizuno, S. Taka
gi, N. Sugiyama, J. Koga,T. Tezuka, K. Usuda, T. H
atakeyama, A. Kurobe, and A. Toriumi, IEDM Technic
al Digests p.934 (1999) ）。
ＯＩ（Ｓｉ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造とを組み
合わせたＭＯＳＦＥＴ（歪ＳＯＩ−ＭＯＳＦＥＴ）を提
案し、さらに動作実証してきた。（T. Mizuno, S. Taka
gi, N. Sugiyama, J. Koga,T. Tezuka, K. Usuda, T. H
atakeyama, A. Kurobe, and A. Toriumi, IEDM Technic
al Digests p.934 (1999) ）。
【０００６】図９に、歪Ｓｉを用いた歪ＳＯＩ−ＭＯＳ
ＦＥＴの断面図を示す。
ＦＥＴの断面図を示す。
【０００７】図９に示すように、歪ＳＯＩ−ＭＯＳＦＥ
Ｔは、Ｓｉ基板７と、このＳｉ基板７上に形成された絶
縁層６と、この絶縁層６上に形成された格子緩和Ｓｉ
０．９Ｇｅ０．１バッファ層４と、この格子緩和Ｓｉ
０．９Ｇｅ０．１バッファ層４上に形成された歪Ｓｉ層
３と、この歪Ｓｉ層３上に形成されたゲート酸化層２
と、このゲート酸化層２上に形成されたゲート電極１と
を具備している。ゲート酸化層２下の歪Ｓｉ層３はチャ
ネル領域となり、このチャネル領域を挟むようにソース
領域及びドレイン領域８が形成されている。
Ｔは、Ｓｉ基板７と、このＳｉ基板７上に形成された絶
縁層６と、この絶縁層６上に形成された格子緩和Ｓｉ
０．９Ｇｅ０．１バッファ層４と、この格子緩和Ｓｉ
０．９Ｇｅ０．１バッファ層４上に形成された歪Ｓｉ層
３と、この歪Ｓｉ層３上に形成されたゲート酸化層２
と、このゲート酸化層２上に形成されたゲート電極１と
を具備している。ゲート酸化層２下の歪Ｓｉ層３はチャ
ネル領域となり、このチャネル領域を挟むようにソース
領域及びドレイン領域８が形成されている。
【０００８】このような歪ＳＯＩ−ＭＯＳＦＥＴは、歪
Ｓｉ層３をチャネルとして用いているのでキャリア移動
度が高いという利点がある。また、この利点のほか、Ｓ
ＯＩ構造により接合容量を小さくできる利点、また、不
純物濃度を低く抑えたまま微細化ができる利点がある。
さらに、インパクトイオン化で発生した正孔が緩和Ｓｉ
Ｇｅ層を通してソース領域に容易に吸収されるため、通
常ＳＯＩ構造で問題となるボディ浮遊効果も抑制するこ
とができる。
Ｓｉ層３をチャネルとして用いているのでキャリア移動
度が高いという利点がある。また、この利点のほか、Ｓ
ＯＩ構造により接合容量を小さくできる利点、また、不
純物濃度を低く抑えたまま微細化ができる利点がある。
さらに、インパクトイオン化で発生した正孔が緩和Ｓｉ
Ｇｅ層を通してソース領域に容易に吸収されるため、通
常ＳＯＩ構造で問題となるボディ浮遊効果も抑制するこ
とができる。
【０００９】本発明者らの研究の結果、このような利点
を有する歪ＳＯＩ−ＭＯＳＦＥＴを実用させるために
は、格子緩和Ｓｉ１−ｘＧｅｘバッファ層４をより低転
位密度で、かつほぼ完全に格子緩和し、厚さ３０ｎｍ以
下に抑える必要があることが分かった。このような条件
を満足する格子緩和Ｓｉ１−ｘＧｅｘバッファ層４上に
歪Ｓｉ層３をエピタキシャル成長させることで歪Ｓｉ層
３の移動度をより向上させることができることが分かっ
た。
を有する歪ＳＯＩ−ＭＯＳＦＥＴを実用させるために
は、格子緩和Ｓｉ１−ｘＧｅｘバッファ層４をより低転
位密度で、かつほぼ完全に格子緩和し、厚さ３０ｎｍ以
下に抑える必要があることが分かった。このような条件
を満足する格子緩和Ｓｉ１−ｘＧｅｘバッファ層４上に
歪Ｓｉ層３をエピタキシャル成長させることで歪Ｓｉ層
３の移動度をより向上させることができることが分かっ
た。
【００１０】このような格子緩和Ｓｉ１−ｘＧｅｘバッ
ファ層４を形成するための方法として、本発明者らは絶
縁層６上にＧｅ組成比が低いＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）を成長させ、このＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）層を高温で熱酸化する方法を見出している。こ
れは熱酸化が進むにつれてＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）のＧｅが濃縮されＧｅ組成比の高いＳｉ１−ｘ
Ｇｅｘ層（ｘ＞０．５）が形成されると同時に、このＳ
ｉ１−ｘＧｅｘ層（ｘ＞０．５）が格子緩和し、薄層化
することを利用したものである。（T. Tezuka, N. Sugi
yama, T. Mizuno, M. Suzuki, and S. Takagi, Extende
d Abstracts of the 2000 International Conference o
n Solid State Devices and Materials (Sendai, 200
0), p. 472.）。
ファ層４を形成するための方法として、本発明者らは絶
縁層６上にＧｅ組成比が低いＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）を成長させ、このＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）層を高温で熱酸化する方法を見出している。こ
れは熱酸化が進むにつれてＳｉ１−ｘＧｅｘ層（ｘ＝
０．１）のＧｅが濃縮されＧｅ組成比の高いＳｉ１−ｘ
Ｇｅｘ層（ｘ＞０．５）が形成されると同時に、このＳ
ｉ１−ｘＧｅｘ層（ｘ＞０．５）が格子緩和し、薄層化
することを利用したものである。（T. Tezuka, N. Sugi
yama, T. Mizuno, M. Suzuki, and S. Takagi, Extende
d Abstracts of the 2000 International Conference o
n Solid State Devices and Materials (Sendai, 200
0), p. 472.）。
【００１１】
【発明が解決しようとする課題】絶縁層６上に形成され
たＧｅ組成比が小さいＳｉ１−ｘＧｅｘ層（ｘ＝０．
１）を、高温で乾燥熱酸化することにより、表面に形成
されるＳｉＧｅ酸化層中からＧｅ原子が吐き出され、残
りのＳｉＧｅ層中に蓄積される。一方、下地層の絶縁層
６はＧｅ原子がＳｉ基板７中に拡散するのを防ぐ。した
がって、酸化が進行するとともに残りのＳｉＧｅ層中の
Ｇｅ組成比は増大する。
たＧｅ組成比が小さいＳｉ１−ｘＧｅｘ層（ｘ＝０．
１）を、高温で乾燥熱酸化することにより、表面に形成
されるＳｉＧｅ酸化層中からＧｅ原子が吐き出され、残
りのＳｉＧｅ層中に蓄積される。一方、下地層の絶縁層
６はＧｅ原子がＳｉ基板７中に拡散するのを防ぐ。した
がって、酸化が進行するとともに残りのＳｉＧｅ層中の
Ｇｅ組成比は増大する。
【００１２】Ｇｅ組成比が高いほどＳｉＧｅの格子定数
は大きくなるので、絶縁層６とＳｉＧｅ層４との界面に
はせん断応力が生じる。界面での滑り或いは絶縁層６の
塑性変形が充分であれば、このせん断応力によりＳｉＧ
ｅ層４は自由に伸縮できるので、格子緩和が転位の発生
を伴うことなく進行する。
は大きくなるので、絶縁層６とＳｉＧｅ層４との界面に
はせん断応力が生じる。界面での滑り或いは絶縁層６の
塑性変形が充分であれば、このせん断応力によりＳｉＧ
ｅ層４は自由に伸縮できるので、格子緩和が転位の発生
を伴うことなく進行する。
【００１３】しかしながら、絶縁層６が特にＳｉＯ２の
場合、１２００℃という高温で熱酸化しても、ＳｉＧｅ
層４と絶縁層６との間で滑り或いは塑性変形が十分に生
じないために、ＳｉＧｅ層４は十分に緩和しない。した
がって１２００℃という高温で熱酸化しても十分な滑り
或いは塑性変形が生じないので転位発生によるモードで
ＳｉＧｅ層４が格子緩和してしまう。さらに温度を高く
すれば、ＳｉＯ２が軟化してＳｉＧｅ層４と絶縁層６と
の間で滑り或いは絶縁層が塑性変形しやすくなるがこの
場合ＳｉＧｅ層４が融解してしまうという問題がある。
場合、１２００℃という高温で熱酸化しても、ＳｉＧｅ
層４と絶縁層６との間で滑り或いは塑性変形が十分に生
じないために、ＳｉＧｅ層４は十分に緩和しない。した
がって１２００℃という高温で熱酸化しても十分な滑り
或いは塑性変形が生じないので転位発生によるモードで
ＳｉＧｅ層４が格子緩和してしまう。さらに温度を高く
すれば、ＳｉＯ２が軟化してＳｉＧｅ層４と絶縁層６と
の間で滑り或いは絶縁層が塑性変形しやすくなるがこの
場合ＳｉＧｅ層４が融解してしまうという問題がある。
【００１４】このようにＳｉＧｅ層が溶解しないように
して貫通転位密度を実用上の目安となる値１０４ｃｍ
−２まで低減するのが困難であるという問題があった。
して貫通転位密度を実用上の目安となる値１０４ｃｍ
−２まで低減するのが困難であるという問題があった。
【００１５】本発明は、格子緩和ＳｉＧｅ層の貫通転位
密度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層
或いは歪ＳｉＧｅ層を形成した電界効果トランジスタを
提供することを目的とする。
密度を低減でき、この格子緩和ＳｉＧｅ層上に歪Ｓｉ層
或いは歪ＳｉＧｅ層を形成した電界効果トランジスタを
提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板と、前記基板上に形成され、Ｇｅ酸
化物を１重量％以上含むＧｅ酸化物含有層と、前記Ｇｅ
酸化物含有層上に形成された格子緩和Ｓｉ１−ｘ−ｖＧ
ｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層と、前
記格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ層上に形成された
歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ
＋ｗ≦１）層と、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層上
に形成されたゲート絶縁層と、前記ゲート絶縁層上に形
成されたゲート電極と、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣ
ｗ層中に離間して設けられたソース領域及びドレイン領
域とを具備することを特徴とする電界効果トランジスタ
を提供する。
に、本発明は、基板と、前記基板上に形成され、Ｇｅ酸
化物を１重量％以上含むＧｅ酸化物含有層と、前記Ｇｅ
酸化物含有層上に形成された格子緩和Ｓｉ１−ｘ−ｖＧ
ｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層と、前
記格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ層上に形成された
歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ
＋ｗ≦１）層と、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層上
に形成されたゲート絶縁層と、前記ゲート絶縁層上に形
成されたゲート電極と、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣ
ｗ層中に離間して設けられたソース領域及びドレイン領
域とを具備することを特徴とする電界効果トランジスタ
を提供する。
【００１７】このとき、前記Ｇｅ酸化物含有層中にＧｅ
酸化物は９重量％以上含有されることが好ましい。
酸化物は９重量％以上含有されることが好ましい。
【００１８】また、前記基板と前記Ｇｅ酸化物含有層と
の間にＳｉＯ２層を有することが好ましい。
の間にＳｉＯ２層を有することが好ましい。
【００１９】また、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層
が歪Ｓｉであることが好ましい。
が歪Ｓｉであることが好ましい。
【００２０】また、前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層
のＧｅ組成ｙが０．５以上であることが好ましい。
のＧｅ組成ｙが０．５以上であることが好ましい。
【００２１】また、前記Ｇｅ酸化物は５０重量％以下で
あることが好ましい。これは５０重量％を越えると水に
対して溶けるという問題があるためであり、信頼性を考
慮するとＧｅ酸化物は２０重量％以下であることがより
好ましい。
あることが好ましい。これは５０重量％を越えると水に
対して溶けるという問題があるためであり、信頼性を考
慮するとＧｅ酸化物は２０重量％以下であることがより
好ましい。
【００２２】また、この絶縁層はＣ、Ｈ、Ｎ、Ａｓ、
Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混入して
いても問題ない。
Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混入して
いても問題ない。
【００２３】また、前記格子緩和Ｓｉ１−ｘ−ｖＧｅｘ
Ｃｖ層或いは前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層のＣの
組成ｖ或いはｗは、０以上０．０６以下であることが好
ましい。Ｃの混入は歪みの量とバンドギャップとをそれ
ぞれ独立に制御することが出来るので、素子作製の自由
度が向上される。
Ｃｖ層或いは前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層のＣの
組成ｖ或いはｗは、０以上０．０６以下であることが好
ましい。Ｃの混入は歪みの量とバンドギャップとをそれ
ぞれ独立に制御することが出来るので、素子作製の自由
度が向上される。
【００２４】また、本発明は、基板上にＧｅ酸化物を含
有するＧｅ酸化物含有層を形成する工程と、前記Ｇｅ酸
化物含有層上にＳｉＧｅ層を形成する工程と、熱酸化に
より、前記ＳｉＧｅ層のＧｅ濃度を高濃度化すると共に
格子緩和したＳｉＧｅ層にする工程と、前記熱酸化によ
り、前記格子緩和したＳｉＧｅ層の表面に形成された酸
化物を除去する工程と、前記酸化物が除去された前記格
子緩和したＳｉＧｅ層表面にＳｉ層もしくはＳｉＧｅ層
を形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。
有するＧｅ酸化物含有層を形成する工程と、前記Ｇｅ酸
化物含有層上にＳｉＧｅ層を形成する工程と、熱酸化に
より、前記ＳｉＧｅ層のＧｅ濃度を高濃度化すると共に
格子緩和したＳｉＧｅ層にする工程と、前記熱酸化によ
り、前記格子緩和したＳｉＧｅ層の表面に形成された酸
化物を除去する工程と、前記酸化物が除去された前記格
子緩和したＳｉＧｅ層表面にＳｉ層もしくはＳｉＧｅ層
を形成する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。
【００２５】このとき、ＳｉＧｅ層を低温でウェット酸
化した後にウェハー貼り付けによりＧｅ酸化物を１重量
％以上含有する層を有する絶縁層を形成することができ
る。
化した後にウェハー貼り付けによりＧｅ酸化物を１重量
％以上含有する層を有する絶縁層を形成することができ
る。
【００２６】また、ＳＯＩ基板の埋め込み酸化層中にＧ
ｅイオン及びＯイオンを注入し、熱処理することでＧｅ
酸化物を１重量％以上含有する層を絶縁層中に形成でき
る。
ｅイオン及びＯイオンを注入し、熱処理することでＧｅ
酸化物を１重量％以上含有する層を絶縁層中に形成でき
る。
【００２７】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００２８】先ず、図７に絶縁層上に厚さ９０ｎｍのＳ
ｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚
さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁
層とＳｉＧｅ層との界面での滑りによって生じる緩和率
の酸化温度との関係を示す。
ｉ０．９Ｇｅ０．１層を形成し、これを酸化によって厚
さ３０ｎｍのＳｉ０．７Ｇｅ０．３層にした場合の絶縁
層とＳｉＧｅ層との界面での滑りによって生じる緩和率
の酸化温度との関係を示す。
【００２９】本発明として、絶縁層はＧｅＯ２が９重量
％含有したＳｉＯ２層を用いた。従来例として、絶縁層
は純粋なＳｉＯ２層を用いた。
％含有したＳｉＯ２層を用いた。従来例として、絶縁層
は純粋なＳｉＯ２層を用いた。
【００３０】図７に示すように、従来例では酸化温度が
１２００℃においても５割程度の緩和率しか得られない
のに対し、本発明では１０００℃で８割に達する緩和率
が得られる。
１２００℃においても５割程度の緩和率しか得られない
のに対し、本発明では１０００℃で８割に達する緩和率
が得られる。
【００３１】以上のように、絶縁層としてＧｅ酸化物を
１重量％以上含有するＧｅ酸化物含有層を導入すると、
熱処理温度が１０００℃でＳｉＧｅ層との界面で充分な
滑りが生じて転位を発生させること無くＳｉＧｅ層を緩
和させることが可能になる。これはＧｅ酸化物を１重量
％以上含有するＧｅ酸化物含有層は、純粋なＳｉＯ２に
比べ軟化温度が低いためである。軟化温度はＧｅの含有
量が増加するにつれて低下する。例えば、ＳｉＯ２にＧ
ｅＯ２を１重量％添加することで、軟化温度が約２０℃
低下する。また、ＧｅＯ２を９重量％添加することで、
軟化温度が約２００℃低下する（枝広ほか、電子通信学
会論文誌Ｃ、６３（１９８０）７５１参照）。
１重量％以上含有するＧｅ酸化物含有層を導入すると、
熱処理温度が１０００℃でＳｉＧｅ層との界面で充分な
滑りが生じて転位を発生させること無くＳｉＧｅ層を緩
和させることが可能になる。これはＧｅ酸化物を１重量
％以上含有するＧｅ酸化物含有層は、純粋なＳｉＯ２に
比べ軟化温度が低いためである。軟化温度はＧｅの含有
量が増加するにつれて低下する。例えば、ＳｉＯ２にＧ
ｅＯ２を１重量％添加することで、軟化温度が約２０℃
低下する。また、ＧｅＯ２を９重量％添加することで、
軟化温度が約２００℃低下する（枝広ほか、電子通信学
会論文誌Ｃ、６３（１９８０）７５１参照）。
【００３２】次に、図８にＳｉ１−ｘＧｅｘのＧｅ組成
ｘと融点との関係を示す。
ｘと融点との関係を示す。
【００３３】図８に示すように、ＳｉＧｅのＧｅ組成が
高くなると融点が低くなることが分かる。したがってＳ
ｉＧｅ層を１２００℃で熱処理するのであれば、ＳｉＧ
ｅを融解させないようにするためにＧｅ組成はプロセス
マージンをとって０．２以下としなければならない。こ
れは、緩和ＳｉＧｅ層のＧｅ組成として望ましい値より
も低い値である。すなわち、上層に形成する歪Ｓｉの歪
量をより大きくするためには十分ではない。
高くなると融点が低くなることが分かる。したがってＳ
ｉＧｅ層を１２００℃で熱処理するのであれば、ＳｉＧ
ｅを融解させないようにするためにＧｅ組成はプロセス
マージンをとって０．２以下としなければならない。こ
れは、緩和ＳｉＧｅ層のＧｅ組成として望ましい値より
も低い値である。すなわち、上層に形成する歪Ｓｉの歪
量をより大きくするためには十分ではない。
【００３４】一方ＳｉＧｅ層を１０００℃で熱処理する
のであれば、ＳｉＧｅはＧｅ組成が約０．８まで融解し
ないので、必要な格子定数の大きさを全て実現すること
ができる。
のであれば、ＳｉＧｅはＧｅ組成が約０．８まで融解し
ないので、必要な格子定数の大きさを全て実現すること
ができる。
【００３５】すなわち絶縁層としてＧｅ酸化物が１重量
％以上含むＧｅ酸化物含有層を導入することで、１００
０℃で十分な格子緩和処理ができることになる。したが
って、ＳｉＧｅのＧｅ組成を０．８まで実現できるので
設計自由度を向上できるという効果がある。
％以上含むＧｅ酸化物含有層を導入することで、１００
０℃で十分な格子緩和処理ができることになる。したが
って、ＳｉＧｅのＧｅ組成を０．８まで実現できるので
設計自由度を向上できるという効果がある。
【００３６】実質的なＧｅＯ２添加の効果を得るには、
Ｇｅ組成が１重量％以上の含有量であれば良い。これ
は、軟化点温度に換算すると２０℃以上の低下に相当す
る。図８から見て取れるように、わずか２０℃のプロセ
ス温度の低下であってもプロセス温度マージン増大の効
果が得られる。
Ｇｅ組成が１重量％以上の含有量であれば良い。これ
は、軟化点温度に換算すると２０℃以上の低下に相当す
る。図８から見て取れるように、わずか２０℃のプロセ
ス温度の低下であってもプロセス温度マージン増大の効
果が得られる。
【００３７】次に、本発明における電界効果トランジス
タを説明する。
タを説明する。
【００３８】図１は、本発明の第１の実施形態にかかる
電界効果トランジスタの断面図である。
電界効果トランジスタの断面図である。
【００３９】この電界効果トランジスタは、Ｓｉ基板７
と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳ
ｉ酸化物からなる絶縁層６と、この絶縁層６上に形成さ
れた厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物との混合酸
化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含
有層５上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０
．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ
０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３
と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲ
ート酸化層２と、このゲート酸化層２上に形成された厚
さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層
３中に形成されたソース領域及びドレイン領域８とを具
備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１
μｍである。この電界効果トランジスタは、格子緩和Ｓ
ｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接
している。このＧｅ酸化物含有層５のＧｅ酸化物の重量
組成は１６重量％である。
と、このＳｉ基板７上に形成された厚さ３００ｎｍのＳ
ｉ酸化物からなる絶縁層６と、この絶縁層６上に形成さ
れた厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物との混合酸
化物からなるＧｅ酸化物含有層５と、このＧｅ酸化物含
有層５上に形成された厚さ２０ｎｍの格子緩和Ｓｉ０
．７Ｇｅ０．３層４と、この格子緩和Ｓｉ０．７Ｇｅ
０．３層４上に形成された厚さ１０ｎｍの歪Ｓｉ層３
と、この歪Ｓｉ層３上に形成された厚さ１．５ｎｍのゲ
ート酸化層２と、このゲート酸化層２上に形成された厚
さ２００ｎｍのポリシリコンゲート電極１と、歪Ｓｉ層
３中に形成されたソース領域及びドレイン領域８とを具
備する。ゲート長は１００ｎｍである。ゲート幅Ｗは１
μｍである。この電界効果トランジスタは、格子緩和Ｓ
ｉ０．７Ｇｅ０．３層４が直接Ｇｅ酸化物含有層５に接
している。このＧｅ酸化物含有層５のＧｅ酸化物の重量
組成は１６重量％である。
【００４０】このようにＧｅ酸化物含有層５上に直接Ｓ
ｉＧｅ層４を形成することで熱処理温度が１０００℃程
度で転位が生じない格子緩和を十分することができ素子
の特性向上に寄与する。
ｉＧｅ層４を形成することで熱処理温度が１０００℃程
度で転位が生じない格子緩和を十分することができ素子
の特性向上に寄与する。
【００４１】また、Ｇｅ酸化物含有層５のＧｅ酸化物は
５０重量％以下であることが好ましい。これは５０重量
％を越えると水に対して溶けるという問題があるためで
あり、信頼性を考慮するとＧｅ酸化物は２０重量％以下
であることがより好ましい。
５０重量％以下であることが好ましい。これは５０重量
％を越えると水に対して溶けるという問題があるためで
あり、信頼性を考慮するとＧｅ酸化物は２０重量％以下
であることがより好ましい。
【００４２】また、Ｇｅ酸化物含有層５はＣ、Ｈ、Ｎ、
Ａｓ、Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混
入していても問題ない。
Ａｓ、Ｐ、Ｂ等の不純物が１０２０ｃｍ−３程度なら混
入していても問題ない。
【００４３】また、歪Ｓｉ層は、ＳｉＧｅ、ＳｉＣ、Ｇ
ｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
ｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４４】また、格子緩和ＳｉＧｅ層は、ＳｉＣ、Ｇ
ｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
ｅＣ、ＳｉＧｅＣ等Ｇｅ、Ｃを含有するものでも良い。
【００４５】また、格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ
（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層或いは歪Ｓｉ
１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ＋ｗ≦
１）層のＣの組成比ｖ或いはｗは、０以上０．０６以下
であることが好ましい。Ｃの混入は歪みの量とバンドギ
ャップとをそれぞれ独立に制御することが出来るので、
素子作製の自由度が向上される。
（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦１）層或いは歪Ｓｉ
１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦ｙ＋ｗ≦
１）層のＣの組成比ｖ或いはｗは、０以上０．０６以下
であることが好ましい。Ｃの混入は歪みの量とバンドギ
ャップとをそれぞれ独立に制御することが出来るので、
素子作製の自由度が向上される。
【００４６】図２は、本発明の第２の実施形態にかかる
電界効果トランジスタの断面図である。
電界効果トランジスタの断面図である。
【００４７】図２に示すように、この電界効果トランジ
スタは、Ｓｉ基板７と、このＳｉ基板７上に形成された
厚さ３００ｎｍのＳｉＯ２絶縁層６と、この絶縁層６上
に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の
混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸
化物含有層５上に形成された厚さ１０ｎｍのＳｉＯ２絶
縁層６'と、このＳｉＯ２絶縁層６'上に形成された厚さ
２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この
格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ
１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成され
た厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化
層２上に形成された厚さ２００ｎｍのポリシリコンゲー
ト電極１と、歪Ｓｉ層３中に形成されたソース領域及び
ドレイン領域８とを具備する。ゲート長は１００ｎｍで
ある。ゲート幅Ｗは１μｍである。この電界効果トラン
ジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇ
ｅ酸化物含有層５に接していない点が第１の実施形態と
ことなる。このＧｅ酸化物含有層５のＧｅ酸化物の重量
組成は１６重量％である。
スタは、Ｓｉ基板７と、このＳｉ基板７上に形成された
厚さ３００ｎｍのＳｉＯ２絶縁層６と、この絶縁層６上
に形成された厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の
混合酸化物からなるＧｅ酸化物含有層５と、このＧｅ酸
化物含有層５上に形成された厚さ１０ｎｍのＳｉＯ２絶
縁層６'と、このＳｉＯ２絶縁層６'上に形成された厚さ
２０ｎｍの格子緩和Ｓｉ０．７Ｇｅ０．３層４と、この
格子緩和Ｓｉ０．７Ｇｅ０．３層４上に形成された厚さ
１０ｎｍの歪Ｓｉ層３と、この歪Ｓｉ層３上に形成され
た厚さ１．５ｎｍのゲート酸化層２と、このゲート酸化
層２上に形成された厚さ２００ｎｍのポリシリコンゲー
ト電極１と、歪Ｓｉ層３中に形成されたソース領域及び
ドレイン領域８とを具備する。ゲート長は１００ｎｍで
ある。ゲート幅Ｗは１μｍである。この電界効果トラン
ジスタは、格子緩和Ｓｉ０．７Ｇｅ０．３層４が直接Ｇ
ｅ酸化物含有層５に接していない点が第１の実施形態と
ことなる。このＧｅ酸化物含有層５のＧｅ酸化物の重量
組成は１６重量％である。
【００４８】この実施形態では、格子緩和ＳｉＧｅ層４
とＧｅ酸化物含有層５の間に厚さ１０ｎｍのＳｉＯ２絶
縁層６'が挿入されている。本実施形態では、格子緩和
ＳｉＧｅ層４とＳｉＯ２絶縁層６'との界面の電気的低
特性が良好である点を利用し第１の実施形態よりも素子
特性が優れている。
とＧｅ酸化物含有層５の間に厚さ１０ｎｍのＳｉＯ２絶
縁層６'が挿入されている。本実施形態では、格子緩和
ＳｉＧｅ層４とＳｉＯ２絶縁層６'との界面の電気的低
特性が良好である点を利用し第１の実施形態よりも素子
特性が優れている。
【００４９】第１の実施形態及び第２の実施形態では、
Ｇｅ酸化物含有層５とＳｉＯ２絶縁層６及び６'とし
て、独立に層を形成しているが、例えばＧｅ酸化物がＳ
ｉＯ２絶縁層６及び６'全体に含まれても良い。また、
このときＧｅ酸化物の含有量がＳｉ基板７側から格子緩
和ＳｉＧｅ層４に向けて徐々に大きくなっても良いし小
さくなっても良い。
Ｇｅ酸化物含有層５とＳｉＯ２絶縁層６及び６'とし
て、独立に層を形成しているが、例えばＧｅ酸化物がＳ
ｉＯ２絶縁層６及び６'全体に含まれても良い。また、
このときＧｅ酸化物の含有量がＳｉ基板７側から格子緩
和ＳｉＧｅ層４に向けて徐々に大きくなっても良いし小
さくなっても良い。
【００５０】また、ゲート電極１やゲート絶縁層２、ソ
ース領域及びドレイン領域８については、既に公知とな
っている種々の構造、材料を適用することが可能であ
る。例えば、ゲート電極１として、ポリＳｉＧｅ、タン
グステンシリサイド或いはコバルトシリサイドゲート等
を用いることができる。また、ゲート絶縁層２として
は、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｉ３Ｎ４、Ｔ
ｉＯ２等の高誘電率誘電体を用いることができる。また
ソース領域及びドレイン領域８として、せり上げソース
・ドレイン構造等を用いることができる。
ース領域及びドレイン領域８については、既に公知とな
っている種々の構造、材料を適用することが可能であ
る。例えば、ゲート電極１として、ポリＳｉＧｅ、タン
グステンシリサイド或いはコバルトシリサイドゲート等
を用いることができる。また、ゲート絶縁層２として
は、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｉ３Ｎ４、Ｔ
ｉＯ２等の高誘電率誘電体を用いることができる。また
ソース領域及びドレイン領域８として、せり上げソース
・ドレイン構造等を用いることができる。
【００５１】また、歪Ｓｉ層３の代わりに歪Ｇｅ層或い
は歪Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）を用いることがで
きる。また、格子緩和Ｓｉ０．７Ｇｅ０．３層４の代わ
りに緩和Ｓｉ０．３Ｇｅ０．７層を用いることができ
る。このようにＧｅ組成が大きくなっても格子緩和させ
るための処理温度が１０００℃程度と低いために溶融が
生じず転位の発生もない。この場合Ｇｅ組成比が大きな
ため、歪Ｓｉ層３の移動度が大きくなるという効果もあ
る。特にｐチャネルトランジスタにおいてより大きな移
動度増大の効果が得られる。
は歪Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）を用いることがで
きる。また、格子緩和Ｓｉ０．７Ｇｅ０．３層４の代わ
りに緩和Ｓｉ０．３Ｇｅ０．７層を用いることができ
る。このようにＧｅ組成が大きくなっても格子緩和させ
るための処理温度が１０００℃程度と低いために溶融が
生じず転位の発生もない。この場合Ｇｅ組成比が大きな
ため、歪Ｓｉ層３の移動度が大きくなるという効果もあ
る。特にｐチャネルトランジスタにおいてより大きな移
動度増大の効果が得られる。
【００５２】次に、図３を用いて第１の実施形態にかか
る電界効果トランジスタの製造方法を説明する。
る電界効果トランジスタの製造方法を説明する。
【００５３】先ず、図３（ａ）に示すように、Ｓｉ基板
１２上に厚さ７０ｎｍのＳｉ０．９Ｇｅ０．１層１０を
成長する。次に、このＳｉ０．９Ｇｅ０．１層１０上
に、厚さ１５０ｎｍのＳｉ層１１を成長する。これらの
成長はＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板
温度５００℃から６５０℃にてエピタキシャル成長す
る。
１２上に厚さ７０ｎｍのＳｉ０．９Ｇｅ０．１層１０を
成長する。次に、このＳｉ０．９Ｇｅ０．１層１０上
に、厚さ１５０ｎｍのＳｉ層１１を成長する。これらの
成長はＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ法により基板
温度５００℃から６５０℃にてエピタキシャル成長す
る。
【００５４】次に、図３（ｂ）に示すように、７００℃
でのウェット酸化によりＳｉ層の全てとＳｉＧｅ層の一
部を酸化する。この酸化工程により厚さ３００ｎｍのＳ
ｉＯ ２層６と厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の
混合酸化物であるＧｅ酸化物含有層５を形成する。この
ときのＧｅ酸化物含有層５のＧｅＯ２重量％は、１６重
量％である。
でのウェット酸化によりＳｉ層の全てとＳｉＧｅ層の一
部を酸化する。この酸化工程により厚さ３００ｎｍのＳ
ｉＯ ２層６と厚さ２０ｎｍのＳｉ酸化物とＧｅ酸化物の
混合酸化物であるＧｅ酸化物含有層５を形成する。この
ときのＧｅ酸化物含有層５のＧｅＯ２重量％は、１６重
量％である。
【００５５】次に、図３（ｃ）に示すように、ＳｉＯ２
層６上から、１００ＫｅＶの注入エネルギー５×１０
１６ｃｍ−２のドーズ量で水素イオンを注入する。この
水素イオン注入により、ＳｉＯ２層の表面から深さ約６
５０ｎｍの位置のＳｉ基板１２中に格子欠陥が高密度に
形成されたマイクロクラック領域１３を形成する。
層６上から、１００ＫｅＶの注入エネルギー５×１０
１６ｃｍ−２のドーズ量で水素イオンを注入する。この
水素イオン注入により、ＳｉＯ２層の表面から深さ約６
５０ｎｍの位置のＳｉ基板１２中に格子欠陥が高密度に
形成されたマイクロクラック領域１３を形成する。
【００５６】次に、図３（ｄ）に示すように、基板をひ
っくり返し、ＳｉＯ２層６の表面を別のＳｉ基板７に常
温にて張り合わせる。
っくり返し、ＳｉＯ２層６の表面を別のＳｉ基板７に常
温にて張り合わせる。
【００５７】次に、図３（ｅ）に示すように、６００℃
で３時間熱処理することにより、マイクロクラック領域
１３でウェハーを剥離する。剥離面はＣＭＰにより平坦
化する。Ｓｉ基板１２は、選択ウェットエッチングを用
いた剥離方法を用いても良い。
で３時間熱処理することにより、マイクロクラック領域
１３でウェハーを剥離する。剥離面はＣＭＰにより平坦
化する。Ｓｉ基板１２は、選択ウェットエッチングを用
いた剥離方法を用いても良い。
【００５８】次に、図３（ｆ）に示すように、基板温度
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
Ｏ２酸化層である。このドライ酸化では格子緩和ＳｉＧ
ｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されて
Ｇｅ組成が増大し、それに伴い格子緩和する。この工程
によりＧｅ組成は０．３になる。
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
Ｏ２酸化層である。このドライ酸化では格子緩和ＳｉＧ
ｅ層１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されて
Ｇｅ組成が増大し、それに伴い格子緩和する。この工程
によりＧｅ組成は０．３になる。
【００５９】次に、ＳｉＯ２層２０をフッ化アンモニウ
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
【００６０】この後の工程は、通常のＳＯＩ−ＭＯＳＦ
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
【００６１】次に、図４を用いて第１の実施形態にかか
る電界効果トランジスタの別の製造方法を説明する。
る電界効果トランジスタの別の製造方法を説明する。
【００６２】先ず、図４（ａ）に示すように、Ｓｉ基板
７を熱酸化して厚さ１００ｎｍのＳｉＯ２層６を形成す
る。この酸化方法は、ウェットでもドライでもかまわな
い。
７を熱酸化して厚さ１００ｎｍのＳｉＯ２層６を形成す
る。この酸化方法は、ウェットでもドライでもかまわな
い。
【００６３】次に、図４（ｂ）に示すように、Ｇｅイオ
ンを、３０ＫｅＶの注入エネルギー、１．５×１０１６
ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素
イオンを、２５ｋｅＶの注入エネルギー、１．０×１０
１７ｃｍ−２のドーズ量でイオン注入する。また、これ
らのイオン注入の順番は逆でも良い。これらのイオン注
入後、酸素雰囲気中で７００℃、３時間熱処理する。こ
うしてＳｉＯ２層６の表面領域にＧｅ及び酸素を含有す
る層１７を形成する。
ンを、３０ＫｅＶの注入エネルギー、１．５×１０１６
ｃｍ−２のドーズ量でイオン注入する。引き続き、酸素
イオンを、２５ｋｅＶの注入エネルギー、１．０×１０
１７ｃｍ−２のドーズ量でイオン注入する。また、これ
らのイオン注入の順番は逆でも良い。これらのイオン注
入後、酸素雰囲気中で７００℃、３時間熱処理する。こ
うしてＳｉＯ２層６の表面領域にＧｅ及び酸素を含有す
る層１７を形成する。
【００６４】次に、図４（ｃ）に示すように、別のＳｉ
基板１２上に、厚さ６０ｎｍのＳｉ ０．９Ｇｅ０．１層
１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−Ｃ
ＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から
６５０℃にてエピタキシャル成長する。引き続き１００
ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドー
ズ量で水素イオンをイオン注入する。このイオン注入に
より、Ｓｉキャップ層１１の表面から深さ約６５０ｎｍ
の領域に格子欠陥が高密度に形成されたマイクロクラッ
ク領域１３を形成する。
基板１２上に、厚さ６０ｎｍのＳｉ ０．９Ｇｅ０．１層
１０、厚さ２０ｎｍのＳｉキャップ層１１をＵＨＶ−Ｃ
ＶＤ或いはＬＰ−ＣＶＤ法により基板温度５００℃から
６５０℃にてエピタキシャル成長する。引き続き１００
ｋｅＶの注入エネルギー、５×１０１６ｃｍ−２のドー
ズ量で水素イオンをイオン注入する。このイオン注入に
より、Ｓｉキャップ層１１の表面から深さ約６５０ｎｍ
の領域に格子欠陥が高密度に形成されたマイクロクラッ
ク領域１３を形成する。
【００６５】次に、図４（ｄ）に示すように、Ｓｉキャ
ップ層１１の表面を、図４（ｂ）に示すＧｅ及び酸素を
含有する層１７上に常温にて張り合わせる。次に６００
℃で３時間熱処理することにより、マイクロクラック領
域１３でウェハーを剥離する。この剥離面はＣＭＰにて
平坦化する。
ップ層１１の表面を、図４（ｂ）に示すＧｅ及び酸素を
含有する層１７上に常温にて張り合わせる。次に６００
℃で３時間熱処理することにより、マイクロクラック領
域１３でウェハーを剥離する。この剥離面はＣＭＰにて
平坦化する。
【００６６】次に、図４（ｆ）に示すように、基板温度
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。また、このドライ酸化によ
りＧｅ及び酸素を含有する層１７は、より酸化が強固に
なりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ
酸化物含有層５となる。
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。また、このドライ酸化によ
りＧｅ及び酸素を含有する層１７は、より酸化が強固に
なりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ
酸化物含有層５となる。
【００６７】次に、ＳｉＯ２層２０をフッ化アンモニウ
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
【００６８】この後の工程は、通常のＳＯＩ−ＭＯＳＦ
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
【００６９】次に、図５を用いて第１の実施形態にかか
る電界効果トランジスタの別の製造方法を説明する。
る電界効果トランジスタの別の製造方法を説明する。
【００７０】先ず、図５（ａ）に示すように、Ｓｉ基板
７上にＳｉＯ２絶縁層６、ＳＯＩ層１８を具備するＳＯ
Ｉ基板を準備する。このＳＯＩ基板を熱酸化してＳＯＩ
層１８の厚さを５０ｎｍにする。この酸化方法は、ウェ
ットでもドライでもかまわない。
７上にＳｉＯ２絶縁層６、ＳＯＩ層１８を具備するＳＯ
Ｉ基板を準備する。このＳＯＩ基板を熱酸化してＳＯＩ
層１８の厚さを５０ｎｍにする。この酸化方法は、ウェ
ットでもドライでもかまわない。
【００７１】次に、図５（ｂ）に示すように、Ｇｅイオ
ンを５０ｋｅＶの注入エネルギー、１．５×１０１６ｃ
ｍ−２のドーズ量でイオン注入する。引き続き、酸素イ
オンを３５ｋｅＶの注入エネルギー、１．０×１０１７
ｃｍ−２のドーズ量でイオン注入する。こうしてＳｉ層
中にＧｅ及び酸素を含有する領域１７を形成する。これ
らのイオン注入後、酸素雰囲気中で７００℃、３時間熱
処理し、さらに１０００℃にて1分間ＲＴＡ処理を行い
ＳＯＩ層１８に生じたダメージを除去する。次に、表面
の酸化層をフッ化アンモニウム溶液で剥離する。
ンを５０ｋｅＶの注入エネルギー、１．５×１０１６ｃ
ｍ−２のドーズ量でイオン注入する。引き続き、酸素イ
オンを３５ｋｅＶの注入エネルギー、１．０×１０１７
ｃｍ−２のドーズ量でイオン注入する。こうしてＳｉ層
中にＧｅ及び酸素を含有する領域１７を形成する。これ
らのイオン注入後、酸素雰囲気中で７００℃、３時間熱
処理し、さらに１０００℃にて1分間ＲＴＡ処理を行い
ＳＯＩ層１８に生じたダメージを除去する。次に、表面
の酸化層をフッ化アンモニウム溶液で剥離する。
【００７２】次に、図５（ｃ）に示すように、厚さ６０
ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳ
ｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ
法により基板温度６５０℃にてエピタキシャル成長す
る。
ｎｍのＳｉ０．９Ｇｅ０．１層１０、厚さ２０ｎｍのＳ
ｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤ
法により基板温度６５０℃にてエピタキシャル成長す
る。
【００７３】次に、図５（ｄ）に示すように、基板温度
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。また、このドライ酸化によ
りＧｅ及び酸素を含有する層１７は、より酸化が強固に
なりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ
酸化物含有層５となる。
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。また、このドライ酸化によ
りＧｅ及び酸素を含有する層１７は、より酸化が強固に
なりＧｅ酸化物及びＳｉ酸化物の混合酸化物であるＧｅ
酸化物含有層５となる。
【００７４】次に、ＳｉＯ２層２０をフッ化アンモニウ
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
【００７５】この後の工程は、通常のＳＯＩ−ＭＯＳＦ
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図１に示
す電界効果トランジスタを形成する。
【００７６】次に、図６を用いて第２の実施形態にかか
る電界効果トランジスタの製造方法を説明する。
る電界効果トランジスタの製造方法を説明する。
【００７７】先ず、図６（ａ）に示すように、Ｓｉ基板
１２上に、厚さ６０ｎｍの第１のＳｉ０．９Ｇｅ０．１
層１０、厚さ５０ｎｍのＳｉ中間層１６、厚さ２０ｎｍ
の第２のＳｉ０．９Ｇｅ０．１層１５、厚さ１００ｎｍ
のＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−Ｃ
ＶＤ法により基板温度６５０℃にてエピタキシャル成長
する。
１２上に、厚さ６０ｎｍの第１のＳｉ０．９Ｇｅ０．１
層１０、厚さ５０ｎｍのＳｉ中間層１６、厚さ２０ｎｍ
の第２のＳｉ０．９Ｇｅ０．１層１５、厚さ１００ｎｍ
のＳｉキャップ層１１をＵＨＶ−ＣＶＤ或いはＬＰ−Ｃ
ＶＤ法により基板温度６５０℃にてエピタキシャル成長
する。
【００７８】次に、図６（ｂ）に示すように、７００℃
でのウェット酸化することによりＳｉキャップ層１１と
第２のＳｉ０．９Ｇｅ０．１層１５の全て及びＳｉ中間
層１６の一部を酸化する。このウェット酸化により、厚
さ２５０ｎｍの絶縁層９中に厚さ約４０ｎｍのＧｅ酸化
物とＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５
を形成する。符号６及び６'は純粋なＳｉＯ２である。
でのウェット酸化することによりＳｉキャップ層１１と
第２のＳｉ０．９Ｇｅ０．１層１５の全て及びＳｉ中間
層１６の一部を酸化する。このウェット酸化により、厚
さ２５０ｎｍの絶縁層９中に厚さ約４０ｎｍのＧｅ酸化
物とＳｉ酸化物の混合酸化物であるＧｅ酸化物含有層５
を形成する。符号６及び６'は純粋なＳｉＯ２である。
【００７９】次に、水素イオンを１００ｋｅＶの注入エ
ネルギー、５×１０１６ｃｍ−２のドーズ量でイオン注
入する。このイオン注入で、ＳｉＯ２層６の表面から深
さ約６５０ｎｍの領域に格子欠陥が高密度に形成された
マイクロクラック領域１３を形成する。
ネルギー、５×１０１６ｃｍ−２のドーズ量でイオン注
入する。このイオン注入で、ＳｉＯ２層６の表面から深
さ約６５０ｎｍの領域に格子欠陥が高密度に形成された
マイクロクラック領域１３を形成する。
【００８０】次に、図６（ｄ）に示すように、基板をひ
っくり返してＳｉＯ２層６の表面を別のＳｉ基板７に常
温にて張り合わせる。
っくり返してＳｉＯ２層６の表面を別のＳｉ基板７に常
温にて張り合わせる。
【００８１】次に、図６（ｅ）に示すように、６００℃
で３時間熱処理すると、マイクロクラック領域１３でウ
ェハーが剥離する。次に、剥離面をＣＭＰにて平坦化す
る。
で３時間熱処理すると、マイクロクラック領域１３でウ
ェハーが剥離する。次に、剥離面をＣＭＰにて平坦化す
る。
【００８２】次に、図６（ｆ）に示すように、基板温度
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。
１０５０℃でドライ酸化する。このドライ酸化により基
板表面から酸化が行われ、格子緩和ＳｉＧｅ層１４が形
成される。符号２０はドライ酸化により酸化されたＳｉ
酸化層である。このドライ酸化では格子緩和ＳｉＧｅ層
１４は、厚さが２０ｎｍになり、Ｇｅが濃縮されてＧｅ
組成が増大し、それに伴い格子緩和する。この工程によ
りＧｅ組成は０．３になる。
【００８３】次に、ＳｉＯ２層２０をフッ化アンモニウ
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
ム溶液で除去する。次に、ＵＨＶ−ＣＶＤ或いはＬＰ−
ＣＶＤ法により基板温度６５０℃にて、格子緩和Ｓｉ
０．７Ｇｅ０．３層１４上に歪Ｓｉ層をエピタキシャル
成長する。こうして十分に歪のかかった転位等のダメー
ジのない良好なチャネル層を形成できる。
【００８４】この後の工程は、通常のＳＯＩ−ＭＯＳＦ
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図２に示
す電界効果トランジスタを形成する。
ＥＴ製造プロセスに従って、ゲート絶縁層、ゲート電
極、ソース領域及びドレイン領域を形成して、図２に示
す電界効果トランジスタを形成する。
【００８５】
【発明の効果】低転位密度で格子緩和ＳｉＧｅ層が形成
できるので、この上に歪量の大きな歪Ｓｉ層を形成でき
る。その結果、信頼性が高く、高速でかつ低消費電力の
歪ＳＯＩ−ＭＯＳＦＥＴを実現できる。
できるので、この上に歪量の大きな歪Ｓｉ層を形成でき
る。その結果、信頼性が高く、高速でかつ低消費電力の
歪ＳＯＩ−ＭＯＳＦＥＴを実現できる。
【図１】 本発明の第１の実施形態にかかる電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図２】 本発明の第２の実施形態にかかる電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図３】 本発明の第１の実施形態にかかる電界効果ト
ランジスタの製造工程を説明する主要工程における断面
図。
ランジスタの製造工程を説明する主要工程における断面
図。
【図４】 本発明の第１の実施形態にかかる電界効果ト
ランジスタの製造工程を説明する主要工程における断面
図。
ランジスタの製造工程を説明する主要工程における断面
図。
【図５】 本発明の第１の実施形態にかかる電界効果ト
ランジスタの製造工程を説明する主要工程における断面
図。
ランジスタの製造工程を説明する主要工程における断面
図。
【図６】 本発明の第２の実施形態にかかる電界効果ト
ランジスタの製造工程を説明する主要工程における断面
図。
ランジスタの製造工程を説明する主要工程における断面
図。
【図７】 絶縁層上に厚さ９０ｎｍのＳｉ０．９Ｇｅ
０．１層を形成し、これを酸化によって厚さ３０ｎｍの
Ｓｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ
層との界面での滑りによって生じる緩和率の酸化温度と
の関係を示すグラフ。
０．１層を形成し、これを酸化によって厚さ３０ｎｍの
Ｓｉ０．７Ｇｅ０．３層にした場合の絶縁層とＳｉＧｅ
層との界面での滑りによって生じる緩和率の酸化温度と
の関係を示すグラフ。
【図８】 ＳｉＧｅのＧｅ組成と軟化温度との関係を示
すグラフ。
すグラフ。
【図９】 従来の電界効果トランジスタの断面図。
１・・・ゲート電極
２・・・ゲート絶縁層
３・・・歪Ｓｉ
４・・・格子緩和ＳｉＧｅ層
５・・・Ｇｅ酸化物を含有するＳｉＯ２層
６、６'・・・Ｓｉ酸化層
７・・・Ｓｉ基板
８・・・ソース領域及びドレイン領域
９・・・絶縁層
１０・・・ＳｉＧｅ層
１１・・・Ｓｉキャップ層
１２・・・支持基板
１３・・・マイクロクラック
１４・・・格子緩和ＳｉＧｅ層
１５・・・ＳｉＧｅ層
１６・・・Ｓｉ中間層
１７・・・イオン注入領域
１８・・・ＳＯＩ層
フロントページの続き
Ｆターム(参考） 5F032 AA91 CA05 CA06 DA02 DA03
DA12 DA53 DA74
5F110 AA14 AA26 BB03 CC02 DD05
DD12 DD13 DD17 EE05 EE08
EE09 FF01 FF02 FF03 GG01
GG02 GG03 GG06 GG07 GG19
GG25 GG28 GG29 GG44 GG47
HM02 HM20 QQ17
Claims (6)
- 【請求項１】基板と、 前記基板上に形成され、Ｇｅ酸化物を１重量％以上含む
Ｇｅ酸化物含有層と、 前記Ｇｅ酸化物含有層上に形成された格子緩和Ｓｉ
１−ｘ−ｖＧｅｘＣｖ（０≦ｘ、ｖ≦１、０≦ｘ＋ｖ≦
１）層と、 前記格子緩和Ｓｉ１−ｘ−ｖＧｅｘＣｖ層上に形成され
た歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ（０≦ｙ、ｗ≦１、０≦
ｙ＋ｗ≦１）層と、 前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層上に形成されたゲー
ト絶縁層と、 前記ゲート絶縁層上に形成されたゲート電極と、 前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層中に離間して設けら
れたソース領域及びドレイン領域とを具備することを特
徴とする電界効果トランジスタ。 - 【請求項２】前記Ｇｅ酸化物含有層中にＧｅ酸化物は９
重量％以上含有されることを特徴とする請求項１記載の
電界効果トランジスタ。 - 【請求項３】前記基板と前記Ｇｅ酸化物含有層との間に
ＳｉＯ２層を有することを特徴とする請求項１記載の電
界効果トランジスタ。 - 【請求項４】前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層が歪Ｓ
ｉであることを特徴とする請求項１乃至請求項３のうち
少なくとも一つに記載の電界効果トランジスタ。 - 【請求項５】前記歪Ｓｉ１−ｙ−ｗＧｅｙＣｗ層のＧｅ
組成ｙが０．５以上であることを特徴とする請求項１乃
至請求項３のうち少なくとも一つに記載の電界効果トラ
ンジスタ。 - 【請求項６】基板上にＧｅ酸化物を含有するＧｅ酸化物
含有層を形成する工程と、 前記Ｇｅ酸化物含有層上にＳｉＧｅ層を形成する工程
と、 熱酸化により、前記ＳｉＧｅ層のＧｅ濃度を高濃度化す
ると共に格子緩和したＳｉＧｅ層にする工程と、 前記熱酸化により、前記格子緩和したＳｉＧｅ層の表面
に形成された酸化物を除去する工程と、 前記酸化物が除去された前記格子緩和したＳｉＧｅ層表
面にＳｉ層もしくはＳｉＧｅ層を形成する工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199820A JP3648466B2 (ja) | 2001-06-29 | 2001-06-29 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199820A JP3648466B2 (ja) | 2001-06-29 | 2001-06-29 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017705A true JP2003017705A (ja) | 2003-01-17 |
| JP3648466B2 JP3648466B2 (ja) | 2005-05-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001199820A Expired - Fee Related JP3648466B2 (ja) | 2001-06-29 | 2001-06-29 | 電界効果トランジスタ、半導体基板、電界効果トランジスタの製造方法及び半導体基板の製造方法 |
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Cited By (15)
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| JP2005086066A (ja) * | 2003-09-10 | 2005-03-31 | Shin Etsu Handotai Co Ltd | 貼り合せウェーハの製造方法 |
| JP2005109464A (ja) * | 2003-09-10 | 2005-04-21 | Shin Etsu Handotai Co Ltd | 貼り合せウェーハの製造方法および貼り合わせウェーハ |
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| JP2005244187A (ja) * | 2004-01-30 | 2005-09-08 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
| WO2006043471A1 (ja) * | 2004-10-20 | 2006-04-27 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
| WO2006051730A1 (ja) * | 2004-11-10 | 2006-05-18 | Shin-Etsu Handotai Co., Ltd. | 半導体ウェーハの製造方法 |
| JP2006519489A (ja) * | 2003-02-28 | 2006-08-24 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層の、移動後の高温における弛緩 |
| JP2006519488A (ja) * | 2003-02-28 | 2006-08-24 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 遷移後の薄層の緩和 |
| JP2006270077A (ja) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| US7919393B2 (en) | 2003-02-28 | 2011-04-05 | S.O.I.Tec Silicon On Insulator Technologies | Forming structures that include a relaxed or pseudo-relaxed layer on a substrate |
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| JP2013073946A (ja) * | 2011-09-26 | 2013-04-22 | Dainippon Screen Mfg Co Ltd | 熱処理方法 |
-
2001
- 2001-06-29 JP JP2001199820A patent/JP3648466B2/ja not_active Expired - Fee Related
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| JP4730877B2 (ja) * | 2003-09-30 | 2011-07-20 | シャープ株式会社 | 応力を低減して層転位を介して緩和シリコン−ゲルマニウムを絶縁体上に作製する方法 |
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