JP5339785B2 - 貼り合わせウェーハの製造方法 - Google Patents

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Description

本発明は、イオン注入剥離法を用いた貼り合わせウェーハの製造に関するものである。
高性能デバイス用のウエーハとして、半導体ウエーハを他のウエーハ等と接合させた後、素子を作製する側のウエーハを薄膜化した貼り合わせウエーハが使用されている。
このような貼り合わせウェーハの製造方法としては、例えば、鏡面研磨された2枚のシリコンウエーハを用意し、少なくとも一方のウエーハに酸化膜を形成させる。そして、これらのウエーハを接合させた後、200〜1200℃の温度で熱処理して結合強度を高める。その後、素子作製側ウエーハ(ボンドウエーハ)を研削及び研磨等して所望の厚さまで薄膜化することにより、半導体層(薄膜)が形成された貼り合わせウエーハを製造することができる。
このように、ボンドウェーハの薄膜化を研削・研磨で行う貼り合わせウェーハの製造方法の場合、ボンドウェーハとベースウェーハとを室温で貼り合わせた後、直ちに1000℃以上の高温での結合熱処理が行われるが、その際、特許文献1によれば、室温での貼り合わせ工程から結合熱処理工程までの時間を1時間以内にすることによって、ウェーハ周辺部に発生するボイドを低減することが記載されている。
また、ボンドウェーハを薄膜化する方法としては、上記の研削・研磨による方法の他、イオン注入剥離法(スマートカット(登録商標)法とも呼ばれる)を用いた貼り合わせウェーハの製造方法がある。この製造方法では、イオン注入により半導体からなるウェーハ中に水素イオン等を注入する事で、ウェーハ中に高濃度イオン注入層を形成する。そして、高濃度イオン注入層を有するウェーハ(ボンドウェーハ)と、支持基板となるウェーハ(ベースウェーハ)を室温で貼り合わせ、これを500℃程度の低温で熱処理して、イオン注入層でウェーハを剥離し、支持基板となるウェーハの表面に薄膜の半導体層を有する貼り合わせウェーハを作製する事が出来る。
このようにして作製された貼り合わせウェーハは、このままでは貼り合わせ界面の結合強度が十分ではないため、1000℃以上の高温での結合熱処理が行われる。
このようなイオン注入剥離法で貼り合わせウェーハを作製する際に、貼り合わせ面の周辺部の研磨ダレが比較的大きいウェーハを貼り合わせて剥離した場合、半導体層(薄膜)が転写されない周辺部の幅(以下、この薄膜が転写されない周辺部の幅をテラス幅という)が広がり、最終的に得られる半導体デバイスのチップ数を低減させてしまう問題があった。
テラス幅を狭くする為には、周辺部の研磨ダレが小さいウェーハを用いればよいが、研磨ダレを通常より小さくするためには研磨方法に工夫が必要なためコストアップの要因となる。そのため、別の技術的観点から、同一の研磨ダレを有するウェーハを用いてもテラス幅を狭くすることができる手法が求められている。
特開平8−335538号公報 半導体シリコン結晶学、志村、丸善、1993年、p.232 SOIの科学、リアライズ社、p.300
そこで本発明は、上記問題点に鑑みてなされたものであって、イオン注入剥離法において剥離の際に薄膜が転写されないテラス幅を低減することができ、良好な剥離を生じさせることができる貼り合わせウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、少なくとも、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは絶縁膜を介して貼り合わせた後、剥離熱処理を行うことによって前記イオン注入層で前記ボンドウェーハを剥離させて貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、前記貼り合わせた後、6時間以上経過後に、前記剥離熱処理を行うことによって前記イオン注入層で前記ボンドウェーハを剥離させることを特徴とする貼り合わせウェーハの製造方法を提供する。
このような貼り合わせウェーハの製造方法であれば、貼り合わせ後6時間以上経過する間に、貼り合わせ界面のウェーハ同士の結合に寄与している水分子の向きがそろい、電気的に効率良く結合するため、ウェーハ同士の貼り合わせ界面の結合強度が高まる。その後剥離熱処理を行うことにより、さらに結合強度が高まり、貼り合わせ後すぐに剥離熱処理を行う場合に比べて、結合強度が大幅に高い状態で剥離が生じる。これにより、良好な剥離が生じて良質な剥離面となり、特に従来では結合強度が低く薄膜が転写されにくかったウェーハ周辺部においても結合強度が高いため、良好な剥離が生じて薄膜が転写され、テラス幅が効果的に低減される。このため、品質の良い半導体層の幅が広がり、最終的に得られる半導体デバイスのチップ数を多くすることができるため、製品歩留まりが向上する。
このとき、前記貼り合わせた後、12時間以上経過後に、前記剥離熱処理を行うことが好ましい。
このように、貼り合わせた後、剥離熱処理を行うまでの時間を12時間以上とすることで、貼り合わせ界面の結合においてより多くの水分子の向きがそろい、結合強度がより高まるため、剥離の際のテラス幅がさらに低減される。
このとき、前記貼り合わせた後、前記剥離熱処理を行うまでウェーハを室温で保持することが好ましい。
このように、貼り合わせた後、剥離熱処理を行うまでウェーハを室温で保持することで、保持している間にはウェーハを放置するのみで特別な処理をする必要がないため、従来に比べても余分なコストが掛からない。
このとき、前記ボンドウェーハ及びベースウェーハとして、シリコン単結晶ウェーハを用いることができる。
このように、ボンドウェーハ及びベースウェーハとしてシリコン単結晶ウェーハを用いる場合に、本発明の製造方法は好適であり、剥離後のテラス幅を低減することができる。
このとき、前記ボンドウェーハ及びベースウェーハの表面に、予め絶縁膜を形成させて、前記貼り合わせの際に、前記絶縁膜同士を介して貼り合わせることが好ましい。
本発明の貼り合わせウェーハの製造方法であれば、特に結合強度の低くなる絶縁膜同士を介して貼り合わせる場合でも、結合強度が高い状態で良好な剥離を行うことができるため、良質な薄膜とすることができ、テラス幅も低減される。
以上のように、本発明の貼り合わせウェーハの製造方法によれば、貼り合わせ後に6時間以上経過してから剥離熱処理を行うことで、貼り合わせ界面の結合に寄与している水分子が整列して結合強度が高まってから、剥離熱処理を行うことになる。この剥離熱処理により、さらに貼り合わせ界面の結合強度が高まり、従来では結合強度が低く薄膜が転写されにくかったウェーハ周辺部についても良好な剥離が生じるため、薄膜が転写されないテラス幅を効果的に低減することができる。また、貼り合わせ後から剥離熱処理までの間に6時間以上経過させるだけなので、特別な処理は不要であり、容易に良質な薄膜を得ることができる。このため、簡便な方法により、品質の良い半導体層の幅が広がり、最終的に得られる半導体デバイスのチップ数を多くすることができるため、製品歩留まりが向上する。
イオン注入剥離法を用いた貼り合わせウェーハの製造において、研磨ダレが比較的大きいウェーハを用いて貼り合わせウェーハを作製する際に、テラス幅が大きくなり、最終的に得られる半導体デバイスのチップ数を低減させてしまうという問題があった。
発明者らは、鋭意検討した結果、貼り合わせ界面の結合強度が少しでも高い状態でウェーハを剥離することに着目した。すなわち、剥離直前のウェーハ周辺部の研磨ダレ部分には、ウェーハ同士が完全に密着している部分としていない部分との境界線が存在しているが、その境界線の内側(ウェーハの中心側)には、密着してはいるがわずかな研磨ダレの影響で結合強度が十分に高くない領域が存在し、その領域は剥離工程で薄膜が転写されずに剥がれてしまう。そこで、密着している領域の結合強度を高めることができれば、剥離工程で剥がれてしまう領域を低減することができると考えた。
イオン注入剥離法ではなく、ボンドウェーハの薄膜化を研削・研磨で行う製造方法では、貼り合わせ後に行う結合熱処理を1000℃以上とすることで、貼り合わせ界面の結合を強力なシロキサン結合としている。しかしながら、イオン注入剥離法では、貼り合わせウェーハを剥離する際の熱処理温度が500℃程度と低い。結合熱処理を兼ねて1000℃以上の温度で剥離熱処理を行うことも可能であるが、その場合でも実際の剥離はウェーハが昇温して行く過程の700℃以下の温度で生じる。従って、剥離が生じる時の貼り合わせ界面の結合状態は、シラノール基と水分子による水素結合を中心とする弱い結合であるため、貼り合わせ界面の結合力が、剥離する力に負けて、テラス幅が広がったり、ボイド不良やブリスター不良を引き起こす可能性が高い。それゆえ、イオン注入剥離法では、剥離が起きる際の貼り合わせ界面の結合強度を少しでも高める必要がある。
非特許文献1によると、貼り合わせ界面の結合強度は、結合熱処理温度に依存し、その結合状態は、
I相:<200℃ SiOH:(HO):(HO):HOSi
II相:>200℃ SiOH:HOSi+(HO)
III相:>700℃ Si−O−Si+H
IV相:>1000℃ SiOx
であり、1000℃以下の温度では、水分子による結合が貼り合わせ界面の結合に影響することが示され、結合熱処理温度が低いほど、水分子による結合の影響が大きいことが示されている。イオン注入剥離法では、上記のII相からIII相の温度範囲内(200〜700℃)でウェーハの剥離を行う為、水分子による結合を効果的に引き出す必要がある。
水分子は電気的に正負の極性を持ち、水素側が正、酸素側が負の電気を持つ。この正負の電気が引き付け合うことで、おのおのの水分子同士が電気的に結合し、貼り合わせ界面におけるウェーハ同士の結合に寄与している。
低温時において、貼り合わせ界面の結合力を高める為には、水分子の方向、つまり、正負の極性が綺麗に整列され、電気的に効率良く結合する必要がある。
しかしながら、室温下で貼り合わせを行った直後では、貼り合わせ界面の水分子の方向は、それほど、効果的に整列しているとは考えられず、多くの水分子は好き勝手な方向に向いているため、貼り合わせ界面の結合力が低くなると考えられる。
貼り合わせ界面の水分子が整列していない状態で熱処理を行うと、結合熱処理温度を上げても、整列した水分子の存在密度が低い為、多くの水分子が整列した場合と比較して、貼り合わせ界面の結合強度が低い状態で剥離が生じると考えられる。
ゆえに、ウェーハを貼り合わせて、直ちに剥離熱処理を行うと、整列した水分子の存在密度が低い為、ウェーハ剥離時の結合強度が低くなって、テラス幅が広がり、更には、ボイド不良等が多くなると考えられる。
そこで、本発明者らは、ブレード法による結合強度測定を用いて鋭意調査を重ねたところ、貼り合わせ界面の結合強度が向上する程度まで水分子が整列するためには、貼り合わせ後、剥離熱処理までに所定時間経過させる必要があることを見出した。さらに、貼り合わせ後の保持時間が6時間未満では結合強度の向上があまり確認されず、6時間以上であれば結合強度の向上が期待できることを見出し、本発明を完成させるに至った。
尚、ブレード法とは、貼り合わせウェーハの貼り合わせ界面に、規定長、ブレードを差込み、これによって剥がれた、貼り合わせ界面の長さから、貼り合わせ界面の結合強度を評価する方法である(非特許文献2参照)。
すなわち、本発明は、イオン注入剥離法を用いた貼り合わせウェーハの製造における、ウェーハを貼り合わせてから剥離熱処理を行うまでの時間を管理するものであって、従来では生産性の観点から貼り合わせた後直ちに剥離熱処理を行っていたが、本発明では貼り合わせ後、6時間以上経過後に剥離熱処理を行うことを特徴とするものである。
イオン注入剥離法でウェーハを剥離する際、貼り合わせ界面の結合力を高める為、貼り合わせ界面結合力に寄与する水分子の方向、つまり、水分子の正負の極性を綺麗に整列させ、電気的に効率良く結合させることが重要である。
貼り合わせ直後において、貼り合わせ界面の水分子の方向は不規則である割合が多いが、水分子にとっては整列した方がエネルギー的に小さく、かつ、安定である。
つまり、ウェーハを貼り合わせた後、直ちに剥離熱処理を行わず、貼り合わせた状態でしばらく放置することで、貼り合わせ界面の水分子の方向を整列させ、貼り合わせ界面の結合力を高めることが出来る。ここで、図2(A)は、貼り合わせ直後の貼り合わせ界面において水分子がランダムに結合している状態を示し、図2(B)は、貼り合わせ後に長時間保持した後の貼り合わせ界面において水分子が整列して結合している状態を示す。
これにより、剥離時における貼り合わせ界面の結合力を高めることが出来、テラス幅の低減、ボイド不良の低減など、SOIの品質が向上し、生産性が向上するメリットが得られる。特に、ボンドウェーハ及びベースウェーハの双方に酸化膜等の絶縁膜を形成して貼り合わせる場合(酸化膜同士の貼り合わせ)は、一方のみに絶縁膜を形成した場合や直接貼り合わせた場合に比べて結合強度が低いため、本発明は一層高い効果が得られる。
以下、本発明の貼り合わせウェーハの製造方法について、実施態様の一例として、図1を参照しながら、イオン注入剥離法により貼り合わせウエーハを製造する場合について詳細に説明するが、本発明はこれに限定されるものではない。
尚、図1は本発明の貼り合わせウェーハの製造方法の実施態様の一例を示すフロー図である。
まず、図1の工程(a)では、ボンドウェーハ10及びベースウェーハ20として、例えば、シリコン単結晶のベアウェーハを2枚用意する。ベアウェーハには、ポリッシュドウェーハ(PW)、エピタキシャルウェーハ、熱処理ウェーハ等、様々なウェーハが存在するが、その種類に関係なく本発明に適用することが出来る。ウェーハ材料としても、シリコンに限られず、化合物半導体、あるいは半導体材料以外に石英、金属等の場合にも本発明は適用できるし、また、デバイス等のパターン付ウェーハにも適用することができる。
このとき、図1では、予めボンドウェーハ10及びベースウェーハ20の両ウェーハに絶縁膜12、21が形成されているが、絶縁膜はどちらか一方にのみ形成されていてもよいし、また両ウェーハともに形成されていなくてもよい。
なお、本発明の製造方法であれば、図1のように、両ウェーハに絶縁膜が形成され、その絶縁膜同士を介して貼り合わせる場合のような、従来では特に結合強度の低くなる貼り合わせウェーハでも、本発明の製造方法により結合強度を高くして剥離させることができるため、テラス幅の低減された良好な薄膜を有する貼り合わせウェーハを製造することができる。
このとき形成させる絶縁膜としては、例えば熱酸化膜、CVD酸化膜等を形成させることができる。なお、それぞれのウェーハに形成される絶縁膜は、裏面も含めたウェーハの全面に形成される他、貼り合わせ面のみに形成されていてもよい。
次に工程(b)では、ボンドウェーハ10の絶縁膜12の表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層11を形成する。この際、注入エネルギー、注入量、注入温度等その他のイオン注入条件を、所定の厚さの薄膜を得ることができるように適宜選択することができる。
次に工程(c)では、ボンドウェーハ10の絶縁膜12とベースウェーハ20の絶縁膜21とを密着させて貼り合わせる。
この貼り合わせ前に、どちらか一方又は両方のウェーハの貼り合わせ面にプラズマ処理を施して、結合強度を高めることもできる。また、貼り合わせ前に例えばRCA洗浄を行い、ウェーハ表面に付着しているパーティクルや有機物を除去して、より良好な貼り合わせを行うことができる。この場合は、貼り合わせ工程の雰囲気やウェーハを保管したBOXからパーティクル汚染等を受けることもあるため、洗浄後できる限り早く貼り合わせを行うことが好ましい。
次に工程(d)では、この貼り合わせられたウェーハを剥離熱処理を行うまで6時間以上保持する。
このように、貼り合わせ後、剥離熱処理まで6時間以上経過する間に、貼り合わせ界面の結合に寄与する水分子の整列が進み(図2参照)、電気的に効率良く結合して結合強度が高まるため、後の剥離熱処理において比較的低い温度の熱処理であっても、貼り合わせ界面の結合強度が高い状態で剥離が生じる。
このとき、貼り合わせられたウェーハを剥離熱処理を行うまで12時間以上保持することが好ましく、48時間以上保持することがより好ましい。
このように、12時間以上、更には48時間以上保持することで、より多くの水分子の向きが揃い、結合強度がさらに高まる。このときの貼り合わせ後、剥離熱処理までの時間の上限としては、100時間程度までは結合強度が上がるが、100時間を超えると結合強度のこれ以上の上昇が見られなくなるため、生産性の観点から上限を100時間とすることが好ましい。このような保持する時間は、製品仕様に合わせて、歩留まりが確保できる範囲で時間を調整することができる。
このとき、貼り合わせた後、剥離熱処理を行うまでウェーハを保持する温度としては、イオン注入層での剥離が生じない温度(400℃程度以下)であれば良く、特に限定されないが、室温であることが好ましい。
このように、剥離熱処理を行うまでウェーハを室温で保持することで、貼り合わせ後、剥離熱処理までに特別なコストがかからないため、簡便に低コストで本発明の製造方法を実施することができる。
次に工程(e)では、剥離熱処理を行うことによって、ボンドウェーハ10をイオン注入層11にて剥離してベースウェーハ20上に絶縁膜12、21を介して薄膜31が形成された貼り合わせウェーハ30を作製する。
この剥離熱処理としては、特に限定されないが、例えばシリコンと熱伝導率が近いSiC製の熱処理ボートを用い、貼り合わせられたウェーハを窒素雰囲気で500〜600℃まで昇温しながら熱処理を行うと、ボンドウェーハ10内のイオン注入層11にキャビティと呼ばれる欠陥層が形成され、この欠陥層がボンドウェーハ10内部で水平方向に繋がることで、ボンドウェーハ10の剥離が行われる。これにより、ボンドウェーハ10の一部がベースウェーハ20に転写して薄膜31になり、貼り合わせウェーハ30が形成される。
このように本発明の製造方法により作製された貼り合わせウェーハは、貼り合わせ後6時間以上経過後に剥離熱処理を行うことにより、剥離熱処理までに貼り合わせ界面の結合に寄与する水分子の向きがそろい、電気的に効率良く結合し結合強度が高まった状態で剥離熱処理を行うため、剥離熱処理の温度でさらに結合強度が高まり、従来の貼り合わせ後直ちに剥離熱処理を行う場合に比べて結合強度が高い状態で剥離が生じ、良質な剥離面となる。さらには、特に従来では結合強度が低く薄膜が転写されにくかったウェーハ周辺部においても、本発明によれば結合強度が高められているため、良好な剥離が生じて薄膜が転写され、テラス幅が低減される。
このように作製された貼り合わせウェーハ30に、例えば貼り合わせ界面の結合強度を高めるための結合熱処理を酸化性雰囲気又は非酸化性雰囲気で1000℃以上で行い、その後薄膜31側を所望の厚さまで薄膜化するように研磨や犠牲酸化処理を行う等して、最終的な貼り合わせウェーハが完成する。
このように本発明の製造方法により作製された貼り合わせウェーハは、テラス幅が低減された良質な薄膜を有し、品質の良い半導体層の幅が広がり、最終的に得られる半導体デバイスのチップ数を多くすることができるため、製品歩留まりが向上する。
以下、本発明を実施例、比較例によりさらに具体的に説明するが、本発明はこれに限定されない。
(実験):貼り合わせ界面結合強度の保持時間依存性評価
まず、材料ウェーハとして、直径5インチ(125mm)のシリコンベアウェーハ(シリコン単結晶ウェーハ)を8組(16枚)用意した。ボンドウェーハとベースウェーハの双方に厚さ200nmの酸化膜を形成した。ボンドウェーハに、加速電圧80keV、注入量7×1016/cmの水素イオンを注入し、RCA洗浄等から構成される貼り合わせ前洗浄を行った後、室温にてベースウェーハと貼り合わせを行った。ここで、貼り合わせてから熱処理を行うまでの時間を上記のように作製した8枚の貼り合わせられたウェーハでそれぞれ変えて、かつ、熱処理を同時に行うために、ウェーハの貼り合わせを行う時間をずらして貼り合わせを行った。
貼り合わせ界面の結合強度を評価するため、熱処理は、水素イオン注入層で剥離が起きない350℃で行い、その後、貼り合わせ界面の結合強度を、ブレード法を用いて評価した。
貼り合わせ後、貼り合わせ直後(0)、6、12、24、48、96、144、354時間保持した後に上記熱処理を行った後の貼り合わせ界面の結合強度を調査した結果、図3(貼り合わせ界面結合強度の保持時間依存性)に示すように、貼り合わせ直後において、1.0J/mであった結合強度が、時間が長くなるとともに向上し、96時間後に1.5J/m前後と高くなることが分かった。しかしながら、96時間以上では界面結合強度が飽和し、ほぼ1.6J/mで飽和した。
以上の結果より、貼り合わせ後、剥離熱処理までの保持時間を長くする事で、貼り合わせ界面の結合強度が向上し、最大で、貼り合わせ直後の1.5倍程度の結合強度となる事が分かった。
(実施例):貼り合わせ後、12時間経過後に剥離熱処理を実施
まず、材料ウェーハとして、直径5インチ(125mm)のシリコンベアウェーハを25組(50枚)用意した。ボンドウェーハに厚さ200nmの酸化膜を形成し、ベースウェーハに厚さ500nmの酸化膜を形成した。ボンドウェーハに、加速電圧80keV、注入量7×1016/cmの水素イオンを注入し、RCA洗浄等から構成される貼り合わせ前洗浄を行った後、室温にてベースウェーハと貼り合わせを行った。
今回は、貼り合わせ後、12時間経過後にウェーハを剥離熱処理炉に投入した。
剥離熱処理は窒素雰囲気下で行い、500℃まで5℃/minで昇温し、500℃で温度を保持した状態で、水素イオン注入層にてボンドウェーハの剥離、ベースウェーハへの転写を行った。
剥離したウェーハのテラス部の幅を調査したところ、各ウェーハのテラス幅の最も広い部分が2.2mm〜2.8mmと、テラス幅が3mmに規定されたユーザーに対して、全て合格となった。さらに、剥離後に発生するボイド不良率が5%と低かった。
以上の結果より、本発明の製造方法によれば、界面結合強度が高い状態で、水素イオン注入層にて剥離が起きる為、テラス幅が狭くなると同時に、製品歩留まりが向上することが分かった。
(比較例):貼り合わせ後、直ちに剥離熱処理を実施
まず、材料ウェーハとして、直径5インチ(125mm)のシリコンベアウェーハを25組(50枚)用意した。ボンドウェーハに厚さ200nmの酸化膜を形成し、ベースウェーハに厚さ500nmの酸化膜を形成した。ボンドウェーハに、加速電圧80keV、注入量7×1016/cmの水素イオンを注入し、RCA洗浄等から構成される貼り合わせ前洗浄を行った後、室温にてベースウェーハと貼り合わせを行った。
今回は、貼り合わせ後、ウェーハを直ちに(1時間以内)剥離熱処理炉に投入した。
剥離熱処理は窒素雰囲気下で行い、500℃まで5℃/minで昇温し、500℃で温度を保持した状態で、水素イオン注入層にてボンドウェーハの剥離、ベースウェーハへの転写を行った。
剥離したウェーハのテラス部の幅を調査したところ、各ウェーハのテラス幅の最も広い部分が2.6mm〜3.5mmとバラツキが生じてしまった。これにより、テラス幅が3mmに規定されたユーザーに対して、テラス幅起因の不良が多発し、製造歩留まりが悪化した。さらに、剥離後に発生するボイド不良率が20%と高くなった。
以上の結果より、比較例では界面結合強度が低い状態で、水素イオン注入層にて剥離が起きる為、テラス幅が広くなると同時に、製品歩留まりが低下することが分かった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
本発明の貼り合わせウェーハの製造方法の工程の一例を示すフロー図である。 貼り合わせ直後の貼り合わせ界面における水分子の結合状態(A)と貼り合わせ後長時間経過後の貼り合わせ界面における水分子の結合状態(B)を示す図である。 貼り合わせ後の貼り合わせ界面の結合強度と保持時間の関係を示す図である。
符号の説明
10…ボンドウェーハ、 11…イオン注入層、 12、21…絶縁膜、
20…ベースウェーハ、 30…貼り合わせウェーハ、 31…薄膜。

Claims (2)

  1. 少なくとも、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは絶縁膜を介して貼り合わせた後、剥離熱処理を行うことによって前記イオン注入層で前記ボンドウェーハを剥離させて貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、
    前記貼り合わせた後、12時間以上経過後に、前記剥離熱処理を行うことによって前記イオン注入層で前記ボンドウェーハを剥離させ、
    前記貼り合わせた後、前記剥離熱処理を行うまで、貼り合わせ界面が水分子の寄与によって結合している状態でウェーハを室温で保持し、
    前記ボンドウェーハ及びベースウェーハとして、シリコン単結晶ウェーハを用いることを特徴とする貼り合わせウェーハの製造方法。
  2. 前記ボンドウェーハ及びベースウェーハの表面に、予め絶縁膜を形成させて、前記貼り合わせの際に、前記絶縁膜同士を介して貼り合わせることを特徴とする請求項1に記載の貼り合わせウェーハの製造方法。
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JP3257624B2 (ja) * 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
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