JP2006134954A - 記憶素子及びその駆動方法 - Google Patents
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Abstract
【解決手段】 本発明の記憶素子10は、一方の電極1と他方の電極2との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子11,12を備え、2つの前記可変抵抗素子11,12の各素子の前記一方の電極1を共通電極とし、2つの前記可変抵抗素子11,12の各素子の前記他方の電極2を独立させてそれぞれ端子X,Yを設けて、合計2端子としてメモリセルを構成したことを特徴とする。
【選択図】 図1
Description
しかしながら、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、すなわち書き込んだ情報(データ)を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そのため、電源を切っても情報が消えない、不揮発性メモリが要望されている。
また、その他にも、不揮発性メモリを構成する不揮発性デバイスとして、例えば、FeRAM(強誘電体メモリ)やMRAM(磁気記憶素子)等の不揮発性デバイスが提案されている(非特許文献1参照)。
また、この可変抵抗素子105は、例えば、図9Bに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図9Aに示す書き込み時の電流Iの向きと等しくなるように決めている。
そして例えば2つの可変抵抗素子を積層して形成すれば、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第1の可変抵抗素子及び第2の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、例えば「1」と「0」の2つの情報を各メモリセルに記憶することが可能になる。
そして例えば、この2つの可変抵抗素子を積層して形成すれば、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。
そして、情報の記録や情報の読み出しの際に、記憶素子に電圧を印加して流れる電流を低減することができるため、消費電力を小さくすることができる。
本願発明を理解する上で、図7(先願の構成)の参考例を説明する。先願の記憶素子の概略構成図を図7A及び図7Bに示す。図7Aは模式的な構成図を示しており、図7Bは回路構成図を示している。
この記憶素子40は、図7Aに示すように、いずれも不揮発性の、第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。これらの可変抵抗素子11,12は、いずれも、電極1,2の間に導体膜3と絶縁体膜4を設けた膜構成となっている。
そして、2つの可変抵抗素子11,12において、導体膜3側の電極1を接続して共通端子Zとし、絶縁体膜4側の電極2をそれぞれX端子とY端子に接続することで、コンプリメンタリな3端子の記憶素子40を構成している。回路記号では、図7Bに示すように、2つの可変抵抗素子11,12の矢印が互いに背を向けている。
また、絶縁体膜4としては、例えば、アモルファスGd2O3や、SiO2等の絶縁体が挙げられる。
従って、可変抵抗素子11,12の上下の電極1,2間に、絶縁体膜4側の電極2が低電位になるように電圧を加えると、金属元素のイオンが電極2に引き寄せられて、絶縁体膜4内に入っていく。そして、イオンが電極2まで到達すると、上下の電極1,2間が導通して抵抗値が下がることになる。
一方、可変抵抗素子11,12の上下の電極1,2間に、導体膜3側の電極1が低電位になるように電圧を加えると、金属元素がイオン化して電極1に引き寄せられて、絶縁体膜4から抜けていくため、上下の電極1,2間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子11,12の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
また、抵抗変化によるデータ書き込み速度を例えば5ナノ秒程度と速くすることができ、また低電圧(例えば1V程度)かつ低電流(例えば20μA程度)で動作させることができるという利点を有する。
まず、この記憶素子40がとり得る4つの状態を、図8A〜図8Dに示す。
そして、図8Aに示すように、端子Xと接続されている第1の可変抵抗素子11が低抵抗(例えば1kΩ)で、端子Yと接続されている第2の可変抵抗素子12が高抵抗(例えば100kΩ)である状態を「S=1状態」と定義し、図8Bに示すように、端子Xと接続されている第1の可変抵抗素子11が高抵抗(例えば100kΩ)で、端子Yと接続されている第2の可変抵抗素子12が低抵抗(例えば1kΩ)である状態を「S=0状態」と定義することにする。
さらに、図8Cに示すように、2つの可変抵抗素子11,12が共に低抵抗になっている状態を「中間状態」と呼び、図8Dに示すように、2つの可変抵抗素子11,12が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。
本実施の形態に係る記憶素子10は、図1Aに示すように、いずれも不揮発性の、第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。これらの可変抵抗素子11及び12は、いずれも、電極1及び2の間に導体膜3[3a,3b]と絶縁体膜4[4a,4b]を設けた膜構成となっている。
そして、2つの可変抵抗素子11及び12において、導体膜3a及び3b側の電極1を各々共用して、絶縁体膜4a及び4b側の電極2をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子10を構成している。回路記号では、図1Bに示すように、2つの可変抵抗素子11及び12の矢印が互いに背を向けている。
また、絶縁体膜4[4a,4b]としては、例えば、アモルファスGd2O3や、SiO2等の絶縁体が挙げられる。
このような材料膜を用いた場合、導体膜3[3a,3b]に含まれるCu,Ag,Zn等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
一方、可変抵抗素子11,12の上下の電極1,2間に、導体膜3側の電極1が低電位になるように電圧を加えると、金属元素がイオン化して電極1に引き寄せられて、絶縁体膜4から抜けていくため、上下の電極1,2間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子11,12の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
また、抵抗変化によるデータ書き込み速度を例えば5ナノ秒程度と速くすることができ、また低電圧(例えば1V程度)かつ低電流(例えば20μA程度)で動作させることができるという利点を有する。
この記憶素子20は、図2Aに示すように、図1Aと同様の第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。そして、2つの可変抵抗素子11及び12において、絶縁体膜4[4a,4b]側の電極2(いわゆる共通電極)を各々共用して、導体膜3[3a,3b]側の電極1をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子20を構成している。回路記号では、図2Bに示すように、2つの可変抵抗素子11及び12の矢印が向かい合っている。
そして、図3Aに示すように、端子Xと接続されている第1の可変抵抗素子11が低抵抗(例えば1kΩ)で、端子Yと接続されている第2の可変抵抗素子12が高抵抗(例えば100kΩ)である状態を「S=1状態」と定義し、図3Bに示すように、端子Xと接続されている第1の可変抵抗素子11が高抵抗(例えば100kΩ)で、端子Yと接続されている第2の可変抵抗素子12が低抵抗(例えば1kΩ)である状態を「S=0状態」と定義することにする。
さらに、図3Cに示すように、2つの可変抵抗素子11,12が共に低抵抗になっている状態を「中間状態」と呼び、図3Dに示すように、2つの可変抵抗素子11,12が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。
図4Aでは、各状態の円内に可変抵抗素子11,12の抵抗値として(第1の可変抵抗素子11の抵抗値/第2の可変抵抗素子12の抵抗値)を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子10の各端子X,Yに印加される電圧と素子に流れる電流として{Vx,Vy}/Ixyを記載している。
0.3V<Ver<1.0V,0.3V<Vwr<2.0V
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。
中間状態では、比較的大きな+1mAの遷移電流が発生するが、中間状態の時間は10ナノ秒程度と短く消費電力は少ない。
中間状態では比較的大きな−1mAの遷移電流が発生するが、中間状態の時間は10ナノ秒程度と短く消費電力は少ない。
また、データが書き換えられる場合には、不安定な「中間状態」を経てから安定な「S=1状態」又は「S=0状態」に推移する点に特徴がある。
また、このようなデータの書き換え動作は、両側の端子X,Yに、可変抵抗素子11,12のデータ書き込み閾値Vwrより大きく、なおかつデータ消去閾値Verの2倍よりも大きい電圧を与えることによって実現することができる。
そして、書き換え動作時の遷移電流の有無を判別、すなわち、中間状態の有無を検出することにより、書き換え前の記録情報を読み出すことができる。例えば、Vx=2V,Vy=0Vの電圧を印加し、+1mAの遷移電流が発生すれば「S=1状態」から「S=0状態」への遷移が発生したことを判別でき、書き換え前は「S=1状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「S=0状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「S=1状態」への再書込みが必要になる。
同様に、Vx=0V,Vy=2Vの電圧を印加し、−1mAの遷移電流が発生すれば「S=0状態」から「S=1状態」への遷移が発生したことを判別でき、書き換え前は「S=0状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「S=1状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「S=0状態」への再書込みが必要になる。
このため、両側の端子X,Yとの間にデータ書き込み閾値Vwrの2倍程度の電圧(定電圧もしくはパルス電圧)を与えることによって、不揮発性の可変抵抗素子11,12を2つとも又は1つだけ低抵抗にするような操作(初期化)を行う必要がある。この操作を行うことにより、記憶素子10が図4に示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。
「S=1状態」と「S=0状態」に遷移が発生した場合は、1mAの遷移電流が流れるがその時間は10ナノ秒程度と短く消費電力は少ない。さらに低抵抗状態を10kΩ〜100kΩに設計すれば、遷移電流は100μA以下に低減できる。
従って、メモリセルに流れる電流を低減して、記憶素子の消費電力を低減することができる。低抵抗となった素子に対して電圧を加えると大きな電流が流れ消費電力が大きくなるという可変抵抗素子を用いて構成した不揮発性メモリ全般の共通問題を、本発明では、2つの可変抵抗素子11,12の合成抵抗を利用することにより、解決できる。このため、上述の各実施の形態の記憶素子10,20は、電源を切っても情報を失わないメモリ等を構成するための基本素子として用いることができる。
上述の各実施の形態に係る記憶素子10,20を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
そして、上述の各実施の形態の記憶素子10,20を用いることにより、消費電力が小さい記憶装置を構成することができる。
本実施の形態に係る記憶素子30は、図1Aの電極1(いわゆる共通電極)を省略し、
いずれも不揮発性の、第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。これらの可変抵抗素子11及び12は、いずれも各電極2の間に共用する導体膜3と各絶縁体膜4a,4bを設ける膜構成となっている。そして、2つの可変抵抗素子11及び12において、絶縁体膜4a及び4b側の電極2をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子30を構成している。図6Aに示す共用する導体膜3の膜厚は、図1Aの各導体膜3a及び3bの1つ分の膜厚としても良いし、任意に設定することができる。回路記号では、図6Bに示すように、2つの可変抵抗素子11及び12の矢印が互いに背を向けている。
即ち、一方の電極が各々接続されているので、2つの可変抵抗素子11、12の他方の電極の間に2つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が2つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第1の可変抵抗素子11及び第2の可変抵抗素子12の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第1の可変抵抗素子11及び第2の可変抵抗素子12の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「1」と「0」の2つの情報を各メモリセルに記憶することが可能になる。
さらに、2つの可変抵抗素子11、12の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、2つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は2つの可変抵抗素子11、12のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録の際に、メモリセルに電圧を印加して流れる電流を低減することができる。
さらに、情報の記録の際に遷移電流の有無を検出、すなわち、中間状態の有無を検出することにより、記録前の記録情報を読み出すことができる。
そして、上記本発明の記憶素子30において、可変抵抗素子11、12は、一方の電極と他方の電極との間に導体膜3と絶縁体膜4が形成され、導体膜3から絶縁体膜4に向かって電流が流れるように電圧を印加すると高抵抗状態から低抵抗状態に変化し、絶縁体膜4から導体膜3に向かって電流が流れるように電圧を印加すると低抵抗状態から高抵抗状態に変化する特性を有し、前記導体膜3を共用している構成とすることも可能である。
そして、素子のサイズ依存性がなく、大きい信号が得られる。また、情報の記録を高速に行うことが可能になり、低電圧かる低電流で動作させることができる。
そして、上述の各実施の形態の記憶素子10,20及び30を用いることにより、消費電力が小さい記憶装置を構成することができる。
2つの可変抵抗素子を積層させることにより、多数の記憶素子を集積化した記憶装置を小さい面積に集積させることができる。
例えば、導体膜の代わりに半導体膜を用いたり、絶縁体膜の代わりに半導体膜や導体膜を用いたりしてもよく、積層順序が逆であったり、単層であってもよい。いずれの構成でも、可変抵抗素子が、電圧を印加することにより高抵抗状態と低抵抗状態との間で変化する特性であり、さらに抵抗状態が変化する電圧の閾値を有していればよい。
Claims (8)
- 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
2つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、
2つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計2端子としてメモリセルを構成した
ことを特徴とする記憶素子。 - 前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有することを特徴とする請求項1に記載の記憶素子。
- 前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記導体膜側の電極を前記共通電極とし各々接続している
ことを特徴とする請求項1に記載の記憶素子。 - 前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、前記絶縁体膜側の電極を前記共通電極とし各々接続している
ことを特徴とする請求項1に記載の記憶素子。 - 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
2つの前記可変抵抗素子から記憶素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記2つの前記可変抵抗素子で共通して形成された導体膜とによって構成され、
前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有する
ことを特徴とする記憶素子。 - 前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有することを特徴とする請求項5に記載の記憶素子。
- 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
2つの前記可変抵抗素子の各素子の前記一方の電極を接続し、
2つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計2端子としてメモリセルを構成した記憶素子を駆動する方法であって、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出す
ことを特徴とする記憶素子の駆動方法。 - 一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
2つの前記可変抵抗素子から記憶素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記2つの前記可変抵抗素子で共通して形成された導体膜とによって構成され、
前記各可変抵抗素子の絶縁体膜側の両電極にそれぞれ端子を設けて、
合計2端子としてメモリセルを構成した記憶素子を駆動する方法であって、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記記憶素子の両端の端子に、前記電圧の閾値よりも大きい電圧を印加することにより、情報の記録を行い、前記情報の記録の時に流れる遷移電流の有無により記憶素子に記録された情報を読み出す
ことを特徴とする記憶素子の駆動方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004319655A JP4475098B2 (ja) | 2004-11-02 | 2004-11-02 | 記憶素子及びその駆動方法 |
KR1020050103674A KR101121685B1 (ko) | 2004-11-02 | 2005-11-01 | 기억소자 및 그 구동방법 |
US11/264,939 US7433220B2 (en) | 2004-11-02 | 2005-11-02 | Two variable resistance elements being formed into a laminated layer with a common electrode and method of driving the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004319655A JP4475098B2 (ja) | 2004-11-02 | 2004-11-02 | 記憶素子及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006134954A true JP2006134954A (ja) | 2006-05-25 |
JP4475098B2 JP4475098B2 (ja) | 2010-06-09 |
Family
ID=36261611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004319655A Expired - Fee Related JP4475098B2 (ja) | 2004-11-02 | 2004-11-02 | 記憶素子及びその駆動方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7433220B2 (ja) |
JP (1) | JP4475098B2 (ja) |
KR (1) | KR101121685B1 (ja) |
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Publication number | Publication date |
---|---|
US7433220B2 (en) | 2008-10-07 |
KR101121685B1 (ko) | 2012-03-09 |
JP4475098B2 (ja) | 2010-06-09 |
US20060092691A1 (en) | 2006-05-04 |
KR20060052373A (ko) | 2006-05-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |