JP4483540B2 - 記憶装置 - Google Patents
記憶装置 Download PDFInfo
- Publication number
- JP4483540B2 JP4483540B2 JP2004332319A JP2004332319A JP4483540B2 JP 4483540 B2 JP4483540 B2 JP 4483540B2 JP 2004332319 A JP2004332319 A JP 2004332319A JP 2004332319 A JP2004332319 A JP 2004332319A JP 4483540 B2 JP4483540 B2 JP 4483540B2
- Authority
- JP
- Japan
- Prior art keywords
- variable resistance
- state
- memory
- resistance state
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0047—Read destroying or disturbing the data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0073—Write using bi-directional cell biasing
Landscapes
- Semiconductor Memories (AREA)
Description
さらに近年では、MRAM(Magnetic Random Access Memory)等の、抵抗値の大小によってデータを保持する半導体記憶装置の開発が活発に行われている(例えば、非特許文献1)。
この例の3×3クロスポイント型の記憶装置の場合は、第2ワード線W1に電圧を印加し、メモリ素子130と第2ビット線B1で表される真の電流経路132に流れる真の電流Itを判別する。しかし、上記真の電流経路以外の他の電流経路134を通って余分な電流Io(=Io’+Io”)が加わる。従って測定する電流Iは、真の電流Itと余分な電流Ioを足し合わせた値となるため理想値とはならない。この余分な電流Ioにより消費電力も増大する。さらに、このような他の電流経路134を通る余分な電流Ioは、メモリ素子130以外のメモリ素子の抵抗値に依存して変化する。したがって、測定する電流Iは、理想値にならないだけでなく、他の抵抗に依存してばらつきを有することになる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。さらに、例えば2つの可変抵抗素子を積層して形成すれば、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を高抵抗状態に、他方の可変抵抗素子を低抵抗状態に、それぞれ変化させて、これにより、第1の可変抵抗素子及び第2の可変抵抗素子の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、例えば「1」と「0」の2つの情報を各メモリセルに記憶することが可能になる。
これにより、能動素子であるトランジスタをメモリセルに設けることが不要になる。そして、前記絶縁体膜、2つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな2端子の前記メモリ素子によって、メモリセルを構成することにより、2つの可変抵抗素子を積層して形成し、多数のメモリ素子を集積化した記憶装置を小さい面積に集積させることができる。また、非選択メモリ素子に流れる漏れ電流を抑制することができる。
さらに、本発明の記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
2つの可変抵抗素子を用い、これら2つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
本発明に係る記憶装置に用いる記憶素子(いわゆるメモリ素子)の一形態の概略構成図を図1A及び図1Bに示す。図1Aは模式的な構成図、図1Bは回路構成図を示している。
この記憶素子10は、図1Aに示すように、いずれも不揮発性の、第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。これらの可変抵抗素子11,12は、いずれも、電極1及び2の間に導体膜3[3a,3b]と絶縁体膜4[4a,4b]を設けた膜構成となっている。
そして、2つの可変抵抗素子11及び12において、導体膜3a及び3b側の電極1を各々共用して、絶縁体膜4a及び4b側の電極2をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子10を構成している。回路記号では、図1Bに示すように、2つの可変抵抗素子11,12の矢印が互いに背を向けている。
また、絶縁体膜4[4a,4b]としては、例えば、アモルファスGd 2 O 3 や、SiO 2 等の絶縁体が挙げられる。
このような材料膜を用いた場合、導体膜3[3a,3b]に含まれるCu,Ag,Zn等の金属元素が、イオン化して陰極側に引き寄せられる性質を有する。
一方、可変抵抗素子11,12の上下の電極1,2間に、導体膜3側の電極1が低電位になるように電圧を加えると、金属元素がイオン化して電極1に引き寄せられて、絶縁体膜4から抜けていくため、上下の電極1,2間の絶縁性が増して、抵抗値が上がることになる。
このような変化を繰り返すことにより、可変抵抗素子11,12の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
また、抵抗変化によるデータ書き込み速度を例えば5ナノ秒程度と速くすることができ、また低電圧(例えば1V程度)かつ低電流(例えば20μA程度)で動作させることができるという利点を有する。
この記憶素子20は、図2Aに示すように、図1Aと同様の第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。そして、2つの可変抵抗素子11及び12において、絶縁体膜4[4a,4b]側の電極2(いわゆる共通電極)を各々共用して、導体膜3[3a,3b]側の電極1をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子20を構成している。回路記号では、図2Bに示すように、2つの可変抵抗素子11,12の矢印が向かい合っている。
この記憶素子30は、図1Aの電極1(いわゆる共通電極)を省略し、いずれも不揮発性の、第1の可変抵抗素子11及び第2の可変抵抗素子12を有して成る。これらの可変抵抗素子11及び12は、いずれも各電極2の間に共用する導体膜3と各絶縁体膜4a,4bを設ける膜構成となっている。そして、2つの可変抵抗素子11及び12において、絶縁体膜4a及び4b側の電極2をそれぞれX端子とY端子に接続することで、コンプリメンタリな2端子の記憶素子30を構成している。図3Aに示す共用する導体膜3の膜厚は、図1Aの各導体膜3a及び3bの1つ分の膜厚としても良いし、任意に設定することができる。回路記号では、図3Bに示すように、2つの可変抵抗素子11及び12の矢印が互いに背を向けている。
即ち、一方の電極が各々接続されているので、2つの可変抵抗素子11、12の他方の電極の間に2つの可変抵抗素子が直列に接続されることになる。そして、これら他方の電極間に電圧を印加すると、その電圧が2つの可変抵抗素子の一方の可変抵抗素子に対しては高抵抗状態から低抵抗状態に変化させるように作用し、他方の可変抵抗素子に対しては低抵抗状態から高抵抗状態に変化させるように作用する。これにより、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させ、その変化した後の状態を安定して保持することができる。
また、他方の電極間に上述した電圧と逆極性の電圧を印加すると、一方の可変抵抗素子を低抵抗状態に、他方の可変抵抗素子を高抵抗状態に、それぞれ変化させて、これにより、第1の可変抵抗素子11及び第2の可変抵抗素子12の抵抗状態の組み合わせを変えて、情報を書き換えることができる。
これを利用して、第1の可変抵抗素子11及び第2の可変抵抗素子12の抵抗状態の組み合わせが、高抵抗状態・低抵抗状態である場合と、低抵抗状態・高抵抗状態である場合とにより、例えば「1」と「0」の2つの情報を各メモリセルに記憶することが可能になる。
さらに、2つの可変抵抗素子11、12の抵抗状態が変化するときには、高抵抗状態だった可変抵抗素子が先に低抵抗状態に変化して、その後、低抵抗状態だった可変抵抗素子が高抵抗状態に変化するので、2つの可変抵抗素子が共に低抵抗状態となる中間状態を経由することになる。
そして、中間状態となる時間は短く、それ以外は2つの可変抵抗素子11、12のうち一方が高抵抗状態にあるため、メモリセル全体の合成抵抗が大きくなり、メモリセルに流れる電流は小さい。これにより、情報の記録の際に、メモリセルに電圧を印加して流れる電流を低減することができる。
さらに、情報の記録の際に遷移電流の有無を検出、すなわち、中間状態の有無を検出することにより、記録前の記録情報を読み出すことができる。
そして、図4Aに示すように、端子Xと接続されている第1の可変抵抗素子11が低抵抗(例えば1kΩ)で、端子Yと接続されている第2の可変抵抗素子12が高抵抗(例えば1MΩ)である状態を「S=1状態」と定義し、図4Bに示すように、端子Xと接続されている第1の可変抵抗素子11が高抵抗(例えば1MΩ)で、端子Yと接続されている第2の可変抵抗素子12が低抵抗(例えば1kΩ)である状態を「S=0状態」と定義することにする。
さらに、図4Cに示すように、2つの可変抵抗素子11,12が共に低抵抗になっている状態を「中間状態」と呼び、図4Dに示すように、2つの可変抵抗素子11,12が共に高抵抗になっている状態を「禁止状態」と呼ぶことにする。
図5Aでは、各状態の円内に可変抵抗素子11,12の抵抗値として(第1の可変抵抗素子11の抵抗値/第2の可変抵抗素子12の抵抗値)を記載し、各状態の推移を矢印で示し、この矢印に対してそれぞれ記憶素子10の各端子X,Yに印加される電圧と素子に流れる電流として{Vx,Vy}/Ixyを記載している。
1V<Vwr<2V,0.5V<Ver<1V
が成立するものと仮定する。ここで用いている数値も必ずしも正しくないが、概ね妥当な数値になっている。
中間状態では比較的大きな+1mAの遷移電流が発生するが、中間状態の時間は10ナノ秒程度と短く消費電力は少ない。
中間状態では比較的大きな−1mAの遷移電流が発生するが、中間状態の時間は10ナノ秒程度と短く消費電力は少ない。
また、データが書き換えられる場合には、不安定な「中間状態」を経てから安定な「S=1状態」又は「S=0状態」に推移する点に特徴がある。
また、このようなデータの書き換え動作は、両側の端子X,Yに、可変抵抗素子11,12のデータ書き込み閾値Vwrより大きく、なおかつデータ消去閾値Verの2倍よりも大きい電圧を与えることによって実現することができる。
そして、書き換え動作時の遷移電流の有無を判別、すなわち、中間状態の有無を検出することにより、書き換え前の記録情報を読み出すことができる。例えば、Vx=2V,Vy=0Vの電圧を印加し、+1mAの遷移電流が発生すれば「S=1状態」から「S=0状態」への遷移が発生したことを判別でき、書き換え前は「S=1状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「S=0状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「S=1状態」への再書込みが必要になる。
同様に、Vx=0V,Vy=2Vの電圧を印加し、−1mAの遷移電流が発生すれば「S=0状態」から「S=1状態」への遷移が発生したことを判別でき、書き換え前は「S=0状態」であったことを識別できる。遷移電流が発生しなければ、書き換え前は「S=1状態」で書き換えも起こらなかったと識別できる。前者では破壊読出しとなるため、読み出し後に「S=0状態」への再書込みが必要になる。
このため、両側の端子X,Yとの間にデータ書き込み閾値Vwrの2倍程度の電圧(定電圧もしくはパルス電圧)を与えることによって、不揮発性の可変抵抗素子11,12を2つとも又は1つだけ低抵抗にするような操作(初期化)を行う必要がある。この操作を行うことにより、記憶素子10が図5Aに示した状態推移サイクルの中に入り、データ書き込み及びデータ消去の動作が可能になる。
本実施の形態に係る記憶装置は、縦軸を選択ビット線(B)、横軸を選択ワード線(W)とし、選択ビット線と選択ワード線のクロスポイントの丸部分には、可変抵抗素子からなる記憶素子、いわゆるメモリ素子(R)が配置される。
このとき記憶素子10を配列して3×3クロスポイント型メモリアレイを構成した場合の漏れ電流を計算する。
図7Aは「S=0」書込みの場合、図7Bは「S=1」書込みの場合のそれぞれの印加電圧を示す。いずれの場合もワード線W2とビット線B2でアクセスされる可変抵抗型のメモリ素子R22に書込みを行う場合である。
「S=0」書込み時は、図7Aに示すように、選択ワード線W2に−1V、選択ビット線B2に+1V、非選択ワード線及び非選択ビット線には0Vを印加する。
「S=1」書込み時は、図7Bに示すように、選択ワード線W2に+1V、選択ビット線B2に−1V、非選択ワード線及び非選択ビット線には0Vを印加する。
すなわち「S=0」及び「S=1」書込み時の非選択なメモリ素子R00,R01,R10,R11には、電圧が印加されていないので書込みは起きず、電流も流れない。ワード線あるいはビット線の一方が半選択されるメモリ素子R02,R12,R20,R21には、電圧が印加されるもののVwrを超えないため、誤書込みは起きない。ワード線とビット線で選択されるメモリ素子R22のみにVwrを超える電圧が印加されるためにデータ書込みが行われる。
I02+I12+I20+I21=1V/1MΩ×4=4μA、
「S=1」書込み時も同様に、
−I02−I12−I20−I21=1V/1MΩ×4=4μA、と非常に少ない。
I02+I12+I22=1/1MΩ×2+2/1MΩ=4μA の定電流となる。
この可変抵抗素子105の膜構成は、例えば、図10Aの断面図に示すように、2つの電極101,102の間に導体膜103と絶縁体膜104を持つ膜構成になっている。導体膜103から絶縁体膜104に向かって電流Iが流れるように電圧をかけると、可変抵抗素子105が低抵抗に変化してデータが書き込まれ、絶縁体膜104から導体膜103に向かって電流が流れるように電圧をかけると可変抵抗素子105が高抵抗に変化してデータが消去される。
また、この可変抵抗素子105は、例えば、図10Bに示すように、一般の可変抵抗器の回路記号と同様の回路記号で記載すると共に、矢印の向きを図10Aに示す書き込み時の電流Iの向きと等しくなるように決めている。
可変抵抗素子105のデータ書込み閾値をVwr、データ消去閾値をVerとしたときに、 0.5V<Vwr<1V、0.5V<Ver<1V が成立するものと仮定する。
図11A、図11B、図11Cに各々書込み、消去、読出し印加電圧を示した。いずれの場合もワード線W2とビット線B2でアクセスされるメモリ素子R22に書込み、消去、読出しを行う場合である。
書込み時(図11A参照)には、選択ワード線W2に+0.5V、選択ビット線B2に−0.5V、非選択ワード線及び非選択ビット線には0Vを印加する。
消去時(図11B参照)は、選択ワード線W2に−0.5V、選択ビット線B2に+0.5V、非選択ワード線及び非選択ビット線には0Vを印加する。
読出し時(図11C参照)は、選択ワード線W2に−0.1V、選択ビット線B2に+0.1V、非選択ワード線及び非選択ビット線には0Vを印加し、選択ビット線B2に流れるセンス電流Isを検出してメモリ素子R22が高抵抗であるか低抵抗であるかを識別する。
書込み動作時は、書込み電流I22=1V/1kΩ=1mAに対して、メモリ素子R02,R12,R20,R21が全て低抵抗状態の場合、
I02+I12+I20+I21=0.5V/1kΩ×4=2mA の漏れ電流が発生する。
消去動作時も同様に、メモリ素子R02,R12,R20,R21が全て低抵抗状態の場合、
−I02−I12−I20−I21=0.5V/1kΩ×4=2mA の漏れ電流が発生する。
n×nのアレイを想定すると、半選択メモリ素子が全て低抵抗状態の場合、漏れ電流は0.5V/1kΩ×(2n−2)で表され、例えばn=256の場合、255mAにもなってしまい、現実的な構成が不可能になる。
同様にn×nのアレイを想定すると、誤差電流振幅は0.1V/1kΩ×(n−1)で表され、例えばn=256の場合、25.5mAppにもなり、信号電流振幅よりはるかに大きく、現実的なメモリアレイの構成が不可能になる。
さらに、本実施の形態に係る記憶装置によれば、遷移電流の検出により、誤りなく読み出すことができるため、低消費電力で高精度なデータの読み出しを可能にする。
また、可変抵抗素子を用いることにより、製造プロセスを単純化できるため、安価に記憶装置を製造することができる。
2つの可変抵抗素子を用い、これら2つの可変抵抗素子を積層して共通に接続して記憶素子を形成して、且つ、能動素子であるトランジスタを不要とすることにより、複数のメモリ素子から成る記憶装置をより小さい面積に集積することができる。
図8を用いて、自己参照方式の遷移電流の検出方法を説明する。図8Aは、3×3型クロスポイントの記憶装置を示し、特にメモリ素子R22の「S=0」の書込み誤差電流を測定する概略構成図である。図8Bは、上図にビット線電圧と時間の関係、中図にセンス電流と時間の関係、下図に遷移電流と時間の関係を示すグラフである。
「S=0」書込み前に、ビット線B2に書込み電圧の1/m(m>1)の電圧印加とワード線W2に−1V/m の電圧印加を行い、誤差電流Ierrorを測定する。この「S=0」書込み時のセンス電流Is(図8B中参照)からm×Ierrorを差し引くことで、遷移電流(図8B下参照)を正確に抽出することができる。すなわち、正の部分を識別窓として用いて、識別窓の識別レベルより大きければ遷移電流として識別することができる。ここで、印可する電圧を1/m(m>1)とするのは、誤差電流測定時に書込みを起こさせないためである。
「S=0」書込み時に、選択したビット線に書込み電圧+1Vを印加すると同時に、参照する他のビット線にも書込み電圧の1/m(m>1)を印加して誤差電流Ierrorを測定する。この、「S=0」書込み時のセンス電流Isから2m/(m+1)×Ierrorを差し引き、遷移電流を正確に抽出する手法である。
101,102・・電極、103・・導体膜、104・・絶縁体膜、105・・可変抵抗素子
Claims (4)
- マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、
前記配列の行方向に配された複数のワード線と、
前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、
前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、
前記メモリ素子は、
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子は、前記一方の電極と前記他方の電極との間に、Cu,Ag,Znを含む導体膜と絶縁体膜が形成され、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
2つの前記可変抵抗素子の各素子の前記一方の電極を共通電極とし、
2つの前記可変抵抗素子の各素子の前記他方の電極を独立させてそれぞれ端子を設けて、合計2端子とした、コンプリメンタリな2端子の前記メモリ素子によって、前記メモリセルを構成する
記憶装置。 - 前記導体膜側の電極を前記共通電極とし各々接続している請求項1に記載の記憶装置。
- 前記絶縁体膜側の電極を前記共通電極とし各々接続している請求項1に記載の記憶装置。
- マトリックス状に配列されたメモリ素子にデータが記憶され、アドレス指定することで前記データを読み出すことが可能な記憶装置であって、
前記配列の行方向に配された複数のワード線と、
前記ワード線と交差し、前記配列の列方向に配された複数のビット線と、
前記ワード線と前記ビット線が交差する各領域において、前記ワード線と前記ビット線とを各々橋渡しするように接続され、前記メモリ素子として機能する複数のメモリセルとが設けられ、
前記メモリ素子は、
一方の電極と他方の電極との間に、異なる極性の電圧を印加することにより、抵抗状態が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
2つの前記可変抵抗素子からメモリ素子が形成され、
前記可変抵抗素子は、各素子にそれぞれ形成された絶縁体膜と、前記2つの前記可変抵抗素子で共通して形成された、Cu,Ag,Znを含む導体膜とによって構成され、
前記可変抵抗素子は、前記導体膜から前記絶縁体膜に向かって電流が流れるように電圧を印加すると前記高抵抗状態から前記低抵抗状態に変化し、前記絶縁体膜から前記導体膜に向かって電流が流れるように電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化する特性を有し、
前記可変抵抗素子は、前記高抵抗状態と前記低抵抗状態との間で可逆的に変化するときに、それぞれ電圧の閾値を有し、
前記絶縁体膜、2つの前記可変抵抗素子で共通して形成された前記導体膜、前記絶縁体膜の順で積層して、前記各可変抵抗素子の前記絶縁体膜側の両電極にそれぞれ端子を設けた、コンプリメンタリな2端子の前記メモリ素子によって、前記メモリセルを構成する
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004332319A JP4483540B2 (ja) | 2004-11-16 | 2004-11-16 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004332319A JP4483540B2 (ja) | 2004-11-16 | 2004-11-16 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147666A JP2006147666A (ja) | 2006-06-08 |
JP4483540B2 true JP4483540B2 (ja) | 2010-06-16 |
Family
ID=36627030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004332319A Expired - Fee Related JP4483540B2 (ja) | 2004-11-16 | 2004-11-16 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4483540B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102449702B (zh) * | 2009-05-29 | 2015-05-20 | 于利奇研究中心有限公司 | 存储元件、堆叠、存储矩阵和用于运行的方法 |
WO2012043502A1 (ja) * | 2010-09-28 | 2012-04-05 | 日本電気株式会社 | 半導体装置 |
US9508432B2 (en) * | 2012-06-20 | 2016-11-29 | Nec Corporation | Semiconductor device with variable resistance switch and programming method therefor |
-
2004
- 2004-11-16 JP JP2004332319A patent/JP4483540B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006147666A (ja) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11615844B2 (en) | Apparatuses and methods including memory and operation of same | |
US7433220B2 (en) | Two variable resistance elements being formed into a laminated layer with a common electrode and method of driving the same | |
US9837149B2 (en) | Low read current architecture for memory | |
JP4684297B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
Chen et al. | RRAM defect modeling and failure analysis based on march test and a novel squeeze-search scheme | |
JP4594878B2 (ja) | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 | |
TWI545437B (zh) | 電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法 | |
US7701791B2 (en) | Low read current architecture for memory | |
JP5250726B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP5811693B2 (ja) | 抵抗変化型メモリデバイスおよびその駆動方法 | |
US20070247895A1 (en) | Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance | |
KR101263017B1 (ko) | 기억 장치 및 반도체 장치 | |
KR20140104880A (ko) | 분리된 판독/기록 경로를 갖는 메모리 셀 | |
JP2006134398A (ja) | 記憶装置及び半導体装置 | |
JP2006032867A (ja) | 記憶素子及びその駆動方法 | |
JP4483540B2 (ja) | 記憶装置 | |
KR20220106818A (ko) | 메모리 셀 판독 시스템 및 방법 | |
US20230176747A1 (en) | Memory device with data scrubbing capability and methods | |
JP2015228271A (ja) | 抵抗変化型不揮発性記憶装置およびその読み出し方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070613 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100315 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |