JP4543885B2 - 記憶装置の読み出し方法及び記憶装置、並びに半導体装置 - Google Patents
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Description
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性のメモリが望まれている。
なお、メモリ素子を抵抗値が低い状態から高い状態へ変化させる動作を書き込みと定義し、この時の印加電流を書き込み電流閾値と定義する。
なお、メモリ素子の抵抗値が高い状態から低い状態へ変化させる動作を消去と定義し、この時の印加電流を消去電流閾値と定義する。
例えば、電源電圧が2.5Vの場合には図9中符号aで示す読み出しバイアス領域と図9中符号bで示す書き込みバイアス領域が分離できていたとしても(図9(a)参照。)、電源電圧が1.5Vの場合には同じメモリ素子であっても読み出しバイアス領域と書き込みバイアス領域の分離ができないことがある(図9(b)参照。)。
図1は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示す読み出し回路1は、上記の図7で示した様なI−V特性を有する抵抗変化型記憶素子(以下メモリ素子と言う。)Aに対してMOSトランジスタTを直列に接続して構成されたメモリセルCに接続されている。詳しくは、メモリ素子の一端はMOSトランジスタの一端に接続され、MOSトランジスタのゲートはワード線Wに接続され、メモリ素子の他端はビット線に接続され、MOSトランジスタの他端は接地(グランド電位)されており、読み出し回路は、ビット線に接続されている。
先ず、上記の様に構成された読み出し回路において、第1のオペアンプの逆相入力側に外部入力電圧としてビット線のクランプ電圧を印加する。具体的には、第1のオペアンプの逆相入力側に印加する電圧は0.1V程度の低電圧であり、メモリ素子の読み出し時のバイアス電圧を印加する。
また、第2のオペアンプの逆相入力側に外部入力電圧として第1のn型MOSトランジスタのクランプ電圧を入力する。なお、第2のオペアンプの逆相側入力に印加する電圧を第1のオペアンプの逆相入力側に印加する電圧と同電圧にすることにより、図1中符号Xで示す地点の電圧と図1中符合Yで示す地点の電圧とが等しくなる。
同様に、上記の様に第2のオペアンプの逆相入力側に外部入力電圧を印加することによって、第2のオペアンプが、図1中符合Yで示す地点の電圧が第1のn型MOSトランジスタのクランプ電圧(0.1V)となる様に第2のp型MOSトランジスタのゲート電圧VP2を出力する。
[A]メモリ素子の初期状態が抵抗値の低い状態の場合
メモリ素子の初期状態が抵抗値の低い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が書き込み電流閾値に達し、書き込みが行なわれて抵抗値が低い状態から高い状態へと変化すると略同時に、第1のオペアンプの出力電圧VP1が上昇する(図2(a)中符合VP1参照。)。
また、メモリ素子に流れる電流値が書き込み電流閾値に達し、書き込みが行なわれて抵抗値が低い状態から高い状態へと変化すると、第2のオペアンプの出力電圧VP2も上昇するのであるが(図2(a)中符合VP2参照。)、出力電圧VP2を上昇させるためには、第1のキャパシタ素子の容量を充電する必要がある。そして、第1のキャパシタ素子の容量を充電する間は第3のオペアンプの出力電圧Vbが低下することとなる(図2(b)参照)。
ここで、第3のオペアンプの出力電圧Vbが低下すると、第4のオペアンプの出力電圧Vcも低下することとなる(図2(c)参照。)。
メモリ素子の初期状態が抵抗値の高い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が書き込み電流閾値に達したとしても抵抗値は変化しない。
従って、第1のオペアンプの出力電圧VP1及び第2のオペアンプの出力電圧VP2が変化しないために(図3(a)参照。)、第3のオペアンプの出力電圧も変化せず(図3(b)参照。)、結果として第4のオペアンプの出力電圧も変化しない(図3(c)参照。)。
[C]メモリ素子の初期状態が抵抗値の高い状態の場合
メモリ素子の初期状態が抵抗値の高い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が消去電流閾値に達し、消去が行なわれて抵抗値が高い状態から低い状態へと変化すると略同時に、第1のオペアンプの出力電圧VP1が低下する(図4(a)中符合VP1参照。)。
また、メモリ素子に流れる電流値が消去電流閾値に達し、消去が行なわれて抵抗値が高い状態から低い状態へと変化すると、第2のオペアンプの出力電圧VP2も低下するのであるが(図4(a)中符合VP2参照。)、出力電圧VP2を低下させるためには、第1のキャパシタ素子の容量を放電する必要がある。そして、第1のキャパシタ素子の容量を放電する間は第3のオペアンプの出力電圧Vbが上昇することとなる(図4(b)参照。)。
ここで、第3のオペアンプの出力電圧Vbが上昇すると、第4のオペアンプの出力電圧も上昇することとなる(図4(c)参照。)。
メモリ素子の初期状態が抵抗値の低い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が消去電流閾値に達したとしても抵抗値は変化しない。
従って、第1のオペアンプの出力電圧VP1及び第2のオペアンプの出力電圧VP2が変化しないために(図5(a)参照。)、第3のオペアンプの出力電圧も変化せず(図5(b)参照。)、結果として第4のオペアンプの出力電圧も変化しない(図5(c)参照。)。
更に、第5のp型MOSトランジスタの一端はビット線に接続されると共に、第6のオペアンプの逆相入力側に接続されている。
先ず、上記の様に構成された読み出し回路において、第5のオペアンプの逆相入力側に外部入力電圧Vを印加する。
2 第1のオペアンプ
3 第2のオペアンプ
4 第3のオペアンプ
5 第4のオペアンプ
6 第1のp型MOSトランジスタ
7 第2のp型MOSトランジスタ
8 第3のp型MOSトランジスタ
9 第1のn型MOSトランジスタ
10 第1のキャパシタ素子
11 外付け抵抗
12 第5のオペアンプ
13 第6のオペアンプ
14 第4のp型MOSトランジスタ
15 第5のp型MOSトランジスタ
16 第2のn型MOSトランジスタ
17 第2のキャパシタ素子
Claims (3)
- 第1の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置の読み出し方法であって、
前記記憶素子に第1の閾値信号以上の電気信号または第2の閾値信号以上の電気信号を印加し、
前記記憶素子の印加電圧と、前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路の印加電圧の差分に基づいて前記記憶素子の抵抗値の変化点を検出する工程と、
前記記憶素子に印加した電気信号の極性及び前記記憶素子の抵抗値の変化点の有無に基づいて、前記記憶素子の抵抗値の状態を判別する工程とを備える
記憶装置の読み出し方法。 - 第1の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、
前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路と、
前記記憶素子の印加電圧と前記比較回路の印加電圧の差分から前記記憶素子の抵抗値の変化点を検出する検出回路とを有し、前記記憶素子の抵抗値の変化点を検出する読み出し回路を備える
記憶装置。 - 第1の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置を有する半導体装置であって、
前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路と、
前記記憶素子の印加電圧と前記比較回路の印加電圧の差分から前記記憶素子の抵抗値の変化点を検出する検出回路とを備える
半導体装置。
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