CN105989877A - 电阻式存储装置 - Google Patents

Abstract

本发明提供一种电阻式存储装置，包括一第一存储单元、一第二存储单元以及一控制电路。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接字线、一第二位线以及源极线。控制电路控制字线、第一位线以及源极线的电平，用以对第一存储单元进行一设定动作。在进行完设定动作后，第一存储单元具有一第一阻抗。控制电路控制字线、第二位线以及源极线的电平，用以对第二存储单元进行一重置动作。在重置动作后，第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。在进行设定及重置动作时，控制电路令源极线的电平为一预设电平。本发明因不需调整源极线的电平而可缩短电阻式存储装置的读取时间。

Description

电阻式存储装置

技术领域

本发明是有关于一种存储装置，特别是有关于一种电阻式存储装置。

背景技术

一般而言，电脑的存储器分为易失性存储器与非易失性存储器。非易失性存储器包括，只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、以及快闪存储器。易失性存储器包括，动态随机存取存储器(DRAME)以及静态随机存取存储器(SRAM)。

目前新型易失性存储器包括，铁电存储器(ferroelectric memory)、相变化存储器(phase-change memory)、磁性存储器(MRAM)及电阻式存储器(RRAM)。由于电阻式存储器具有结构简单、成本低、速度快与低功耗等优点，故大幅被使用。

发明内容

本发明的目的在于提供一种电阻式存储装置，以提高电阻式存储装置的读取速度。

本发明提供一种电阻式存储装置，包括一第一存储单元、一第二存储单元以及一控制电路。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接字线、一第二位线以及源极线。控制电路控制字线、第一位线以及源极线的电平，用以对第一存储单元进行一设定动作。在进行完设定动作后，第一存储单元具有一第一阻抗。控制电路控制字线、第二位线以及源极线的电平，用以对第二存储单元进行一重置动作。在重置动作后，第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。在进行设定动作时，控制电路令源极线的电平为一预设电平。在进行重置动作时，控制电路令源极线的电平为预设电平。

本发明另提供一种控制方法，适用于一电阻式存储装置。电阻式存储装置具有一第一存储单元以及一第二存储单元。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接字线、一第二位线以及源极线。本发明的控制方法包括，执行一设定动作，用以使第一存储单元具有一第一阻抗以及执行一重置动作，用以使第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。设定及重置动作均包括提供预设电平予源极线。

本发明的电阻式存储装置由于在执行验证动作时提供相同的电平予源极线，因此，不需调整源极线的电平故可缩短电阻式存储装置的读取时间。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明的电阻式存储装置的示意图。

图2为本发明的存储阵列110的内部架构示意图。

图3A、3B、4A及4B为字线、位线及源极线的电平示意图。

图5为本发明的控制方法的流程图。

符号说明：

100：电阻式存储装置； 110：存储阵列；

120：控制电路； WL<0>～WL<M>：字线；

BL<0>～BL<N>：位线； SL<0>～SL<M>：源极线；

M₀₀～M_MN：存储单元； 121：行解码器；

122：列解码器； 123：写入缓冲器；

124：电平控制器； 125：感测放大单元；

AW：输入地址； AB：输入地址；

DA：输入数据； V_ON1、V_ON1：开启电平；

V_OFF1、V_OFF2：关闭电平； V_SET1、V_SET2：设定电平；

V_SL：预设电平； V_VRF1-、V_VRF2：读取电平；

V_RESET1、V_RESET2：重置电平；

310、320、330、340、350、360、410、420、430、440、450、460：电流路径；

S510、S520、S530：步骤。

具体实施方式

图1为本发明的电阻式存储装置的示意图。如图所示，电阻式存储装置100包括一存储阵列110、一控制电路120、字线WL<0>～WL<M>、位线BL<0>～BL<N>以及源极线SL<0>～SL<M>。存储阵列110包括存储单元M₀₀～M_MN。每一存储单元耦接一相对应的字线、位线以及源极线。以存储单元M₀₀与M₀₁为例，存储单元M₀₀耦接字线WL<0>、位线BL<0>以及源极线SL<0>；存储单元M₀₁耦接字线WL<0>、位线BL<1>以及源极线SL<0>。

控制电路120控制字线WL<0>～WL<M>、位线BL<0>～BL<N>以及源极线SL<0>～SL<M>的电平，用以存取存储单元M₀₀～M_MN。举例而言，在一写入模式下，控制电路120对存储单元M₀₀～M_MN进行一设定(set)动作或是一重置(reset)动作，用以写入数据至存储单元M₀₀～M_MN。在一读取模式下，控制电路120进行一验证(verify)动作，用以读取存储单元M₀₀～M_MN所存储的数据。

举例而言，在控制电路120对一第一特定存储单元进行完设定动作后，第一特定存储单元具有低阻抗，用以表示存储在第一特定存储单元的数据为0。在重置动作后，一第二特定存储单元具有高阻抗，用以表示存储在第二特定存储单元的数据为1。因此，控制电路120根据存储单元M₀₀～M_MN的阻抗，便可得知存储在存储单元M₀₀～M_MN的数据。

在本实施例中，在进行设定、重置及验证动作时，控制电路120将源极线SL<0>～SL<M>的电平维持在一预设电平。由于源极线SL<0>～SL<M>的电平维持在预设电平，故控制电路120不需改变源极线SL<0>～SL<M>的电平，因此，可缩短控制电路120写入数据至存储单元M₀₀～M_MN的写入时间。

在另一实施例中，控制电路120同时进行设定与重置动作。举例而言，在控制电路120对存储单元M₀₀进行设定动作的同时，控制电路120对存储单元M₀₁进行重置动作。在其它实施例中，控制电路120先对存储单元M₀₀～M_MN进行设定动作，再对存储单元M₀₀～M_MN进行重置动作。

在本实施例中，控制电路120包括一行解码器121、一列解码器122、一写入缓冲器123、一电平控制器124以及一感测放大单元125，但并非用以限制本发明。任何可控制字线WL<0>～WL<M>、位线BL<0>～BL<N>、源极线SL<0>～SL<M>的电平的电路架构，均可作为控制电路120。

行解码器121耦接字线WL<0>～WL<M>，并对输入地址AW进行解码，再根据解码结果开启至少一字线。列解码器122耦接位线BL<0>～BL<N>，并对输入地址AB进行解码，再根据解码结果开启至少一位线。写入缓冲器123将输入数据DA写入至少一存储单元之中。

电平控制器124耦接源极线SL<0>～SL<M>，用以控制源极线SL<0>～SL<M>的电平。在本实施例中，每一源极线SL<0>～SL<M>耦接到同一电平控制器124。本发明并不限制源极线SL<0>～SL<M>与电平控制器之间的连接关系。在另一可能实施例中，源极线SL<0>～SL<M>先耦接在一起，再耦接至一电平控制器。在其它实施例中，源极线SL<0>～SL<M>被划分成许多群组。每一群组耦接一相对应的电平控制器。

感测放大单元125验证存储单元M₀₀～M_MN所存储的数据，并以并列(parallel out)或串列(serial out)方式输出数据。本发明并不限定感测放大单元125如何验证存储单元。在一可能实施例中，感测放大单元125是利用一互补式检测(complement sensing)方法，验证存储单元所存储的数据。在互补式检测方法中，每一存储单元包括一第一次存储单元以及一第二次存储单元。第一及第二次存储单元的阻抗具有互补关系。在一可能实施例中，当第一及第二次存储单元分别具有低阻抗及高阻抗时，表示此存储单元所存储的数据为0；若第一及第二次存储单元分别具有高阻抗及低阻抗时，表示此存储单元所存储的数据为1。因此，根据第一及第二次存储单元的阻抗，便可得知存储单元所存储的数据。

在另一可能实施例中，感测放大单元125是利用一参考检测(reference sensing)方法，验证存储单元所存储的数据。在参考检测方法中，感测放大单元125将每一存储单元的阻抗与一参考阻抗相比较，并根据比较结果，得知存储单元所存储的数据。

图2为本发明的存储阵列110的内部架构示意图。为方便说明，图2仅显示字线WL<0>～WL<3>、位线BL<0>～BL<3>、源极线SL<0>～SL<2>以及存储单元M₀₀～M₃₃。在本实施例中，源极线SL<0>～SL<2>耦接在一起。

如图所示，每一存储单元具有一晶体管以及一可变电阻。以存储单元M₀₀为例，晶体管T₀₀的栅极耦接字线WL<0>。晶体管T₀₀的一端耦接源极线SL<0>。可变电阻R₀₀耦接于晶体管T₀₀的另一端与位线BL<0>之间。在本实施例中，当控制电路120对存储单元M₀₀进行设定动作时，可变电阻R₀₀便具有低阻抗。当控制电路120对存储单元M₀₀进行重置动作时，可变电阻R₀₀便具有高阻抗。

图3A、3B、4A及4B为字线、位线及源极线的电平示意图。为方便说明，图3A、3B、4A及4B仅显示存储单元M₀₀～M₁₃、字线WL<0>～WL<1>、位线BL<0>～BL<3>及源极线SL<0>～SL<1>。

当字线WL<0>为一开启电平V_ON1时，便可开启存储单元M₀₀～M₀₃的晶体管T₀₀～T₀₃。由于字线WL<1>为一关闭电平V_OFF1，故不开启存储单元M₁₀～M₁₃的晶体管T₁₀～T₁₃。在一可能实施例中，关闭电平V_OFF1为一接地电平。

在本实施例中，源极线SL<0>～SL<1>的电平为一预设电平V_SL。位线BL<0>为一设定电平V_SET1，并且设定电平V_SET1大于预设电平V_SL。因此，在存储单元M₀₀中形成一电流路径310。由于电流路径310的电流是由可变电阻R₀₀流向晶体管T₀₀，故对存储单元M₀₀进行一设定动作。在设定动作后，存储单元M₀₀具有一低阻抗。在一可能实施例中，存储单元M₀₀所存储的数据为0。

在本实施例中，位线BL<1>的电平等于预设电平V_SL。由于位线BL<1>与源极线SL<0>具有相同的电平，故在存储单元M₀₁内并不会形成电流路径。因此，不会对存储单元M₀₁进行设定或重置动作。在其它实施例中，若不需对某些特定的存储单元进行写入或重置动作时，则可令特定存储单元所耦接的位线的电平等于源极线的电平。

位线BL<2>～BL<3>为一重置电平V_RESET1。在本实施例中，由于重置电平V_RESET1小于预设电平V_SL，因此，在存储单元M₀₂与M₀₃内分别形成电流路径320与330。由于电流路径320的电流是由晶体管T₀₂流向可变电阻R₀₂，故对存储单元M₀₂进行一重置动作。同样地，存储单元M₀₃也会进行重置动作。在重置动作后，可变电阻R₀₂与R₀₃均为高阻抗。在本实施例中，存储在存储单元M₀₂与M₀₃的数据均为1。

本发明并不限定预设电平V_SL的大小。在本实施例中，预设电平V_SL位于设定电平V_SET1与重置电平V_RESET1之间，并且设定电平V_SET1大于重置电平V_RESET1。在一可能实施例中，重置电平V_RESET1为一接地电平。在此例中，由于不需产生负电平，故可降低电阻式存储装置的复杂度。

在本实施例中，在进行设定与重置动作时，源极线SL<0>的电平维持在预设电平V_SL。另外，由于设定动作与重置动作同时进行，故可大幅存储阵列110的写入时间。

图3B为本发明的验证(Verify)动作的示意图。字线WL<0>为一开启电平V_ON1，用以验证存储单元M₀₀～M₀₃所存储的数据。在本实施例中，在进行验证动作时，源极线SL<0>的电平仍维持在预设电平V_SL。此时，位线BL<0>～BL<3>的电平为一读取电平V_VRF1-。在本实施例中，读取电平V_VRF1-大于预设电平V_SL。因此，在存储单元M₀₀、M₀₂与M₀₃中分别形成电流路径340、350与360。电流路径340的电流是由可变电阻R₀₀流向晶体管T₀₀。电流路径350的电流是由可变电阻R₀₂流向晶体管T₀₂。电流路径360的电流是由可变电阻R₀₃流向晶体管T₀₃。在一可能实施例中，电流路径340的电流大于电流路径350与360的电流。电流路径340的电流可能为10uA，电流路径350与360的电流可能为1uA。在本实施例中，根据电流路径340、350与360的电流，便可得知存储单元M₀₀～M₀₃的阻抗，再借由存储单元M₀₀～M₀₃的阻抗，便可得知存储单元M₀₀～M₀₃所存储的数据。

图4A为本发明的设定及重置动作的示意图。图4A相似图3A，不同之处在于，图4A的源极线SL<0>的电平为一接地电平GND。由于源极线SL<0>的电平位于设定电平V_SET2与重置电平V_RESET2之间，故可得知设定电平V_SET2为一正电平，而重置电平V_RESET2为一负电平。在一可能实施例中，设定电平V_SET2与接地电平GND之间的电平差等于重置电平V_RESET2与接地电平GND之间的电平差。

由于字线WL<1>的电平为一关闭电平V_OFF2，故不开启存储单元M₁₀～M₁₃里的晶体管T₁₀～T₁₃。在一可能实施例中，关闭电平V_OFF2等于重置电平V_RESET2。在另一实施例中，关闭电平V_OFF2小于关闭电平V_OFF1。在其它实施例中，图4A的开启电平V_ON2、设定电平V_SET2、重置电平V_RESET2分别小于图3A的开启电平V_ON1、设定电平V_SET1、重置电平V_RESET1。因此，不需使用大尺寸的高压元件作为晶体管T₀₀～T₁₃，并且增加存储装置的可使用空间并减少存储装置的元件成本。在本实施例中，电流路径410的电流是由可变电阻R₀₀流向晶体管T₀₀；电流路径420的电流是由晶体管T₀₂流向可变电阻R₀₂；电流路径430的电流是由晶体管T₀₃流向可变电阻R₀₃。

图4B为本发明的验证动作的示意图。字线WL<0>为一开启电平V_ON2，用以验证存储单元M₀₀～M₀₃所存储的数据。在本实施例中，在进行验证动作时，源极线SL<0>仍为接地电平GND。此时，位线BL<0>～BL<3>均为一读取电平V_VRF2。在本实施例中，读取电平V_VRF2小于读取电平V_VRF1。另外，电流路径440、450与460的电流均是由可变电阻流入晶体管。

图5为本发明的控制方法的流程图。本发明的控制方法适用于一电阻式存储装置。在一可能实施例中，电阻式存储装置具有一第一存储单元以及一第二存储单元。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接该字线、一第二位线以及该源极线。

步骤S510执行一设定动作。假设，步骤S510对第一存储单元进行设定动作。在一可能实施例中，提供一开启电平予字线，提供一设定电平予第一位线，并提供一预设电平予源极线。执行设定动作后，该第一存储单元具有一第一阻抗，如低阻抗。

步骤S520执行一重置动作。假设，步骤S520是对第二存储单元进行重置动作。在一可能实施例中，提供开启电平予字线，提供一重置电平予第二位线，并提供预设电平予源极线。在此例中，执行完重置动作后，第二存储单元具有一第二阻抗，如高阻抗。在进行设定及重置动作时，提供相同的电平予源极线。因此，不需调整源极线的电平，并且减少电阻式存储装置的写入时间。

在一可能实施例中，步骤S510与S520同时进行。在另一实施例中，重置电平小于设定电平。在本实施例中，预设电平位于设定电平与重置电平之间。在一可能实施例中，重置电平为一接地电平。

在另一可能实施例中，预设电平为一接地电平。在此例中，重置电平为一负电平。在其它实施例中，若不需对一特定存储单元进行设定或重置动作时，则可提供预设电平予特定存储单元所耦接的位线。在一可能实施例中，特定存储单元设置于第一及第二存储单元之间。

在其它实施例中，还包括步骤S530。步骤S530进行一验证动作。在一可能实施例中，步骤S530检测第一存储单元的阻抗，并将检测结果与一参考阻抗进行比较。在另一可能实施例中，第一及第二存储单元各自具有一第一次存储单元以及一第二次存储单元。以第一存储单元为例，步骤S530读取第一存储单元的第一及第二次存储单元的阻抗，并根据读取结果得知存储在第一存储单元的数据数值。

在其它实施例中，在进行验证动作时，提供开启电平予字线、提供一读取电平予第一及第二位线，并提供一预设电平予源极线，用以检测存储单元的阻抗。在一可能实施例中，读取电平大于预设电平，但并非用以限制本发明。由于在执行验证动作时，提供相同的电平予源极线，因此，不需调整源极线的电平，故可缩短电阻式存储装置的读取时间。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的为准。

Claims (10)

1.一种电阻式存储装置，其特征在于，包括：

一第一存储单元，耦接一字线、一第一位线以及一源极线；

一第二存储单元，耦接该字线、一第二位线以及该源极线；以及

一控制电路，控制该字线、该第一位线以及该源极线的电平，用以对该第一存储单元进行一设定动作，在进行完该设定动作后，该第一存储单元具有一第一阻抗，该控制电路控制该字线、该第二位线以及该源极线的电平，用以对该第二存储单元进行一重置动作，在该重置动作后，该第二存储单元具有一第二阻抗，该第二阻抗大于该第一阻抗；

其中，在进行该设定动作时，该控制电路令该源极线的电平为一预设电平，在进行该重置动作时，该控制电路令该源极线的电平为该预设电平。

2.如权利要求1所述的电阻式存储装置，其特征在于，该控制电路同时进行该设定动作与该重置动作。

3.如权利要求2所述的电阻式存储装置，其特征在于，在进行该设定动作及该重置动作时，该控制电路令该第一位线为一设定电平，并令该第二位线为一重置电平，该重置电平小于该设定电平。

4.如权利要求3所述的电阻式存储装置，其特征在于，该预设电平位于该设定电平与该重置电平之间。

5.如权利要求4所述的电阻式存储装置，其特征在于，该预设电平为一接地电平。

6.如权利要求1所述的电阻式存储装置，其特征在于，该控制电路借由控制该字线、该第一位线以及该源极线的电平，对该第一及第二存储单元进行一验证动作，用以读取该第一及第二存储单元所存储的数据，在进行该验证动作时，该源极线的电平等于该预设电平。

7.如权利要求6所述的电阻式存储装置，其特征在于，在进行该验证动作时，该第一及第二位线的电平相同。

8.如权利要求7所述的电阻式存储装置，其特征在于，该控制电路具有一感测放大单元，在进行该验证动作时，该感测放大单元将该第一存储单元的阻抗与一参考阻抗进行比较，用以验证该第一存储单元所存储的数据。

9.如权利要求7所述的电阻式存储装置，其特征在于，该第一存储单元具有一第一次存储单元以及一第二次存储单元，该控制电路具有一感测放大单元，在进行该验证动作时，该感测放大单元读取该第一及第二次存储单元的阻抗，用以验证该第一存储单元所存储的数据。

10.如权利要求1所述的电阻式存储装置，其特征在于，还包括：

一第三存储单元，耦接该字线、一第三位线以及该源极线，其中该第三位线位于该第一及第二位线之间，当该控制电路进行该设定或重置动作时，该控制电路令该第三位线为该预设电平；在该第三存储单元未进行该设定或重置动作时，该第三存储单元不提供电流路径。