JP5477371B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

本発明は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置（メモリ）として、ＭＲＡＭ（Magnetic Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）及びＰＣＲＡＭ（Phase
Change Random Access Memory）等の研究が行われている。これらのメモリでは、電気抵抗に高抵抗状態及び低抵抗状態の２つの状態が生じるように抵抗変化素子が構成され、２値（“０”及び“１”）の記憶が可能となっている。ＭＲＡＭは、電流の大きさの変化に伴う磁気抵抗の変化を利用して情報を記憶する。ＲｅＲＡＭは、電流及び電圧の大きさの変化に伴う抵抗の変化を利用して情報を記憶する。ＰＣＲＡＭは、結晶相の変化に伴う抵抗の変化を利用して情報を記憶する。
ＭＲＡＭでは、例えばＴＭＲ（Tunnel
Magneto-Resistance）素子等の磁気抵抗変化素子が各メモリセルに設けられている。ＴＭＲ素子には、磁化の向きが固定された強磁性層（固定層）、磁化の向きが可変な強磁性層（自由層）、及びこれらの間に設けられた絶縁層（障壁層）が設けられている。このようなＴＭＲ素子は、自由層の磁化の向きが固定層の磁化の向きと一致しているとき（平行）に低抵抗状態なり、自由層の磁化の向きが固定層の磁化の向き逆向きのとき（反平行）に高抵抗状態となる。自由層の磁化の向きを変化させる方法としては、各メモリセルに設けられた特定の配線（書き込み用ワード線とよばれることがある）に電流を流すことにより、これに伴って生じる磁場を自由層に印加する方法がある。この方法を採用する構造は書き込み配線型とよばれることがある。また、ＴＭＲ素子に直接電流を流し、これに伴って発生するスピントルク効果を利用する方法がある。この方法を採用する構造はスピン注入型とよばれることがある。なお、自由層の磁化の向きを変化させるために必要な電流は、素子の大きさに比例する。スピン注入型には、電流に伴う磁場を印加する方法を採用した構造とは異なり、磁化の向きを制御するための配線（書き込み用ワード線）が不要である。このため、高密度化に好適である。また、上述のように、自由層の磁化の向きを変化させるために必要な電流が素子の大きさに比例するため、微細化するほど情報の書き換えに必要な電流を小さくすることができる。従って、近年では、スピン注入型のＭＲＡＭが注目を浴びている。
ＲｅＲＡＭでは、電流及び電圧の大きさの変化に伴って電気抵抗が変化する抵抗変化素子が各メモリセルに設けられている。抵抗変化素子には、２つの電極、及びこれらの間に設けられた抵抗変化膜が設けられている。抵抗変化膜の抵抗は、電流の大きさに応じて変化し、その材料としては、ニッケル酸化物等の遷移金属を含む酸化物が用いられている。
ＰＣＲＡＭは相変化メモリとよばれることがある。ＰＣＲＡＭでは、結晶相の変化に伴って電気抵抗が変化する抵抗変化素子が各メモリセルに設けられている。抵抗変化素子には、温度変化等に伴ってアモルファス（非晶質）状態又は結晶状態となる材料からなる相変化層が設けられている。このような相変化層は、アモルファス状態のときに高抵抗状態なり、結晶状態のときに低抵抗状態となる。相を変化させる方法としては、電流を流し、これに伴って発生するジュール熱を利用する方法がある。相変化層がアモルファス状態（高抵抗状態）にある場合に、これに電圧をかけて電流を流し、ある程度電流が大きくなると、相変化層はジュール熱により加熱され、結晶状態（低抵抗状態）に変化する。そして、そのまま電圧を下げていくと、結晶状態が維持される。一方、相変化層が結晶状態（低抵抗状態）にある場合に、これに所定値以上の電流を流すと、結晶が融解して相変化層はアモルファス状態（高抵抗状態）に変化する。更に、高抵抗状態への変化に伴って電圧が増加し、電流が低下する。そして、そのまま電圧を下げていくと、アモルファス状態が維持される。
このように、従来、１つのメモリセルに２値の情報を記憶させている。
その一方で、１つのメモリセルに４値の情報を記憶させるために、１つのメモリセルに２つの相変化層が設けられた構造が提案されている。
しかしながら、２つの相変化層の相の状態の組み合わせは４種類あるものの、これらの４種類の状態の間を、単一の処理のみで変化させることはできない。例えば、ある一つの状態から他の状態へは単一の処理のみで変化させることはできても、逆の変化を単一の処理で行うことができず、途中に更に他の状態を経由しなければならないことがある。このため、制御が複雑になってしまう。
特許第３５３１６２８号公報 特開２００４−１５８８０４号公報 特開２００４−３６３６０４号公報 特開２００５−２６００１４号公報
本発明は、簡易な制御で４種類の抵抗の状態を得ることができる半導体記憶装置及びその製造方法を提供することを目的とする。
半導体記憶装置の一態様には、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、がメモリセル毎に設けられている。前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、ワード線にゲートが接続されたトランジスタを介して、１本のビット線と１本の信号線との間に直列に接続されている。前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗値の組み合わせには、前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第１の組み合わせ、前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第２の組み合わせ、前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高低抵となっている第３の組み合わせ、及び前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高抵抗となっている第４の組み合わせ、の４種類があり、前記第１の組み合わせ、前記第２の組み合わせ、前記第３の組み合わせ、及び前記第４の組み合わせの相互間の遷移はいずれも１度の電圧の印加により行われる。
半導体記憶装置の製造方法の一態様では、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子を形成し、前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子を形成する。前記第１の抵抗変化素子及び前記第２の抵抗変化素子を、ワード線にゲートが接続されたトランジスタを介して、１本のビット線と１本の信号線との間に直列に接続する。前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗値の組み合わせには、前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第１の組み合わせ、前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第２の組み合わせ、前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高低抵となっている第３の組み合わせ、及び前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高抵抗となっている第４の組み合わせ、の４種類があり、前記第１の組み合わせ、前記第２の組み合わせ、前記第３の組み合わせ、及び前記第４の組み合わせの相互間の遷移はいずれも１度の電圧の印加により行われる。
図１は、第１の実施形態に係る半導体記憶装置の一部を示す回路図である。 図２は、図１中の二点鎖線で示す部分のレイアウトを示す図である。 図３Ａは、第１の実施形態における図２中のＩ−Ｉ線に沿った断面図である。 図３Ｂは、第１の実施形態における図２中のＩＩ−ＩＩ線に沿った断面図である。 図４は、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図５Ａは、磁気抵抗変化素子１の特性を示す図である。 図５Ｂは、抵抗変化素子２の特性を示す図である。 図６Ａは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図６Ｂは、初期状態で、磁気抵抗変化素子１が高抵抗状態、抵抗変化素子２が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図６Ｃは、初期状態で、磁気抵抗変化素子１が低抵抗状態、抵抗変化素子２が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図６Ｄは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。 図７Ａは、第１の実施形態に係る半導体記憶装置を製造する方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図８Ａは、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｅは、図８Ｄに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図９は、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１０Ａは、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｂは、図１０Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｃは、図１０Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｄは、図１０Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１１は、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１２Ａは、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｂは、図１２Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｃは、図１２Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｄは、図１２Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１３は、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１４Ａは、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｂは、図１４Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｃは、図１４Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｄは、図１４Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１５Ａは、第５の実施形態における図２中のＩ−Ｉ線に沿った断面図である。 図１５Ｂは、第５の実施形態における図２中のＩＩ−ＩＩ線に沿った断面図である。 図１６Ａは、第５の実施形態に係る半導体記憶装置を製造する方法を示す断面図である。 図１６Ｂは、図１６Ａに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図１７Ａは、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｂは、図１７Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｃは、図１７Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｄは、図１７Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｅは、図１７Ｄに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｆは、図１７Ｅに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｇは、図１７Ｆに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｈは、図１７Ｇに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１８Ａは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図１８Ｂは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が高抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図１８Ｃは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が低抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図１８Ｄは、初期状態で、磁気抵抗変化素子の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。 図１９Ａは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図１９Ｂは、初期状態で、ビット線ＢＬ側の抵抗変化素子が高抵抗状態、トランジスタＴｒ側の抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図１９Ｃは、初期状態で、ビット線ＢＬ側の抵抗変化素子が低抵抗状態、トランジスタＴｒ側の抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図１９Ｄは、初期状態で、抵抗変化素子の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。
以下、実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体記憶装置の一部を示す回路図であり、図２は、図１中の二点鎖線で示す部分のレイアウトを示す図である。
第１の実施形態には、複数のメモリセルが縦横にアレイ状に配置されている。図１には、そのうちの４個を示しており、図２には、そのうちの２個を示している。各メモリセルには、１個のワード線ＷＬ、１個のビット線ＢＬ及び１個の信号線ＳＬが設けられている。例えば、ワード線ＷＬは縦方向に並ぶ複数のメモリセルに共有され、ビット線ＢＬ及び信号線ＳＬは横方向に並ぶ複数のメモリセルに共有されている。また、各メモリセルには、１個の磁気抵抗変化素子１、１個の抵抗変化素子２及びトランジスタＴｒが設けられている。ワード線ＷＬはトランジスタＴｒのゲート電極を兼ねている。トランジスタＴｒのソース／ドレインの一方は信号線ＳＬに接続されており、他方は抵抗変化素子２の一方の電極に接続されている。抵抗変化素子２の他方の電極は磁気抵抗変化素子１の一方の電極に接続されている。磁気抵抗変化素子１の他方の電極はビット線ＢＬに接続されている。磁気抵抗変化素子１及び抵抗変化素子２が複合抵抗変化素子を構成している。
次に、第１の実施形態の断面構造について説明する。図３Ａは、第１の実施形態における図２中のＩ−Ｉ線に沿った断面図であり、図３Ｂは、第１の実施形態における図２中のＩＩ−ＩＩ線に沿った断面図である。ここでは、１個のメモリセルについて説明する。
第１の実施形態では、図３Ａ及び図３Ｂに示すように、シリコン基板等の半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２が、ＳＴＩ（shallow trench isolation）法等により形成されている。そして、素子領域にトランジスタＴｒが形成されている。半導体基板１１上に、トランジスタＴｒを覆う層間絶縁膜１３が形成され、層間絶縁膜１３内に、トランジスタＴｒのソース／ドレインの一方に接続されたプラグ１４及び他方に接続されたプラグ１５が形成されている。層間絶縁膜１３上に、信号線ＳＬ及び導電層２２が形成されている。信号線ＳＬはプラグ１４に接続され、導電層２２はプラグ１５に接続されている。層間絶縁膜１３上に、信号線ＳＬ及び導電層２２を覆う層間絶縁膜１６が形成されている。層間絶縁膜１６内に、導電層２２に接続されたプラグ１７が形成されている。
層間絶縁膜１６上に、プラグ１７に一方の電極（下部電極）が接続された抵抗変化素子２が形成されている。また、抵抗変化素子２上に、抵抗変化素子２の他方の電極（上部電極）に一方の電極（下部電極）が接続された磁気抵抗変化素子１が形成されている。層間絶縁膜１６上に、抵抗変化素子２及び磁気抵抗変化素子１を覆うシリコン窒化膜１８が保護膜として形成されている。シリコン窒化膜１８の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。シリコン窒化膜１８上に層間絶縁膜１９が形成されている。シリコン窒化膜１８及び層間絶縁膜１９内に、磁気抵抗変化素子１の他方の電極（上部電極）に接続されたプラグ２０が形成されている。層間絶縁膜１９上に、プラグ２０に接続されたビット線ＢＬが形成されている。そして、層間絶縁膜１９上に、ビット線ＢＬを覆う層間絶縁膜２１が形成されている。層間絶縁膜２１の上方には、他の配線及びパッシベーション膜等が形成されている。
次に、磁気抵抗変化素子１及び抵抗変化素子２の構造について説明する。図４は、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
図４に示すように、抵抗変化素子２には、層間絶縁膜１６上に形成され、プラグ１７と接する下部電極２０１、下部電極２０１上に形成された抵抗変化膜２０２、及び抵抗変化膜２０２上に形成された上部電極２０３が含まれている。下部電極２０１は、例えば、厚さが５ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＴｉ窒化膜と、その上に形成された厚さが５ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＮｉ膜とから構成されている。抵抗変化膜２０２としては、例えば、厚さが２ｎｍ〜２０ｎｍ程度（例えば５ｎｍ）のＮｉ酸化膜が用いられる。上部電極２０３としては、例えば、厚さが２ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＰｔ膜が用いられる。
磁気抵抗変化素子１には、抵抗変化素子２の上部電極２０３と接する下部電極１０１、並びに下部電極１０１上に順次形成された反強磁性層１０２、固定磁性層１０３、トンネル酸化膜１０４、自由磁性層１０５及び上部電極１０６が含まれている。下部電極１０１としては、例えば、厚さが５ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＴａ膜が用いられる。反強磁性層１０２としては、例えば、厚さが１０ｎｍ〜３０ｎｍ程度（例えば１５ｎｍ）のＰｔＭｎ膜が用いられる。固定磁性層１０３としては、例えば、厚さが２ｎｍ〜４ｎｍ程度（例えば３ｎｍ）のＣｏＦｅＢ膜が用いられる。トンネル酸化膜１０４としては、例えば、厚さが０．５ｎｍ〜２ｎｍ程度（例えば１ｎｍ）のＭｇ酸化膜が用いられる。自由磁性層１０５としては、例えば、厚さが１ｎｍ〜３ｎｍ程度（例えば２ｎｍ）のＣｏＦｅＢ膜が用いられる。上部電極１０６は、例えば、厚さが１ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが２ｎｍ〜５０ｎｍ程度（例えば４０ｎｍ）のＴａ膜とから構成されている。
ここで、上述のように構成された磁気抵抗変化素子１及び抵抗変化素子２の個々の特性について説明する。図５Ａは、磁気抵抗変化素子１の特性を示す図であり、図５Ｂは、抵抗変化素子２の特性を示す図である。ここでは、磁気抵抗変化素子１の高抵抗状態での抵抗値が１６００Ω、低抵抗状態での抵抗値が１０００Ωであるとし、抵抗変化素子２の高抵抗状態での抵抗値が５０００Ω、低抵抗状態での抵抗値が５０Ωであるとする。
先ず、磁気抵抗変化素子１が高抵抗状態にあるとする。つまり、自由磁性層１０５の磁化の向きが固定磁性層１０３の磁化の向きと反平行になっているとする。この状態で、磁気抵抗変化素子１に正の電圧（下部電極１０１の電位が上部電極１０６の電位よりも低くなる電圧）を印加すると、図５Ａに示すように、ヒステリシス線Ｈ１１に沿って電流が増加する。そして、電圧が０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと平行になる。この結果、磁気抵抗変化素子１が低抵抗状態に変化し、電流が急激に増加する（ヒステリシス線Ｈ１２）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１３に沿って電流が減少する。このようにして、低抵抗状態の磁気抵抗変化素子１が得られる。
また、低抵抗状態の磁気抵抗変化素子１に負の電圧（下部電極１０１の電位が上部電極１０６の電位よりも高くなる電圧）を印加すると、図５Ａに示すように、ヒステリシス線Ｈ１４に沿って電流の絶対値が増加する（電流は負）。そして、電圧が−０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと反平行になる。この結果、磁気抵抗変化素子１が高抵抗状態に変化し、電流の絶対値が急激に減少する（ヒステリシス線Ｈ１５）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１６に沿って電流が減少する。このようにして、高抵抗状態の磁気抵抗変化素子１が得られる。
次に、抵抗変化素子２が高抵抗状態にあるとする。この状態で、磁抵抗変化素子２に正の電圧（下部電極２０１の電位が上部電極２０３の電位よりも低くなる電圧）を印加すると、図５Ｂに示すように、ヒステリシス線Ｈ２１に沿って電流が増加する。そして、電圧が１Ｖ程度に達すると、抵抗変化膜２０２の状態が変化して、抵抗変化素子２が低抵抗状態に変化し、電流が急激に増加する（ヒステリシス線Ｈ２２）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ２３に沿って電流が減少する。このようにして、低抵抗状態の抵抗変化素子２が得られる。なお、電流は１×１０-3Ａより高くなっていないが、これは、電流制限をかけているためである。電流制限をかけなれければ、抵抗変化膜２０２に大電流が流れて破壊されてしまう。
また、低抵抗状態の抵抗変化素子２に正の電圧を印加すると、図５Ｂに示すように、ヒステリシス線Ｈ２４に沿って電流が増加する。そして、電流が１×１０−３Ａ程度に達すると、抵抗変化膜２０２の状態が変化して、抵抗変化素子２が高抵抗状態に変化し、電流が急激に減少する（ヒステリシス線Ｈ２５）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ２６に沿って電流が減少する。このようにして、高抵抗状態の抵抗変化素子２が得られる。
なお、抵抗変化素子２に負の電圧を印加した場合も、図５Ｂに示すものと同様の特性が現れる。これは、抵抗変化素子２の特性は、電圧の極性及び電流の方向の影響を受けないことを意味する。
このような特性は、磁気抵抗変化素子１及び抵抗変化素子２が個別に制御された場合に現れるものであるが、本実施形態では、互いに直列に接続された磁気抵抗変化素子１及び抵抗変化素子２に同時に電圧が印加される。このため、磁気抵抗変化素子１及び抵抗変化素子２には、両素子の抵抗値に応じた分圧が印加される。そして、下部電極２０１の電位が上部電極１０６の電位よりも低くなる電圧を正の電圧と定義すると、この電圧と信号線ＳＬに検出される電流の絶対値との間には、図６Ａ〜図６Ｄに示す関係が現れる。図６Ａは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図６Ｂは、初期状態で、磁気抵抗変化素子１が高抵抗状態、抵抗変化素子２が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図６Ｃは、初期状態で、磁気抵抗変化素子１が低抵抗状態、抵抗変化素子２が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図６Ｄは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。
図６Ａに示すように、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２（「Ｌ／Ｌ」の状態）に対し、正の電圧を印加する（信号線ＳＬを接地し、ビット線ＢＬの電位を正にする）と、１．０Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、負の電圧を印加する（信号線ＳＬを接地し、ビット線ＢＬの電位を負にする）と、−０．８Ｖ程度で磁気抵抗変化素子１が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、負の電圧を印加すると、−０．８Ｖ程度で磁気抵抗変化素子１が高抵抗化するが、更に負電圧を上げると、−１．５Ｖ程度で抵抗変化素子２も高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
このように、初期状態が「Ｌ／Ｌ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｈ」の状態、「Ｈ／Ｌ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
図６Ｂに示すように、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２（「Ｈ／Ｌ」の状態）に対し、正の電圧を印加すると、０．７Ｖ程度で磁気抵抗変化素子１が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２に対し、正の電圧を印加すると、０．７Ｖ程度で磁気抵抗変化素子１が低抵抗化するが、更に正電圧を上げると、１．０Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、−１．７Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
このように、初期状態が「Ｈ／Ｌ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｌ」の状態、「Ｌ／Ｈ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
図６Ｃに示すように、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２（「Ｌ／Ｈ」の状態）に対し、負の電圧を印加すると、−１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。なお、正の電圧を印加しても、１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、−１．１Ｖ程度で抵抗変化素子２が低抵抗化するが、更に負電圧を上げると、−１．３Ｖ程度で磁気抵抗変化素子１が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、−１．１Ｖ程度で抵抗変化素子２が低抵抗化し、−１．３Ｖ程度で磁気抵抗変化素子１が高抵抗化するが、更に負電圧を上げると、−１．５Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
このように、初期状態が「Ｌ／Ｈ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｌ」の状態、「Ｈ／Ｌ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
図６Ｄに示すように、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２（「Ｈ／Ｈ」の状態）に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。なお、なお、負の電圧を印加しても、−１．３Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化するが、更に正電圧を上げると、１．３Ｖ程度で磁気抵抗変化素子１が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化し、１．３Ｖ程度で磁気抵抗変化素子１が低抵抗化するが、更に正電圧を上げると、１．５Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
このように、初期状態が「Ｈ／Ｈ」の場合、３種類の電圧を１度だけ印加すれば、「Ｈ／Ｌ」の状態、「Ｌ／Ｌ」の状態、及び「Ｌ／Ｈ」の状態が得られる。
なお、これらの電圧の印加は、ワード線ＷＬの制御によりトランジスタＴｒがオンとなっている状態で行われる。
このような本実施形態によれば、磁気抵抗変化素子１及び抵抗変化素子２の抵抗値の組み合わせが４種類あり、各組み合わせの間の遷移は、１度の電圧の印加のみで制御可能である。つまり、表１に示す電圧を１度印加するだけで、所定の組み合わせを得ることができる。従って、これらの４種類の状態を論理情報の“００”、“０１”、“１０”、“１１”に当てはめれば、１つのメモリセルに４値の情報を記憶させることが可能となる。
Figure 0005477371
また、図６Ａ〜図６Ｄ及び表１に示すように、これらの制御に必要な電圧は２Ｖ未満と低いため、特に高い電圧が必要となることはなく、従来の制御回路及び電圧回路等との整合性が高い。つまり、制御回路及び電圧回路等に特別な構成等を加える必要はなく、容易に設計することが可能である。
次に、第１の実施形態に係る半導体記憶装置を製造する方法について説明する。図７Ａ〜図７Ｄは、第１の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。図７Ａ〜図７Ｄに示す断面は、図２中のＩ−Ｉ線に沿った断面に相当する。
先ず、図７Ａに示すように、半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２をＳＴＩ法等により形成し、素子領域にトランジスタＴｒを形成する。
次いで、図７Ｂに示すように、半導体基板１１上に層間絶縁膜１３を形成する。層間絶縁膜１３としては、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン酸化膜を形成する。その後、層間絶縁膜１３に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１４及び１５を形成する。プラグ１４及び１５の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１３の表面が露出するまで、例えば化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法により研磨する。
更に、層間絶縁膜１３上に、信号線ＳＬ及び導電層２２を形成する。信号線ＳＬ及び導電層２２の形成では、層間絶縁膜１３上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。
続いて、図７Ｃに示すように、層間絶縁膜１３上に層間絶縁膜１６を形成する。層間絶縁膜１６としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜１６に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１７を形成する。プラグ１７の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１６の表面が露出するまで、例えばＣＭＰ法により研磨する。
なお、信号線ＳＬ及び導電層２２の形成をダマシン法により行ってもよい。この場合、例えば、先ず、信号線ＳＬ及び導電層２２と同等の厚さ分だけ層間絶縁膜１６の一部（下層部分）を形成し、これに配線溝を形成する。次いで、この配線溝内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。そして、これらの上に層間絶縁膜１６の残りの部分（上層部分）を形成する。同様に、プラグ１７の形成をダマシン法により行ってもよい。この場合、例えば、層間絶縁膜１６にコンタクトホールを形成した後、このコンタクトホール内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。
更に、層間絶縁膜１６上に抵抗変化素子２及び磁気抵抗変化素子１を形成する。抵抗変化素子２及び磁気抵抗変化素子１を形成する方法については後述する。
その後、図７Ｄに示すように、層間絶縁膜１６上に保護膜としてのシリコン窒化膜１８を形成し、その上に層間絶縁膜１９を形成する。シリコン窒化膜１８は、例えばスパッタリング法又はＣＶＤ法により形成する。層間絶縁膜１９としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。
続いて、層間絶縁膜１９及びシリコン窒化膜１８に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。プラグ２０の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１９の表面が露出するまで、例えばＣＭＰ法により研磨する。
更に、層間絶縁膜１９上に、ビット線ＢＬを形成する。ビット線ＢＬの形成では、層間絶縁膜１９上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。ビット線ＢＬの形成後には、層間絶縁膜１９上に層間絶縁膜２１を形成する。層間絶縁膜２１としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。
その後、層間絶縁膜２１の上方に、他の配線及びパッシベーション膜等を形成し、半導体記憶装置を完成させる。
ここで、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図８Ａ〜図８Ｅは、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
先ず、図８Ａに示すように、層間絶縁膜１６上に、Ｔｉ窒化膜及びＮｉ膜の積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、並びにＰｔ膜２０３ａを、例えばスパッタリング法により、順次形成する。更に、Ｐｔ膜２０３ａ上に、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、並びにＲｕ膜及びＴａ膜の積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
次いで、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
その後、図８Ｂに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、Ｔａ膜１０１ａ、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、下部電極１０１、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
続いて、図８Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜１８を形成する。固定磁性層１０３及び自由磁性層１０５はＦｅを含有しているため、後に層間絶縁膜等を形成する際に水分等の影響により酸化しやすい。シリコン窒化膜１８は、主に固定磁性層１０３及び自由磁性層１０５を水分等から保護し、酸化を抑制するために形成される。
次いで、図８Ｄに示すように、シリコン窒化膜１８上に、例えばＣＶＤ法によりシリコン酸化膜１９ａを形成する。
その後、図８Ｅに示すように、例えばＣＭＰ法等によりシリコン酸化膜１９ａの表面を平坦化することにより、層間絶縁膜１９を形成する。そして、層間絶縁膜１９及びシリコン窒化膜１８にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図９は、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
図９に示すように、第２の実施形態では、第１の実施形態と比較して、抵抗変化素子２が磁気抵抗変化素子１よりも広く形成されている。つまり、所謂ひな段構造が採用されている。また、シリコン窒化膜１８に代えてシリコン窒化膜２３及び２４が保護膜として形成されている。シリコン窒化膜２３は、磁気抵抗変化素子１を覆うと共に、抵抗変化素子２の上面のみを覆い、シリコン窒化膜２４は、シリコン窒化膜２３の上から磁気抵抗変化素子１及び抵抗変化素子２を覆っている。他の構成は第１の実施形態と同様である。
ここで、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１０Ａ〜図１０Ｄは、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜２０３ａ、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを順次形成する（図８Ａ）。
次いで、第１の実施形態と同様に、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
その後、図１０Ａに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、及びＴａ膜１０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、及び下部電極１０１を形成する。
続いて、図１０Ｂに示すように、Ｐｔ膜２０３ａ上にシリコン窒化膜２３を形成する。シリコン窒化膜２３の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。
次いで、図１０Ｃに示すように、シリコン窒化膜２３、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
その後、図１０Ｄに示すように、層間絶縁膜１６上にシリコン窒化膜２４を形成する。シリコン窒化膜２４の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。そして、第１の実施形態と同様の処理を行う。
このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
このような第２の実施形態では、磁気抵抗変化素子１の形成のためのエッチングと、抵抗変化素子２の形成のためのエッチングとを個別に行うため、第１の実施形態よりも適切な処理を行いやすい。つまり、各エッチングの対象となる層の数が少ないため、より適切な条件下でエッチングを行いやすくなる。なお、処理時間及び処理工程数の観点からすると、第１の実施形態の方が第２の実施形態よりも好ましいといえる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１１は、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
図１１に示すように、第３の実施形態では、第１の実施形態における抵抗変化素子２の上部電極２０３及び磁気抵抗変化素子１の下部電極１０１に代えて、中間電極３０１が形成されている。中間電極３０１としては、例えば、厚さが５ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）のＰｔ膜が用いられる。そして、中間電極３０１は、抵抗変化素子２の上部電極及び磁気抵抗変化素子１の下部電極として機能する。他の構成は第１の実施形態と同様である。
ここで、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１２Ａ〜図１２Ｄは、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
先ず、図１２Ａに示すように、層間絶縁膜１６上に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜３０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
次いで、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
その後、図１２Ｂに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、Ｐｔ膜３０１、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、中間電極３０１、抵抗変化膜２０２、及び下部電極２０１を形成する。
続いて、図１２Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜１８を形成する。
次いで、図１２Ｄに示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。上述のように、層間絶縁膜１９としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。その後、例えばＣＭＰ法等により層間絶縁膜１９の表面を平坦化し、層間絶縁膜１９及びシリコン窒化膜１８にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
このような第３の実施形態では、１つの中間電極３０１が上部電極２０３及び下部電極１０１として機能するため、第１の実施形態と比較して、厚さ方向の寸法を小さくすることができる。また、製造時には、形成する層の数が少なくなるため、処理時間及び処理工程数を低減することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１３は、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
図１３に示すように、第４の実施形態では、第３の実施形態と比較して、中間電極３０１、抵抗変化膜２０２及び下部電極２０１が広く形成されている。つまり、所謂ひな段構造が採用されている。また、シリコン窒化膜１８に代えてシリコン窒化膜２３及び２４が保護膜として形成されている。中間電極３０１は、第３の実施形態と同様に、抵抗変化素子２の上部電極及び磁気抵抗変化素子１の下部電極として機能する。他の構成は第３の実施形態と同様である。
ここで、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１４Ａ〜図１４Ｄは、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
先ず、第３の実施形態と同様に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜３０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを順次形成する（図１２Ａ）。
次いで、第１の実施形態と同様に、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
その後、図１４Ａに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、及びＰｔＭｎ膜１０２ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、及び反強磁性層１０２を形成する。
続いて、図１４Ｂに示すように、Ｐｔ膜３０１ａ上にシリコン窒化膜２３を形成する。
次いで、図１４Ｃに示すように、シリコン窒化膜２３、Ｐｔ膜３０１ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、中間電極３０１、抵抗変化膜２０２、及び下部電極２０１を形成する。
その後、図１４Ｄに示すように、層間絶縁膜１６上にシリコン窒化膜２４を形成する。そして、第１の実施形態と同様の処理を行う。
このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１５Ａは、第５の実施形態における図２中のＩ−Ｉ線に沿った断面図であり、図１５Ｂは、第５の実施形態における図２中のＩＩ−ＩＩ線に沿った断面図である。ここでは、１個のメモリセルについて説明する。
第５の実施形態では、図１５Ａ及び図１５Ｂに示すように、層間絶縁膜１６上に、プラグ１７に下部電極２０１が接続された抵抗変化素子２が形成されている。そして、層間絶縁膜１６上に、抵抗変化素子２を覆うシリコン窒化膜３１が保護膜として形成されている。シリコン窒化膜３１の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。シリコン窒化膜３１上に層間絶縁膜３２が形成されている。シリコン窒化膜３１及び層間絶縁膜３２内に、抵抗変化素子２の上部電極２０３に接続されたプラグ３３が形成されている。
また、層間絶縁膜３２上に、プラグ３３に下部電極１０１が接続された磁気抵抗変化素子１が形成されている。層間絶縁膜３２上に、磁気抵抗変化素子１を覆うシリコン窒化膜３４が保護膜として形成されている。シリコン窒化膜３４の厚さは、例えば２０ｎｍ〜５０ｎｍ程度である。シリコン窒化膜３４上に層間絶縁膜１９が形成されている。シリコン窒化膜３４及び層間絶縁膜１９内に、磁気抵抗変化素子１の上部電極１０６に接続されたプラグ２０が形成されている。層間絶縁膜１９上に、プラグ２０に接続されたビット線ＢＬが形成されている。そして、層間絶縁膜１９上に、ビット線ＢＬを覆う層間絶縁膜２１が形成されている。層間絶縁膜２１の上方には、他の配線及びパッシベーション膜等が形成されている。
他の構成は第１の実施形態と同様である。
このように構成された第５の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
次に、第５の実施形態に係る半導体記憶装置を製造する方法について説明する。図１６Ａ〜図１６Ｂは、第５の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。図１６Ａ〜図１６Ｂに示す断面は、図２中のＩ−Ｉ線に沿った断面に相当する。
先ず、第１の実施形態と同様にして、プラグ１７の形成までの処理を行う（図７Ｃ）。次いで、図１６Ａに示すように、層間絶縁膜１６上に抵抗変化素子２を形成する。抵抗変化素子２を形成する方法については後述する。その後、層間絶縁膜１６上に保護膜としてのシリコン窒化膜３１を形成する。シリコン窒化膜３１は、例えばスパッタリング法又はＣＶＤ法により形成する。
続いて、シリコン窒化膜３１上に層間絶縁膜３２を形成する。層間絶縁膜３２としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜３２及びシリコン窒化膜３１に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ３３を形成する。プラグ３３の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜３２の表面が露出するまで、例えばＣＭＰ法により研磨する。また、上述のようなダマシン法を採用してもよい。
その後、層間絶縁膜３２上に磁気抵抗変化素子１を形成する。磁気抵抗変化素子１を形成する方法については後述する。続いて、層間絶縁膜３２上に保護膜としてのシリコン窒化膜３４を形成する。シリコン窒化膜３４は、例えばスパッタリング法又はＣＶＤ法により形成する。次いで、図１６Ｂに示すように、シリコン窒化膜３４上に層間絶縁膜１９を形成する。その後、層間絶縁膜１９及びシリコン窒化膜３４に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
更に、層間絶縁膜１９上に、ビット線ＢＬを形成する。次いで、層間絶縁膜１９上に層間絶縁膜２１を形成する。その後、層間絶縁膜２１の上方に、他の配線及びパッシベーション膜等を形成し、半導体記憶装置を完成させる。
ここで、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１７Ａ〜図１７Ｈは、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
先ず、図１７Ａに示すように、層間絶縁膜１６上に、Ｔｉ窒化膜及びＮｉ膜の積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、並びにＰｔ膜２０３ａを、例えばスパッタリング法により、順次形成する。
次いで、図１７Ｂに示すように、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
その後、図１７Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜３１を形成する。
続いて、図１７Ｄに示すように、シリコン窒化膜３１上に層間絶縁膜３２を形成する。上述のように、層間絶縁膜３２としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜３２及びシリコン窒化膜３１にコンタクトホールを形成し、コンタクトホール内にプラグ３３を形成する。
その後、図１７Ｅに示すように、層間絶縁膜３２上に、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、並びにＲｕ膜及びＴａ膜の積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
続いて、１Ｔ程度の磁場中で、３００℃〜３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
次いで、図１７Ｆに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、及びＴａ膜１０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、及び下部電極１０１を形成する。
その後、図１７Ｇに示すように、層間絶縁膜３２上にシリコン窒化膜３４を形成する。
続いて、図１７Ｈに示すように、シリコン窒化膜３４上に層間絶縁膜１９を形成する。次いで、層間絶縁膜１９及びシリコン窒化膜３４にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
なお、第１〜第５の実施形態では、抵抗変化素子２が磁気抵抗変化素子１の下方に位置しているが、抵抗変化素子２が磁気抵抗変化素子１の上方に位置していてもよい。つまり、抵抗変化素子２が磁気抵抗変化素子１とビット線ＢＬとの間に接続されていてもよい。
第１の実施形態において、抵抗変化素子２が磁気抵抗変化素子１の上方に位置する場合、下部電極１０１としては、例えば、厚さが５ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＴａ膜が用いられる。反強磁性層１０２としては、例えば、厚さが１０ｎｍ〜３０ｎｍ程度（例えば１５ｎｍ）のＰｔＭｎ膜が用いられる。固定磁性層１０３としては、例えば、厚さが２ｎｍ〜４ｎｍ程度（例えば３ｎｍ）のＣｏＦｅＢ膜が用いられる。トンネル酸化膜１０４としては、例えば、厚さが０．５ｎｍ〜２ｎｍ程度（例えば１ｎｍ）のＭｇ酸化膜が用いられる。自由磁性層１０５としては、例えば、厚さが１ｎｍ〜３ｎｍ程度（例えば２ｎｍ）のＣｏＦｅＢ膜が用いられる。上部電極１０６は、例えば、厚さが１ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが２ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＴａ膜とから構成されている。また、下部電極２０１は、例えば、厚さが５ｎｍ〜５０ｎｍ程度（例えば５ｎｍ）のＴｉ窒化膜と、その上に形成された厚さが５ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＮｉ膜とから構成されている。抵抗変化膜２０２としては、例えば、厚さが２ｎｍ〜２０ｎｍ程度（例えば５ｎｍ）のＮｉ酸化膜が用いられる。上部電極２０３としては、例えば、厚さが２ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＰｔ膜が用いられる。
また、第３の実施形態のように、１つの中間電極が磁気抵抗変化素子１の上部電極及び抵抗変化素子２の下部電極として機能してもよい。この場合、中間電極としては、例えば、厚さが５ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが５ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）のＴａ膜との積層膜が用いられる。
また、第２及び第４の実施形態のように、所謂ひな段構造を採用してもよい。
また、第１〜第５の実施形態における抵抗変化素子２に代えて相変化メモリの相変化抵抗変化素子が設けられていてもよい。相変化抵抗変化素子の特性も、電圧の極性及び電流の方向の影響を受けない。
第１の実施形態において、相変化抵抗変化素子が設けられている場合、磁気抵抗変化素子１の構成は第１の実施形態と同様であり、相変化抵抗変化素子の下部電極としては、例えば、厚さが１０ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＴｉ窒化膜が用いられ、抵抗変化膜としては、例えば、厚さが５０ｎｍ〜１００ｎｍ程度（例えば５０ｎｍ）のＧｅＳｂＴｅ膜が用いられ、上部電極としては、例えば、厚さが２０ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のＴａ膜が用いられる。
また、第３の実施形態のように、１つの中間電極が磁気抵抗変化素子１の上部電極及び相変化抵抗変化素子の下部電極として機能してもよい。この場合、中間電極としては、例えば、厚さが１ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが５ｎｍ〜２０ｎｍ程度（例えば２０ｎｍ）のＴａ膜との積層膜が用いられる。また、相変化抵抗変化素子の上部電極としては、例えば、厚さが１０ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のチタン窒化膜が用いられる。
ここで、比較のために、２つの磁気抵抗変化素子を組み合わせて４値の情報を記憶させようとした場合の制御について説明する。図１８Ａは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図１８Ｂは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が高抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図１８Ｃは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が低抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図１８Ｄは、初期状態で、磁気抵抗変化素子の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。ここでは、ビット線ＢＬ側の磁気抵抗変化素子の高抵抗状態での抵抗値が３０００Ω、低抵抗状態での抵抗値が１０００Ωであるとし、トランジスタＴｒ側の磁気抵抗変化素子の高抵抗状態での抵抗値が１０００Ω、低抵抗状態での抵抗値が５００Ωであるとする。
図１８Ａに示すように、初期状態が「Ｌ／Ｌ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｈ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｈ／Ｌ」の状態は得られない。
また、図１８Ｂに示すように、初期状態が「Ｈ／Ｌ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｌ／Ｈ」の状態は得られない。
また、図１８Ｃに示すように、初期状態が「Ｌ／Ｈ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｈ／Ｌ」の状態は得られない。
また、図１８Ｄに示すように、初期状態が「Ｈ／Ｈ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｌ」の状態は得られるが、「Ｌ／Ｈ」の状態は得られない。
従って、「Ｌ／Ｌ」の初期状態を「Ｈ／Ｌ」の状態に変化させるためには、途中で「Ｈ／Ｈ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｈ／Ｌ」の初期状態を「Ｌ／Ｈ」の状態に変化させるためには、途中で「Ｌ／Ｌ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｌ／Ｈ」の初期状態を「Ｈ／Ｌ」の状態に変化させるためには、途中で「Ｈ／Ｈ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｈ／Ｈ」の初期状態を「Ｌ／Ｈ」の状態に変化させるためには、途中で「Ｌ／Ｌ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。
このように、２つの磁気抵抗変化素子を組み合わせても、上記の実施形態のような効果を得ることはできない。各状態への遷移のための電圧をまとめると、表２のようになる。
Figure 0005477371
また、２つの抵抗変化素子を組み合わせて４値の情報を記憶させようとした場合の制御について説明する。図１９Ａは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図１９Ｂは、初期状態で、ビット線ＢＬ側の抵抗変化素子が高抵抗状態、トランジスタＴｒ側の抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図１９Ｃは、初期状態で、ビット線ＢＬ側の抵抗変化素子が低抵抗状態、トランジスタＴｒ側の抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図１９Ｄは、初期状態で、抵抗変化素子の両方が高抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。ここでは、ビット線ＢＬ側の抵抗変化素子の高抵抗状態での抵抗値が２００００Ω、低抵抗状態での抵抗値が２００Ωであるとし、トランジスタＴｒ側の抵抗変化素子の高抵抗状態での抵抗値が１００００Ω、低抵抗状態での抵抗値が１００Ωであるとする。
図１９Ａに示すように、初期状態が「Ｌ／Ｌ」の場合、正の電圧を印加すると、０．３Ｖ程度で「Ｈ／Ｌ」の状態が得られる。しかし、更に電圧を上げると、１．０Ｖ程度で、抵抗変化素子の両方が低抵抗状態と高抵抗状態とを繰り返す不安定な状態になる。これは、次のような理由による。電圧が１．０Ｖ程度になると、ビット線ＢＬ側の抵抗変化素子が再度、低抵抗状態に遷移し、２つの抵抗変化素子を流れる電流が急増する。すると、急増した電流が、２つの抵抗変化素子の高抵抗化を誘起する。このため、電流が急激に減少し、これに伴って、２つの抵抗変化素子にかかる電圧が高くなり、２つの抵抗変化素子が低抵抗化する。このような繰り返しが生じるのである。このような現象は、負の電圧を印加した場合も同様である。
また、図１９Ｂ〜図１９Ｄに示すように、初期状態が「Ｈ／Ｌ」、「Ｌ／Ｈ」及び「Ｈ／Ｈ」の場合にも、同様な不安定な動作が生じる。
このため、所望の状態を得ることは極めて困難であり、４値の情報を記憶させたり、読み出したりすることはできない。
このように、２つの磁気抵抗変化素子を組み合わせても、２つの抵抗変化素子を組み合わせても、４値の情報を記憶させることはできない。これは、１つの複合抵抗変化素子を構成する２つの素子が互いに同様の動作をするためである。これに対し、上述の実施形態では、抵抗が変化する機構が相違する磁気抵抗変化素子１及び抵抗変化素子２が、１つの複合抵抗変化素子内で直列に接続されているため、４種類の抵抗状態を容易に得ることができ、４値の情報を簡単な制御で得ることが可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、
前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、
を有し、
前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする複合抵抗変化素子。
（付記２）
前記第２の抵抗変化素子は、２つの電極に挟まれた、遷移金属の酸化物を含有する抵抗変化膜を有することを特徴とする付記１に記載の複合抵抗変化素子。
（付記３）
前記第２の抵抗変化素子は、２つの電極に挟まれた、相変化に伴って抵抗値が変化する抵抗変化膜を有することを付記１に記載の複合抵抗変化素子。
（付記４）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とが直接積層されていることを特徴とする付記１に記載の複合抵抗変化素子。
（付記５）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、１つの電極を共有していることを特徴とする付記４に記載の複合抵抗変化素子。
（付記６）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする付記４に記載の複合抵抗変化素子。
（付記７）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする付記５に記載の複合抵抗変化素子。
（付記８）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とが、プラグを介して接続されていることを特徴とする付記１に記載の複合抵抗変化素子。
（付記９）
内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、
前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、
をメモリセル毎に有し、
前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする半導体記憶装置。
（付記１０）
前記第２の抵抗変化素子は、２つの電極に挟まれた、遷移金属の酸化物を含有する抵抗変化膜を有することを特徴とする付記９に記載の半導体記憶装置。
（付記１１）
前記第２の抵抗変化素子は、２つの電極に挟まれた、相変化に伴って抵抗値が変化する抵抗変化膜を有することを付記９に記載の半導体記憶装置。
（付記１２）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とが直接積層されていることを特徴とする付記９に記載の半導体記憶装置。
（付記１３）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、１つの電極を共有していることを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする付記１２に記載の半導体記憶装置。
（付記１５）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする付記１３に記載の半導体記憶装置。
（付記１６）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とが、プラグを介して接続されていることを特徴とする付記９に記載の半導体記憶装置。
（付記１７）
内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子を形成する工程と、
前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子を形成する工程と、
を有し、
前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする複合抵抗変化素子の製造方法。
（付記１８）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とを直接積層することを特徴とする付記１７に記載の複合抵抗変化素子の製造方法。
（付記１９）
前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものを上方に位置するものよりも広く形成することを特徴とする付記１８に記載の複合抵抗変化素子の製造方法。
（付記２０）
前記第１の抵抗変化素子と前記第２の抵抗変化素子とを接続するプラグを形成する工程を有することを特徴とする付記１７に記載の複合抵抗変化素子の製造方法。
これらの複合抵抗変化素子及びその製造方法等によれば、簡易な制御で４種類の抵抗の状態を得ることができる。

Claims (6)

  1. 内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、
    前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、
    をメモリセル毎に有し、
    前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、ワード線にゲートが接続されたトランジスタを介して、１本のビット線と１本の信号線との間に直列に接続されており、
    前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化し、
    前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗値の組み合わせには、
    前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第１の組み合わせ、
    前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第２の組み合わせ、
    前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高低抵となっている第３の組み合わせ、及び
    前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高抵抗となっている第４の組み合わせ、
    の４種類があり、
    前記第１の組み合わせ、前記第２の組み合わせ、前記第３の組み合わせ、及び前記第４の組み合わせの相互間の遷移はいずれも１度の電圧の印加により行われることを特徴とする半導体記憶装置。
  2. 前記第２の抵抗変化素子は、２つの電極に挟まれた、遷移金属の酸化物を含有する抵抗変化膜を有することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第２の抵抗変化素子は、２つの電極に挟まれた、相変化に伴って抵抗値が変化する抵抗変化膜を有することを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記第１の抵抗変化素子と前記第２の抵抗変化素子とが直接積層されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記第１の抵抗変化素子と前記第２の抵抗変化素子とが、プラグを介して接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  6. 内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子を形成する工程と、
    前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子を形成する工程と、
    を有し、
    前記第１の抵抗変化素子及び前記第２の抵抗変化素子を、ワード線にゲートが接続されたトランジスタを介して、１本のビット線と１本の信号線との間に直列に接続し、
    前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化し、
    前記第１の抵抗変化素子及び前記第２の抵抗変化素子の抵抗値の組み合わせには、
    前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第１の組み合わせ、
    前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が低抵抗となっている第２の組み合わせ、
    前記第１の抵抗変化素子の抵抗値が低抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高低抵となっている第３の組み合わせ、及び
    前記第１の抵抗変化素子の抵抗値が高抵抗であり、かつ前記第２の抵抗変化素子の抵抗値が高抵抗となっている第４の組み合わせ、
    の４種類があり、
    前記第１の組み合わせ、前記第２の組み合わせ、前記第３の組み合わせ、及び前記第４の組み合わせの相互間の遷移はいずれも１度の電圧の印加により行われることを特徴とする半導体記憶装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625337B2 (en) 2010-05-06 2014-01-07 Qualcomm Incorporated Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements
JP5617923B2 (ja) * 2010-08-17 2014-11-05 富士通株式会社 磁気抵抗素子及び半導体記憶装置
JP2012248814A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体装置およびその製造方法
KR101929940B1 (ko) 2012-05-09 2018-12-17 삼성전자 주식회사 하이브리드형 저항성 메모리 소자, 그 작동 방법 및 그 제조 방법
US9230647B2 (en) * 2013-12-27 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof
KR20170099216A (ko) * 2016-02-23 2017-08-31 삼성전자주식회사 메모리 소자 및 그 제조 방법
DE102016112765B4 (de) * 2016-07-12 2024-04-25 Infineon Technologies Ag Magnetspeicherbauelement und Verfahren zum Betreiben desselben
US10644234B2 (en) 2016-08-31 2020-05-05 Tohoku University Method for producing magnetic memory comprising magnetic tunnel junction element
JP2018163716A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 抵抗変化型メモリ
US10158068B1 (en) * 2017-06-15 2018-12-18 Macronix International Co., Ltd. Resistive random access memory device and method for manufacturing the same
KR102375588B1 (ko) 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11075339B2 (en) 2018-10-17 2021-07-27 Cerfe Labs, Inc. Correlated electron material (CEM) devices with contact region sidewall insulation
US20200259083A1 (en) * 2019-02-08 2020-08-13 Arm Limited Method for fabrication of a cem device
CN112289922B (zh) * 2019-07-22 2023-05-30 中电海康集团有限公司 磁传感器及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310829A (ja) * 2004-04-16 2005-11-04 Sony Corp 磁気メモリ及びその記録方法
JP2006134954A (ja) * 2004-11-02 2006-05-25 Sony Corp 記憶素子及びその駆動方法
JP2007214419A (ja) * 2006-02-10 2007-08-23 Toshiba Corp 半導体装置
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP2008085219A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 磁気抵抗効果素子
JP2008177276A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531628B2 (ja) 2001-07-13 2004-05-31 ソニー株式会社 磁気記憶装置の製造方法
JP4509467B2 (ja) 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
US8081308B2 (en) 2003-05-27 2011-12-20 Optotrace Technologies, Inc. Detecting chemical and biological impurities by nano-structure based spectral sensing
US8031335B2 (en) 2003-05-27 2011-10-04 Opto Trace Technologies, Inc. Non-invasive disease diagnosis using light scattering probe
US7242469B2 (en) 2003-05-27 2007-07-10 Opto Trace Technologies, Inc. Applications of Raman scattering probes
US8102525B2 (en) 2008-10-07 2012-01-24 OptoTrace (SuZhou) Technologies, Inc. Systems and methods for detecting chemical and biological substances
US7892489B2 (en) 2003-05-27 2011-02-22 Optotrace Technologies, Inc. Light scattering device having multi-layer micro structure
US7956997B2 (en) 2003-05-27 2011-06-07 Optotrace Technologies, Inc. Systems and methods for food safety detection
US7460224B2 (en) 2005-12-19 2008-12-02 Opto Trace Technologies, Inc. Arrays of nano structures for surface-enhanced Raman scattering
US8213007B2 (en) 2003-05-27 2012-07-03 Optotrace Technologies, Inc. Spectrally sensing chemical and biological substances
US7384792B1 (en) 2003-05-27 2008-06-10 Opto Trace Technologies, Inc. Method of fabricating nano-structured surface and configuration of surface enhanced light scattering probe
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7812938B2 (en) 2007-06-12 2010-10-12 Opto Trace Technologies, Inc. Integrated chemical separation light scattering device
US8441631B2 (en) 2004-05-24 2013-05-14 OptoTrace (SuZhou) Technologies, Inc. Integrated device capable of performing chemical separation and light scattering
KR100748557B1 (ko) * 2006-05-26 2007-08-10 삼성전자주식회사 상변화 메모리 장치
ITVE20080093A1 (it) 2008-12-17 2010-06-18 Turn Lights S R L Elemento di vincolo di un apparecchio di illuminazione ad una rotaia elettrificata.-

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310829A (ja) * 2004-04-16 2005-11-04 Sony Corp 磁気メモリ及びその記録方法
JP2006134954A (ja) * 2004-11-02 2006-05-25 Sony Corp 記憶素子及びその駆動方法
JP2007214419A (ja) * 2006-02-10 2007-08-23 Toshiba Corp 半導体装置
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP2008085219A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 磁気抵抗効果素子
JP2008177276A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法

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