JP2007294592A - 記憶装置の駆動方法 - Google Patents
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Abstract
【解決手段】2つの電極1,2の間に、異なる極性の電圧を印加することにより、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子5を備え、この可変抵抗素子5から成るメモリセルを複数有する記憶装置に対して、可変抵抗素子5を低抵抗状態から高抵抗状態に変化させる際に、メモリセルに複数回の電圧の印加を組み合わせる。
【選択図】図1
Description
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。
この可変抵抗素子の膜構成は、例えば、図9Aの断面図に示すように、2つの電極101,102の間に導体膜103と絶縁体膜104を持つ膜構成になっている。導体膜103から絶縁体膜104に向かって電流Iが流れるように電圧をかけると、可変抵抗素子105が低抵抗に変化してデータが書き込まれ、絶縁体膜104から導体膜103に向かって電流が流れるように電圧をかけると、可変抵抗素子105が高抵抗に変化してデータが消去される。
この可変抵抗素子105の回路シンボルを図9Bに示す。図9Bに示す回路シンボルにおいて、矢印の向きが上向きであることが、図9Aの電流Iの向きが上向きであることに対応している。
また、抵抗変化によるデータ書き込み速度を例えば5ナノ秒程度と速くすることができ、また低電圧(例えば1V程度)かつ低電流(例えば20μA程度)で動作させることができるという利点を有する。
しかし、可変抵抗素子105に電圧を印加し過ぎると、絶縁体膜104が絶縁破壊を起こして、可変抵抗素子105が破壊される場合もありうる。
これにより、消去後の高抵抗状態の抵抗値のばらつきを、低減することが可能になる。
従って、本発明により、記憶装置の信頼性を向上することが可能になる。
この可変抵抗素子5は、2つの電極1,2の間に導体膜3と絶縁体膜4を持つ膜構成になっている。即ち、図9Aに示した可変抵抗素子105と同様の膜構成である。
また、この可変抵抗素子5の回路シンボルを図1Bに示す。図1Bに示す回路シンボルにおいて、矢印の向きが上向きであることが、図1Aの電流Iの向きが上向きであることに対応している。
また、絶縁体膜4の材料としては、例えば、アモルファスGd2O3や、SiO2等の絶縁体が挙げられる。
従って、電極1,2間に、絶縁体膜4側の電極2が低電位になるように電圧を加えると、金属元素のイオンが電極2に引き寄せられて、絶縁体膜4内に入っていく。そして、イオンが電極2まで到達すると、上下の電極1,2間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子5へのデータ(情報)の書き込みが行われる。
一方、電極1,2間に、導体膜3側の電極1が低電位になるように電圧を加えると、金属元素がイオン化して電極1に引き寄せられて、絶縁体膜4から抜けていくため、上下の電極1,2間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子5に対してデータ(情報)の消去が行われる。
実際には、絶縁体膜4中の金属元素のイオンの量によって、絶縁体膜4の抵抗値が変化しているので、絶縁体膜4を情報が記憶・保持される記憶層とみなすことができる。
図2及び図3において、横軸を書き換え回数、縦軸を抵抗値として、書き込み後の抵抗値(書き込み抵抗)Rw及び消去後の抵抗値(消去抵抗)Reをそれぞれプロットしている。
図2より、書き込み後の抵抗値Rwは比較的安定しているが、消去後の抵抗値Reは書き換え毎に大きく変動している。
消去動作は、実際には、第一段階及び第二段階の2つの段階により構成される。
第一段階では、低抵抗状態の可変抵抗素子5に消去のための電圧が印加されることに伴い、比較的大きい電流が流れて、可変抵抗素子5の電極1,2間の導通経路が断線する。
第二段階では、第一段階後にイオン化した金属元素が電界の作用によって移動し、絶縁体膜4から抜けて導体膜3に戻る。
一方、第二段階では、導通経路パスが断線して電流が流れにくくなるため、可変抵抗素子5に実効的に印加される電圧は分圧されず、第一段階よりも大きな電圧が消去電圧として可変抵抗素子5に印加される。
この消去残りが生じることにより、消去後の高抵抗状態の抵抗値が不安定になると共に、消去状態(高抵抗状態)の保持特性も悪化する。
図3より、繰り返し約500回以後は、消去後の抵抗値Reが数kΩとなり、低抵抗状態のままとなっている。これは、1.35Vの電圧印加で絶縁体膜4が絶縁破壊を起こしているからである。
300回〜500回では高抵抗状態に変化しているものの、300回未満でも高抵抗状態に戻り切れていないことから、少ない回数の段階で絶縁体膜4が絶縁破壊を起こしていると考えられる。
そこで、この弊害が発生しないように、消去動作を行うことが求められる。
そして、1回目の電圧印加では比較的長時間低い電圧を印加し、2回目の電圧印加では比較的短時間高い電圧を印加する。
これにより、消去の第一段階において低い電圧が長時間印加され、消去の第二段階において高い電圧が短時間印加されることになる。
消去の第一段階において低い電圧が長時間印加されることによって、絶縁体膜4が絶縁破壊を起こさないようにすることが可能になる。
消去の第二段階において高い電圧が短時間印加されることによって、絶縁体膜4からイオン化した金属元素が導体膜3に戻り易くなるため、消去残りを減少させることが可能になる。
この測定結果を、図4に示す。
そして、高温状態で第二段階に至り、さらに1.35Vの高い電圧が印加されるため、絶縁体膜4の絶縁破壊が温度加速されてしまっていると推定される。
従って、可変抵抗素子5によりメモリセルが構成された記憶装置において、信頼性を向上することが可能になる。
2回目の電圧印加の電圧に対して、1回目の電圧印加の電圧を相対的にある程度低くすれば、絶縁体膜4の絶縁破壊を防ぐ効果が得られるので、絶縁破壊を防ぐと共に充分に消去が行えるように1回目に印加する電圧を設定する。
図5より、図2の例と同様に、消去後の抵抗値が不安定となっている。
これは、消去の第一段階において、急激な温度上昇は問題を生じるが、ある程度の適度な温度上昇が必要であり、印加電圧が低いと温度上昇が小さいからであると考えられる。
これにより、消去の第一段階において高い電圧が短時間印加され、消去の第二段階において低い電圧が長時間印加されることになる。
消去の第一段階において高い電圧が短時間印加されることによって、高い電圧を印加して可変抵抗素子5の温度をある程度上昇させておくことができるため、第二段階を低い電圧としても、絶縁体膜4からイオン化した金属元素を導体膜3に戻すことが可能になる。
消去の第二段階において低い電圧が長時間印加されることによって、長い時間の電圧印加で絶縁体膜4からイオン化した金属元素が導体膜3に充分に戻るため、消去残りを減少させることが可能になる。
測定結果を、図6に示す。
従って、可変抵抗素子5によりメモリセルが構成された記憶装置において、信頼性を向上することが可能になる。
また、2回目の電圧印加の電圧があまり低過ぎると、充分に消去を行うためには、電圧を長い時間印加する必要が生じて、記憶装置の動作が遅くなってしまう。
1回目の電圧印加の電圧に対して、2回目の電圧印加の電圧を相対的にある程度低くすれば、可変抵抗素子5を温度上昇させて、金属元素の移動を促進する効果が得られる。
従って、これらの点を考慮して、1回目及び2回目に印加する電圧を設定する。
各回の電圧は、2回目を1回目よりも低い電圧としても良く、高い電圧としても良い。
ここで、本実施の形態において、具体的に印加する消去電圧パルスの例として、1回目の電圧印加は0.2Vを1μs印加し、2回目の電圧印加は1Vを1μs印加した場合の特性を測定した。なお、書き込み電圧パルスは、2.4Vの電圧を1μs(マイクロ秒)印加した。
測定結果を、図7に示す。
図7に具体例を示す本実施の形態は、図4に示した例と同様の2段階の電圧印加ではあるが、動作のメカニズムが図4に示した例とは異なる。
図7の例では、1回目に印加する電圧が0.2Vと低いため、充分な閾値に達しないため、消去の第一段階が発生しない。
そして、低抵抗状態の可変抵抗素子5に0.2Vの電圧印加で電流が流れることによったジュール熱で予熱される。この予熱された状態で、2回目の1Vの電圧印加によって、消去の第一段階と、それに続く消去の第二段階とが起きる。
予熱による温度上昇で第一段階が加速され、第二段階のイオン移動も加速されるため、図2と同じ1V・1μsのパルス電圧の印加でも、絶縁体膜4からイオン化した金属元素が導体膜3に充分に戻り、消去後の抵抗値が安定していると推定される。
この予熱も過剰に実施すると、絶縁体膜4の絶縁破壊を加速してしまうため、適度に予熱されるように、電圧及びパルス幅を設定する。
また、予熱の目的で1回目の電圧印加を行う場合は、1回目の電圧印加と2回目の電圧印加とを同じ大きさの電圧としても良い。この場合には、電圧パルスのパルス幅を、それぞれの目的に合うように設定すればよい。
その場合、1回目の電圧印加は予熱のための低電圧の印加、2回目の電圧印加は絶縁体膜4を絶縁破壊させない程度の中電圧の印加、3回目の電圧印加はイオン化した金属元素を導体膜3に短時間で戻すための高電圧の印加とする。
より好ましくは、1回目の電圧印加による可変抵抗素子5の温度上昇が大きい場合には、間隔を置いて、逆に温度上昇が小さい場合には、短い間隔で続けて2回目の電圧印加を行う。また、予熱を利用する場合にも、短い間隔で続けて2回目の電圧印加を行うことが好ましい。
ビット線12(BL)の可変抵抗素子5とは反対側に、スイッチS1が接続されている。スイッチS1には、消去電圧−Veraseを印加するための電源が接続されている。
スイッチS1を接続することによって、選択セルの可変抵抗素子5に消去電圧−Veraseが印加される。
さらに、これら両方の制御を組み合わせて実行してもよい。
その他の構成の可変抵抗素子であっても、本発明を適用することが可能である。
Claims (7)
- 2つの電極の間に、異なる極性の電圧を印加することにより、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子から成るメモリセルを複数有する記憶装置に対して、
前記可変抵抗素子を前記低抵抗状態から前記高抵抗状態に変化させる際に、前記メモリセルに複数回の電圧の印加を組み合わせる
ことを特徴とする記憶装置の駆動方法。 - 前記複数回の電圧の印加として、2回の電圧の印加を行うことを特徴とする請求項1に記載の記憶装置の駆動方法。
- 前記2回の電圧の印加において、1回目に印加する電圧よりも、2回目に印加する電圧を大きくすることを特徴とする請求項2に記載の記憶装置の駆動方法。
- 前記2回の電圧の印加において、1回目に印加する電圧よりも、2回目に印加する電圧を小さくすることを特徴とする請求項2に記載の記憶装置の駆動方法。
- 前記2回の電圧の印加において、1回目に印加する電圧の極性と2回目に印加する電圧の極性とを異ならせることを特徴とする請求項2に記載の記憶装置の駆動方法。
- 前記可変抵抗素子が、前記2つの電極の間に、絶縁体から成る記憶層を有し、前記記憶層に接する層内に、或いは、前記記憶層内に、イオン化が容易な金属元素が含有されている構成であることを特徴とする請求項1に記載の記憶装置の駆動方法。
- 前記金属元素が、Cu,Ag,Znから選ばれる1つ以上の元素であることを特徴とする請求項6に記載の記憶装置の駆動方法。
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