JP2007294592A

JP2007294592A - 記憶装置の駆動方法

Info

Publication number: JP2007294592A
Application number: JP2006119347A
Authority: JP
Inventors: Tsunenori Shiimoto; 恒則椎本; Nobumichi Okazaki; 信道岡崎; Hironobu Mori; 寛伸森; Tomohito Tsushima; 朋人対馬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-04-24
Filing date: 2006-04-24
Publication date: 2007-11-08
Also published as: US20070247894A1; US7583525B2

Abstract

【課題】可変抵抗素子を高抵抗状態に変化させる消去動作後の抵抗値のばらつきを低減し、かつ、安定して充分に消去動作を行うことを可能にする、記憶装置の駆動方法を提供する。
【解決手段】２つの電極１，２の間に、異なる極性の電圧を印加することにより、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子５を備え、この可変抵抗素子５から成るメモリセルを複数有する記憶装置に対して、可変抵抗素子５を低抵抗状態から高抵抗状態に変化させる際に、メモリセルに複数回の電圧の印加を組み合わせる。
【選択図】図１

Description

本発明は、不揮発性の可変抵抗素子によりメモリセルを構成した記憶装置（メモリ）において、可変抵抗素子を低抵抗状態から高抵抗状態に変化させる動作（消去動作）を行う際の駆動方法に係わる。

従来の記憶装置、特にフラッシュメモリを用いた記憶装置は、記憶データを保持するための電力が不要であることから、近年、盛んに用いられるようになっている。
特に、携帯電話装置を含む、携帯用の端末装置には、メモリとしてフラッシュメモリが多く用いられている。

このようなフラッシュメモリを用いた記憶装置においては、データの書き込み速度が遅いという問題がある（例えば、非特許文献１参照。）。

日経エレクトロニクス，２００２．１１．１８号，ｐ．１３０

ところで、本出願人は、先に、上述したフラッシュメモリよりも優れた特性を持ちうる、不揮発性の可変抵抗素子を提案している。
この可変抵抗素子の膜構成は、例えば、図９Ａの断面図に示すように、２つの電極１０１，１０２の間に導体膜１０３と絶縁体膜１０４を持つ膜構成になっている。導体膜１０３から絶縁体膜１０４に向かって電流Ｉが流れるように電圧をかけると、可変抵抗素子１０５が低抵抗に変化してデータが書き込まれ、絶縁体膜１０４から導体膜１０３に向かって電流が流れるように電圧をかけると、可変抵抗素子１０５が高抵抗に変化してデータが消去される。
この可変抵抗素子１０５の回路シンボルを図９Ｂに示す。図９Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図９Ａの電流Ｉの向きが上向きであることに対応している。

この構成の可変抵抗素子１０５は、フラッシュメモリ等と比較して、単純な構造でメモリセルを構成することができるため、素子のサイズ依存性がなく、大きい信号を得ることができるため、スケーリングに強いという特長を有する。
また、抵抗変化によるデータ書き込み速度を例えば５ナノ秒程度と速くすることができ、また低電圧（例えば１Ｖ程度）かつ低電流（例えば２０μＡ程度）で動作させることができるという利点を有する。

この可変抵抗素子１０５では、絶縁体膜１０４や導体膜１０３の構成や製法によっては、消去後の高抵抗状態の抵抗値のばらつきが大きい場合がある。

また、エラーを生じることなく、充分に消去を行うためには、可変抵抗素子１０５へ、高い電圧の印加、或いは、長時間の電圧印加を行う必要がある。
しかし、可変抵抗素子１０５に電圧を印加し過ぎると、絶縁体膜１０４が絶縁破壊を起こして、可変抵抗素子１０５が破壊される場合もありうる。

上述した問題の解決のために、本発明においては、可変抵抗素子を高抵抗状態に変化させる消去動作後の抵抗値のばらつきを低減し、かつ、安定して充分に消去動作を行うことを可能にする、記憶装置の駆動方法を提供するものである。

本発明の記憶装置の駆動方法は、２つの電極の間に、異なる極性の電圧を印加することにより、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、この可変抵抗素子から成るメモリセルを複数有する記憶装置に対して、可変抵抗素子を低抵抗状態から高抵抗状態に変化させる際に、メモリセルに複数回の電圧の印加を組み合わせるものである。

上述の本発明の記憶装置の駆動方法によれば、可変抵抗素子を低抵抗状態から高抵抗状態に変化させる際に、即ち所謂消去動作を行う際に、メモリセルに複数回の電圧の印加を組み合わせることにより、絶縁破壊を起こさないで、かつ消去残りを生じないように充分に消去を行うことが可能になる。

上述の本発明によれば、絶縁破壊を起こさないで、充分に消去を行うことが可能となるため、消去動作を安定して行うことができる。
これにより、消去後の高抵抗状態の抵抗値のばらつきを、低減することが可能になる。
従って、本発明により、記憶装置の信頼性を向上することが可能になる。

本発明に係る可変抵抗素子の一形態の概略断面図を、図１Ａに示す。
この可変抵抗素子５は、２つの電極１，２の間に導体膜３と絶縁体膜４を持つ膜構成になっている。即ち、図９Ａに示した可変抵抗素子１０５と同様の膜構成である。
また、この可変抵抗素子５の回路シンボルを図１Ｂに示す。図１Ｂに示す回路シンボルにおいて、矢印の向きが上向きであることが、図１Ａの電流Ｉの向きが上向きであることに対応している。

導体膜３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ_２Ｏ_３や、ＳｉＯ_２等の絶縁体が挙げられる。

このような材料を用いた場合、導体膜３に含まれるＣｕ，Ａｇ，Ｚｎが、イオン化して陰極側に引き寄せられる性質を有する。なお、同様にイオン化しやすい性質を有する、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。
従って、電極１，２間に、絶縁体膜４側の電極２が低電位になるように電圧を加えると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１，２間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子５へのデータ（情報）の書き込みが行われる。
一方、電極１，２間に、導体膜３側の電極１が低電位になるように電圧を加えると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１，２間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子５に対してデータ（情報）の消去が行われる。

上述した変化を繰り返すことにより、可変抵抗素子５の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
実際には、絶縁体膜４中の金属元素のイオンの量によって、絶縁体膜４の抵抗値が変化しているので、絶縁体膜４を情報が記憶・保持される記憶層とみなすことができる。

可変抵抗素子５の具体的な膜構成としては、例えば、導体膜３としてＣｕＴｅ膜を膜厚２０ｎｍで形成し、その上に絶縁体膜４としてアモルファスＧｄ_２Ｏ_３膜を膜厚５ｎｍで形成する。

この可変抵抗素子５を用いてメモリセルを構成し、メモリセルを多数設けることにより、メモリ（記憶装置）を構成することができる。

ところで、図１Ａに示した構成の可変抵抗素子５について、書き込み及び消去を繰り返す、即ち書き換えを繰り返した場合の特性の一例を、図２及び図３にそれぞれ示す。
図２及び図３において、横軸を書き換え回数、縦軸を抵抗値として、書き込み後の抵抗値（書き込み抵抗）Ｒｗ及び消去後の抵抗値（消去抵抗）Ｒｅをそれぞれプロットしている。

図２に示す例は、書き込み電圧パルスとして、２．４Ｖの電圧を１μｓ（マイクロ秒）印加し、消去電圧パルスとして、１Ｖの電圧を１μｓ（マイクロ秒）印加した場合の繰り返し特性である。
図２より、書き込み後の抵抗値Ｒｗは比較的安定しているが、消去後の抵抗値Ｒｅは書き換え毎に大きく変動している。

この消去後の抵抗値Ｒｅの変動の理由は、以下のように推定される。
消去動作は、実際には、第一段階及び第二段階の２つの段階により構成される。
第一段階では、低抵抗状態の可変抵抗素子５に消去のための電圧が印加されることに伴い、比較的大きい電流が流れて、可変抵抗素子５の電極１，２間の導通経路が断線する。
第二段階では、第一段階後にイオン化した金属元素が電界の作用によって移動し、絶縁体膜４から抜けて導体膜３に戻る。

第一段階では、可変抵抗素子５が低抵抗状態であるため、比較的大きい電流が流れることから、配線抵抗や選択トランジスタで発生する電位降下によって、可変抵抗素子５に実効的に印加される電圧が分圧される。
一方、第二段階では、導通経路パスが断線して電流が流れにくくなるため、可変抵抗素子５に実効的に印加される電圧は分圧されず、第一段階よりも大きな電圧が消去電圧として可変抵抗素子５に印加される。

ここで、第二段階における消去電圧の印加が不十分であると、絶縁体膜４からイオン化した金属元素が導体膜３に戻りきらず、所謂、消去残りとなる。
この消去残りが生じることにより、消去後の高抵抗状態の抵抗値が不安定になると共に、消去状態（高抵抗状態）の保持特性も悪化する。

この問題点を改善するためには、高電圧を印加して消去するか、長時間電圧を印加して消去することが考えられるが、単純にこのような消去動作を行うと、弊害が発生する。

図３に示す例は、書き込み電圧パルスとして、２．５Ｖ（図２の例より０．１Ｖ高い）の電圧を１μｓ（マイクロ秒）印加し、消去電圧パルスとして図２の例よりも高い電圧、即ち、１．３５Ｖの電圧を１０ｎｓ（ナノ秒）印加した場合である。電圧を高くした分、時間（パルス幅）は短くしている。
図３より、繰り返し約５００回以後は、消去後の抵抗値Ｒｅが数ｋΩとなり、低抵抗状態のままとなっている。これは、１．３５Ｖの電圧印加で絶縁体膜４が絶縁破壊を起こしているからである。
３００回〜５００回では高抵抗状態に変化しているものの、３００回未満でも高抵抗状態に戻り切れていないことから、少ない回数の段階で絶縁体膜４が絶縁破壊を起こしていると考えられる。

従って、図２の例のように長時間（１μｓ）電圧を印加したり、図３の例のように高い電圧（１．３５Ｖ）を印加したりして消去動作を行うと、弊害が発生することがわかる。
そこで、この弊害が発生しないように、消去動作を行うことが求められる。

続いて、本発明の一実施の形態として、図１Ａ及び図１Ｂに示した可変抵抗素子５を用いてメモリセルを構成した記憶装置に対して、可変抵抗素子５を低抵抗状態から高抵抗状態へ変化させる、消去動作を行うための駆動方法を説明する。

本実施の形態では、消去動作として、図１Ａ及び図１Ｂに示した可変抵抗素子５に２回の電圧印加を行う。
そして、１回目の電圧印加では比較的長時間低い電圧を印加し、２回目の電圧印加では比較的短時間高い電圧を印加する。
これにより、消去の第一段階において低い電圧が長時間印加され、消去の第二段階において高い電圧が短時間印加されることになる。
消去の第一段階において低い電圧が長時間印加されることによって、絶縁体膜４が絶縁破壊を起こさないようにすることが可能になる。
消去の第二段階において高い電圧が短時間印加されることによって、絶縁体膜４からイオン化した金属元素が導体膜３に戻り易くなるため、消去残りを減少させることが可能になる。

ここで、本実施の形態において、具体的に印加する消去電圧パルスの例として、１回目の電圧印加は１Ｖを１μｓ印加し、２回目の電圧印加は１．３５Ｖを１０ｎｓ印加した場合の特性を、図２及び図３と同様にして測定した。なお、書き込み電圧パルスは、２．５Ｖの電圧を１μｓ（マイクロ秒）印加した。この例は、図２の例の消去電圧パルスと図３の例の消去電圧パルスとを組み合わせたものである。
この測定結果を、図４に示す。

図４より、書き換え回数を重ねても、充分に高抵抗状態に戻っており、消去残りも減少し、図２の例と比較して遥かに安定している。

図３の例では、一回のみの単発の電圧印加であるため、消去の第一段階においても、１．３５Ｖの高い電圧が印加され、可変抵抗素子５に多くの電流が流れてしまうために、ジュール熱の発生によって、図２の例よりも可変抵抗素子５が高温になる。
そして、高温状態で第二段階に至り、さらに１．３５Ｖの高い電圧が印加されるため、絶縁体膜４の絶縁破壊が温度加速されてしまっていると推定される。

これに対して、図４の例では、２段の電圧印加であるため、消去の第一段階は１Ｖの電圧印加であり、ジュール熱の発生による可変抵抗素子の温度上昇は図２の例と大差ない。そして、温度上昇が少ない状態で、導電パスが断線した第二段階に移ってから、１．３５Ｖの高い電圧が印加されるため、絶縁体膜４が絶縁破壊に至らず、高い電圧の印加によって絶縁体膜４からイオン化した金属元素が導体膜３に戻り易くなり、消去後の抵抗値が安定していると推定される。

上述の本実施の形態によれば、消去動作として２回の電圧印加を行い、１回目の電圧印加では比較的長時間で低い電圧を印加し、２回目の電圧印加では比較的短時間で高い電圧を印加することにより、絶縁体膜４の絶縁破壊を防ぐと共に、消去残りを減らすことができるため、消去後の抵抗値を安定させることが可能になる。
従って、可変抵抗素子５によりメモリセルが構成された記憶装置において、信頼性を向上することが可能になる。

なお、本実施の形態において、１回目の電圧印加の電圧があまり低過ぎると、充分に消去が行えないことがありうる。
２回目の電圧印加の電圧に対して、１回目の電圧印加の電圧を相対的にある程度低くすれば、絶縁体膜４の絶縁破壊を防ぐ効果が得られるので、絶縁破壊を防ぐと共に充分に消去が行えるように１回目に印加する電圧を設定する。

次に、図１Ａに示した構成の可変抵抗素子５について、書き換えを繰り返した場合の特性の他の例を、図５に示す。

図５に示す例は、書き込み電圧パルスとして、２．５Ｖの電圧を１００ｎｓ（ナノ秒）印加し、消去電圧パルスとして、０．８Ｖの電圧を１００ｍｓ（ミリ秒）印加した場合の繰り返し特性である。即ち、絶縁体膜４の絶縁破壊を防ぐため、印加する消去電圧を下げて、長時間印加をしている。
図５より、図２の例と同様に、消去後の抵抗値が不安定となっている。
これは、消去の第一段階において、急激な温度上昇は問題を生じるが、ある程度の適度な温度上昇が必要であり、印加電圧が低いと温度上昇が小さいからであると考えられる。

そこで、この図５の例の問題を改善する方法を、以下に示す。

続いて、本発明の他の実施の形態として、図１Ａ及び図１Ｂに示した可変抵抗素子５を用いてメモリセルを構成した記憶装置に対して、消去動作を行うための駆動方法を説明する。

本実施の形態では、消去動作として、図１Ａ及び図１Ｂに示した可変抵抗素子５に２回の電圧印加を行い、１回目の電圧印加では比較的短時間で高い電圧を印加し、２回目の電圧印加では比較的長時間で低い電圧を印加する。
これにより、消去の第一段階において高い電圧が短時間印加され、消去の第二段階において低い電圧が長時間印加されることになる。
消去の第一段階において高い電圧が短時間印加されることによって、高い電圧を印加して可変抵抗素子５の温度をある程度上昇させておくことができるため、第二段階を低い電圧としても、絶縁体膜４からイオン化した金属元素を導体膜３に戻すことが可能になる。
消去の第二段階において低い電圧が長時間印加されることによって、長い時間の電圧印加で絶縁体膜４からイオン化した金属元素が導体膜３に充分に戻るため、消去残りを減少させることが可能になる。

ここで、本実施の形態において、具体的に印加する消去電圧パルスの例として、１回目の電圧印加は１Ｖを１００ｎｓ印加し、２回目の電圧印加は０．８Ｖを１００ｍｓ印加した場合の特性を、図５と同様にして測定した。なお、書き込み電圧パルスは、２．５Ｖの電圧を１００ｎｓ（ナノ秒）印加した。この例は、図２の例と電圧が同じでパルス幅の短い消去電圧パルスと図５の例の消去電圧パルスとを組み合わせたものである。
測定結果を、図６に示す。

図６より、書き換え回数を重ねても、充分に高抵抗状態に戻っており、消去残りも減少し、図５の例と比較して遥かに安定している。

図６の例では、消去の第二段階において、長時間の電圧印加により、絶縁体膜４からイオン化した金属元素が導体膜３に戻り、消去後の抵抗値が安定していると推定される。

上述の本実施の形態によれば、消去動作として２回の電圧印加を行い、１回目の電圧印加では比較的短時間で高い電圧を印加し、２回目の電圧印加では比較的長時間で低い電圧を印加することにより、絶縁体膜４の絶縁破壊を防ぐと共に、消去残りを減らすことができるため、消去後の抵抗値を安定させることが可能になる。
従って、可変抵抗素子５によりメモリセルが構成された記憶装置において、信頼性を向上することが可能になる。

なお、本実施の形態において、１回目の電圧印加の電圧があまり高過ぎると、絶縁体膜４の絶縁破壊を生じることがありうる。
また、２回目の電圧印加の電圧があまり低過ぎると、充分に消去を行うためには、電圧を長い時間印加する必要が生じて、記憶装置の動作が遅くなってしまう。
１回目の電圧印加の電圧に対して、２回目の電圧印加の電圧を相対的にある程度低くすれば、可変抵抗素子５を温度上昇させて、金属元素の移動を促進する効果が得られる。
従って、これらの点を考慮して、１回目及び２回目に印加する電圧を設定する。

以上の実施の形態に示したように、２回の電圧印加をすることにより、書き換え繰り返し時の消去抵抗のばらつきを減少させることができる。
各回の電圧は、２回目を１回目よりも低い電圧としても良く、高い電圧としても良い。

続いて、本発明のさらに他の実施の形態として、先の実施の形態のように２回目の電圧を１回目の電圧よりも高い電圧とすると共に、１回目の電圧印加と２回目の電圧印加との電圧の差を大きくした場合を説明する。
ここで、本実施の形態において、具体的に印加する消去電圧パルスの例として、１回目の電圧印加は０．２Ｖを１μｓ印加し、２回目の電圧印加は１Ｖを１μｓ印加した場合の特性を測定した。なお、書き込み電圧パルスは、２．４Ｖの電圧を１μｓ（マイクロ秒）印加した。
測定結果を、図７に示す。

図７より、この例でも、図２の例に比べて消去後の抵抗値が遥かに安定している。
図７に具体例を示す本実施の形態は、図４に示した例と同様の２段階の電圧印加ではあるが、動作のメカニズムが図４に示した例とは異なる。
図７の例では、１回目に印加する電圧が０．２Ｖと低いため、充分な閾値に達しないため、消去の第一段階が発生しない。
そして、低抵抗状態の可変抵抗素子５に０．２Ｖの電圧印加で電流が流れることによったジュール熱で予熱される。この予熱された状態で、２回目の１Ｖの電圧印加によって、消去の第一段階と、それに続く消去の第二段階とが起きる。
予熱による温度上昇で第一段階が加速され、第二段階のイオン移動も加速されるため、図２と同じ１Ｖ・１μｓのパルス電圧の印加でも、絶縁体膜４からイオン化した金属元素が導体膜３に充分に戻り、消去後の抵抗値が安定していると推定される。
この予熱も過剰に実施すると、絶縁体膜４の絶縁破壊を加速してしまうため、適度に予熱されるように、電圧及びパルス幅を設定する。

なお、予熱の目的で１回目の電圧印加を行う場合は、１回目の電圧印加を消去電圧とは逆の極性の電圧としてもよい。例えば、図７の例で、０．２Ｖの代わりに−０．２Ｖの電圧を、すなわち、０．２Ｖの書き込み電圧を、１回目に印加してもよい。
また、予熱の目的で１回目の電圧印加を行う場合は、１回目の電圧印加と２回目の電圧印加とを同じ大きさの電圧としても良い。この場合には、電圧パルスのパルス幅を、それぞれの目的に合うように設定すればよい。

さらに理想的には、上述した各実施の形態の方法を組み合わせて、３回の電圧印加を行うとよい。
その場合、１回目の電圧印加は予熱のための低電圧の印加、２回目の電圧印加は絶縁体膜４を絶縁破壊させない程度の中電圧の印加、３回目の電圧印加はイオン化した金属元素を導体膜３に短時間で戻すための高電圧の印加とする。

いずれにしても、可変抵抗素子の特性に応じて、印加する電圧の組み合わせを、適切に設定すればよい。

以上の複数回の電圧印加は、短い間隔で連続して行ってもよいし、ある程度の時間間隔を置いて行ってもよく、時間間隔は限定しない。
より好ましくは、１回目の電圧印加による可変抵抗素子５の温度上昇が大きい場合には、間隔を置いて、逆に温度上昇が小さい場合には、短い間隔で続けて２回目の電圧印加を行う。また、予熱を利用する場合にも、短い間隔で続けて２回目の電圧印加を行うことが好ましい。

また、上述の各実施の形態及び各例では、いずれも、電圧印加をパルス電圧（電圧パルス）で行い、一定電圧をある時間だけ印加する場合を説明したが、電圧印加をその他の態様としても構わない。例えば、時間の経過に伴い電圧を変化させることも可能である。また例えば、電圧の異なる複数回の電圧印加を、間隔を置かずにそのまま続けて行うことも可能である。

ここで、本発明に係る記憶装置の、上述した消去動作を行うために必要となる部分の回路構成の等価回路を、図８に示す。

図８に示すように、選択セルの可変抵抗素子５に対してビット線１２（ＢＬ）と選択トランジスタＴｒが接続され、選択トランジスタＴｒのゲートに選択ワード線１１（ＷＬ）が接続されている。この選択ワード線１１（ＷＬ）には、消去時のゲート電圧ＶＷｅｒａｓｅを印加するための電源が接続されている。
ビット線１２（ＢＬ）の可変抵抗素子５とは反対側に、スイッチＳ１が接続されている。スイッチＳ１には、消去電圧−Ｖｅｒａｓｅを印加するための電源が接続されている。
スイッチＳ１を接続することによって、選択セルの可変抵抗素子５に消去電圧−Ｖｅｒａｓｅが印加される。

図８に等価回路を示したメモリ（記憶装置）の構成において、消去電圧の制御は、図８の−Ｖｅｒａｓｅを制御することでも可能であるし、−Ｖｅｒａｓｅを固定にして選択Ｔｒのゲート電圧ＶＷｅｒａｓｅを制御しても、等価的に可能である。
さらに、これら両方の制御を組み合わせて実行してもよい。

図８に等価回路を示したメモリ（記憶装置）の構成では、１つの選択トランジスタＴｒに１つの不揮発性可変抵抗素子５を接続した、所謂１Ｔ−１Ｒ型メモリセルであったが、本発明はこの１Ｔ−１Ｒ型メモリセルに限定されるものではない。例えば、１つの選択トランジスタに複数の不揮発性可変抵抗素子を接続した構成や、選択トランジスタを設けない構成等も可能である。

また、可変抵抗素子は、図１Ａ及び図１Ｂに示した可変抵抗素子５の構成に限定されるものではなく、その他の構成も可能である。

例えば、（１）図１Ａとは積層順序を逆にして、絶縁体膜の上に導体膜を積層した構成、（２）導体膜が電極を兼ねる構成、（３）導体膜を設ける代わりに、導体膜に用いられる金属元素を絶縁体膜に含有させた構成、等が考えられる。

また、イオン化しやすい金属元素と絶縁体膜とを有する可変抵抗素子以外にも、様々な構成の可変抵抗素子がある。
その他の構成の可変抵抗素子であっても、本発明を適用することが可能である。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

Ａ本発明に係る記憶素子となる可変抵抗素子の一形態の膜構成を示す断面図である。Ｂ図１Ａの可変抵抗素子の回路シンボルである。一回の電圧印加のみで消去を行った一例の繰り返し特性を示す図である。一回の電圧印加のみで消去を行った他の例の繰り返し特性を示す図である。本発明の一実施の形態の駆動方法の一例の繰り返し特性を示す図である。一回の電圧印加のみで消去を行ったさらに他の例の繰り返し特性を示す図である。本発明の他の実施の形態の駆動方法の一例の繰り返し特性を示す図である。本発明のさらに他の実施の形態の駆動方法の一例の繰り返し特性を示す図である。本発明に係る記憶装置の消去動作に関わる部分の等価回路を示す図である。Ａ不揮発性の可変抵抗素子の膜構成を示す断面図である。Ｂ図９Ａの可変抵抗素子の回路シンボルである。

符号の説明

１，２電極、３導体膜、４絶縁体膜、５可変抵抗素子、１１（ＷＬ）選択ワード線、１２（ＢＬ）ビット線

Claims

２つの電極の間に、異なる極性の電圧を印加することにより、抵抗値が高抵抗状態と低抵抗状態との間を可逆的に変化する可変抵抗素子を備え、
前記可変抵抗素子から成るメモリセルを複数有する記憶装置に対して、
前記可変抵抗素子を前記低抵抗状態から前記高抵抗状態に変化させる際に、前記メモリセルに複数回の電圧の印加を組み合わせる
ことを特徴とする記憶装置の駆動方法。
前記複数回の電圧の印加として、２回の電圧の印加を行うことを特徴とする請求項１に記載の記憶装置の駆動方法。
前記２回の電圧の印加において、１回目に印加する電圧よりも、２回目に印加する電圧を大きくすることを特徴とする請求項２に記載の記憶装置の駆動方法。
前記２回の電圧の印加において、１回目に印加する電圧よりも、２回目に印加する電圧を小さくすることを特徴とする請求項２に記載の記憶装置の駆動方法。
前記２回の電圧の印加において、１回目に印加する電圧の極性と２回目に印加する電圧の極性とを異ならせることを特徴とする請求項２に記載の記憶装置の駆動方法。
前記可変抵抗素子が、前記２つの電極の間に、絶縁体から成る記憶層を有し、前記記憶層に接する層内に、或いは、前記記憶層内に、イオン化が容易な金属元素が含有されている構成であることを特徴とする請求項１に記載の記憶装置の駆動方法。
前記金属元素が、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の元素であることを特徴とする請求項６に記載の記憶装置の駆動方法。