JP2006100718A - 半導体集積回路装置の動作解析方法、これに用いられる解析装置およびこれを用いた最適化設計方法 - Google Patents
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Abstract
【解決手段】半導体集積回路装置の回路情報に基づいて、電源ノイズを解析する方法であって、基板のインピーダンスの影響を考慮して電源ノイズを解析することにより、従来考慮していなかった基板によるインピーダンスを考慮するようにしているため、より解析精度が向上する。
【選択図】 図2
Description
従来、回路動作の解析を行うための論理シミュレーションは、代表遅延条件だけでなく、電源電圧変動、動作温度変動及びプロセス変動を考慮してなされている。
しかしながら、集積度の向上とともにわずかなシミュレーション誤差が各素子の遅延に与える影響は無視できなくなっている。
また、解析の際の演算量を減らすためにゲートレベルの電源ノイズ解析方法も提案されており、この方法においては、例えば図25(a)および(b)に示すように、トランジスタTr1,Tr2(図25(a))を、電流源P1,P2(図25(b))として置き換えてシミュレーションする方法が、とられている。
これらの電源ノイズ解析方法においては、各回路素子の電源・グラウンドにつながるインピーダンスとして基板より上のメタル層におけるインピーダンスのみを考慮しており、電源電圧と接地電圧とのノイズ波形は図26(a)および(b)に示すように、互いにほぼ同じ振幅で変動する波形が得られていた。
しかしながら、本発明者らが開発した実測手法により得られた実測の電源・グラウンドの電位変動波形では、図27(a)および(b)に示すように、電源側に対してグラウンド側のノイズは小さいということがわかった。
この構成により、従来考慮していなかった基板によるインピーダンスを考慮するようにしているため、より解析精度が向上し、大規模集積回路設計における電源ノイズに対する設計マージンを減らし、大規模集積回路の集積度の向上や消費電力の低減を図ることができる。
ここで、基板とは、メタル層よりも下の構造、すなわちウェルコンタクト、ソースドレイン(拡散層)、ウェル、P型基板(N型基板)、トレンチなど、インピーダンスに影響を与える基板の状態を含むものとする。
したがって電源配線またはグラウンド配線または基板配線またはウェル制御配線などに接続された基板のインピーダンスに基づいて電源ノイズを解析する。
この構成により、一般にP型基板の場合、グラウンド配線は基板内で接続されており、基板インピーダンスの並列接続体となり、従って基板インピーダンスは大幅に低減されることになり、基板インピーダンスを考慮することにより、より高精度の電源ノイズ解析が可能となる。
この構成により、電源配線に接続している基板のインピーダンスを考慮することにより、より高精度の電源ノイズ解析が可能となる。一般的に広く用いられているP型基板の場合は、基板電位をグラウンドに固定されており、電源配線は基板内で全て接続されているわけではないため、基板インピーダンス低下の度合いはグラウンド配線につながる基板の基板インピーダンスに比べて小さい。しかしながら、P型基板の場合は、グラウンド配線につながる前記基板のインピーダンスを考慮して高精度の電源ノイズ解析を実現したのに対し、特に上記と異なり、N型基板を用いた場合には、電源配線が基板内で全て接続する形となるため、電源配線に接続している基板のインピーダンスの影響が大きくなり、これを考慮することにより、より高精度の電源ノイズ解析が可能となる。
この構成によれば、電源配線・グラウンド配線・基板配線・ウェル制御配線が基板と接続する箇所となる拡散層領域(コンタクト、ソース領域、ドレイン領域等)を抽出し、電源ノイズを解析するようにしているため、コンタクト領域としての拡散層には基板が接続されていることになり、効率よく基板の電源ノイズの解析を行なうことができる。
この構成によれば、電源配線につながる領域のコンタクト情報を抽出し、電源ノイズを解析するようにしているため、コンタクトには基板が接続されていることになり、効率よく基板の電源ノイズの解析を行なうことができる。
この構成によれば、3次元でメッシュに分割し、この分割された領域の基板情報として電源ノイズを推定する際の等価回路などにモデル化しこれをメッシュ情報として扱うことにより、データの簡略化をはかりながらも高精度の解析が可能となる。
この構成によれば、コンタクト位置を基準にメッシュ化することにより、電源が接続されているため、このようなコンタクト位置を基準にすることにより、後に接続するときに接続が容易である。特に、既存のLPEツールを用いて出力したトランジスタレベルの電源・グラウンド配線を含むネットリストに記載されている電源・グラウンド配線の座標情報からコンタクト座標を基準として接続することが容易となる。
この構成によれば、ソース・ドレイン領域を含む拡散位置を基準にメッシュ化することにより、ソース・ドレイン領域の基板との接合容量による電源ノイズへの影響について、このような拡散位置を基準にすることにより、考察が容易となる。
この構成によれば、セル位置を基準にメッシュ化することにより、ゲートレベルのLPEツールや電源ノイズ解析ツールと同じセルを単位とした解析が容易となる。
この構成によれば、前記モデル化された均一メッシュのうちコンタクト座標に最も近いものを電源LPEネットリストの座標と接合するようにしているため、容易にモデル化することができる。
この構成によれば、前記モデル化された均一メッシュのうちコンタクト座標に最も近いものを電源LPEネットリストの座標と接合するようにしているため、電源ノイズの解析に必要な等価回路を容易にモデル化することができる。
この構成によれば、深さ方向に深くなるにつれて電流は小さくなり、電圧変動の影響は小さくなるため、深さ方向に沿って識別された情報を用いることにより、データ量が少なく、かつより簡単に高精度の解析が可能となる。
この構成によれば、ポイントとの距離に応じたインピーダンスを基板情報として考慮するようにしているため、より簡単に高精度の解析が可能となる。
この構成によれば、セルごとにくぎってモデル化した後、セル単位で集約するようにしているため、データ量の低減を図ることができるとともに、ゲートレベル解析との整合性が良くなる。
この構成によれば、電源配線とグラウンド配線を別のレイヤとして扱うことにより、電源配線とグラウンド配線の抵抗密度を個別に与えることが可能となり、今あるEDAツールの環境そのままを使って基板の影響を考慮して電源とグラウンドの抵抗密度を変えた解析が可能となる。
この構成によれば、グラウンド配線の抵抗値をあらかじめ算出しておき、その値に置換することにより、より容易に高精度の置換が可能となる。
この構成によれば、グラウンド配線の抵抗値に乗じる定数をあらかじめ算出しておき、その値を乗じることにより、より容易に高精度の置換が可能となる。
(実施の形態1)
図1乃至3は、本実施の形態における電源ノイズ解析手順の原理図を示す図である。
インピーダンスZp1とインピーダンスZn1はP型シリコン基板1とNウェル2との間の容量Cnp1で接続されてモデル化される。
またインバータINV1とINV2の接続は、P型シリコン基板の抵抗Rp12、P型コンタクト抵抗(P型シリコン基板の抵抗を含む)Rcp12で接続されてモデル化される。
図中破線で囲まれた部分が本実施の形態の特徴部分である。ここで回路情報とはレイアウト情報またはネットリスト情報をいうものとする。
次に、本発明の実施の形態2として、基板内をメッシュに分割して、等価回路でモデル化する例について説明する。
前記実施の形態1では、拡散領域を等価RCネットで接続した例について説明したが、本実施の形態では、基板を3次元のメッシュに分割してモデル化した例について説明する。
図5に示すように回路情報としてレイアウト情報501を用い、基板メッシュインピーダンス算出手段502によってメッシュごとにインピーダンスを算出し基板ネットリスト503を形成する。Nウェル2内の破線はそれぞれソース領域4、ドレイン領域3を示し、メッシュに分割してモデル化したモデル情報を得ることができる。
そして、基板メッシュインピーダンス算出手段502から得られた基板ネットリスト503(図7参照)と、電源・信号線LPE手段508から得られた電源・信号線ネットリスト509とをネットリスト結合手段504によって結合し、基板・電源・信号線ネットリスト情報505を得る。
本実施の形態ではメッシュ間にR,Cが一組づつできており、RCモデルを形成するが、インダクタンスについても考慮してもよく、これによりさらに高精度のモデル化が可能となる。また、メッシュ間のRCを直列にしているが、構造によってはRCを並列にしても良い。また、S行列というインピーダンスの形式を用いても良い。
次に本発明の実施の形態3では、コンタクト位置を基準にメッシュに分割してモデル化した電源ノイズ解析方法について説明する。この例では、図8に説明図を示すように、ポイント間でのモデル化に代えて、コンタクト位置を基準にメッシュに分割してモデル化するものである。
例えば拡散領域の位置を基準とすることにより、拡散領域の位置にはコンタクトが形成されていることが多いため、容易にコンタクト位置を基準とした解析が可能となる。
また、このようにコンタクトを基準とするとあとでつなぎあわせるときにLPEツールなどの既製手段を使用し易い。
次に本発明の実施の形態4では、トランジスタのソース・ドレインの拡散領域13,14の位置を基準にメッシュに分割してモデル化した例について説明する。
この例では、図9に説明図を示すように、ソース・ドレイン領域の位置を基準にメッシュに分割してモデル化し、RC等価回路で置換したもので、ここではNウェル2内に形成されたPチャネルトランジスタTrP側のみを示している。
本実施の形態では、実施の形態3に比べてさらにデータ量が増大するが、より高精度の演算が可能となる。
次に本発明の実施の形態5では、ウェルを基準にメッシュに分割してモデル化した例について説明する。
この例では、図10(a)および(b)に説明図を示すように、ウェルを1つの抵抗と容量に分割してモデル化したものでNウェル2をウェル抵抗RW,ウェルと基板との間の接合容量CWで表すとともに、P型シリコン基板1を基板抵抗Rs,基板容量CS(Nウェル−基板容量CnP)で示す。通常スタンダードセルにおいては、P型シリコン基板内にPウェルが生成されるが、図中では説明を簡略化するため、Pウェルを含めて単にP型シリコン基板(P−substrate)と表記する。
ここで図10(a)は図10(b)のA−A断面図である。この例でも同様に図1のシリコン基板1内にPチャネルトランジスタPTと、NチャネルトランジスタNTとを形成したものをモデル化したものである。この例でも実施の形態1と同様にシリコン基板1表面に形成されたNウェル2内にゲート電極5およびソース・ドレイン領域4、3を形成しPチャネルトランジスタPTを形成するとともに、このPチャネルトランジスタPTのソース領域4にドレイン領域13がコンタクトするようにNチャネルトランジスタNTを形成したもので、Nウェル2およびNチャネルトランジスタNTのソース領域14に電源配線VDDが接続されるとともに、PチャネルトランジスタPTのドレイン領域および基板のP型コンタクト16にグラウンド配線VSSが接続される。また、P型シリコン基板1とNウェル2との間には接合容量CWが形成され、さらにP型シリコン基板1内には多数の基板抵抗が形成されている。
次に本発明の実施の形態6では、セル位置を基準にメッシュに分割してモデル化した例について説明する。
この例では、図11に説明図を示すように、各トランジスタセルをRCとしてとらえるものでVDD側は考慮せずVSS側のみを考慮している。
グラウンド側のみ特に基板の影響が大きいため、これにより演算量を増大することなくより高精度の演算が可能となる。
なお、この方法を実施の形態5と併用し、ウェルで分割することにより電源VDDとグラウンドVssをモデル化することも可能である。
次に本発明の実施の形態7では、均一なメッシュに分割し、各メッシュをコンタクト座標にもっとも近い電源LPEネットリストの座標と接合してモデル化した例について説明する。
この例では、図12に説明図を示すように、各メッシュをRCとしてとらえ、これをもっとも近い電源LPEネットリストの座標と接合し、一体として扱うものである。
これによりモデル化が容易となり、演算量を増大することなくより高精度の演算が可能となる。
次に本発明の実施の形態8では、均一なメッシュに分割し、各メッシュを拡散座標にもっとも近い電源LPEネットリストの座標と接合してモデル化した例について説明する。
この例では、図13に説明図を示すように、各メッシュをソース領域14・ドレイン領域13などの拡散座標位置に、これをもっとも近い電源LPEネットリストの座標と接合し、一体として扱うものである。
これにより、電源ノイズの解析に必要な等価回路を容易にモデル化することができ、演算量を増大することなく、より高精度の演算が可能となる。
次に本発明の実施の形態9では、均一なメッシュで分割するのではなく、深さ方向に深くなるにしたがってメッシュが粗くなるようにモデル化した例について説明する。
この例では、図14に説明図を示すように、各メッシュを深さ方向Dに深くなるにしたがってメッシュを粗く分割してモデル化したものである。
この例においても、各メッシュをソース領域14・ドレイン領域13などの拡散座標位置に、これをもっとも近い電源LPEネットリストの座標と接合し、一体として扱う点では前記実施の形態8と同様である。
これにより精度の低下をまねくことなくデータ量の低減をはかり、演算量をより低減することができる。
次に本発明の実施の形態10では、均一なメッシュで分割した後、各領域を圧縮し、RCに簡略化してモデル化するようにしたことを特徴とする。
この例では、図15に説明図を示すように、各メッシュに分割してモデル化し(図15(a))、このデータのうち深い位置のメッシュのデータを一部除去し(図15(b))圧縮したものである。
こののち、図15(b)に示すように、表面層のみを残して下層を除去し、表面層をM0としてモデル化したことを特徴とする。
これにより、データ量の低減を図ることができ、精度の低下をまねくことなく演算量をより低減することができる。
次に本発明の実施の形態11では、図16(a)および(b)に示すようにセル単位で基板コンタクトc1,c2および拡散領域D11,D12,D21,D22を集約し、それぞれ各セルひとつづつの基板コンタクトc10,c20および拡散領域D10,D20に集約し、モデル化するようにしたことを特徴とする。
基板メッシュインピーダンス作成手段の駆動を開始する(ステップ2101)。
そして同一セル内の拡散を集約して平均位置に合計サイズとして結合して配置する(ステップ2102)。
さらに同一セル内のコンタクトを平均位置、平均XYサイズに結合する(ステップ2103)。
そして基板メッシュインピーダンスを作成する(ステップ2105)。
このようにして集約データとして基板メッシュインピーダンスの作成が完了する(ステップ2105)。
また、あらかじめライブラリとして集約セルを形成しておくことにより、精度を低下させることなく処理を簡略化することができる。また、ゲートレベル解析との整合性が向上する。
次に本発明の実施の形態12では、図18(a)および(b)に示すように基板1内に形成されたウェル2を、メタル21に置き換え、絶縁膜3をはさんで基板としてのメタル11とメタル21とが配置されるように、モデル化するようにしたことを特徴とする。
基板メッシュインピーダンス作成手段の駆動を開始する(ステップ2301)。
そして同一セル内のウェルおよび基板をレイヤの異なるメタルとし、その間を薄い絶縁膜としてレイヤを変換する(ステップ2302)。
そして基板メッシュインピーダンスを作成する(ステップ2304)。
これにより、基板情報をメタル情報に置換しているため、配線の解析ツールを使用することができる。
なお、あらかじめ表面から30μm望ましくは80μm程度のデータを取り出して準備しておくようにするのがのぞましい。
前記実施の形態では、データの圧縮について説明したが、本実施の形態では基板の影響に基づきグラウンド配線および電源配線の抵抗値を変更するようにしたことを特徴とするものである。
図20に示すように回路情報としてレイアウト情報501を用い、基板影響算出手段1502によって使用するプロセスによって決まるコンタクト抵抗を考慮し、集積回路全体の面積に占めるコンタクト(あるいは拡散領域)面積の割合に対して基板が電源またはグラウンドの抵抗に与える影響を算出しておく。
そして、基板影響算出手段1502から得られたグラウンド抵抗修正係数1503と、電源・信号線LPE手段508から得られた電源・信号線ネットリスト509とに基づいてグラウンド抵抗修正手段1504によって結合し、修正電源・信号線ネットリスト情報1505を得る。
すなわち、あらかじめ使用するプロセスによって決まるコンタクト抵抗を考慮し、集積回路全体の面積に占めるコンタクト(あるいは拡散領域)面積の割合に対して基板が電源またはグラウンドの抵抗に与える影響をグラウンド抵抗修正係数1503として算出しておくようにし、グラウンド抵抗修正手段1504において、この係数を、電源・信号線LPE手段508から得られた電源・信号線ネットリスト509から得られる実際の電源またはグラウンドの抵抗に乗じ、修正電源・信号線ネットリスト情報1505を得る。
なお前記実施の形態ではモデル化により抵抗値を算出したが、図21に示すように、基板コンタクト数2501、基板コンタクト面積2502、基板プロセス情報2503、チップ面積2504とに応じて基板影響計算手段2505によってグラウンド抵抗修正係数2506を算出し、これを抵抗値に乗じるようにしてもよい。
本実施の形態ではグラウンド配線か電源配線かの属性に基づきレイアウトレイヤを変更するようにしたことを特徴とするものである。本実施の形態では基板の影響に基づきグラウンドおよび電源配線の抵抗値を変更する。
次に本発明の実施の形態14では、VDD側はウェルで離れている場合が多く少ししかインピーダンスが小さくならないのに対し、グラウンド側は全てつながっており、抵抗が並列接続となるため小さくなる。このため図22(a)に示すように同じレイヤーM1で作成していたグラウンド配線と電源配線とを図22(b)に示すようにグラウンド配線と電源配線とを区別すべくあらかじめレイアウトレイヤを変更しておくようにしたことを特徴とするものである。
本実施の形態では、基板のインピーダンスを形式上ネットワークにするのではなく、個々のエリアでアースするようにしている。
図24に示すように、配線ネットワークのなかで基板のインピーダンスを考慮するのではなく、個々のエリアでアースするようにしている。
これにより、メモリ使用量の削減をはかることができるとともに、シミュレーション速度の向上を図ることができる。
2 Nウェル
3 ドレイン領域
4 ソース領域
5 ゲート電極
6 コンタクト
13 ドレイン領域
14 ソース領域
15 ゲート電極
16 コンタクト
Claims (21)
- 半導体集積回路装置の回路情報に基づいて、電源ノイズを解析する方法であって、
前記半導体集積回路装置を構成する基板のインピーダンスの影響を考慮して電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項1に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記半導体集積回路装置の回路情報と、
前記半導体集積回路装置を構成する基板の基板情報と、
に基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項2に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報は、前記基板のインピーダンス情報であり、
グランド配線につながる前記基板のインピーダンスに基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項2または3に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報は、前記基板のインピーダンス情報であり、
電源配線につながる前記基板のインピーダンスに基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項2に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報から、グランド配線につながる領域の拡散層情報を抽出する抽出工程と、
前記抽出工程で抽出された拡散層情報に基づき、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項2または5に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報から、電源配線につながる領域の拡散層情報を抽出する抽出工程と、
前記抽出工程で抽出された拡散層情報に基づき、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。 - 請求項1乃至6のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板をメッシュに分割してモデル化する工程を含み、
前記基板情報は、メッシュ情報である電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、コンタクト位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、拡散位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、均一メッシュに分割してモデル化する工程と、
前記モデル化された均一メッシュのうちコンタクト座標に最も近い電源LPEネットリストの座標と接合する工程とを含む電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、均一メッシュに分割してモデル化する工程と、
前記モデル化された均一メッシュのうち、前記基板の拡散座標に最も近い電源LPEネットリストの座標と接合する工程とを含む電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、前記基板の深さ方向に区切ってモデル化する工程を含み、
前記基板情報は、前記基板の深さ方向に沿って識別された情報である電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル毎に区切ってモデル化する工程を含み、
前記モデル化された情報から、着目するセル中の一点にポイントを配置し、前記ポイントとの距離に応じたインピーダンスを基板情報として考慮することを特徴とする電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル毎に区切ってモデル化する工程を含み、
前記モデル化された情報から、セル単位であらかじめ基板コンタクトあるいは拡散を集約し、集約情報を作成するようにしたことを特徴とする電源ノイズ解析方法。 - 請求項7に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、前記基板情報から電源配線またはグラウンド配線または基板配線またはウェル制御配線にコンタクトするウェルまたは拡散領域を抽出する工程と、
前記抽出されたウェルまたは拡散領域に対応する領域を異なる層に対応する配線情報として置換する工程とを含むことを特徴とする電源ノイズ解析方法。 - 請求項3に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板の影響を考慮して、前記電源配線またはグラウンド配線または基板配線またはウェル制御配線の抵抗値を変更する工程を含むことを特徴とする電源ノイズ解析方法。 - 請求項17に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板の影響を考慮して、前記電源配線またはグラウンド配線または基板配線またはウェル制御配線の抵抗値に所望の係数を乗じるようにしたことを特徴とする電源ノイズ解析方法。 - 請求項1に記載の半導体集積回路装置の電源ノイズ解析方法であって、
グラウンド配線と電源配線とを異なるセルに置換する工程を含むことを特徴とする電源ノイズ解析方法。 - 請求項1乃至19のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法を実現するための電源ノイズ解析装置であって、
回路情報から、配線情報および基板情報を抽出する抽出手段と、
前記配線情報および前記基板情報に基づいて
電源ノイズを解析する解析手段とを含むことを特徴とする半導体集積回路装置の電源ノイズ解析装置。 - 請求項1乃至19のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法を用いた解析結果に基づき、
前記半導体集積回路装置のレイアウトを最適化する最適化工程とを含むことを特徴とする最適化設計方法。
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