JP2008118098A - 半導体集積回路の動作解析方法 - Google Patents

Abstract

【課題】基板制御技術を用いて設計した半導体集積回路について、従来よりも精度良く誤動作を予測可能にする。
【解決手段】半導体集積回路の回路情報１０８を用いて、電源電位及び基板電位の解析を行い（Ｓ１０１，Ｓ１０２）、得られた電源電位波形情報１１２および基板電位波形情報１１３から、電源電位と基板電位との差分値を表す電位差情報１１４を求める（Ｓ１０３）。電位差情報１１４を基にして、差分値と回路遅延の影響との関係を示す遅延ライブラリ１１１を用いて、基板ノイズ起因の回路遅延への影響を解析する（Ｓ１０５，Ｓ１０６）。また、差分値が予め定めた差分制約値を超えているか否かを判定する（Ｓ１０７）。
【選択図】図１

Description

本発明は、半導体集積回路、特に、大規模でかつ高速駆動のＬＳＩ（大規模半導体集積回路）について動作解析を行う方法に関する。

近年、多機能かつ低消費電力な機器が市場を支配してきており、その部品であるＬＳＩにも低消費電力化が求められている。このようなＬＳＩに用いられる低消費電力化設計技術の１つとして基板制御技術が提案されている（特許文献１）。

図１８はシリコン基板でのＣＭＯＳ設計における基板制御技術の例を示す。Ｐ型シリコン基板２０１上にディープＮウェル２１０を形成し、さらにその中にＮウェル２０２、Ｐウェル２０３を形成する。Ｎウェル２０２中にＰチャネルトランジスタ２０４およびＮウェル用基板コンタクト２０６が形成されるとともに、Ｐウェル２０３中にＮチャネルトランジスタ２０５およびＰウェル用基板コンタクト２０７が形成される。各基板コンタクト２０６、２０７はそれぞれ専用の制御配線ＶＢＰ、ＶＢＮに接続されている。すなわち、各トランジスタのソース２０８、２０９につながる電源配線ＶＤＤ、グラウンド配線ＶＳＳとは独立した配線で、基板電位を制御する構成を有する。

例えば、Ｐチャネルトランジスタ２０４に関して基板制御を行う場合を説明する。制御配線ＶＢＰに電源配線ＶＤＤよりも低い電位を与えた場合、チャネル内の電荷が枯渇し、トランジスタの動作速度は遅くなるものの、リーク電流等による消費電力は減少する。逆に制御配線ＶＢＰに電源配線ＶＤＤよりも高い電位を与えた場合、消費電力は増えるがトランジスタの動作速度は速くなる。同様に、制御配線ＶＢＮに電源配線ＶＳＳよりも高い電位を与えた場合、チャネル内の電荷が枯渇し、トランジスタの動作速度は遅くなるものの、リーク電流等による消費電力は減少し、逆に制御配線ＶＢＮに電源配線ＶＳＳよりも低い電位を与えた場合、消費電力は増えるがトランジスタの動作速度は速くなる。

このように、電源配線ＶＤＤやグラウンド配線ＶＳＳと独立した制御配線でＮウェルやＰウェルなどの基板電位を制御することにより、ＬＳＩの動作中においてトランジスタの動作速度と消費電力の優先順位を制御し、必要速度に応じて消費電力を削減することができるのが基板制御技術の特徴である。

一方、多機能性を求めるがゆえに、ＬＳＩの微細加工技術により１つのＬＳＩの中に多くの回路素子が搭載されている。この結果、その回路素子の消費する電流総量が増加し、また一方回路素子の動作周波数も高まっていることから、ＬＳＩの電源ノイズや基板ノイズの問題が顕著となってきている。これに対して、電源ノイズや基板ノイズをＬＳＩの設計情報から予測する方法が提案されている（特許文献２、特許文献３参照）。

また、電源ノイズや基板ノイズのＬＳＩへの影響の仕方として、アナログデジタル変換器の変換精度や、ＰＬＬのジッタなどの影響以外に、デジタル回路素子の遅延時間への影響が顕著な問題として現れる。そのため、電源ノイズの波形に基づいた遅延時間の予測方法が提案されている（特許文献２参照）。

図１９にその従来例を示す。ネットリストやレイアウト情報、寄生抵抗、寄生容量などの回路情報３０８を用いて動的電位解析Ｓ３０１を行う。その結果得られた電位波形３０９に基づき、その電位を抽象化する抽象化工程Ｓ３０２を経て、計算された電位抽象化情報３１０を用いて遅延計算Ｓ３０５を行い、遅延情報３１１を算出する。
特開平１１−１２６８２７号公報 特開２００５−４２６８号公報 特開２００５−４２４５号公報

前述した電位波形を考慮した遅延計算技術では、図２０に示すように、電源ＶＤＤとＮウェル基板コンタクト２０６とが接続され、またグラウンドＶＳＳとＰウェル基板コンタクト２０７とが接続されていることを想定している。この場合は、電源およびグラウンドの電位と基板電位は同じなので、電源電位とグラウンド電位を用いれば、遅延時間などの回路の誤動作を予測することが可能であった。

しかしながら、前述した通り、基板制御技術を用いた半導体集積回路では、電源およびグラウンドの電位と基板電位とは異なるため、回路素子の動作状況によって基板電位の変動の仕方が異なることとなり、電源電位とグラウンド電位だけでは、回路の誤動作を予測することができない。すなわち、電源と基板が繋がっている従来設計とは異なり、基板制御設計では電源及び基板のノイズはそれぞれ独立したものとなるので、基板ノイズによる回路遅延への影響も考慮する必要がある。

本発明では、基板制御技術を用いて設計した半導体集積回路について、従来よりも精度良く誤動作を予測することが可能な動作解析方法を提供することを目的とする。

本発明は、基板制御技術を用いて設計した半導体集積回路について動作解析を行う方法として、前記半導体集積回路の回路情報を用いて電源電位の解析を行い、各回路要素における電源電位波形を求める電源電位解析工程と、前記回路情報を用いて基板電位の解析を行い、各回路要素における基板電位波形を求める基板電位解析工程と、各回路要素について、前記電源電位波形および基板電位波形を用いて差分計算を行い、電源電位と基板電位との差分値を表す電位差情報を求める差分計算工程とを備え、前記電位差情報を用いて前記半導体集積回路の動作解析を行うものである。

本発明によると、電源電位解析工程において、各回路要素における電源電位波形が求められるとともに、基板電位解析工程において、各回路要素における基板電位波形が求められる。このため、電源電位波形と基板電位波形の相互の影響を考慮し、回路の誤動作を予測することができる。また、差分計算工程において、各回路要素について、電源電位と基板電位との差分値を表す電位差情報が求められる。このため、この電位差情報から、閾値変動や遅延変動などの回路要素への影響を、従来よりも精度良く、予測することができる。

また、前記差分計算工程は、各時刻における電源電位と基板電位との差分のうち、最大の値を、前記差分値とするものであるのが好ましい。

これにより、最悪状態における電源電位と基板電位との電位差を、容易に求めることができる。

また、前記差分計算工程は、電源電位の最大値と基板電位の最小値との差分、および、基板電位の最大値と電源電位の最小値との差分のうち、大きい方の値を、前記差分値とするものであるのが好ましい。

これにより、必ずしも電源電位と基板電位を同時に解析する必要が無くなり、また、電源電位波形および基板電位波形が時間軸でずれた場合などの最悪条件での電位差を、予測することができる。

また、前記差分計算工程は、電源電位の平均値と基板電位の平均値との差分の値を、前記差分値とするものであるのが好ましい。

これにより、特に半導体回路の動作周波数が速い場合など、波形形状自体は回路要素の誤動作に影響しにくい場合に、遅延計算に有効な電位差情報を得ることができる。

また、前記本発明に係る半導体集積回路の動作解析方法は、前記電位差情報から、回路動作への影響を求める回路動作影響算出工程を備えたものであるのが好ましい。

これにより、電位差情報から、閾値変動や遅延変動などの回路要素への影響の詳細を予測することができる。

そして、前記回路動作影響算出工程は、前記電位差情報が表す差分値が、予め定めた差分制約値を超えているか否かを判定するステップを有するのが好ましい。

これにより、電源電位と基板電位との差分値が、閾値変動などを加味した差分制約値内に収まっていることを確認することができる。

また、前記回路動作影響算出工程は、前記電位差情報が表す差分値から、閾値の変動量を求めるステップを有するのが好ましい。

これにより、電源電位と基板電位との差分値から、閾値変動への影響の詳細を予測することができる。

また、前記回路動作影響算出工程は、前記電位差情報が表す差分値から、ジッタの変動量を求めるステップを有するのが好ましい。

これにより、電源電位と基板電位との差分値から、ジッタ変動への影響の詳細を予測することができる。

また、前記回路動作影響算出工程は、前記電位差情報が表す差分値から、アナログデジタル変換回路またはデジタルアナログ変換回路の精度の変動量を求めるステップを有するのが好ましい。

これにより、電源電位と基板電位との差分値から、アナログデジタル変換回路またはデジタルアナログ変換回路の精度の変動量への影響の詳細を予測することができる。

また、前記回路動作影響算出工程は、前記電位差情報が表す差分値を用いて、前記差分値と遅延との関係を表す遅延ライブラリを参照して、遅延を求めるステップを有するのが好ましい。

これにより、電源電位と基板電位との差分値から、予め準備した遅延ライブラリを参照して、遅延変動への影響の詳細を高速に予測することができ、基板制御回路において電源変動と基板変動が異なる場合における遅延を正確に予測できる。

そして、前記遅延ライブラリは、前記差分値、並びに、電源の印加電位および基板の印加電位が、遅延と関係付けられた情報を有するのが好ましい。

これにより、電源電位と基板電位との差分値に対する遅延の影響度が、電源・基板の電圧条件によって大きく変わる場合であっても、対応することができる。

また、前記遅延ライブラリは、前記差分値、並びに、電源とグランドの印加電位および基板の印加電位が、遅延と関係付けられた情報を有するのが好ましい。

これにより、フォワードバイアス時など、グラウンド電位が必ずしも零電位でない場合であっても、対応することができる。

また、前記遅延ライブラリは、前記差分値、並びに、電源とグランドの印加電位の差分、およびＮウェル基板とＰウェル基板の印加電位の差分が、遅延と関係付けられた情報を有するのが好ましい。

これにより、全て相対電圧差で扱うことにより、ライブラリとして必要な条件数を減らすことができる。

また、前記遅延ライブラリは、前記差分値と、立ち上がり遅延値および立ち下がり遅延値との関係を表す情報を有するのが好ましい。

これにより、Ｎウェル基板と電源との電位差がトランジスタの立ち上がり遅延に影響する点、Ｐウェル基板とグラウンドとの電位差がトランジスタの立ち下がり遅延に影響する点それぞれを独立して考慮することによって、トランジスタの動作状態に応じた正確な遅延変動への影響の詳細を予測することができる。

また、前記本発明に係る半導体集積回路の動作解析方法は、前記回路動作影響算出工程における算出結果から、雑音を減少させるように、前記回路情報を修正する最適化工程を備えているのが好ましい。

これにより、解析された雑音を基準として雑音に影響する箇所を修正することにより、雑音を削減することができる。

そして、前記最適化工程は、基板コンタクトの数および間隔を調整するステップ、電源配線および基板配線の配線幅、並びに、メッシュ配線間隔を調整するステップ、電源配線、グラウンド配線および基板配線の相互間のデカップリング容量の数および量を調整するステップ、パッケージの種類、ワイヤの長さ、および容量の値を調整するステップ、雑音に影響する活性化率の高いセルの配置を調整するステップ、基板電位、および基板に流し込む電流量を調整するステップのうち、少なくともいずれか１つを有するのが好ましい。

また、前記本発明に係る動作解析方法は、前記回路情報における抵抗値および容量値のうち少なくともいずれか一方に対して、製造ばらつきを考慮した補正を行う補正工程を備え、前記電源電位解析工程および基板電位解析工程は、前記回路情報に代えて、前記補正工程による補正後の前記回路情報を用いて、解析を行うのが好ましい。そして、前記補正工程は、トランジスタばらつきを考慮した補正を行うのが好ましい。あるいは、前記補正工程は、配線ばらつきを考慮した補正を行うのが好ましい。

これにより、解析に用いる回路情報を、トランジスタばらつきや配線ばらつきを考慮した補正によって、実際に製造されるものに近づけることができるので、製造ばらつきを考慮した回路の誤操作を予測することができる。

そして、前記差分計算工程は、前記半導体集積回路における各領域毎に、当該領域に属する各回路要素について前記電位差情報を求め、求めた電位差情報のうち絶対値が最大となるものを、当該領域における電位差情報として採用するのが好ましい。また、前記各領域毎の電位差情報から、前記半導体集積回路における遅延値分布情報を求める遅延計算工程を備えているのが好ましい。

これにより、回路位置に応じた適切な電位差情報を見積もることが可能となり、回路遅延への影響をより正確に解析することができる。

以上のように本発明によると、基板制御技術を用いて設計した半導体集積回路において、電源電位及び基板電位の差分値を求めることにより、電位差による回路誤動作の予測、特に回路遅延への影響を解析することが可能となる。また、各回路要素ごとに前記差分値と回路遅延の影響の関係をライブラリとして準備することによって、前記電位差の回路遅延への影響を正確に解析することができる。また、前記差分値の制約値をライブラリとして用意し、これを前記差分値と比較することによって、前記差分値が許容範囲内であるか否かの確認を行うことが出来る。さらには、雑音の影響を最小限にするための回路最適化を行うことができる。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。

図１は本発明の一実施形態に係る半導体集積回路の動作解析方法を示す図である。図１において、回路情報１０８は、基板制御設計を用いて設計した半導体集積回路を記述している。回路情報１０８には例えば、図２に示すような回路要素の接続関係を示すネットリスト情報や、回路要素のＬＳＩ上の配置情報や電源・信号配線等の配線情報を示すレイアウト情報、および電源配線抵抗や基板抵抗などの抵抗密度を有するテクノロジ情報などが含まれている。

基板電位解析工程Ｓ１０１は、回路情報１０８を読み込み、この回路情報１０８を用いて基板電位の解析を行い、各回路要素における基板電位波形を求め、基板電位波形情報１１３として出力する。具体的には、回路情報１０８に含まれるネットリスト情報から、個々の回路要素の基板に流れる電流波形や基板コンタクトに流れる電流波形を求め、回路情報１０８に含まれるレイアウト情報と、テクノロジ情報から得られる基板抵抗とに基づき、各回路要素の基板（回路要素のチャネル下など）における電位変動波形を計算する。なお、この電位変動波形の計算方法については、従来例をはじめとして様々な手法があるので、それらを用いて良い。

電源電位解析工程Ｓ１０２は、回路情報Ｓ１０８を読み込み、この回路情報１０８を用いて電源電位の解析を行い、各回路要素における電源電位波形を求め、電源電位波形情報１１２として出力する。具体的には、回路情報１０８に含まれるネットリスト情報から、個々の回路要素の消費電流波形を求め、回路情報１０８に含まれるレイアウト情報と、テクノロジ情報から得られる電源抵抗とに基づき、各回路要素の電源・グラウンドにおける電位変動波形を計算する。なお、この電位変動波形の計算方法については、従来例をはじめとして様々な手法があるので、それらを用いて良い。

図３はある回路要素における基板電位波形および電源電位波形の一例を示すグラフである。図３において、一点鎖線１１が基板電位波形であり、実線１２が電源電位波形である。なお、電源電位変動と基板電位変動とは同じ雑音源なので、図２に示すような電源インピーダンスと基板インピーダンスを接続した回路構成をシミュレーションすることによって、波形を同時に計算することが可能である。

差分計算工程Ｓ１０３は、電源電位波形情報１１２および基板電位波形情報１１３を読み込み、各回路要素について、電源電位波形および基板電位波形を用いて差分計算を行い、電源電位と基板電位との差分値を表す電位差情報１１４を求める。

ここでの差分計算方法の形態としては、様々なものが考えられる。例えば、各時刻における電源電位と基板電位との差分のうち、最大の値を、ここでの差分値とすればよい。図３における符号１３がこの場合の差分値に相当する。この場合、得られる差分値は、現実の電位差に近いものとなる。また、回路要素の動作時間情報に基づき、その動作時間範囲内において、差分値（例えば差分の最大値）を求める方法もある。

また、例えば、電源電位の最大値と基板電位の最小値との差分、および、基板電位の最大値と電源電位の最小値との差分のうち、大きい方の値を、ここでの差分値としてもよい。図３における符号１４がこの場合の差分値に相当する。この場合、得られる差分値は、最悪状態を想定した電位差となる。

また、例えば、電源電位の平均値と基板電位の平均値との差分の値を、ここでの差分値としてもよい。この場合、得られる差分値は、電位の時間変化が回路動作に大きく影響しない場合に評価しやすい電位差となる。

次に、得られた電位差情報１１４から、回路動作への影響を求める回路動作影響算出工程を実行する。本実施形態では、回路動作影響算出工程は、電位判定工程Ｓ１０７、遅延計算工程Ｓ１０５、およびタイミング解析工程Ｓ１０６を含む。

電位判定工程Ｓ１０７は、電位差情報１１４を簡易に評価する工程であり、予め準備された判定ライブラリ１０９を参照する。判定ライブラリ１０９は、回路が誤動作しない電位差の範囲の上限値・下限値を、差分制約値として記憶している。この差分制約値は、基板制御用遅延ライブラリ１１１を用いて、または実測やシミュレーションによって見積もっておけばよい。なお、電源の印加電位（電圧降下が無いときの電源電位）や基板の印加電位（電圧降下が無いときの基板電位）毎に、それぞれ、差分制約値を記憶するようにしてもよい。

電位判定工程Ｓ１０７では、電位差情報１１４から電源電位と基板電位との差分値を読み込み、この差分値が、判定ライブラリ１０９に記憶された差分制約値を超えているか否かを判定する。そして、超えている場合、電位差に起因した誤動作があり得ると判断する。誤動作があり得る場合はＮＧを、そうでない場合はＯＫを、判定結果情報１１５に書き込む。

例えば、図４に示すようなＰＭＯＳトランジスタにおける基板制御用遅延ライブラリ１１１では、遅延変動ｔの許容範囲が−Ｔ１≦ｔ≦Ｔ１であったとすると、差分制約値は上限値＝Ｖ１、下限値＝−Ｖ１と決まる。同様に、図５に示すようなＮＭＯＳトランジスタにおける基板制御用遅延ライブラリ１１１では、遅延変動ｔの許容範囲が−Ｔ２≦ｔ≦Ｔ２であったとすると、差分制約値は上限値＝Ｖ２、下限値＝−Ｖ２と決まる。以上のような差分制約値を持つ判定ライブラリ１０９を用いて、電源電位及び基板電位の差分が許容範囲内であるか否かの判定を行うことができる。

なお、電位判定工程Ｓ１０７において、電位差情報１１４が表す差分値から、閾値の変動量を求めてもよい。この場合は、判定ライブラリ１０９に、差分値と閾値変動との関係を表す情報を記憶させておけばよい。

また、電位判定工程Ｓ１０７において、電位差情報１１４が表す差分値から、ジッタの変動量を求めてもよい。この場合は、判定ライブラリ１０９に、差分値とジッタ変動との関係を表す情報を記憶させておけばよい。

また、電位判定工程Ｓ１０７において、電位差情報１１４が表す差分値から、アナログデジタル変換回路またはデジタルアナログ変換回路の精度の変動量を求めてもよい。この場合は、判定ライブラリ１０９に、差分値とアナログデジタル変換回路またはデジタルアナログ変換回路の精度変動との関係を表す情報を記憶させておけばよい。

アナログデジタル変換回路では、デジタル化のためのコンパレータにおいて、入力となるアナログ信号電位の離散電位幅がある。電源・基板間の電位差によって、アナログ信号電位が変移し、離散した場合にビットずれを引き起こす。電源・基板間の電位差とビットずれとの関係は、基板電位からアナログ信号配線までのインピーダンスによる伝播関数で表される。このため、この関係を判定ライブラリ１０９として記憶し、電位差からアナログ信号電位への影響を計算することによって、アナログデジタル変換回路への影響を事前に見積もることが可能である。

以上のような電位判定工程Ｓ１０７によって、電源電位と基板電位との差が回路動作に与える影響を判断することが可能となる。

また、電位差情報１１４をより詳細に評価する方法として、電位差情報１１４が表す差分値から遅延を求めて、その是非を判断する方法がある。すなわち、遅延計算工程Ｓ１０５は、電位差情報１１４が表す差分値を用いて、基板制御用遅延ライブラリ１１１を参照して、遅延を求め、遅延情報１１６を生成する。タイミング解析工程Ｓ１０６は、遅延情報１１６を用いて、回路情報１０８についてタイミング解析を行い、セットアップエラー・ホールドエラーなどのタイミング違反情報をタイミングレポート１１７として出力する。

図６は遅延計算工程Ｓ１０５を示すフローチャートである。図６に示すように、遅延計算工程Ｓ１０５では、電位差情報１１４から電源電位と基板電位との差分値を読み込み（ステップＳ１２１）、また基板制御用遅延ライブラリ１１１を読み込み（ステップＳ１２２）、各回路要素について、基板制御用遅延ライブラリ１１１から遅延値を求めて、遅延情報１１６に記憶する（ステップＳ１２３，Ｓ１２４）
基板制御用遅延ライブラリ１１１には、電源電位と基板電位との差分値と遅延との関係が表されている。具体的には、図４および図５のように電位差と遅延変動率との関係を示す関数や、電位差の離散点ごとの遅延変動率という形態で記憶されている。なお、アナログ回路への影響を見る際には、電位差とアナログ回路への影響度との関係を示したライブラリを使用する。ＰＬＬ回路の場合は、電位差と位相ずれの量との関係を示したライブラリを使用する。これらのライブラリも、基板制御用遅延ライブラリ１１１と同様に、電位差と遅延変動率との関係を示す関数や、電位差の離散点ごとの遅延変動率という形態で記憶されている。

図４にその情報の一例を示す。この例では、電源電位と基板電位との差分値に対しての遅延変動を、関数ｔ＝（−Ｔ１／Ｖ１）×ΔＶという関数形式で有する。なお、離散値情報を有する形式でも良い。

またこれらの値は、電源の印加電位や、基板の印加電位、あるいはそれらの差分との関係で記憶することもできる。これにより、より正確な遅延の予測が可能となる。電位差と遅延変動等の関係が関数形式で記憶されている場合は、記憶されている関数に電位差を入力することにより所望の遅延変動等の情報が得られる。また、電位差と遅延変動等の関係が離散値情報形式で記憶されている場合、加重平均を用いて所望の遅延変動等の情報を求めることが出来る。例えば、電位差Vaに対する遅延変動がTa、電位差Vbに対する遅延変動がTbで与えられている場合、Va<V<Vb を満たす電位差Vにおける遅延変動Tは、T = T1×(Vb-V)/(Vb-Va) + T2×(V-Va)/(Vb-Va)として求めることが出来る。

図４および図５は電圧の差分値を横軸に、立ち上がり遅延値あるいは立ち下がり遅延値を縦軸に持つグラフであり、遅延ライブラリは、この電圧差分値と立ち上がり遅延値、あるいは立ち下がり遅延値の関係をテーブルや関数の形式で持つものである。つまり、電源電位と基板電位の電位差を求め、遅延ライブラリを用いてその電位差を遅延変動へと変換することができる。

具体的には以下の通りである。電源電位VDDと基板電位VBPの電位差がΔVである場合、図４の遅延ライブラリを用いて次のように遅延変動に変換する。
遅延変動＝(-V1/T1)×ΔV

タイミング解析工程Ｓ１０６は、静的タイミング解析方法や動的タイミング解析方法など広く知られた方法を用いて、回路情報１０８における遅延を解析し、回路の誤動作を予測し、タイミングレポート１１７にセットアップエラー・ホールドエラーなどのタイミング違反情報を出力する。

また、セル・マクロ遅延キャラクタライズ工程Ｓ１０４では、Ｎウェル基板電位はＰチャネルトランジスタによる立ち上がり遅延に、Ｐウェル基板電位はＮチャネルトランジスタによる立ち下がり遅延に、それぞれ影響することを鑑み、予め、Ｎウェル基板電位とＰウェル基板電位とが遅延に与える影響を、係数として求めておく。そして、図７に示すように、個々のセルを、チャネルで接続された回路要素１００１，１００２に分割する。そして、図８に示すように、セルの入力状態における各回路要素の立ち上がり・立下りの論理状態に応じて、前記係数を電位差が無い場合の遅延に乗算する。これにより、基板制御用遅延ライブラリ１１１を求めることを容易化することができる。

また、上述の電位差情報１１４、基板制御用遅延ライブラリ１１１および判定ライブラリ１０９を用いて、図９に示すようなＬＳＩチップ１１０１において、デジタルブロック１１０２により発生したノイズ１１０６乃至１１０８が基板を伝播してアナログブロック１１０３乃至１１０５に与える影響を評価することができる。これにより、アナログデジタル変換またはデジタルアナログ変換の際の精度が、基板ノイズによりどの程度影響を受けるのか、またその影響が許容範囲内であるのか否かを評価することができる。

また、図１に示す最適化工程Ｓ１１８は、上述した回路動作影響算出工程における算出結果、例えば、判定結果情報１１５やタイミングレポート１１７から、雑音を減少させるように、回路情報１０８を修正する。具体的には、図１０に示すように、基板コンタクトの数および間隔を調整する基板コンタクト調整工程Ｓ１３１、電源配線および基板配線の配線幅、並びに、メッシュ配線間隔を調整する電源・基板インピーダンス調整工程Ｓ１３２、電源配線、グラウンド配線および基板配線の相互間のデカップリング容量の数および量を調整するデカップリング容量調整工程Ｓ１３３、パッケージの種類、ワイヤの長さ、容量の値を調整するパッケージインピーダンス調整工程Ｓ１３４、雑音に影響する活性化率の高いセルの配置を調整するセル配置調整工程Ｓ１３５、基板電位、および基板に流し込む電流量を調整する基板電位調整工程Ｓ１３６のうち、少なくともいずれか１つを有する。そして、最適化された回路を最適化回路情報１１９に出力する。

セル配置調整工程Ｓ１３５は、消費電力の多いセルをコンタクト近くに配置する、トグル回数の多いセルを基板コンタクト近くに配置する、フリップフロップ・クロックバッファ・バス配線を基板制御するコンタクト近くに配置する、というような形態をとることができる。

以上のように、本実施形態によると、半導体集積回路装置における電源電位及び基板電位の電位差分情報を求めることができ、その電位差分情報と、準備した遅延ライブラリを用いることにより、基板ノイズが許容範囲内であるか否かの判定、及び基板ノイズによる回路遅延への影響を解析することができる。

図１１は本発明の他の実施形態に係る半導体集積回路の動作解析方法を示す図である。図１１において、図１と共通の要素および工程には図１と同一の符号を付しており、ここでは詳細な説明を省略する。

図１１の方法では、回路情報１０８に代えて、製造ばらつきを考慮した回路情報１０８Ａが、基板電位解析工程Ｓ１０１および電源電位解析工程Ｓ１０２において用いられる。これにより、より実物に近い情報を得ることができる。

図１２は回路情報１０８から、製造ばらつきを考慮した回路情報１０８Ａを生成する方法を示す図である。図１２に示すように、補正工程としてのＲＣ値補正工程Ｓ５０４では、トランジスタばらつき情報５０１、配線ばらつき情報５０２、およびその他のばらつき情報５０３を製造ばらつき情報として用いて、回路情報１０８における抵抗値および容量値のうち少なくともいずれか一方に対して、製造ばらつきを考慮した補正を行う。ここで、製造ばらつき情報の情報量が多くなるほど、回路情報１０８はより適切な情報に補正される。

トランジスタばらつき情報５０１の見積もり方について説明する。一例として、テスト用のチップを設計製造し、チップ内の各位置における基板へのリーク電流のばらつき度合を評価し、これを係数等で表現する方法がある。ばらつき度合のチップ内位置依存性の評価を単純に行うため、テスト用チップには同一の小規模回路を複数搭載するのが望ましい。まず、チップ内の任意のトランジスタに着目し、そのトランジスタにおける基板へのリーク電流を測定し、その測定値を基準値とする。具体的には図１３に示すように、Ｐチャネルトランジスタ２０４については基板電流Ｉｐ０を測定し、Ｎチャネルトランジスタ２０５については基板電流Ｉｎ０を測定し、それぞれを各チャネルトランジスタにおけるリーク電流の基準値とする。次に、チップ内の各位置におけるトランジスタの基板へのリーク電流を、基準値測定時と同様の方法で測定し、基準値に対する増減の割合を係数として算出する。

次に、配線ばらつき情報５０２の見積もり方について説明する。一例として、テスト用のチップを設計製造し、チップ内の各位置で信号遅延値のばらつき度合を評価し、これを係数等で表現する方法がある。ばらつき度合いのチップ内位置依存性の評価を単純に行うため、テスト用チップには同一の小規模回路を複数搭載するのが望ましい。まず、チップ内の任意のデータパスに着目し、そのデータパスにおける遅延値を測定し、その測定値を基準値とする。具体的には図１４に示すように、フリップフロップ８０１とフリップフロップ８０２との間のデータパスついて、データ信号がフリップフロップ８０１のデータ出力ピンＱからフリップフロップ８０２のデータ入力ピンＤに到達するまでの遅延時間を測定し、その測定値を信号遅延の基準値とする。次に、チップ内の各位置におけるフリップフロップ間データパスの遅延時間を基準値測定時と同様の方法で測定し、基準値に対する増減の割合を係数として算出する。

なお、各プロセス世代ごとに製造ばらつきによる影響は変化すると考えられるので、プロセス世代ごとに評価を行う必要がある。

製造ばらつき影響の考慮はＲＣ値補正工程Ｓ５０４において行う。補正の対象は、トランジスタを表現するモデルとして使用されている抵抗値および容量値や、各配線の寄生抵抗値および寄生容量値等であり、製造ばらつきによる影響を係数等で表現し、対象となる抵抗値および容量値に乗算することによって補正を行う。なお、ここでの補正は、抵抗値のみ、あるいは容量値のみに関してだけ行っても良い。

基板電位解析工程Ｓ１０１は、製造ばらつきを考慮した回路情報１０８Ａを用いて基板電位の解析を行い、各回路要素における基板電位波形を求め、基板電位波形情報１１３として出力する。電源電位解析工程Ｓ１０２は、製造ばらつきを考慮した回路情報１０８Ａを用いて電源電位の解析を行い、各回路要素における電源電位波形を求め、電源電位波形情報１１２として出力する。

差分計算工程Ｓ１０３は、電源電位波形情報Ｓ１０４および基板電位波形情報Ｓ１０５を読み込み、各回路要素について、電源電位波形および基板電位波形を用いて差分計算を行い、電源電位と基板電位との差分値を表す電位差情報１１４を求める。本実施形態では、半導体集積回路における各領域毎に、当該領域に属する各回路要素について電位差情報を求め、求めた電位差情報のうち絶対値が最大となるものを、当該領域における電位差情報として採用するものとする。

図１５は半導体集積回路内の各領域における電位差情報を求めるフローである。製造ばらつきを考慮する場合は、図１６に示すチップ１００１内の領域１００２のような小領域毎に、電位差情報を求める必要がある。また、各領域における電位差情報としては、当該領域内でタイミング解析上最も悲観的になるものを採用する必要がある。例えば、セットアップエラー検出時にはデータ信号遅延値が遅くなるような電位差情報を、ホールドエラー検出時にはデータ信号遅延値が速くなるような電位差情報を採用しなければならない。

すなわち、領域内の回路情報を読み込み（Ｓ１１０１）、領域内の全ての回路要素について、電源電位波形および基準電位波形を見積もり、電位差分値を求める（Ｓ１１０２，Ｓ１１０３）。そして、電位差の絶対値が最大となるものを当該領域における電位差情報として採用する（Ｓ１１０４）。

遅延計算工程Ｓ１０５は、電位差情報１１４が表す差分値を用いて、基板制御用遅延ライブラリ１１１を参照して、遅延を求め、遅延情報１１６を生成する。本実施形態では、差分計算工程Ｓ１０３において求めた各領域毎の電位差情報から、半導体集積回路における遅延値分布情報を求めるものとする。

図１７は半導体集積回路における遅延値分布情報を求めるフローである。すなわち、チップ内の小領域における電位差分値を読み込み（Ｓ１２０１）、全ての小領域について、遅延変動率を求め、基板ノイズを考慮した遅延値を求める（Ｓ１２０２，Ｓ１２０３）。そして、各小領域について求めた遅延値から、チップ内部における遅延値分布情報を作成する（Ｓ１２０４）。

タイミング解析工程Ｓ１１１は、製造ばらつきを考慮した回路情報１０８Ａにおける遅延を解析し、回路の誤動作を予測し、タイミングレポート１１７にセットアップエラー・ホールドエラーなどのタイミング違反情報を出力する。ここで、上述したように作成された遅延情報１１６を用いることにより、チップ内の各位置において適切なタイミング解析を行うことができるようになり、過剰なマージンを削減した設計が可能となる。

以上のように、本実施形態によると、半導体集積回路装置において製造ばらつきを考慮した場合の電源電位と基板電位との電位差情報を求めることができ、その電位差情報と、遅延ライブラリを用いることにより、基板ノイズによる回路遅延への影響をより適切に解析することができる。

本発明に係る半導体集積回路の動作解析方法は、特に基板制御技術を用いたＬＳＩ設計段階における誤動作予測を行う方法として有用である。

本発明の一実施形態に係る半導体集積回路の動作解析方法を示す図である。 回路情報におけるネットリスト情報の一例を示す図である。 電源電位と基板電位との差分値を計算する方法を説明するための図である。 ＰＭＯＳにおける、電源電位と基板電位との差分と遅延変動との関係を示すグラフである。 ＮＭＯＳにおける、電源電位と基板電位との差分と遅延変動との関係を示すグラフである。 図１における遅延解析工程の詳細を示すフローチャートである。 回路要素の一例を示す図である。 電位差分と遅延との関係を計算するための一例を示す図である。 アナログブロックへの基板ノイズ伝播を示す図である。 図１における最適化工程の一例を示す図である。 本発明の他の実施形態に係る半導体集積回路の動作解析方法を示す図である。 製造ばらつきを考慮した回路情報を生成する方法を示す図である。 ＭＯＳトランジスタの基板リーク電流を示す図である。 チップ内部データパスの一例を示す図である。 半導体集積回路内の各領域における電位差情報を求めるフローである。 チップ内部においてばらつきを考慮する単位領域の一例を示す図である。 半導体集積回路における遅延値分布情報を求めるフローである。 基板制御設計におけるＭＯＳトランジスタの構成を示す図である。 従来のタイミング解析方法の一例を示す図である。 従来の方法が想定したＭＯＳトランジスタの構成を示す図である。

符号の説明

１０８ 回路情報
１０８Ａ 製造ばらつきを考慮した回路情報
１１１ 基板制御用遅延ライブラリ
１１２ 電源電位波形情報
１１３ 基板電位波形情報
１１４ 電位差情報
Ｓ１０１ 基板電位解析工程
Ｓ１０２ 電源電位解析工程
Ｓ１０３ 差分計算工程
Ｓ１０５ 遅延計算工程
Ｓ１０６ タイミング解析工程
Ｓ１０７ 電位判定工程
Ｓ１１８ 最適化工程
Ｓ５０４ ＲＣ値補正工程（補正工程）

Claims (18)

1. 基板制御技術を用いて設計した半導体集積回路について動作解析を行う方法であって、
   前記半導体集積回路の回路情報を用いて、電源電位の解析を行い、各回路要素における電源電位波形を求める電源電位解析工程と、
   前記回路情報を用いて、基板電位の解析を行い、各回路要素における基板電位波形を求める基板電位解析工程と、
   各回路要素について、前記電源電位波形および基板電位波形を用いて、差分計算を行い、電源電位と基板電位との差分値を表す電位差情報を求める差分計算工程とを備え、
   前記電位差情報を用いて、前記半導体集積回路の動作解析を行う
   ことを特徴とする半導体集積回路の動作解析方法。
2. 請求項１において、
   前記差分計算工程は、
   各時刻における電源電位と基板電位との差分のうち、最大の値を、前記差分値とするものである
   ことを特徴とする半導体集積回路の動作解析方法。
3. 請求項１において、
   前記差分計算工程は、
   電源電位の最大値と基板電位の最小値との差分、および、基板電位の最大値と電源電位の最小値との差分のうち、大きい方の値を、前記差分値とするものである
   ことを特徴とする半導体集積回路の動作解析方法。
4. 請求項１において、
   前記差分計算工程は、
   電源電位の平均値と基板電位の平均値との差分の値を、前記差分値とするものである
   ことを特徴とする半導体集積回路の動作解析方法。
5. 請求項１において、
   前記電位差情報から、回路動作への影響を求める回路動作影響算出工程を備えた
   ことを特徴とする半導体集積回路の動作解析方法。
6. 請求項５において、
   前記回路動作影響算出工程は、
   前記電位差情報が表す差分値が、予め定めた差分制約値を超えているか否かを判定するステップを有する
   ことを特徴とする半導体集積回路の動作解析方法。
7. 請求項５において、
   前記回路動作影響算出工程は、
   前記電位差情報が表す差分値から、閾値の変動量を求めるステップを有する
   ことを特徴とする半導体集積回路の動作解析方法。
8. 請求項５において、
   前記回路動作影響算出工程は、
   前記電位差情報が表す差分値から、ジッタの変動量を求めるステップを有する
   ことを特徴とする半導体集積回路の動作解析方法。
9. 請求項５において、
   前記回路動作影響算出工程は、
   前記電位差情報が表す差分値から、アナログデジタル変換回路またはデジタルアナログ変換回路の精度の変動量を求めるステップを有する
   ことを特徴とする半導体集積回路の動作解析方法。
10. 請求項５において、
    前記回路動作影響算出工程は、
    前記電位差情報が表す差分値を用いて、前記差分値と遅延との関係を表す遅延ライブラリを参照して、遅延を求めるステップを有する
    ことを特徴とする半導体集積回路の動作解析方法。
11. 請求項１０において、
    前記遅延ライブラリは、前記差分値と、立ち上がり遅延値および立ち下がり遅延値との関係を表す情報を有する
    ことを特徴とする半導体集積回路の動作解析方法。
12. 請求項５において、
    前記回路動作影響算出工程における算出結果から、雑音を減少させるように、前記回路情報を修正する最適化工程を備えた
    ことを特徴とする半導体集積回路の動作解析方法。
13. 請求項１２において、
    前記最適化工程は、基板コンタクトの数および間隔を調整するステップ、電源配線および基板配線の配線幅、並びに、メッシュ配線間隔を調整するステップ、電源配線、グラウンド配線および基板配線の相互間のデカップリング容量の数および量を調整するステップ、パッケージの種類、ワイヤの長さ、および容量の値を調整するステップ、雑音に影響する活性化率の高いセルの配置を調整するステップ、基板電位、および基板に流し込む電流量を調整するステップのうち、少なくともいずれか１つを有する
    ことを特徴とする半導体集積回路の動作解析方法。
14. 請求項１において、
    前記回路情報における抵抗値および容量値のうち少なくともいずれか一方に対して、製造ばらつきを考慮した補正を行う補正工程を備え、
    前記電源電位解析工程および基板電位解析工程は、前記回路情報に代えて、前記補正工程による補正後の前記回路情報を用いて、解析を行うものである
    ことを特徴とする半導体集積回路の動作解析方法。
15. 請求項１４において、
    前記補正工程は、トランジスタばらつきを考慮した補正を行うものである
    ことを特徴とする半導体集積回路の動作解析方法。
16. 請求項１４において、
    前記補正工程は、配線ばらつきを考慮した補正を行うものである
    ことを特徴とする半導体集積回路の動作解析方法。
17. 請求項１４において、
    前記差分計算工程は、
    前記半導体集積回路における各領域毎に、当該領域に属する各回路要素について前記電位差情報を求め、求めた電位差情報のうち絶対値が最大となるものを、当該領域における電位差情報として採用する
    ことを特徴とする半導体集積回路の動作解析方法。
18. 請求項１７において、
    前記各領域毎の電位差情報から、前記半導体集積回路における遅延値分布情報を求める遅延計算工程を備えている
    ことを特徴とする半導体集積回路の動作解析方法。

Images