JP3655064B2 - 半導体デバイス設計支援装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ設計支援装置に係り、特に高周波アナログ回路、アナログ・ディジタル混在回路等を精度よくシミュレーションし、効率的に高性能最適ＬＳＩ設計を支援する半導体デバイス設計支援装置に関する。
【０００２】
【従来の技術】
半導体製造技術の発展によりＬＳＩの高速化、高集積化が著しく進歩し、様々な高機能ＬＳＩの製造が可能となってきている。このようなＬＳＩにおいては、とリわけ高周波アナログ回路、アナデジ（アナログ・ディジタル）混在回路に関して高度な設計技術が要求されるばかりか、高性能、低価格化の要求が強く、それ故、高機能ＬＳＩに対するこのような要求に応えて、回路設計者はそれらの回路を低コストで短期間に設計しなければならない。そこで、回路設計支援装置に対しても、それにふさわしい支援機能を備えることが要求されてきている。
【０００３】
例えばＬＳＩの高速化、高集積化が進むと、高周波アナログ回路やアナデジ混在回路ではこれまで影響の少なかった、配線間のクロストークや半導体基板を介してアナログ回路部に伝わるディジタル回路部系統での発生ノイズなど、ＬＳＩ上での素子配置レイアウトパターンに依存する寄生の効果の影響も考慮して設計しなければならない。
【０００４】
そして、そのためには、これらの影響を正確にシミュレーションする必要がある。これらの影響を正確にシミュレーションするためには、電磁界解析、或いはデバイスシミュレーション等と呼ばれる解析を実行する必要があったが、これらは多大な計算時間を要するために実用的ではなかった。
【０００５】
そこで従来、基板を抵抗網としてモデル化したり、配線を抵抗成分と容量成分を持つモデルに置き換えるなどして回路シミュレーションを実行する文献１の如き方法が提案されている(文献１：Balshz R.Stanisic, Nishath K.Verghese, Rob A.Rutenbar, L.Richard Carley and David J.Allstot," Addressing Substrate Coupling in Mixed-Mode IC's: Simulation and Power Distribution Synthesis", IEEE Journal of Solid-State Circuits, Vol.9,No.3,pp.226-238,March,1994)。この方法によるシミュレーション結果と実験結果がよく一致していることは、一般的に認められている。
【０００６】
ところが、多数の素子がＬＳＩ基板上に２次元的に配置形成されている実際の集積回路では、それらの素子一つ一つを空間的位置関係を考慮して回路シミュレーションの入力データの形式に書き下すことは非常に困難であった。さらには、従来の回路シミュレーションはレイアウト設計とは独立に行われているために、そのシミュレーション結果からは、例えばノイズ源となるディジタル回路部とそのノイズの影響を受け易いアナログ回路部との位置関係の対応がとれないなどの問題点があった。
【０００７】
従ってシミュレーション結果を有効な情報として設計者へフィードバックできないために、効率的なＬＳＩ設計支援装置となり得なかった。
【０００８】
【発明が解決しようとする課題】
このように、ＬＳＩの設計にあたっては、ＬＳＩの高速化、高集積化に伴い、配線間のクロストークや、半導体基板を介してアナログ回路部に伝わるディジタル回路部系統での発生ノイズなど、ＬＳＩ上での素子配置レイアウトパターンに依存する寄生の効果の影響を考慮する必要がある。そのためには、高周波アナログ回路やアナデジ混載回路で問題となる寄生の効果をシミュレーションしなければならないが、そのためにＬＳＩ基板上に配置された素子や配線の寄生素子を抽出し、回路シミュレーションの入力データの形式に変換する必要がある。そして、従来、これは人手に頼ることになるが、これを人手により行うこと自体が極めて困難を伴う作業であった。しかも、そのシミュレーションはＬＳＩの素子レイアウト設計とは独立に行われていた。
【０００９】
従って、従来のＬＳＩ設計支援装置ではシミュレーションを行うことは大変な労力を伴う作業であり、また、せっかくシミュレーションしてもその得た結果を有効な情報として設計者ヘフィードバックできなかった。
【００１０】
そこで本発明の目的は、上記従来のＬＳＩ設計支援装置の問題点を解決し、レイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めて様々な解析が簡単に実行できるようにして、シミュレーション結果を有効な情報として設計者にフィードバックできるようにしたＬＳＩ設計支援装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明による半導体デバイス設計支援装置は、半導体集積回路を構成する素子や配線等の回路要素の形状や配置状況、及び物性定数、製造条件および演算条件等の情報を入力する入力手段と、これら入力された情報や解析結果を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等の回路要素を抽出し、等価モデルを作成する等価モデル作成手段と、前記等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換するデータ形式変換手段と、前記データ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を前記表示手段に出力する出力手段とを具備する。
【００１２】
また、このような構成の半導体デバイス設計支援装置において、
半導体集積回路製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩチップ上には存在しない回路を付加する手段を備え、
また、前記素子の形状や配置、配線の情報を表示する手段上からシミュレーションの各種設定法とシミュレーション結果の表示法を指定する機能を備えていることを特徴とする。
【００１３】
このような構成の本発明の半導体デバイス設計支援装置によれば、半導体集積回路を構成する回路要素である素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等の情報を入力手段により入力すると、表示手段にはこれら入力された情報が表示される。このとき、素子や配線等の形状や配置状況等はレイアウト画面（レイアウト状態がわかるような画像表示状態の画面）の状態で表示される。そして、等価モデル作成手段は前記情報から線形素子、非線形素子、配線等を抽出し、等価モデルを作成し、データ形式変換手段はこの等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換する。そして、演算手段はこのデータ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析し、出力手段は前記演算手段の演算結果を前記表示手段に出力する。
【００１４】
本発明システムでは、集積回路を設計するにあたり、集積回路を構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで演算手段により解析処理できるように、レイアウトデータから設計回路には現われない寄生素子の成分を等価モデルとして抽出し、回路シミュレーションの入力データの形式に変換することができる。
【００１５】
そして、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として任意の位置に自由に発生できる。
【００１６】
さらに、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。
【００１７】
そして、本システムでは、ＬＳＩを構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで解析できるように、レイアウトデータから寄生素子（寄生要素）を等価モデルとして抽出することができる他、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として自由に発生できるようになり、さらには、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。従って、効率よく高機能ＬＳＩを設計することができる。
【００１８】
また、本発明の半導体デバイス設計支援装置における前記等価モデル作成手段には、半導体基板界面上に形成されるトランジスタの大きさを参照して、前記半導体集積回路製造に無関係のマスクレイヤで作製されるマスクデータ図形の大きさを決定すると共に、当該決定した大きさのマスクデータ図形を発生させる機能を備える。
【００１９】
サブストレート基板を単位ブロックにつき、抵抗モデルが３次元的につながった抵抗網のかたちでモデル化し、単位ブロックのサイズ内における媒質の組成、寸法などから抵抗値を付与することにより、その電気的影響を回路シミュレータで解析できる。しかしその場合、このサブストレート基板モデルの実用的な大きさが重要である。
一般的には、このようなモデルの場合、そのサイズを細かく取るほど、高い精度の解析が期待できるが、細かくすればするほど、計算量が膨大なものとなり、従って、計算機の性能及び設計時間の制約から、必要以上にモデルのサイズを小さくすることは実用的でない。
【００２０】
しかし、トランジスタの大きさを参照して仮想的なマスクレイヤでの等価モデルデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる効果が得られる。
【００２１】
また、本発明の半導体デバイス設計支援装置における前記等価モデル作成手段は、前記の半導体集積回路製造に無関係なマスクレイヤで作製されるマスクデータ図形の大きさは、半導体基板界面付近、あるいは各種ウェルの境界付近、あるいは不純物の極性が異なる領域の境界付近、あるいは不純物濃度の異なる領域の境界付近、あるいは電極付近は、他の部分のマスクデータ図形の大きさに比べて小さくなるようにマスクデータを発生させる手段を備える。
【００２２】
サブストレート基板モデルの単位ブロックサイズは、大きすぎると解析精度に問題を残し、また、小さすぎると解析コストや解析所要時間の問題が生じることから、適正なサイズが必要となるが、このサイズを決定するに当たり、場所に応じてサイズを上記のようにすることで、適正なサイズで、しかも、一定の解析精度が期待できるような単位ブロックサイズのサブストレート基板モデルを発生させることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照しながら説明する。
【００２４】
（実施例１）
本発明はＬＳＩのレイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めて様々な解析（回路シミュレーション）が実行できるようにして、レイアウト設計したＬＳＩの回路シミュレーション結果を有効に設計者にフィードバックできるようにした半導体デバイス設計支援装置を提供することを目的としており、半導体集積回路を構成する素子の形状や配置、配線、及び物性定数、製造条件などのを情報を入力する手段と、画像を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等を抽出し等価モデルを作成する作成手段と、素子の抽出や等価モデルの作成のために必要な製造条件や物性定数を保存する保存手段と、前記抽出した素子や等価モデルを数値的に解析可能なデータ形式に変換する変換手段と、演算条件を入力する演算条件入力手段と、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を出力する出力手段から構成される半導体デバイス設計支援装置において、
半導体製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩ上には存在しない回路を付加する手段を備え、
また、シミュレーションの各種設定法とシミュレーション結果の表示法を選択指定することができる機能を備えていることを特徴としている。
【００２５】
図１は本発明の一実施例に係わるＬＳＩ設計支援装置の機能構成を示すブロック図である。図において、１はレイアウト情報入力手段、２はレイアウト情報保存手段、３は表示手段、４は素子抽出・等価モデル作成手段、５はモデル作成条件入力手段、６は入力データ作成手段、７は演算条件入力手段、８は演算手段、９は演算結果出力手段、１０は付加回路入力手段、１１は素子抽出用データ入力作成手段、１２は素子抽出用データ保存手段である。
【００２６】
これらのうち、レイアウト情報入力手段１はＬＳＩ設計に伴う素子等の各回路要素形成材料の配置場所、形、大きさ等のレイアウト情報、及び物性定数、製造条件、材料の特性等を示すパラメータ値等を入力する手段である。また、情報保存手段２はレイアウト情報入力手段１により入力されたこれらの情報を保存する手段である。表示手段３はレイアウト情報入力手段１により入力されたレイアウト情報やパラメータ情報等を表示する手段である。なお、簡単のために以降レイアウト画面とする。
【００２７】
素子抽出・等価モデル作成手段４は、情報保存手段２に保存されているレイアウト情報に基づき得られる設計ＬＳＩチップ上での線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等といった各回路要素について、その各空間的な位置や形状等の幾何学情報と、パラメータ値等をもとにレイアウト情報からその設計ＬＳＩチップの回路シミュレーションを行って数値的に解析することができるように、設計ＬＳＩチップの本来の回路構成要素となっている素子等の回路要素の抽出及び等価モデルの作成をする素子抽出・等価モデル作成手段である。ここで抽出、作成された素子及び等価モデルは、表示の指示があった場合、表示手段３のレイアウト画面上に、操作者が識別可能な記号等によって表示させることができるようにシステムを構成してある。このとき、抽出した素子等の回路要素の表示形態として、接続関係を基に複数の素子を合成させて表示させることも可能である。例えば、全ての端子の接続先が共通であるような複数のトランジスタがあった場合、それらは一つの記号で記述した方が明瞭である。
【００２８】
なお、素子抽出・等価モデル作成手段４は、素子等の回路要素の配置や電源等の配置状況に対応して生じることになる寄生素子や雑音などの要素については特別にそのための情報を与えられない限り、抽出対象とする構成にはなっていない。従って、寄生素子や前記雑音などの要素について、抽出してその等価モデルを得る必要がある場合には、特別にそのための情報を与えなければならない。これは同じ半導体基板上にある他の回路要素の動作あるいは配線を伝わる信号が原因となってこれら寄生素子や前記雑音などの要素が発生することになるためである。
【００２９】
モデル作成条件入力手段５は、素子抽出・等価モデル作成手段４で素子等の回路要素の抽出、等価モデルの作成をする際に必要とされる製造過程に関わる情報やモデルの精度、或いはモデル化する領域や位置等のモデル作成条件を入力するためのものである。
【００３０】
入力データ作成手段６は、素子抽出・等価モデル作成手段４で抽出、作成した素子等の回路要素や等価モデルを演算手段８が数値的に解析できるようなデータ形式に変換するためのデータ作成手段である。演算条件入力手段７は解析法の指定や演算結果の出力形態等を指定する演算条件入力手段である。演算手段８は回路を数値的に解析する演算手段であって、例えば、“ＳＰＩＣＥ”等のような回路シミュレーションプログラムを実行して回路解析する演算手段である。演算結果出力手段９はその演算結果を出力する演算結果出力手段である。
【００３１】
付加回路入力手段１０は、マウス等のようなポインティングデバイスを使用して、このポインティングデバイスとＧＵＩ（グラフィカルユーザインターフェース）機能の連携により、表示手段３のレイアウト画面上における所望の位置に、電源や信号源及び負荷等の外付け回路や任意の素子を付加すると共に、データにもそれを反映させるように処理する要素付加編集のための手段であって、ここで付加された回路、素子もまた入力データ作成手段６で演算手段８への入力データに変換することができる情報となる。
【００３２】
素子抽出用データ入力作成手段１１は、前記レイアウト情報入力手段１で作成したデータを元に抽出した素子や等価モデルとは別の寄生素子や等価モデル（等価的素子モデル）の抽出及び作成に必要な情報を自動的或いは手動により作成する手段であり、ＬＳＩ製造のための設計情報としては何のかかわりを持つことのない仮想的なレイヤであるマスクレイヤを用いて、高機能解析をするために必要とされる寄生素子、等価モデルの抽出及び作成に必要な情報を自動的或いは手動により作成する手段である。
【００３３】
素子抽出用データ保存手段１２は、素子抽出用データ入力作成手段１１により作成されたこれらの情報を保存する手段であり、個々の情報についても、素子抽出・等価モデル作成手段４により、素子等の回路要素の抽出及び等価モデルの作成が実行される。
【００３４】
図２はＬＳＩチップ形成のため、レイアウトした素子パターンＤptに、外付け回路Ｃout と付加回路Ｃadとしてのキャパシタを付加したときの表示手段３上のレイアウト画面表示例を示している。
【００３５】
次に上記構成の本装置に作用を説明する。
本システムは、従来からあるＬＳＩ設計支援装置の構成に、さらに付加回路入力手段１０、素子抽出用データ入力作成手段１１、素子抽出用データ保存手段１２の３つの機能要素を付加したものである。従って、入力手段１、情報保存手段２、表示手段３、素子抽出・等価モデル作成手段４、モデル作成条件入力手段５、入力データ作成手段６、演算条件入力手段７、演算手段８、演算結果出力手段９の各機能要素は従来からあるＬＳＩ設計支援装置の本来的に備えているものである。
【００３６】
図４を参照して処理の流れと動作を説明すると、本システムはまずはじめに、設計しようとするＬＳＩチップのレイアウトを行う（ステップＳ１）。これは入力手段１から行う。すなわち、操作者（設計者）は入力手段１を操作することでＬＳＩ設計に伴う素子等の回路要素の形成材料の配置場所、形、大きさ等のレイアウト情報、及び物性定数、製造条件、材料の特性等を示すパラメータ値等を入力する。この入力された情報は情報保存手段２に保存される。また、このとき、表示手段３にはそのレイアウト画面上に、入力中の状態（入力操作中の状態がわかるような画像）や入力後の状態がわかるように、そのレイアウト情報としてのレイアウト画像や、各種設定データなどが表示される。
【００３７】
ＬＳＩ設計に伴う必要情報の入力が終わると、次にこの入力された必要情報をもとにレイアウトデータＤ１−ａの作成処理に移る。レイアウトデータの作成処理は、モデル作成条件入力手段５から与えられる“製造過程に関わる情報”や “モデルの精度”、或いは“モデル化する領域”やその“位置”等のモデル作成条件と、情報保存手段２に保存されている情報とをもとに、素子抽出プログラムを用いて素子抽出・等価モデル作成手段４が素子等の回路要素の抽出処理を行い、また、等価モデルの作成をする（ステップＳ２）。
【００３８】
素子等の回路要素の抽出、等価モデルの作成が終わると、これらのデータは入力データ作成手段６に渡される。また、操作者（設計者）は、解析法の指定や演算結果の出力形態等を演算条件入力手段７においてあらかじめ設定してあり、従って、入力データ作成手段６はこれら素子抽出・等価モデル作成手段４および演算条件入力手段７からのデータや条件等の情報を用いてデータ処理することにより、演算手段８が数値的に解析できるようなデータ形式に変換する。例えば、演算手段８の用いる回路解析ソフトウエアが、回路シミュレーションのためのソフトウエアの代表格である“ＳＰＩＣＥ”であったとすると、この“ＳＰＩＣＥ”の実行に必要な情報である“素子等の各回路要素の接続情報”、“デバイスのサイズや特性”、“物理定数”、“解析法”や“出力形式”等をデータ変換処理によりネットリストとして生成し（ステップＳ３）、演算手段８に与える。演算手段８はこの入力されたネットリストを元に回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る。
【００３９】
演算手段８により回路シミュレーション演算結果が得られるとこれは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００４０】
また、寄生素子の影響を解析対象として加えたい場合には操作者は、システムの状態を仮想レイヤ設定モードとし、表示手段３のレイアウト画面を見ながら素子抽出用データ入力作成手段１１を操作してこの仮想レイヤ設定モードにおいて所望の領域に所望のサイズで仮想レイヤを設定する。すると、その情報が素子抽出用データ保存手段１２に保存され、また、表示手段３にそのときのレイアウト情報が表示されることになる（ステップＳ２１）。
【００４１】
一方、素子抽出用データ入力作成手段１１により寄生素子や等価モデル（等価的素子モデル）の抽出及び作成に必要な情報が自動的或いは手動により作成されており、ＬＳＩ製造のための設計情報としては何のかかわりを持つことのない仮想的なレイヤであるマスクレイヤを用いて、高機能解析をするために必要とされる寄生素子、等価モデルの抽出及び作成に必要な情報が作成されている。
【００４２】
そして、素子抽出用データ保存手段１２は、素子抽出用データ入力作成手段１１により作成されたこれらの情報を保存する。素子抽出・等価モデル作成手段４は、この保持された情報に基づき、個々の寄生素子、等価モデルの抽出及び作成を行い、次にこれらの情報を元に素子抽出・等価モデル作成手段４は、仮想レイヤにおける寄生素子の抽出ルールに従い、仮想レイヤにおける寄生素子の抽出処理を行い、また、その等価モデルの作成をする（ステップＳ２）。
【００４３】
仮想レイヤにおける寄生素子の抽出、等価モデルの作成が終わると、これらのデータは入力データ作成手段６に渡される。そして、入力データ作成手段６は演算条件入力手段７から与えられる解析法指定や演算結果の出力形態等の情報に従い、素子抽出・等価モデル作成手段４からのデータを用いてデータ処理することにより、設定した仮想レイヤに対する寄生素子についての等価モデルのデータを、演算手段８が数値的に解析できるようなデータ形式（ネットリスト）に変換する（ステップＳ３）。入力データ作成手段６においては、寄生素子データＤ１−ｂに対してもこのような処理が実施され、ネットリストを生成する。
【００４４】
演算手段８はこの仮想レイヤの寄生素子に対するネットリストについても回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る。
【００４５】
演算手段８により回路シミュレーション演算結果が得られると、これは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００４６】
この結果、設定した所望の仮想レイヤにおける寄生素子の影響も含めての回路シミュレーション結果を得ることができる。
【００４７】
また、本システムにおいては、付加回路入力手段１０により表示手段３のレイアウト画面上における任意位置に、仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置くことができるようになっている。設計途中のＬＳＩの回路シミュレーションを行うに当たって、電源や仮想信号源等の外付け回路を必要とするときや、寄生容量などを付加したい場合、操作者は、付加回路入力手段１０を用い、マウス等のポインティングデバイスの操作により、表示手段３のレイアウト画面上における任意位置に、電源や仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置く。
【００４８】
すると、この情報は入力データ作成手段６に入力されて、当該入力データ作成手段６により回路シミュレーションの入力データの形式（ネットリスト）に変換される。演算手段８はこれらの外付け回路や寄生容量に対するネットリストについても回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る（ステップＳ５）。
【００４９】
演算手段８により回路シミュレーション演算結果が得られると、これは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００５０】
この結果、外付け回路や寄生容量も含めての回路シミュレーション結果を得ることができる。
【００５１】
従って、これらの回路シミュレーション結果を参照して、必要に応じ、ＬＳＩチップにおける素子等の回路要素形成材料の配置場所、形、大きさ等のレイアウト情報を適宜に変更し、その変更後の条件での回路シミュレーションを行い、その回路シミュレーション結果を参照して必要に応じ、ＬＳＩチップにおける素子等の回路要素形成材料の配置場所、形、大きさ等のレイアウト情報を適宜に変更し、その変更後の条件での回路シミュレーションを行うといったことを繰り返すことで、所望の回路を最適状態となるように設計することができ、短時間にこれを行うことができるので、性能の良いＬＳＩの開発を容易に実施でき、かつ、開発コストの低減を図ることができるようになる。
【００５２】
なお、演算手段８による演算の結果を反映させて、表示手段３の画面上に示される素子等の回路要素及びモデルに対応するレイアウト上の位置及び形状を、他のレイアウトと判別可能な状態で表示することができるように、出力画像を加工する機能を出力手段９に持たせると、一層使い勝手の良い半導体デバイス設計支援装置を得ることができるようになる。また、演算手段８による演算結果が予め設定した条件を満たす場合、そのパラメータに関係する素子（素子等の回路要素）、素子配置（その素子等の回路要素の配置）、或いは配線を抽出し、判別可能な状態で表示手段３の画面表示するように、出力画像を加工する機能を出力手段９に持たせることも、使い勝手の良い半導体デバイス設計支援装置の提供につながる。
【００５３】
以上は、実施例１に関わる本発明のＬＳＩ設計支援装置の大まかな動作説明であった。次に、実施例１に関わる本発明のＬＳＩ設計支援装置の特徴点の細部を説明する。
【００５４】
本発明のＬＳＩ設計支援装置の最大の特徴は、“寄生素子を含む回路解析機能”、“付加回路入力による解析機能”、“解析方法の設定機能”の３種を付加したことにある。その詳細を次に説明する。
【００５５】
＜実施例１‐１＞
［寄生素子を含む回路解析機能］
本発明のＬＳＩ設計支援装置の特徴は、第一には、寄生素子を抽出する手段（素子抽出用データ入力作成手段１１）にある。サブストレートやウェル等の基板の影響は、それらの部分をレイアウトデータに依存する寄生として捉え、抵抗成分や容量成分からなる等価モデル（等価的素子モデル）として当て嵌めて回路シミュレーションすることにより、解析できるようになる。そこで、レイアウトされたＬＳＩチップのレイアウト状態から、寄生素子を抽出して等価的素子モデルとして当て嵌めるようにするのがこの素子抽出用データ入力作成手段１１の役割であり、このような素子抽出用データ入力作成手段１１を設けたことで、サブストレートやウェル等の半導体基板の影響を解析してＬＳＩチップの設計に反映させることを可能にした。
【００５６】
レイアウトデータから本来の回路構成素子（回路要素）を抽出し、シミュレーション可能な形態に変換するのは、図１中の素子抽出・等価モデル作成手段４であるが、当該素子抽出・等価モデル作成手段４では寄生素子については抽出対象外であり、扱うことができない。
【００５７】
そこで、本発明システムでは、前述する寄生素子の効果についてもシミュレーション可能とするために、素子抽出用データ入力生成手段１１と素子抽出用データ１２とを設けて、寄生素子抽出を行えるようにしている。
【００５８】
寄生素子の抽出のためには仮想レイヤが用いられる。そして、この仮想レイヤで描かれた図形から寄生素子を抽出する。ここで仮想レイヤとは、レイアウト画面上には存在するが、実際のＬＳＩ製造にあたっての回路・素子設計には用いられることがないマスクレイヤのこととする。
【００５９】
仮想レイヤには、ＬＳＩ基板の物理的形状を意味するレイヤとして、仮想サブストレートレイヤ（サブストレートを想定したレイヤ）や仮想Ｎウェルレイヤ（Ｎウェルを想定したレイヤ）、仮想Ｐウェルレイヤ（Ｐウェルを想定したレイヤ）等がある。また、特に設計者の知識を活かして寄生の抽出を行いたい部分がある場合には、配線層を想定した仮想配線レイヤを用いることもできる。
【００６０】
ＬＳＩ基板部分については、仮想レイヤはＬＳＩ基板の深さ方向に対して、浅い部分におくレイヤ（浅い部分の仮想レイヤ）と、深い部分におくレイヤ（深い部分の仮想レイヤ）の少くとも２層構造を持つものとする。つまり、ウェル部分はＬＳＩ基板の底までの深さを持っていないので、単層ではＬＳＩ基板の３次元構造を表現できないためである。これが２層構造を持たせる理由である。
【００６１】
このように、ＬＳＩ基板部分については最低限、２層の構造が必要になる。ただし、層が多いと抵抗網のメッシュが細かくなり（つまり、等価モデル化する対象の単位体積寸法である単位ブロックサイズが小さくなり）、精度は向上するものの、ノード数が増えて計算時間の増大につながるという問題点が出てくる。そこで、精度の許す範囲内でメッシュは粗い方が好ましい。
【００６２】
本実施例では、解析にあたって、上述したように、ＬＳＩ基板は浅い部分と深い部分とに分けるが、そのための基準としては、ここではウェルの深さを用いるようにする。
【００６３】
ウェルの深さはプロセスパラメータとして予め入力しておく。浅い部分にはＮウェル、Ｐウェル、そして、浅い部分のサブストレート等があり、その下に深い部分のサブストレートがある。各々の部分のメッシュの大きさも位置も必ずしも一致させる必要はない。浅い部分のレイヤで書かれた図形（等価モデルの単位サイズとしての直方体）のノード（等価回路接続点）と、深い部分のレイヤで書かれた図形（等価モデルの単位サイズとしての直方体）のノード（等価回路接続点）を接続させるために、両レイヤ間に仮想ヴィアレイヤを入力しておけば、この入力した仮想ヴィアレイヤを元に発生できるからである。
【００６４】
さらに、トランジスタ等の素子や配線などのように、ＬＳＩ基板の上部及び表面よりも上に作成された要素とＬＳＩ基板との結合のためにも、浅い部分のレイヤの上にも仮想ヴィアレイヤを発生させる。
【００６５】
パッドや基板電極は、深さ方向の構造に特徴を持つ場合があるので、基板表面上にある素子等とは別に抽出する。そのときは実際のレイアウトパターンデータを基に抽出できるので、仮想レイヤは用意する必要はない。高度な製造過程で埋め込み層や酸化膜層が内部に存在する場合は、相当する仮想埋め込みレイヤ等の層を追加する必要がある。
【００６６】
また、より高精度な解析をしたい場合には、深い部分のサブストレートをさらに複数の層に分けるようにすることもできる。さらにシリコン酸化物等で素子分離をする場合、浅い部分だけの場合や埋め込み層と同じ深さまでの場合など、そのトレンチの深さに合わせたモデルを用意しておく。ここで、各々の仮想レイヤで書かれた図形は平面的に表現されているが、厚みのある３次元構造を持っているものとする。
【００６７】
以下は深いサブストレート部分の抽出法について述べるが、他の部分についても同様に扱う。
始めに、抽出したい部分に対応した仮想レイヤで図形（等価モデルの単位サイズとしての直方体）を入力する。このとき、図形の入力は、レイアウト設計同様にマウス等を使用して入力するが、深い部分の場合は、図形の大きさと形、図形を発生させる範囲を入力することにより、連続的に図形を発生するようにプログラムすることができる。
【００６８】
浅い部分の場合は、既に描かれているウェル等の図形情報を参照し、対応するマスクレイヤを重ねて任意サイズの図形（等価モデルの単位サイズとしての分割ブロック（等価モデル単位ブロック）。この例では直方体）を発生するようにプログラムすることができる。このようにすると、同じ図形を複数描く場合には、ひとつの図形の大きさを入力しておき、同じ図形を図形自動発生により複数発生させるようにすれば、この同一図形複数描画の操作を簡単に済ませることができる。また、どの層においても、発生させる図形を長方形や特に正方形に限定しておくと、パッドや基板電極等があっても隙間なく平面を埋めることが容易となる利点がある。
【００６９】
また、ある領域を何分割するかを入力して図形を発生させるようにすると、設計者の知識を活かして精度良く解析したい部分については、より細かく分割できるようになり、解析結果から、さらに精度よく解析したい部分を細かく分割して解析し直す、というフィードバックを実施できるようになる。
【００７０】
各々の仮想レイヤで書く図形（等価モデル単位ブロック）の大きさは、その部分の抵抗率を基に最適に設定するようにする必要がある。例えば、ウェルの部分はサブストレートの部分に比べて抵抗率が高いので、図形の大きさの設定が大き過ぎると基板の面に平行な横方向の抵抗値が基板の深さ方向である縦方向の抵抗値に比べて大きくなってしまう。すると電流は抵抗の小さいサブストレートである深い部分のレイヤヘ流れ込むものばかりになり、ウェルの中を横方向に伝わる流れがなくなってしまう。そして、この場合、ウェルの縁の部分の効果を調べることができなくなる。
【００７１】
逆に図形の大きさの設定が小さ過ぎると、素子数、ノード数が増えて回路シミュレーションの計算時間の増大につながり、非効率的となる。
【００７２】
それ故、各々の仮想レイヤで書く図形の大きさは、その部分の抵抗率を基に最適に設定するようにする必要がある。
【００７３】
図形（等価モデル単位ブロック）の大きさの設定の一例としては、浅い部分の仮想レイヤで書かれる図形（等価モデル単位ブロック）の大きさはウェルの深さに合わせるようにすることがあげられる。そして、このようにすると、ウェル内の縦方向の抵抗値と横方向の抵抗値が同程度になるので、ウェルの縁の部分の効果も解析できることになる。また、深い部分のサブストレートの大きさも、同様にその深さに合わせて設定することで効率的に解析することができる。
【００７４】
仮想レイヤで描かれた図形（等価モデル単位ブロック）の一例として、四角形を基本図形とする図３に示すような直方体を考える。もちろんこれに限定されるものではなく、他の形状のブロックで表現されていても同様に抽出できる。
【００７５】
直方体図形で領域表現される図３に示す如きの等価的素子モデルは、直方体が６つの面（すなわち、ＦＣ1 ，〜ＦＣ6 の計６面）を持つことから、これらの面に対応させるように、上下端ノード（ＮＵ，ＮＤ）、左右端ノード（ＮＬ，ＮＲ）、前後端ノード（ＮＦ，ＮＢ）の計６つのノードを持ち、他の隣接等価的素子モデルとの電気的接続点となる。
【００７６】
これらのうち、上端ノードＮＵは直方体における上面ＦＣ1 に向けて伸びるノードであり、下端ノードＮＤは直方体における下面ＦＣ2 に向けて伸びるノードであり、左端ノードＮＬは直方体における左側面ＦＣ6 に向けて伸びるノードであり、右端ノードＮＲは直方体における右側面ＦＣ5 に向けて伸びるノードであり、前端ノードＮＦは直方体における前側面ＦＣ3 に向けて伸びるノードであり、そして、後端ノードＮＢは直方体における後側面ＦＣ4 に向けて伸びるノードである。
【００７７】
そして、直方体図形で領域表現される等価的素子モデルは、その対象がサブストレートの場合は、抵抗分が代表的要素と考えることができるので、ノード間を抵抗成分の要素でつないだ構成として示す。
【００７８】
つまり、直方体図形で領域表現された等価的素子モデルはその対象がサブストレートの場合は、上下端ノード間（ＮＵ−ＮＤ間）、左右端ノード間（ＮＬ−ＮＲ間）、前後端ノード間（ＮＦ−ＮＢ間）それぞれは、通常は、抵抗分がその代表的要素であることから、その抵抗成分でつながれた構成として等価回路を表現している。その抵抗の大きさはサブストレートの抵抗率と直方体図形の大きさで決まる。ただし、等価的素子モデルは、扱う信号が材料の誘電率から決まる時定数と比較して速いものとなってきた場合、等価的素子モデルには容量成分も持たせる必要がある。
【００７９】
等価的素子モデルは、その側面ノード（前後端のノードＮＦ，ＮＢあるいは左右端のノードＮＲ，ＮＬのノード）については、隣りに等価的素子モデルがある場合、当該隣りの等価的素子モデルの側面ノードと接続される。
【００８０】
フローティングなノードができないように、最も外側に置かれた等価的素子モデルについては、当該最も外側に相当する側面につながるノードを持たない構成に表現した等価的素子モデルを用意してこれを適用する。または、各ノードは影響の少ない高抵抗を介して接地するようなモデルを用意してこれを適用することにより、一種類のモデルでフローティングノードの問題を避けることもできる。
【００８１】
サブストレートの等価的素子モデルでは、底面のノード（ＮＤ）は接地すなわち、グランド（ＧＮＤ）に接続している。これはＬＳＩは、通常、パッケージに納めたときに抵抗率の小さい金属面の上に接着され、その金属面はグランド（ＧＮＤ）に接続されることが多いためである。ＬＳＩチップの底面側をグランド（ＧＮＤ）に落とさない場合での状態をシミュレーションする必要のあるときや、基板底面の影響をより詳しく解析したい場合は、等価的素子モデルの底面のノード（ＮＤ）をさらに抵抗網と接続させる必要がある。
【００８２】
このとき、基板抵抗網の抽出は入力した深い部分の仮想レイヤを元に発生させたレイヤを使えば良いので、新たに仮想レイヤを加える必要はない。または、初めから底面にノードの無いモデル（ＮＤの無いモデル）を用意しておくこともできる。
【００８３】
深い部分の仮想レイヤの等価的素子モデルの上面のノード（ＮＵ）は、入力した基板部分の仮想レイヤから発生させた仮想ヴィアレイヤを経て、浅い部分の仮想レイヤで描かれた直方体図形に接続している。
【００８４】
深い部分の仮想レイヤの直方体図形（等価モデル単位ブロック）と浅い部分の仮想レイヤの直方体図形（等価モデル単位ブロック）との位置関係を、図５に示す。ここでＬ1 は深い部分の仮想レイヤであり、Ｌ3 は浅い部分の仮想レイヤであり、Ｌ2 は仮想ヴィアレイヤ、そして、Ｌ4 は基板表面部分の仮想ヴィアレイヤである。ここで、深い部分の仮想レイヤＬ1 の図形（等価モデル単位ブロック）の大きさと、浅い部分の仮想レイヤＬ3 の図形（等価モデル単位ブロック）の大きさとが一致していないが、図５の場合は仮想ヴィアレイヤＬ2 を介して、深い部分の仮想レイヤＬ1 の上面のノード一つに対し、浅い部分の仮想レイヤＬ3 の底面のノードが４個接続している例を示している。
【００８５】
この仮想レイヤで書かれた図形（等価モデル単位ブロック）は、レイアウトＣＡＤ（コンピュータ設計支援装置）に備わっている素子抽出機能（素子抽出・等価モデル作成手段４の持つ機能）によって抽出され、入力データ作成手段６の持つデータ作成機能によって回路シミュレータの入力データの形式に書き下される。
【００８６】
レイアウトＣＡＤに備わっている素子抽出機能は素子抽出・等価モデル作成手段４の機能であり、これは素子抽出プログラムを実行することで実現し、このプログラム実行により素子抽出（素子等の回路要素抽出）を行うが、それには予め設定した素子抽出のルールに従う。素子抽出のルールは、ファイルとして記述されて用意してあり、この素子抽出のルールを記述した抽出ルールファイルを参照することで素子抽出処理を実行できる。
【００８７】
このとき、素子抽出プログラムが参照する抽出ルールファイルには、図の立体構造と等価モデルとの関係も入力しておく。他の仮想レイヤについても同様に扱う。
【００８８】
サブストレートの等価的素子モデルは単純な抵抗網で表現されるが、Ｐ型サブストレートとＮ型ウェルのように、異なる導電型の層が接する境界面ではＰＮ接合面の接合容量のように、単純な容量成分もしくは電圧依存性の非線形容量成分を持たせて、接合面の効果を考慮に入れると、より高精度のシミュレーションが実行できる。
【００８９】
配線については、従来のＴ型、Ｌ型、π型等のＲ，Ｌ，Ｃ，Ｇ成分の回路として抽出する。さらに、予め等価モデルを用意しておくことによって、直線の部分と折れ曲がっている部分とを区別して抽出することもできる。また、図６に示すように、配線用仮想レイヤＬp を配線パターンＰＬ上で任意の大きさに分割させるように小サイズで重ね書き入力設定することにより、等価的素子モデルは任意の段数で、集中定数モデルＭに置き換えることができる。なお、図６は配線部分を複数のＬ型集中定数モデルで抽出する例であり、抵抗成分（Ｒ成分）と容量成分（Ｃ成分）とからなるＬ型集中定数モデルで抽出する例である。
【００９０】
ここで、配線部分に仮想配線レイヤで上書きする図形（等価モデル単位ブロック）についても、上記仮想ウェルでの場合同様に、図形の大きさを設定して自動発生させることも、分割する段数を設定して自動発生させることもできる。そしてこれら各々の利点は、先の仮想ウェルの場合と同じである。この時、設定する大きさを、扱う信号の周波数の関数として与えることもできる。
【００９１】
つまり、設計中の回路が扱うことになる信号の周波数を入力して配線部分の寄生を抽出するか否かや、発生させる図形の最適な大きさを決めるといったことができるようになる。また、考慮する範囲を入力することにより、配線間容量を挿入するようにすることもできる。このとき、配線間容量の値は、並行して走っている部分の間隔と長さによって決まるようにする。
【００９２】
各々の等価モデルを構成する抵抗値や容量値等は、物理定数、製造条件、単位図形の大きさ、場合によっては回路の動作条件で決める。
【００９３】
以上の寄生素子抽出操作は、回路全体についても、指定した範囲内に限定させることも可能である。
【００９４】
また、サブストレートのモデルのように、線形素子だけで構成される場合、前処理として伝達関数を求めて不必要なノードを省略させるようにすることもできる。さらに、シミュレーションの精度要求や演算時間短縮要求等の理由により、それぞれの部分を、より単純なモデルに置き換えるようにすることや、指定した領域毎に合成してノード数を減らす操作を、前処理として用意しておくことも有効である。
【００９５】
＜実施例１‐２＞
［付加回路入力による解析機能］
本発明によるＬＳＩ設計支援装置の特徴として、第二には、付加回路入力機能を設けたことにある。
通常、設計者がレイアウト設計を行なっている際、そのレイアウトデータから抽出されたデータは、検証のためにスケマティックデータと比較されるのに使われていた。一方、回路シミュレーションはこのスケマティックデータをもとに行なわれていた。両データ間の違いはスケマティックデータの方にはＬＳＩチップ上には存在しない電源や信号源や負荷があり、これは回路シミュレーションを実行する上で必要なものである。
【００９６】
ところが、先に述べたように、より正確なシミュレーションを実行するためにはレイアウトデータを元にシミュレーションをする必要がある。そこで、この発明では、回路シミュレーションを実行するために必要な電源や信号源、そして、負荷などを、レイアウトデータに付加することのできる機能を設けて、回路シミュレーションを行えるようにした。実施例１‐２ではこのことについて説明する。
【００９７】
図１の付加回路入力手段１０では、マウス等のポインティングデバイスとＧＵＩ機能を用意して、当該マウス等の操作により、ＧＵＩ機能との連携のもとに表示手段３のレイアウト画面上における任意位置に、電源や仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置くことができる。レイアウト画面上では、それぞれの信号源等（Ｃout やＣad等）は予め用意された該当のシンボルを用いてシンボル表示される。
【００９８】
このシンボル表示のためのデータ（シンボルデータ）についても付加回路入力手段１０から入力データ作成手段６に入力されて、当該入力データ作成手段６により回路シミュレーションの入力データの形式に変換される。これらの付加回路Ｃadは、ある領域を持つ雑音源などの仮想電源として指定することもできる。
【００９９】
図７と図８はその表示例を示している。
図７では、表示手段３におけるレイアウト画面上のある点に、電源（等価雑音源）Ｅnoise が付加回路Ｃadとして付加されている様子を示している。つまり、ＬＳＩ設計のために、半導体基板上でのある領域に素子パターンＤptをレイアウトしたとして、そのレイアウトした素子パターンＤptの近くに、雑音源があることを表わすために、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加した様子を示している。また付加した信号源について、これに制御電源としての働きを持たせるように設定することもでき、これにより、例えば外部から設定する任意のノードの出力をその制御信号としたり、信号源の制御信号を任意に与えることができるなど、多様な解析に対応できる。
【０１００】
このような設定は、例えば、付加回路Ｃadの設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができ、このような設定が行われると、入力データ作成手段６は、外部から設定する任意のノードの出力をその制御信号とするようなデータを作成して演算手段８に与えたり、信号源の制御信号を任意に与えるようなデータを作成してこれを演算手段８に与えるといったことになる。
【０１０１】
また、図８は等価雑音源を方形領域で設定してシンボル表示した状態を示しており、Ｅnsa がその方形領域表示された等価雑音源領域である。つまり、図８では、電源（等価雑音源）Ｅnoise が長方形のある領域を持って存在している状態を与えるように、ある素子パターンＤptの近くに設定した例を示している。等価雑音源を領域表示形式で設定した図８のような形式の等価モデルにおいては、その領域内に電源（等価雑音源）Ｅnoise が、複数個、等間隔で接続されていることに相当することになる。そして、この場合、等価雑電源の数は等価モデルの精度に依存する。このような設定も付加回路の設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができる。
【０１０２】
また、付加回路入力手段１０により付加された信号源は、表示手段３のレイアウト画面上において、表示画面上に所望の領域を以て表示される。そして、この表示位置、および表示面積は、半導体基板上における各回路要素に対する当該信号源の及ぼす影響を反映する形で入力データ作成手段６はデータを作成し、演算手段８に与える。この結果、様々な状況での信号源の及ぼす影響をシミュレートすることが可能になる。
【０１０３】
＜実施例１‐３＞
［解析方法の設定機能］
本発明によるＬＳＩ設計支援装置の第三の特徴は、回路解析方法の設定機能にある。図１に示す本システムにおいて、回路解析を行うのは演算手段８であり、この演算手段８は回路シミュレーションを実施する演算処理手段であって、回路シミュレーションのためのソフトウエアである“ＳＰＩＣＥ”に代表される回路シミュレーションを実施する回路シミュレータである。この回路シミュレータにおいては素子等の回路要素の接続情報、デバイスのサイズや特性、物理定数、解析法や出力形式等を入力することにより、回路シュミュレーション演算結果を得ることができることは既に説明した。
【０１０４】
回路シミュレータは従来通り、シミュレーション単体としても実行できるが、レイアウト情報についてレイアウト画面上からも、過渡解析、交流解析、雑音解析、感度解析、定常解析等の解析が実行できるように機能構成してある。これは、演算条件入力手段７により、レイアウト画面上において、過渡解析、交流解析、雑音解析、感度解析、定常解析等のうちの任意の解析法を指定することで、指定解析法による解析が演算手段８で実行できるように、入力データ作成手段６がデータ作成するよう構成したことで実現される。
【０１０５】
このような機能を入力データ作成手段６に持たせたことで、演算条件入力手段７により、レイアウト画面上において、過渡解析、交流解析、雑音解析、感度解析、定常解析等のうちの任意の解析法を指定すれば、演算手段８はその解析法による解析を行い、回路シミュレーション結果を得る。
【０１０６】
解析のための設定のうち、出力を見たいノードについては、レイアウト画面上で或いはスケマティック画面上で、マウス等のポインティングデバイスなどによる設定操作を行うことにより、指定できるものとする。これはマウス等のポインティングデバイスなどによる設定操作情報をもとにレイアウト情報入力手段１がその指定情報を出力する。
【０１０７】
このように、レイアウト画面上でノード指定が出来、回路シミュレーションができるようになると、例えば、ＬＳＩチップ上でディジタル回路部分からどの程度の範囲内にある素子（素子等の回路要素）に、どのようなノイズが乗っているか、という位置情報をレイアウト設計にフィードバックできるようになる。回路シミュレーション解析結果を見たいノードは複数箇所設定することもできる。
【０１０８】
回路シミュレーション実行に必要な電源、信号源、負荷の特性については前記付加回路入力手段１０で与えることも、あるいは回路シミュレーションに際して参照するための基礎情報を与えるために用意するファイルに、予め書いておくようにすることによっても、設定できる。回路シミュレーション解析結果は数値データとして、また、必要に応じ、特性がビジュアルに読み取れるようなグラフ形式で表示される。
【０１０９】
さらに、予め、レイアウト画面上に発生させておいたシンボルからもノードを指定することができる。例えば、感度解析を実行する時などは多数の解析結果を出力するために、レイアウト画面上で解析する素子（素子等の回路要素）を指定することができると設計時間の短縮につながる。
【０１１０】
また、様々な表示モード（出力モード）を持つ表示プログラムを用意してあり、これにより、ユーザにとって使い易い、あるいは、状態の掴み易い解析結果表示を行うことができるシステムとなっている。
【０１１１】
例えば、標準の表示モードを選択すると、解析結果は素子（素子等の回路要素）及びそのパラメータを表形式で表示される。その中で素子（素子等の回路要素）またはそのパラメータを指定すると、解析結果がグラフ形式で表示される。また、解析結果をレイアウト画面上の対応する素子（素子等の回路要素）の領域、あるいはその素子（素子等の回路要素）のシンボルで表示させる出力モードも指定できる。この出力モードで表示させると、位置情報を設計にフィードバックできるという効果がある。さらに、その表示された素子（素子等の回路要素）のパラメータのうち、影響の大きい複数個の要素を表示させるときの個数、一定値以上の影響のある要素を表示させるときのしきい値を指定できる。
【０１１２】
これらは、所望の性能を持つ回路設計の時間短縮に有効である。
回路シミュレーションによる雑音解析については、レイアウト画面上の任意の位置に等価雑音源として信号源を設定し、その影響を解析する。前記レイアウト画面上に付加した等価雑音源に制御電源としての働きを持たせ、その制御信号は任意に指定することや、またあるいは、指定したノードの出力から与えることができるようにすると、雑音の特性の理解につながり、その雑音対策に対する有効な情報が得られるようになる。
【０１１３】
すなわち、図７で説明したように、表示手段３におけるレイアウト画面上の所望の位置に、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加してみる。つまり、ＬＳＩ設計のために、半導体基板上でのある領域に素子パターンＤptをレイアウトしたとして、そのレイアウトした素子パターンＤptの近くに、雑音源があることを表わすために、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加してみる。そして、付加した信号源について、これに制御電源としての働きを持たせるように設定する。これにより、任意の領域に等価雑音源を置いた時に、その等価雑音源が近傍の回路に及ぼす影響を解析することができるようになる。
【０１１４】
このような設定は、例えば、付加回路Ｃadの設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができ、このような設定が行われると、入力データ作成手段６は、等価雑音を周囲の回路に与えるようなデータを作成してこれを演算手段８に与えるといった処理をすることになる。
【０１１５】
また、図８のような方形領域の等価雑音源Ｅnsa を設定した場合には、その領域内に電源（等価雑音源）Ｅnoise が、複数個、等間隔で接続されていることに相当する状態を作り、そして、この場合、入力データ作成手段６は、等価雑音を複数の等価モデルの分布で表すと共に、この分布する等価モデルから周囲の回路に影響を及ぼすようなデータを作成してこれを演算手段８に与えるといった処理をすることになる。
【０１１６】
この結果、様々な状況での雑音信号の及ぼす影響をシミュレートすることが可能になる。
【０１１７】
このように前記レイアウト画面上に付加した等価雑音源に制御電源としての働きを持たせ、その制御信号は任意に指定することや、またあるいは、指定したノードの出力から与えることができるようにすると、雑音の特性の理解につながり、その雑音対策に対する有効な情報が得られるようになる。
【０１１８】
なお、一般的なＬＳＩ設計の手順は、初めに回路設計が行われ、その後にレイアウト設計が行われる。回路設計は所望の特性が得られることが確認されるまで回路シミュレーションでの解析を繰り返しながら行われる。引続き行われるレイアウト設計は、レイアウトパターンに依存する回路特性を劣化させる効果を考慮に入れて行われる。
【０１１９】
完成したレイアウトパターンから素子を抽出し、回路設計時に使ったスケマティックデータと比較したり、抽出したデータを用いて回路シミュレーションを実行してその回路の特性を確認することで、レイアウトデータの正当性が検証できる。
【０１２０】
さらに、配線間の寄生の効果を含めて素子抽出を行ったり、先に説明した機能により基板の効果を含めて解析できるようにそのモデルを抽出することにより、レイアウトパターンに依存する効果の影響も解析できる。
【０１２１】
ところが、いわゆるアフターシミュレーションによる検証は、最低限、回路ブロックレベルでレイアウト設計が完了していなければ実行できない。回路ブロックレベルで寄生の効果等を解析しても、回路特性の劣化に寄与している部分を特定できないことがある。さらにレイアウト設計上のミスの修正や寄生の影響の改善のためにレイアウトデータに手を加える必要がある場合、大がかりな修正作業を伴うことになり、これは設計時間の浪費と新たなレイアウトミスを生み出す危険性につながる。
【０１２２】
そこでレイアウト設計の途中でも、そのモデルの抽出を行い、回路シミュレーションを実行できるようにすると、適宜細かな修正ができるために設計時間の短縮につながり、また回路特性の劣化に寄与している部分の特定ができ、最適なＬＳＩ設計のために極めて有効である。
【０１２３】
レイアウトデータ上にまだない素子については、スケマティックデータ上の素子を用いて補完する。これはレイアウトデータ上の素子に、それに対応するスケマティックデータ上の素子と同じ名前を付けておくことで可能となる。
【０１２４】
配線についても同様に、スケマティックデータ上のノード名を対応させることで補うことができる。補完のために用いた素子や配線についてはレイアウト画面上ではシンボルや線で表示させておくと、設計者の目による接続関係の検証も兼ねることができる。
【０１２５】
一通り完成したレイアウトデータからの部分的な素子抽出も、レイアウトに依存する回路特性を劣化させている部分の特定に非常に有効である。これはトランジスタなどの素子に限らず、配線を配置させる時にも有効である。その配置させようとしている配線部分だけを等価モデルに置き換え、回路シミュレーションによる解析を繰り返すことで最適な位置や形状を選択することができる。
【０１２６】
レイアウト画面上で素子抽出を行う範囲の指定方法には、マウス等で範囲を入力する方法や現在のウインドウ画面上で見えている範囲を自動的に設定する方法等が有用である。さらに、ある指定された部分をモデル化したときにその等価回路、或はＳパラメータやＹパラメータなどの値を表示するウインドウを開き、そこにその等価回路やそれらのパラメータの値を表示させるようにすると、素子間、配線間等の影響を定量的に判断することができる。
【０１２７】
一旦開いたウインドウは、閉じる命令があるまで残しておくようにすると、レイアウトパターンの変更前後の等価回路、或は各種パラメータを比較することができる。
【０１２８】
熟練した設計者の場合、素子値を含めた等価回路や各種回路パラメータの値が表示されるとそのモデル化された部分の回路特性へ与える影響を回路シミュレーションを実行しなくても把握することができる。これはＬＳＩ設計時間の大幅な短縮につながる。サブストレート基板等を抵抗網等の等価回路でモデル化して回路シミュレーション可能な形式で抽出する場合、その抵抗網のメッシュの切り方をどう選ぶかが重要な問題となる。
【０１２９】
先にも述べたように、メッシュが粗すぎる場合、精度が悪く、シミュレーション結果の信頼性が落ちる。メッシュが細かすぎる場合、抽出した素子数が多すぎ回路シミュレーションの計算時間の増大を招いたり、あるいは計算機のメモリの制限から計算不能に陥ることもあり得るといった不都合が生じる。
【０１３０】
そこで、回路特性への影響の大きい所ではメッシュを細かく刻み解析の精度を高め、影響の小さい所ではメッシュを大きく刻み素子数の増大を抑えることが望ましい。モデル抽出用に仮想レイヤで書かれた図形の大きさは、当初、大きくとっておく。
【０１３１】
例えば、ウェルの部分にその大きさに合わせた一つの図形を割り当てる。その後、シミュレーションを繰り返しながら回路の出力信号や回路の仕様に関係する端子での信号への影響の大きなところを細かくしていく。その回路の周波数特性や過渡応答の中のある項目に着目し、それを指標にして回路特性への影響を判定する。その差分値を設計者が見て、必要であると判定した時にメッシュの刻みを小さくする。
【０１３２】
つまり、仮想レイヤで書かれた個々の図形の大きさを小さくする。その差分の判定基準値を予め設定しておく事により、この操作を自動化するようにプログラムしておく事も設計時間の短縮に有効である。
【０１３３】
一定の抵抗網のモデルでそのメッシュの刻みを大きさを変えるのに代わって、従来のトランジスタのモデルのように、複数のレベルのモデルを用意しておき、指定を受ける毎に、より精密なモデルに置き換えていく、という方法も同じ目的に有効である。
【０１３４】
これまでの寄生素子抽出法は、サブストレートやウェルなどの基板の物埋的形状の違いに合わせて予め、用意してあるモデルを用いて抽出するというものであった。そのために、基板上に作られる全ての構造について、モデルを用意しておかなければならなかった。
【０１３５】
しかし、基板部分、Ｎ型及びＰ型ウェル、埋め込み層、酸化膜部分、ポリシリコン層、アルミ配線部分等、ＬＳＩの断面構造に合わせて、各々を予めサブモデルとして用意しておき、仮想レイヤで書かれた図形の大きさの範囲毎に、深さ方向の構造の違いをそのサブモデルを用いて一定の大きさのモデルを発生させるという方法も考えられる。
【０１３６】
この方法でも、モデルとして扱うメッシュの切り方を一様に設定しておくことも、先に説明したように、解析を繰り返しながら大きなものから必要な部分を次第に細かくすることも可能である。
【０１３７】
以上、実施例１にて説明した本システムは、半導体集積回路を構成する素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等を入力する入力手段と、これら入力された情報や解析結果を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等の回路要素を抽出し、等価モデルを作成する等価モデル作成手段と、前記等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換するデータ形式変換手段と、前記データ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を前記表示手段に出力する出力手段とを具備して構成した。
【０１３８】
また、このような構成の半導体デバイス設計支援装置において、
半導体製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩチップ上には存在しない回路を付加する手段を備え、
また、前記素子の形状や配置、配線の情報を表示する手段上からシミュレーションの各種設定法とシミュレーション結果の表示法を指定する機能を備えるようにした。
【０１３９】
そして、このような構成の本発明の半導体デバイス設計支援装置は、半導体集積回路を構成する素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等を入力手段により入力すると、表示手段にはこれら入力された情報が表示される。このとき、素子や配線等の形状や配置状況等はレイアウト画面（レイアウト状態がわかるような画像表示状態の画面）の状態で表示され、また、等価モデル作成手段は前記情報から線形素子、非線形素子、配線等を抽出し、等価モデルを作成し、データ形式変換手段はこの等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換する。そして、演算手段はこのデータ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析し、出力手段は前記演算手段の演算結果を前記表示手段に出力して表示に供するといったものである。
【０１４０】
このような本発明システムでは、集積回路を設計するにあたり、集積回路を構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで演算手段により解析処理できるように、レイアウトデータから設計回路には現われない寄生素子の成分を等価モデルとして抽出し、回路シミュレーションの入力データの形式に変換することができる。
【０１４１】
そして、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として任意の位置に自由に発生できる。
【０１４２】
さらに、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。
【０１４３】
従って、効率よく高機能ＬＳＩを設計することができる。
【０１４４】
（実施例２）
ところで、上述した“文献１”によれば、サブストレート基板を単位ブロックにつき、図３に示す抵抗モデルが３次元的につながった抵抗網のかたちでモデル化し、単位ブロックのサイズ内における媒質の組成、寸法などから抵抗値を付与することにより、その電気的影響を回路シミュレータで解析できることが示されている。
【０１４５】
しかしその場合、このサブストレート基板モデルの実用的な大きさについての知識が必要になる。
【０１４６】
一般的には、このようなモデルの場合、そのサイズを細かく取るほど、高い精度の解析が期待できることが知られているが、細かくすればするほど、計算量が膨大なものとなり、従って、計算機の性能及び設計時間の制約から、必要以上にモデルのサイズを小さくすることは実用的でない。
【０１４７】
そこで次に、サブストレート基板モデルの実用的な大きさ（サブストレート基板部分の等価モデルの単位ブロックサイズ）を明確にして効率的な解析を可能にする半導体デバイス設計支援装置の実施例を説明する。
【０１４８】
＜実施例２‐１＞
ここに実施例として示す本発明のＬＳＩ設計支援装置の特徴は、精度と演算効率との関係から実用的な大きさのサブストレート基板モデル（実用的な等価モデル単位ブロックサイズ化したサブストレート基板モデル）を発生させることにある。
【０１４９】
一般に、図３に示す如きのサブストレート基板モデルは、所定サイズの直方体形状を単位ブロックとしてこれをモデル化対象領域としたものであり、このモデル化対象領域としての単位ブロック内を、抵抗網で等価回路モデル化したものである。そして、この単位ブロックのサイズを小さくして、基板部分をより細かな抵抗網とすることで精度の高い解析が実行できることは知られている。
【０１５０】
ここで、単位ブロック形状を直方体形状とした図３のサブストレート基板モデルにおいて、各ノード（ＮＵ，ＮＦ，ＮＤ，ＮＢ，ＮＲ，ＮＬ）はそのノードのある各側面（直方体の面ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５，ＦＣ６）の領域を代表する点を表していることがわかる。つまり、直方体形状の単位ブロックにおける各側面はそれぞれ等電位面であると考えられる。
【０１５１】
従って、サブストレート基板モデルの大きさ（単位ブロックの大きさ）は解析上、等電位面として表現できる領域の大きさを表していることになる。
【０１５２】
ここで図３のサブストレート基板モデルは単位ブロック形状を直方体形状で表してあり、以下の説明も直方体としてなされているが、本発明の本質はサブストレート基板モデルの形状については平面を埋め尽くすことのできる多角柱、例えば三角柱や六角柱であるならば何でも良く、必ずしも直方体である必要は無い。
【０１５３】
次にトランジスタの代表的なモデルの例を図９に示す。通常回路の解析においては、トランジスタモデルとしてはこの様な良く知られているトランジスタの集中定数モデルが用いられる。この図９のモデルでは、ゲートＧやドレインＤ、ソースＳと同様に、実際にはある領域を持つたバルクまたはバックゲートＢについても一つのノードで扱われている。
【０１５４】
寄生容量（Ｃg5，Ｃgd，Ｃgb，Ｃdb，Ｃsb）のように、トランジスタの大きさの効果を含んでいる要素もあるが、バックゲートＢは領域を持たない一つのノードとして扱われている。
【０１５５】
つまり、トランジスタとサブストレート基板との相互作用はトランジスタの代表点である“Ｂ”なるノードを介して行われていることになる。従って、トランジスタ形成領域部分から見た基板部分の領域（ゲート側から見てゲートＧ、ソースＳ、ドレインＤと寄生容量で結ばれた先とチャネル領域の対向側）とサブストレート基板モデルの大きさ（単位ブロックのサイズ）で決まる等電位面（この場合の等電位面は１素子分のトランジスタ形成領域とそれに対向する基板の領域の対峙面）の領域を一致させることが、サブストレート基板モデルの妥当な大きさであることがわかる。
【０１５６】
たとえ、１素子分のトランジスタの内部構造に合わせて基板側のノードを細かくとったところで（単位ブロックサイズを小さくして１素子分のトランジスタの内部構造に合わせたサイズとしてみても）、トランジスタと基板とを結ぶノードは一点しかないために、トランジスタの大きさよりも細かな空間分解能は冗長であるばかりか、素子数、ノード数の増大を招き、解析の演算効率を劣化させることにもつながる。
【０１５７】
従って、サブストレート基板モデルの実用的な大きさ（サブストレート基板モデルの実用的な単位ブロックのサイズ）の決め方の一つは、基板上に作られるトランジスタ等の素子の大きさを参照してその素子の形成領域サイズに合わせる方法である。トランジスタ等の素子領域形成面に対向する位置での基板モデル上面サイズを次のように決めると良い。
【０１５８】
［ｉ］ 第一には、トランジスタのゲート、ソース、ドレインを形成するためのレイアウトデータの図形の領域を完全に含む最小の正方形、あるいは長方形の上面形状とすることである。
【０１５９】
［ii］ 第二には、トランジスタのチャネルを形成する部分に相当する、ソースとドレインを形成するためのレイアウトデータに挟まれた領域に対応する領域形状の上面形状とすることである。
【０１６０】
［iii］ 第三には、少なくとも一つのソースあるいはドレインの部分を共 有し、同一のゲート電圧が与えられるように接続された複数のトランジスタ群の全てのソース、ドレイン、ゲート部分を形成するレイアウトデータの図形の領域を完全に含む最小の正方形あるいは長方形の上面形状とすることである。
【０１６１】
［iv］ 第四には、レイアウトＣＡＤの素子抽出ルールでトランジスタを認識するための条件を満たしている領域対応の上面形状とすることである。
【０１６２】
以上のいずれかの方法の中から指定されたものを用いてトランジスタの大きさとし、それに合わせてサブストレート基板モデルの大きさを決定する。
【０１６３】
実施例１では、ＬＳＩ製造には関与しない仮想的なマスクレイヤを介在させるという考え方を導入し、この仮想的なマスクレイヤを介してトランジスタ等の素子とその下部の層の基板の各モデルとの等価的結合関係を見出すようにすることにより、サブストレート基板モデルを寄生素子として抽出できるものとした。従って、以上の方法で、トランジスタの大きさを参照してＬＳＩ製造には関与しない仮想的なマスクレイヤでのデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる。
【０１６４】
図１０に、トランジスタＴｒと、仮想レイヤ（仮想的なマスクレイヤ）Ｌiに 設定した単位領域（仮想レイヤ単位領域）ＵＡと、サブストレート基板モデルＳmodelの関係を示す。
【０１６５】
これは、前記第一のトランジスタの大きさの決め方（［ｉ］の方法）にしたがった例を示している。ここで仮想レイヤＬiとは上述したように、寄生素子の抽 出のためにＬＳＩ基板上で素子と基板の等価モデルとを結合させるための仮想的なレイヤであり、レイアウト画面上には存在するが、実際のＬＳＩ製造にあたっての回路・素子設計には全く用いられることがないマスクレイヤのことである。
【０１６６】
このように、実施例２‐１においては、トランジスタの大きさを参照して仮想的なマスクレイヤでの等価モデルデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる効果が得られる。
【０１６７】
次にサブストレート基板モデルの単位ブロックサイズは、大きすぎると解析精度に問題を残し、また、小さすぎると解析コストや解析所要時間の問題が生じることから、適正なサイズが必要となるが、このサイズを決定するに当たり、一定の解析精度が期待できるような単位ブロックサイズのサブストレート基板モデルを発生させる手法を具体的に説明する。
【０１６８】
＜実施例２‐２＞
本発明のＬＳＩ設計支援装置の特徴は、第五には、一定の解析精度を期待できるような形状を持つサブストレート基板モデルを素子抽出用データ入力作成手段１１が発生できるようにすることにある。
【０１６９】
先に示した文献１によれば、基板モデルを細かく刻む方向、つまり基板抵抗網を細かく刻む方向を、基板における深さ方向と、基板における平面方向とでそれぞれ変えることにより、異なる解析結果が得られることが示されている。
【０１７０】
ところが、回路設計者が有効な基板抵抗網の刻み方に関する知識を必ず持っているとは限らない。そして、基板抵抗網の刻み方を誤ると解析結果は大きな解析誤差を含むことになりかねない。
【０１７１】
それ故、大きな解析誤差を生じさせてしまうようなサブストレート基板モデルの発生を避けなければならない。
【０１７２】
理想的には図３で示すサブストレート基板モデルを、常に立方体の単位ブロック形状にしておけばモデルの形状による精度の変動を気にせず、解析することができる。ところが実際、サブストレート基板はウェルや埋め込み層の存在により、基板の深さ方向によってその媒質の抵抗率は変わってくる。
【０１７３】
そのため、サブストレート基板の深さ方向の構造の各々の抵抗率に合わせて、別々のサブストレート基板モデルを用意する必要がある。
例えば、ウェルの部分はウェルの抵抗率と誘電率とによって決まる素子値の抵抗要素と、容量要素から構成されるウェル部分のモデルを発生させるようにする。しかし、このウェル部分のモデルをウェルの深さに合わせて寸法を決めた立方体状の単位ブロックとした基板モデルを使用することとした場合、ウェルの深さは基板の厚さに比べて薄いために、ウェルの部分だけで多くのサブストレート基板モデルを発生させることになり、基板全体として大幅な素子数、ノード数の増大につながる。
【０１７４】
そこで、本発明の実施例２‐２ではこれを適正に保つことができるように、サブストレート基板モデルの単位ブロックサイズを縦ａ、横ｂ、高さｃとしたときに、モデルの立方体からのずれを、
ｃ＜１０×ａ， ｃ＜１０×ｂ
まで許容するようにする。
【０１７５】
このようにすると、精度の低下を抑えつつ素子数、ノード数の増大を避けることができる。サブストレート基板モデルは基板の深さ方向の構造に合わせて素子値の変わるモデルを用意する必要があるが、各々のモデルの大きさは深さ方向の構造の物理的な大きさをもとに決める。
【０１７６】
これは図１のシステムにおけるモデル作成条件入力手段５による入力情報や、レイアウト情報保存手段２に保存されたレイアウト情報に基づくものであり、具体的には、サブストレート基板の厚さ、及びその厚さを何層で表現するかについて指定した値、ウェルの部分の平面的な大きさや深さ、埋め込み層の厚さ、及び埋め込み層のある深さ、絶縁体層の厚さ、及び絶縁体層のある深さ、トレンチの幅、長さ、深さ、基板電極の大きさである。
【０１７７】
これらの寸法情報を用いて各層各位置の基板モデルの単位ブロックサイズ縦ａ、横ｂ、高さｃを
ｃ＜１０×ａ， ｃ＜１０×ｂ
なる範囲で適宜、調整しつつ素子抽出用データ入力作成手段１１にデータ作成処理を実行させることにより、素子数、ノード数の増大を抑えつつ有効に三次元空間を埋め尽くすようにモデル化することができる。
【０１７８】
ノード数あるいは素子数の増大を抑えながら一定の解析精度を期待できるような形状寸法の単位ブロックとしたサブストレート基板モデルを発生させる具体例を次に説明する。
【０１７９】
＜実施例２‐３＞
本発明のＬＳＩ設計支援装置の特徴は、第六には、ノード数あるいは素子数の増大を抑えながら一定の解析精度が期待できるような形状寸法を持つサブストレート基板モデルを発生させることにあり、その例を実施例２‐３として次に説明する。
【０１８０】
一般的には基板抵抗網を細かく刻む程、つまり、単位ブロックのサイズを小さくする程、高精度の解析ができることが知られているが、むやみに基板抵抗網を細かく刻むことはノード数素子数の増大を招き、実用的でない。
【０１８１】
そこで本発明では、サブストレート基板界面付近、各種ウェルの境界付近、電極付近等では細かな基板抵抗網となるように（細かなサイズの単位ブロックとなるように）、また、その他の領域では粗くなるように（大きなサイズの単位ブロックとなるように）仮想レイヤの図形（形状パターン）を発生させるようにする。
【０１８２】
具体的には、例えば図１１に示すようにウェルの部分とサブストレートの部分が不連続に接していると仮定できる境界面ｆを含む層Ｌ0、およびその層Ｌ0から複数の層Ｌaの部分の基板モデル（サブストレート基板の等価モデル）は、その 外側の層Ｌb，Ｌc部分の基板モデルと比べて小さなものにする。例えば、モデル化対象のサイズを小さく設定した基板モデルのサイズ（単位ブロックサイズ）は、モデル化対象のサイズを大きく設定した基板モデルのサイズに対して“縦”，“横”，“高さ”をそれぞれ１／２とする。つまり、小さな基板モデルのサイズは、大きな基板モデルのサイズに対して“縦”，“横”，“高さ”をそれぞれ１／２とする
ここで簡単のため図１１では抵抗網を立方体型の単位ブロックによるモデルで表してある。以降、説明のための図面はこれに従う。
【０１８３】
この発明の効果を調べるために、図１２に示すようにサブストレート基板界面ｆ上にある二つの電極Ｅ１、Ｅ２間の抵抗値を求める実験を行った。図１２に示すように、基板界面ｆ付近のみを細かな抵抗網とし（細かなサイズの単位ブロックとし）、その範囲を変えて調べた。複数の電極間距離について、基板抵抗網を用いた回路シミュレータでの解析結果と同じ条件のデバイスシミュレータの解析結果を比較した。
【０１８４】
図１３に基板抵抗網のノード数とデバイスシミュレーション結果との平均誤差の関係を示す。この図より、ノード数７００〜８００以上で誤差が１．５％以下であることがわかり、基板界面付近のみを細かな抵抗網に刻んだものでも、実用的な演算精度が得られている様子が確認できる。
【０１８５】
図１１は基板の深さ方向に対して基板モデルの大きさを変えることを説明したが、さらに平面方向に対しても適用できる。なお、図１４に示すように、電極に近い領域部分に対してのみ、細かく刻んだ抵抗網となるようなモデルを割り当てることによっても同様の効果が得られる。
【０１８６】
以上の例では、境界付近部分のサブストレートモデルの大きさ（単位ブロックの大きさ）はその外側のサブストレートモデルの大きさの“１／２”とした。このように、大きさの異なる基板モデルの大きさの比を“整数分の一”あるいは“整数分の二”といった具合に決めておくと、図１５のように、大きなモデルの等電位面を介して大きさの違うモデルの接続が容易に扱える。
【０１８７】
次に寄生素子を抽出した後に仮想レイヤで作製されたマスクデータを自動的に消去する処理のための具体例を説明する。
【０１８８】
＜実施例２‐４＞
本発明のＬＳＩ設計支援装置の特徴は、第七には、寄生素子を抽出した後に仮想レイヤで作製されたマスクデータを自動的に消去する処理にある。
実施例１では、ＬＳＩ製造には関与しない仮想的なマスクレイヤを導入することにより、素子形成領域の部分及びその近傍と、サブストレート基板部分との関連付けを可能にし、これによってサブストレート基板を寄生素子として抽出し、これを含めた回路シミュレータでの解析を可能とした。
その一方で、当該新たに導入した仮想的なマスクレイヤデータ（仮想レイヤデータ）は回路解析以外は不要であり、邪魔となるからＬＳＩのレイアウト設計終了後には取り除かなければならない。
【０１８９】
そこで、本発明システムでは、この仮想レイヤで作製されたマスクデータを、寄生抽出の処理とマスクデータを保存する処理実施の間に消去させるようにする。この仮想的なマスクレイヤデータを消去する処理は、自動的にあるいは外部から与えた指示により、図１の素子抽出・等価モデル作成手段４にて利用済みとなった段階で、当該素子抽出・等価モデル作成手段４に実行させるようにすると、人手によるマスクデータの処理の場合に起こる未使用あるいは使用中のマスクデータ誤消去といったミスを無くすことができ、ＬＳＩの設計効率を向上できる。
【０１９０】
本発明では、仮想的なマスクレイヤを導入することにより、素子形成領域の部分及びその近傍と、サブストレート基板部分との関連付けを可能にし、これによってサブストレート基板を寄生素子として抽出し、これを含めた回路シミュレータでの解析を可能とした。
そして、寄生素子の抽出に必要な仮想的なマスクレイヤのデータを半導体デバイスの表面構造に合わせて如何に手早く得られるようにするかが回路解析の能率に大きく影響する。そこで、仮想的なマスクレイヤのデータを効率的に得る手法を次に説明する。
【０１９１】
＜実施例２‐５＞
本発明のＬＳＩ設計支援装置の特徴は、第八には、寄生素子の抽出に必要な仮想レイヤデータを半導体デバイスの表面構造に合わせて自動的に生成させる処理にある。本発明では、ＬＳＩ製造には使用しない仮想的なマスクレイヤで他のレイアウトデータと同じ階層のデータを導入することにより、基板部分を寄生素子として抽出して回路シミュレータでの解析を可能とするものであった。
【０１９２】
ＬＳＩ基板界面は電気的特性や不純物の極性や濃度の異なるウェル等の部分があり、その大きさや形は同一基板上であっても一定ではない。先の説明でも述べたように、ウェル等には各々に相当する仮想レイヤデータ（仮想的なマスクレイヤのデータ）をその形に応じて発生させなければならない。これを手作業で行なうには多大な時間を要する。
【０１９３】
そこで、本実施例では仮想レイヤデータの作成を、以下に示す手順を実施するように、処理プログラムを組み、素子抽出用データ入力作成手段１１に実行させることにより、処理を自動化する。
【０１９４】
［仮想レイヤデータの自動発生処理］
仮想レイヤデータの自動発生プログラムの処理の流れを図１６に示す。
【０１９５】
このプログラムは、初期設定ステップＳ８‐１、基板部分の寄生抽出用データ作成ステップＳ８‐２、配線部分の寄生抽出用データ作成ステップS８‐３、配 線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４の計４つのステップから成り立っている。
【０１９６】
＜第一のステップ＞ 第一のステップである初期設定ステップＳ８‐１は、処理開始に先立ち、各種の初期設定の処理を行なう。ここでは“解析対象とする領域の指定”、“単位格子の発生”等を行なう。単位格子とはレイアウト画面上において、解析対象とする領域全域にわたって一定間隔に発生させた縦横の線（升目）、すなわち、格子を意味する。この格子間隔は予め設定しておく。
解析対象とする領域はレイアウト画面上でのマウス操作による入力や座標値の入力あるいはレイアウト画面上にあるデータの右端、左端、上端、下端の座標値から換算する方法で決定される。
【０１９７】
レイアウト画面上のデータから決定する場合には、各々の端の座標値をそのまま使うだけでなくその外側にマージンを設けられるようにする。例えば、図１７（ａ）に示すレイアウト画面のように、当該画面上に符号８‐５を付して示すような素子の配置が成されていたとして、まずはじめに、図１７（ａ）に示すように、レイアウトデータの存在する領域（点線８‐８，８‐１０で囲んだ領域）よりも幾分広めに解析領域８‐６を設定する。
【０１９８】
そして、この解析領域８‐６の範囲までサブストレート基板が存在するようにして、単位格子を発生させる。図１７（ｂ）の８‐１１が、この発生された単位格子である。
【０１９９】
このようにすることで、サブストレート基板の縁の影響を緩和させることができ、実際のＬＳＩチップの条件に近い状態を回路シミュレートできる。
【０２００】
なお、図１７において、８‐５はレイアウトデータ、８‐６は解析対象とする領域、８‐７はレイアウトデータ８‐５の右端、８‐８はレイアウトデータ８‐５の左端、８‐９はレイアウトデータ８‐５の上端、８‐１０はレイアウトデータ８‐５の下端をそれぞれ表す。
【０２０１】
図１７（ａ）に示すように、レイアウトデータの存在する領域（点線８‐８，８‐１０で囲んだ領域）に対してこれよりも幾分広めに解析領域８‐６を設定する。つまり、レイアウトデータの存在する領域に、所定のマージンを加えた大きさの領域を対象領域として設定し、この対象領域について単位格子で線引きする。本具体例においては、上記のマージンの大きさは、単位格子の大きさにより決められる。
【０２０２】
例えば、解析領域の縦方向および横方向のマージンを含めた大きさが単位格子の大きさの整数倍となるようなマージンの大きさの決め方である。そして、図１７（ｂ）に示すように、その単位格子８‐１１に合わせて解析対象とする領域全面にタイルを敷き詰める如く、単位図形データ８‐１２を発生させる。さらにこの初期設定の処理の中で、“基板部分の寄生”を抽出するのか、“配線部分の寄生”を抽出するのか、“配線間結合の寄生”を抽出するのか、等の条件の設定も行なう。
【０２０３】
これで初期設定ステップＳ８‐１が終了し、つぎに第二のステップである基板部分の寄生の抽出用データの作成ステップＳ８‐２に移る。
【０２０４】
＜第二のステップ＞ 第二のステップは基板部分の寄生の抽出用データの作成ステップＳ８‐２であり、ここでは基板の寄生の影響を含めた解析を行なうために、基板部分の寄生抽出に必要なデータを発生させる処理を行なう。主にはウェル等の基板の浅い部分の構造に合わせて仮想レイヤデータを発生させる処理を行なう。
【０２０５】
始めにウェルに相当するレイアウトデータを捜し出す。
次にその各々のレイアウトデータの図形のうち多角形の場合は各頂点の座標値を長方形の場合は対角の座標値を求める。
次に図１８（ａ）に示す様に、それらの座標値を初期設定ステップＳ８‐１で発生させた格子点の中の最も近傍の格子点の座標値に丸め操作を行なう。図１８において、８‐１３はＰｗｅｌｌ（Ｐウェル）を形成するためのマスクデータ、８‐１４はＮｗｅｌｌ（Ｎウェル）を形成するためのマスクデータ、８‐１５は座標値の丸め操作により決まった格子点の一例を表す。
【０２０６】
次に、その丸めた座標値を持つ新たな多角形あるいは長方形データを発生させる。そして、図１８（ｂ）に示すように初期設定ステップＳ８‐１で発生させた単位図形データのうちで、その丸めた座標値を持つ図形の中にあるものを当該ウェルに相当する仮想レイヤデータとする。
【０２０７】
図で８‐１５はＰｗｅｌｌ用仮想レイヤデータ、８‐１６はＮｗｅｌｌ用仮想レイヤデータを表す。この時に本来、そのウェルの内部であったが上記座標値の丸め操作により新たな図形の外側なってしまった部分のうち、そのウェルの電位を決めるために設けられている電極部分が存在する部分についても当該ウェルに相当する仮想レイヤデータとする。
【０２０８】
この操作を必要に応じてウェルの種類やトレンチ等基板の構造に合わせて実施する。
【０２０９】
基板の深い部分については図１８（ｂ）に示すように、ここで発生した仮想レイヤデータと初期設定ステップＳ８‐１で発生させた単位図形を用いて作成される。
【０２１０】
このとき、これらの図形をそのまま使ったり、これらの図形を複数個あわせてより大きな図形を作成する事ができる。例えば、深い部分をさらに複数層に分け、浅い部分のウェル等と接する部分は小さな仮想レイヤデータを発生させ、深い部分に行くに従って大きな仮想レイヤデータを発生させると、基板部分の回路網のノード数素子数の増大を抑えられる。また、埋め込み層や絶縁体層などが存在する場合にも、層を増やして同様に処理される。
【０２１１】
図１８において、８‐１７は深い部分の仮想レイヤデータのうち浅い部分のウェル等と接する部分のサブストレート基板用データ、８‐１８は大きさを変えたサブストレート基板用データの例を表す。
【０２１２】
基板部分の寄生抽出用データの作成ステップＳ８‐２が終わると第三のステップである配線部分の寄生抽出用データ作成ステップS８‐３に移る。
【０２１３】
＜第三のステップ＞ 第三のステップであるこの配線部分の寄生抽出用データ作成ステップS８‐３では配線の寄生の影響を含めた解析を行なうために、 配線部分の寄生抽出に必要なデータを発生させる処埋を行なう。
【０２１４】
配線の寄生の抽出に関しては、指定された配線のみを対象にする場合と範囲内にある全ての配線を対象にする場合があるが、寄生の抽出については同じ操作で対応できる。
【０２１５】
配線は“直線の部分”、“折れ曲がりの部分”、“端の部分”に分けて抽出する。さらに、予め指定された設定によって配線の直線部分のみを寄生の抽出対象にすることもできる。
【０２１６】
配線の“端の部分”とは、図１９（ｂ）に示すように配線にコンタンクトホールやヴイアホールが重なって存在している部分を意味し、必ずしも配線の末端にあるとは限らない。図１９において、８‐１９は配線を形成するためのマスクデータ、８‐２０はコンタクトホールあるいはヴィアホールを形成するためのマスクデータ、８‐２１は配線の直線部分、８‐２２は配線の折れ曲がりの部分、８‐２３は配線の端の部分を示す。
【０２１７】
始めにレイアウト画面上にある各配線データをマージ処理し、複数の長方形から成り立っていた配線データを塊を単位に多角形データに変換する。次に各多角形データの中から“端の部分”に相当する部分（８‐２３の部分）を切り出す。
【０２１８】
端の部分８‐２３は、配線データとコンタンクトホールやヴィアホールが重なって存在している部分として探し出す。
【０２１９】
次に、残りの部分から折れ曲がりの部分８‐２２を切り出す。折れ曲がりの部分８‐２２は各頂点に小さな四角形を乗せ、その四角形の縁と配線データの縁の重なり方の場合分けにより、探し出す。
【０２２０】
残った部分を配線の直線部分８‐２１とする。配線の直線部分８‐２１はさらに、予め設定してある指定によって複数の直線配線に分割することもできる。このとき上記設定では、直線配線の最長値を指定しておく。この最長値を元に、前記単位格子点に分割点がくるように第二のステップ（基板部分の寄生抽出用データの作成ステップＳ８‐２）で行なったと同様の丸め操作を行う。
【０２２１】
以上の操作により、発生したデータを仮想レイヤの配線データ８‐２４とする。
【０２２２】
指定した配線の直線部分に配線用仮想レイヤデータを自動生成させた例を、図１９（ｂ）に示す。
【０２２３】
以上で、配線部分の寄生抽出用データ作成ステップS８‐３が終了し、次に第 四のステップである配線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４に移る。
【０２２４】
＜第四のステップ＞ 第四のステップである配線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４では、配線間の結合の影響を含めた解析を行なうために、配線間の寄生抽出に必要なデータを発生させる処理を行なう。
【０２２５】
配線間の寄生の影響の解析に関しても、指定された配線のみを対象にする場合と範囲内にある全ての配線を対象にする場合、さらに指定した長さ以上の直線部分を持つ配線部分を対象にする場合がある。
【０２２６】
配線間の結合の寄生の抽出についても、“指定した間隔内に並行して配置された配線”、“異なる層の配線間の重なりの部分”、“指定した間隔内の全ての配線要素の結合”等、寄生抽出の対象を予め設定しておく。
【０２２７】
ここで、配線要素とは第三のステップ（配線部分の寄生抽出用データ作成ステップS８‐３）で説明した“直線部分”、“折れ曲がり部分”、“端の部分”を 意味している。各配線要素に分割するところまでは第三のステップと処理は同じである。
【０２２８】
次に、図２０に示すように、各配線要素データの図形の各辺をレイアウト画面のｘ軸方向、ｙ軸方向に各々指定した大きさまで延ばす。その延ばす大きさは予め設定してある“影響を考慮する隣接配線”の範囲である。
【０２２９】
結合の影響を考慮する範囲を８‐２５ａ，８‐２５ｂとすると、図２０では簡単のために、指定した配線８‐２０の直線部分の辺を、ｙ軸方向に指定した“結合の影響を考慮する範囲”８‐２５ａ及び８‐２５ｂまで延ばした例を示す。
【０２３０】
当該辺を延ばす操作によりできた領域Ａ１の中に他の配線のデータがあるか、否かを調べる。その結果、他の配線のデータがある場合、領域Ａ１のうち、他の配線の部分と重なっているものを切り取る。
【０２３１】
図２０の例では領域Ａ１に対して他の配線である配線８‐２７の一部分８‐２７ａが重なっている。そこで、この重なり部分８‐２７ａに対向する配線８‐２５との間の領域に着目し、最終的にはこの領域を抽出する。
【０２３２】
そのために、当該領域Ａ１から前記重なり部分８‐２７ａを切り取り、その残りの領域中からコンタクトホールやヴィアホール部分を除く前記重なり部分８‐２７ａとこれに対向する配線８‐２５との間の領域を抽出する。つまり、もとの配線要素に接していないものは削除して残りを抽出する。この抽出した領域が８‐２６ｂである。
【０２３３】
この操作により残った領域８‐２６ａを、配線間結合の寄生抽出用の仮想レイヤデータとする。
【０２３４】
以上の処理で、ウェル等に対して各々に相当する仮想レイヤデータ（仮想的なマスクレイヤのデータ）をその形対応に自動生成させることができる。
【０２３５】
尚、これらの処理のうち、第二のステップによる基板の寄生の抽出無しに第三あるいは第四のステップによる配線に関する寄生が抽出された場合には、配線の対基板容量の基板側の端子は全てグランドに接続されているものとする。
【０２３６】
以上の本発明により、効率的に高機能ＬＳＩを設計することができる。
【０２３７】
以上、実施例１の発明は、レイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めた様々な解析を可能とする半導体デバイス設計支援装置において、寄生を回路シミュレータで解析できる形式のモデルとして抽出する際に必要とするデータを効率的かつ高精度の解析ができるように発生させることを目的としたもので、寄生素子抽出の目的で導入された半導体製造には使われないマスクレイヤでのデータを、基板上に形成されるトランジスタの大きさを参照して、あるいは集積回路を実現するために必要な構造の特徴的な大きさを参照して、あるいは基板界面付近、ウェルの境界付近、不純物の極性や濃度の異なる領域の境界付近、電極付近は他の部分に比べて小さくなるような決め方で、大きさを決めて発生させる機能を備えるようにしたものであり、さらには、素子抽出の処理後にマスクデータ保存処理実行前に前記寄生素子抽出用のデータを消去する機能を備えるようにしたものである。
【０２３８】
そして、このような半導体デバイス設計支援装置によれば、基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで解析できるように、レイアウトデータから寄生素子を等価モデルとして抽出することができ、しかも、等価モデルは解析精度を保つことができる適正なサイズで等価モデル化して設計中のＬＳＩの解析シミュレーションを行うことができ、従って、効率良く高機能ＬＳＩを設計することができるようになるものである。
【０２３９】
なお、本発明は上述した実施例に限定されるものではなく、要旨を変更しない範囲内で適宜変形して実施できるものである。
【０２４０】
【発明の効果】
以上説明したように本発明によれば、回路シミュレーションで解析できるようにレイアウトデータから寄生素子を等価モデルとして抽出することができ、回路シミュレーション実行に必要な付加回路をレイアウト画面上に発生でき、さらに、各種解析法をレイアウト設計をしながら設定できるようにしたために、設計者に有効な情報をフィードバックでき、そのために、効率よく高機能ＬＳＩを設計することができる。
【図面の簡単な説明】
【図１】本発明を説明するための図であって、本発明の実施例を示す半導体デバイス設計支援装置の機能構成図。
【図２】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに外付け回路を付加して回路シミュレーションを行う一例を示す図。
【図３】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置において扱う仮想レイヤで描かれた図形の一例としてのサブストレートモデルの例を示す図。
【図４】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置における処理の流れの一例を示すフローチャート。
【図５】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置において扱う浅い部分と深い部分に層構造を持たせたサブストレートモデルの例を示す図。
【図６】本発明の半導体デバイス設計支援装置における等価的素子モデルでのパターンの置き換えの例を示す図であって、配線部分を複数のＬ型集中定数モデルで抽出する例を示す図。
【図７】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに等価雑音源を付加して回路シミュレーションを行う例を示す図。
【図８】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに、領域を持った等価雑音源を付加して回路シミュレーションを行う例を示す図。
【図９】本発明を説明するための図であって、本発明システムで解析に使用するトランジスタの代表的なモデルの例を示す図。
【図１０】本発明を説明するための図であって、本発明システムで使用するモデルの一例としてトランジスタの大きさに合わせたサブストレートモデルを示す図。
【図１１】本発明を説明するための図であって、本発明システムで使用するモデルの一例として基板の境界面付近を小さな基板モデルとした例を示す図。
【図１２】本発明を説明するための図であって、本発明システムの効果を調べるために実験に用いたモデルの構成例を示す図。
【図１３】本発明を説明するための図であって、本発明システムの効果を説明するために行なった図１２のモデルでの実験結果を示す図。
【図１４】本発明を説明するための図であって、本発明システムの一例として電極から平面的に近い部分を小さな基板モデルとした例を示す図。
【図１５】本発明を説明するための図であって、本発明システムで使用する一例としての大きさの異なるモデルとそれらモデル間の接続を説明するための図。
【図１６】本発明を説明するための図であって、本発明システムで使用する一例としての仮想レイヤデータ自動生成のためのプログラムの流れを表す図。
【図１７】本発明を説明するための図であって、本発明システムで使用する一例としての解析対象とする領域と単位格子、単位図形を示す図。
【図１８】本発明を説明するための図であって、本発明システムで使用する一例としての自動生成させた仮想レイヤデータの例を示す図。
【図１９】本発明を説明するための図であって、本発明システムで使用する一例としての配線の直線部分に配線用仮想レイヤデータを自動生成させた例を示す図。
【図２０】本発明を説明するための図であって、本発明システムで使用する一例としての配線の直線部分に配線間結合用仮想レイヤデータを自動生成させた例を示す図。
【符号の説明】
１…レイアウト情報入力手段
２…ルイアウト情報保存手段
３…表示手段
４…素子抽出・等価モデル作成手段
５…モデル作成条件入力手段
６…演算手段の入力データ作成手段
７…演算条件入力手段
８…演算手段
９…出力手段
１０…付加回路入力手段
１１…素子抽出用データ入力作成手段
１２…素子抽出用データ保存手段
【発明の属する技術分野】
本発明はＬＳＩ設計支援装置に係り、特に高周波アナログ回路、アナログ・ディジタル混在回路等を精度よくシミュレーションし、効率的に高性能最適ＬＳＩ設計を支援する半導体デバイス設計支援装置に関する。
【０００２】
【従来の技術】
半導体製造技術の発展によりＬＳＩの高速化、高集積化が著しく進歩し、様々な高機能ＬＳＩの製造が可能となってきている。このようなＬＳＩにおいては、とリわけ高周波アナログ回路、アナデジ（アナログ・ディジタル）混在回路に関して高度な設計技術が要求されるばかりか、高性能、低価格化の要求が強く、それ故、高機能ＬＳＩに対するこのような要求に応えて、回路設計者はそれらの回路を低コストで短期間に設計しなければならない。そこで、回路設計支援装置に対しても、それにふさわしい支援機能を備えることが要求されてきている。
【０００３】
例えばＬＳＩの高速化、高集積化が進むと、高周波アナログ回路やアナデジ混在回路ではこれまで影響の少なかった、配線間のクロストークや半導体基板を介してアナログ回路部に伝わるディジタル回路部系統での発生ノイズなど、ＬＳＩ上での素子配置レイアウトパターンに依存する寄生の効果の影響も考慮して設計しなければならない。
【０００４】
そして、そのためには、これらの影響を正確にシミュレーションする必要がある。これらの影響を正確にシミュレーションするためには、電磁界解析、或いはデバイスシミュレーション等と呼ばれる解析を実行する必要があったが、これらは多大な計算時間を要するために実用的ではなかった。
【０００５】
そこで従来、基板を抵抗網としてモデル化したり、配線を抵抗成分と容量成分を持つモデルに置き換えるなどして回路シミュレーションを実行する文献１の如き方法が提案されている(文献１：Balshz R.Stanisic, Nishath K.Verghese, Rob A.Rutenbar, L.Richard Carley and David J.Allstot," Addressing Substrate Coupling in Mixed-Mode IC's: Simulation and Power Distribution Synthesis", IEEE Journal of Solid-State Circuits, Vol.9,No.3,pp.226-238,March,1994)。この方法によるシミュレーション結果と実験結果がよく一致していることは、一般的に認められている。
【０００６】
ところが、多数の素子がＬＳＩ基板上に２次元的に配置形成されている実際の集積回路では、それらの素子一つ一つを空間的位置関係を考慮して回路シミュレーションの入力データの形式に書き下すことは非常に困難であった。さらには、従来の回路シミュレーションはレイアウト設計とは独立に行われているために、そのシミュレーション結果からは、例えばノイズ源となるディジタル回路部とそのノイズの影響を受け易いアナログ回路部との位置関係の対応がとれないなどの問題点があった。
【０００７】
従ってシミュレーション結果を有効な情報として設計者へフィードバックできないために、効率的なＬＳＩ設計支援装置となり得なかった。
【０００８】
【発明が解決しようとする課題】
このように、ＬＳＩの設計にあたっては、ＬＳＩの高速化、高集積化に伴い、配線間のクロストークや、半導体基板を介してアナログ回路部に伝わるディジタル回路部系統での発生ノイズなど、ＬＳＩ上での素子配置レイアウトパターンに依存する寄生の効果の影響を考慮する必要がある。そのためには、高周波アナログ回路やアナデジ混載回路で問題となる寄生の効果をシミュレーションしなければならないが、そのためにＬＳＩ基板上に配置された素子や配線の寄生素子を抽出し、回路シミュレーションの入力データの形式に変換する必要がある。そして、従来、これは人手に頼ることになるが、これを人手により行うこと自体が極めて困難を伴う作業であった。しかも、そのシミュレーションはＬＳＩの素子レイアウト設計とは独立に行われていた。
【０００９】
従って、従来のＬＳＩ設計支援装置ではシミュレーションを行うことは大変な労力を伴う作業であり、また、せっかくシミュレーションしてもその得た結果を有効な情報として設計者ヘフィードバックできなかった。
【００１０】
そこで本発明の目的は、上記従来のＬＳＩ設計支援装置の問題点を解決し、レイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めて様々な解析が簡単に実行できるようにして、シミュレーション結果を有効な情報として設計者にフィードバックできるようにしたＬＳＩ設計支援装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明による半導体デバイス設計支援装置は、半導体集積回路を構成する素子や配線等の回路要素の形状や配置状況、及び物性定数、製造条件および演算条件等の情報を入力する入力手段と、これら入力された情報や解析結果を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等の回路要素を抽出し、等価モデルを作成する等価モデル作成手段と、前記等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換するデータ形式変換手段と、前記データ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を前記表示手段に出力する出力手段とを具備する。
【００１２】
また、このような構成の半導体デバイス設計支援装置において、
半導体集積回路製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩチップ上には存在しない回路を付加する手段を備え、
また、前記素子の形状や配置、配線の情報を表示する手段上からシミュレーションの各種設定法とシミュレーション結果の表示法を指定する機能を備えていることを特徴とする。
【００１３】
このような構成の本発明の半導体デバイス設計支援装置によれば、半導体集積回路を構成する回路要素である素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等の情報を入力手段により入力すると、表示手段にはこれら入力された情報が表示される。このとき、素子や配線等の形状や配置状況等はレイアウト画面（レイアウト状態がわかるような画像表示状態の画面）の状態で表示される。そして、等価モデル作成手段は前記情報から線形素子、非線形素子、配線等を抽出し、等価モデルを作成し、データ形式変換手段はこの等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換する。そして、演算手段はこのデータ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析し、出力手段は前記演算手段の演算結果を前記表示手段に出力する。
【００１４】
本発明システムでは、集積回路を設計するにあたり、集積回路を構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで演算手段により解析処理できるように、レイアウトデータから設計回路には現われない寄生素子の成分を等価モデルとして抽出し、回路シミュレーションの入力データの形式に変換することができる。
【００１５】
そして、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として任意の位置に自由に発生できる。
【００１６】
さらに、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。
【００１７】
そして、本システムでは、ＬＳＩを構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで解析できるように、レイアウトデータから寄生素子（寄生要素）を等価モデルとして抽出することができる他、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として自由に発生できるようになり、さらには、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。従って、効率よく高機能ＬＳＩを設計することができる。
【００１８】
また、本発明の半導体デバイス設計支援装置における前記等価モデル作成手段には、半導体基板界面上に形成されるトランジスタの大きさを参照して、前記半導体集積回路製造に無関係のマスクレイヤで作製されるマスクデータ図形の大きさを決定すると共に、当該決定した大きさのマスクデータ図形を発生させる機能を備える。
【００１９】
サブストレート基板を単位ブロックにつき、抵抗モデルが３次元的につながった抵抗網のかたちでモデル化し、単位ブロックのサイズ内における媒質の組成、寸法などから抵抗値を付与することにより、その電気的影響を回路シミュレータで解析できる。しかしその場合、このサブストレート基板モデルの実用的な大きさが重要である。
一般的には、このようなモデルの場合、そのサイズを細かく取るほど、高い精度の解析が期待できるが、細かくすればするほど、計算量が膨大なものとなり、従って、計算機の性能及び設計時間の制約から、必要以上にモデルのサイズを小さくすることは実用的でない。
【００２０】
しかし、トランジスタの大きさを参照して仮想的なマスクレイヤでの等価モデルデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる効果が得られる。
【００２１】
また、本発明の半導体デバイス設計支援装置における前記等価モデル作成手段は、前記の半導体集積回路製造に無関係なマスクレイヤで作製されるマスクデータ図形の大きさは、半導体基板界面付近、あるいは各種ウェルの境界付近、あるいは不純物の極性が異なる領域の境界付近、あるいは不純物濃度の異なる領域の境界付近、あるいは電極付近は、他の部分のマスクデータ図形の大きさに比べて小さくなるようにマスクデータを発生させる手段を備える。
【００２２】
サブストレート基板モデルの単位ブロックサイズは、大きすぎると解析精度に問題を残し、また、小さすぎると解析コストや解析所要時間の問題が生じることから、適正なサイズが必要となるが、このサイズを決定するに当たり、場所に応じてサイズを上記のようにすることで、適正なサイズで、しかも、一定の解析精度が期待できるような単位ブロックサイズのサブストレート基板モデルを発生させることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照しながら説明する。
【００２４】
（実施例１）
本発明はＬＳＩのレイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めて様々な解析（回路シミュレーション）が実行できるようにして、レイアウト設計したＬＳＩの回路シミュレーション結果を有効に設計者にフィードバックできるようにした半導体デバイス設計支援装置を提供することを目的としており、半導体集積回路を構成する素子の形状や配置、配線、及び物性定数、製造条件などのを情報を入力する手段と、画像を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等を抽出し等価モデルを作成する作成手段と、素子の抽出や等価モデルの作成のために必要な製造条件や物性定数を保存する保存手段と、前記抽出した素子や等価モデルを数値的に解析可能なデータ形式に変換する変換手段と、演算条件を入力する演算条件入力手段と、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を出力する出力手段から構成される半導体デバイス設計支援装置において、
半導体製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩ上には存在しない回路を付加する手段を備え、
また、シミュレーションの各種設定法とシミュレーション結果の表示法を選択指定することができる機能を備えていることを特徴としている。
【００２５】
図１は本発明の一実施例に係わるＬＳＩ設計支援装置の機能構成を示すブロック図である。図において、１はレイアウト情報入力手段、２はレイアウト情報保存手段、３は表示手段、４は素子抽出・等価モデル作成手段、５はモデル作成条件入力手段、６は入力データ作成手段、７は演算条件入力手段、８は演算手段、９は演算結果出力手段、１０は付加回路入力手段、１１は素子抽出用データ入力作成手段、１２は素子抽出用データ保存手段である。
【００２６】
これらのうち、レイアウト情報入力手段１はＬＳＩ設計に伴う素子等の各回路要素形成材料の配置場所、形、大きさ等のレイアウト情報、及び物性定数、製造条件、材料の特性等を示すパラメータ値等を入力する手段である。また、情報保存手段２はレイアウト情報入力手段１により入力されたこれらの情報を保存する手段である。表示手段３はレイアウト情報入力手段１により入力されたレイアウト情報やパラメータ情報等を表示する手段である。なお、簡単のために以降レイアウト画面とする。
【００２７】
素子抽出・等価モデル作成手段４は、情報保存手段２に保存されているレイアウト情報に基づき得られる設計ＬＳＩチップ上での線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等といった各回路要素について、その各空間的な位置や形状等の幾何学情報と、パラメータ値等をもとにレイアウト情報からその設計ＬＳＩチップの回路シミュレーションを行って数値的に解析することができるように、設計ＬＳＩチップの本来の回路構成要素となっている素子等の回路要素の抽出及び等価モデルの作成をする素子抽出・等価モデル作成手段である。ここで抽出、作成された素子及び等価モデルは、表示の指示があった場合、表示手段３のレイアウト画面上に、操作者が識別可能な記号等によって表示させることができるようにシステムを構成してある。このとき、抽出した素子等の回路要素の表示形態として、接続関係を基に複数の素子を合成させて表示させることも可能である。例えば、全ての端子の接続先が共通であるような複数のトランジスタがあった場合、それらは一つの記号で記述した方が明瞭である。
【００２８】
なお、素子抽出・等価モデル作成手段４は、素子等の回路要素の配置や電源等の配置状況に対応して生じることになる寄生素子や雑音などの要素については特別にそのための情報を与えられない限り、抽出対象とする構成にはなっていない。従って、寄生素子や前記雑音などの要素について、抽出してその等価モデルを得る必要がある場合には、特別にそのための情報を与えなければならない。これは同じ半導体基板上にある他の回路要素の動作あるいは配線を伝わる信号が原因となってこれら寄生素子や前記雑音などの要素が発生することになるためである。
【００２９】
モデル作成条件入力手段５は、素子抽出・等価モデル作成手段４で素子等の回路要素の抽出、等価モデルの作成をする際に必要とされる製造過程に関わる情報やモデルの精度、或いはモデル化する領域や位置等のモデル作成条件を入力するためのものである。
【００３０】
入力データ作成手段６は、素子抽出・等価モデル作成手段４で抽出、作成した素子等の回路要素や等価モデルを演算手段８が数値的に解析できるようなデータ形式に変換するためのデータ作成手段である。演算条件入力手段７は解析法の指定や演算結果の出力形態等を指定する演算条件入力手段である。演算手段８は回路を数値的に解析する演算手段であって、例えば、“ＳＰＩＣＥ”等のような回路シミュレーションプログラムを実行して回路解析する演算手段である。演算結果出力手段９はその演算結果を出力する演算結果出力手段である。
【００３１】
付加回路入力手段１０は、マウス等のようなポインティングデバイスを使用して、このポインティングデバイスとＧＵＩ（グラフィカルユーザインターフェース）機能の連携により、表示手段３のレイアウト画面上における所望の位置に、電源や信号源及び負荷等の外付け回路や任意の素子を付加すると共に、データにもそれを反映させるように処理する要素付加編集のための手段であって、ここで付加された回路、素子もまた入力データ作成手段６で演算手段８への入力データに変換することができる情報となる。
【００３２】
素子抽出用データ入力作成手段１１は、前記レイアウト情報入力手段１で作成したデータを元に抽出した素子や等価モデルとは別の寄生素子や等価モデル（等価的素子モデル）の抽出及び作成に必要な情報を自動的或いは手動により作成する手段であり、ＬＳＩ製造のための設計情報としては何のかかわりを持つことのない仮想的なレイヤであるマスクレイヤを用いて、高機能解析をするために必要とされる寄生素子、等価モデルの抽出及び作成に必要な情報を自動的或いは手動により作成する手段である。
【００３３】
素子抽出用データ保存手段１２は、素子抽出用データ入力作成手段１１により作成されたこれらの情報を保存する手段であり、個々の情報についても、素子抽出・等価モデル作成手段４により、素子等の回路要素の抽出及び等価モデルの作成が実行される。
【００３４】
図２はＬＳＩチップ形成のため、レイアウトした素子パターンＤptに、外付け回路Ｃout と付加回路Ｃadとしてのキャパシタを付加したときの表示手段３上のレイアウト画面表示例を示している。
【００３５】
次に上記構成の本装置に作用を説明する。
本システムは、従来からあるＬＳＩ設計支援装置の構成に、さらに付加回路入力手段１０、素子抽出用データ入力作成手段１１、素子抽出用データ保存手段１２の３つの機能要素を付加したものである。従って、入力手段１、情報保存手段２、表示手段３、素子抽出・等価モデル作成手段４、モデル作成条件入力手段５、入力データ作成手段６、演算条件入力手段７、演算手段８、演算結果出力手段９の各機能要素は従来からあるＬＳＩ設計支援装置の本来的に備えているものである。
【００３６】
図４を参照して処理の流れと動作を説明すると、本システムはまずはじめに、設計しようとするＬＳＩチップのレイアウトを行う（ステップＳ１）。これは入力手段１から行う。すなわち、操作者（設計者）は入力手段１を操作することでＬＳＩ設計に伴う素子等の回路要素の形成材料の配置場所、形、大きさ等のレイアウト情報、及び物性定数、製造条件、材料の特性等を示すパラメータ値等を入力する。この入力された情報は情報保存手段２に保存される。また、このとき、表示手段３にはそのレイアウト画面上に、入力中の状態（入力操作中の状態がわかるような画像）や入力後の状態がわかるように、そのレイアウト情報としてのレイアウト画像や、各種設定データなどが表示される。
【００３７】
ＬＳＩ設計に伴う必要情報の入力が終わると、次にこの入力された必要情報をもとにレイアウトデータＤ１−ａの作成処理に移る。レイアウトデータの作成処理は、モデル作成条件入力手段５から与えられる“製造過程に関わる情報”や “モデルの精度”、或いは“モデル化する領域”やその“位置”等のモデル作成条件と、情報保存手段２に保存されている情報とをもとに、素子抽出プログラムを用いて素子抽出・等価モデル作成手段４が素子等の回路要素の抽出処理を行い、また、等価モデルの作成をする（ステップＳ２）。
【００３８】
素子等の回路要素の抽出、等価モデルの作成が終わると、これらのデータは入力データ作成手段６に渡される。また、操作者（設計者）は、解析法の指定や演算結果の出力形態等を演算条件入力手段７においてあらかじめ設定してあり、従って、入力データ作成手段６はこれら素子抽出・等価モデル作成手段４および演算条件入力手段７からのデータや条件等の情報を用いてデータ処理することにより、演算手段８が数値的に解析できるようなデータ形式に変換する。例えば、演算手段８の用いる回路解析ソフトウエアが、回路シミュレーションのためのソフトウエアの代表格である“ＳＰＩＣＥ”であったとすると、この“ＳＰＩＣＥ”の実行に必要な情報である“素子等の各回路要素の接続情報”、“デバイスのサイズや特性”、“物理定数”、“解析法”や“出力形式”等をデータ変換処理によりネットリストとして生成し（ステップＳ３）、演算手段８に与える。演算手段８はこの入力されたネットリストを元に回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る。
【００３９】
演算手段８により回路シミュレーション演算結果が得られるとこれは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００４０】
また、寄生素子の影響を解析対象として加えたい場合には操作者は、システムの状態を仮想レイヤ設定モードとし、表示手段３のレイアウト画面を見ながら素子抽出用データ入力作成手段１１を操作してこの仮想レイヤ設定モードにおいて所望の領域に所望のサイズで仮想レイヤを設定する。すると、その情報が素子抽出用データ保存手段１２に保存され、また、表示手段３にそのときのレイアウト情報が表示されることになる（ステップＳ２１）。
【００４１】
一方、素子抽出用データ入力作成手段１１により寄生素子や等価モデル（等価的素子モデル）の抽出及び作成に必要な情報が自動的或いは手動により作成されており、ＬＳＩ製造のための設計情報としては何のかかわりを持つことのない仮想的なレイヤであるマスクレイヤを用いて、高機能解析をするために必要とされる寄生素子、等価モデルの抽出及び作成に必要な情報が作成されている。
【００４２】
そして、素子抽出用データ保存手段１２は、素子抽出用データ入力作成手段１１により作成されたこれらの情報を保存する。素子抽出・等価モデル作成手段４は、この保持された情報に基づき、個々の寄生素子、等価モデルの抽出及び作成を行い、次にこれらの情報を元に素子抽出・等価モデル作成手段４は、仮想レイヤにおける寄生素子の抽出ルールに従い、仮想レイヤにおける寄生素子の抽出処理を行い、また、その等価モデルの作成をする（ステップＳ２）。
【００４３】
仮想レイヤにおける寄生素子の抽出、等価モデルの作成が終わると、これらのデータは入力データ作成手段６に渡される。そして、入力データ作成手段６は演算条件入力手段７から与えられる解析法指定や演算結果の出力形態等の情報に従い、素子抽出・等価モデル作成手段４からのデータを用いてデータ処理することにより、設定した仮想レイヤに対する寄生素子についての等価モデルのデータを、演算手段８が数値的に解析できるようなデータ形式（ネットリスト）に変換する（ステップＳ３）。入力データ作成手段６においては、寄生素子データＤ１−ｂに対してもこのような処理が実施され、ネットリストを生成する。
【００４４】
演算手段８はこの仮想レイヤの寄生素子に対するネットリストについても回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る。
【００４５】
演算手段８により回路シミュレーション演算結果が得られると、これは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００４６】
この結果、設定した所望の仮想レイヤにおける寄生素子の影響も含めての回路シミュレーション結果を得ることができる。
【００４７】
また、本システムにおいては、付加回路入力手段１０により表示手段３のレイアウト画面上における任意位置に、仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置くことができるようになっている。設計途中のＬＳＩの回路シミュレーションを行うに当たって、電源や仮想信号源等の外付け回路を必要とするときや、寄生容量などを付加したい場合、操作者は、付加回路入力手段１０を用い、マウス等のポインティングデバイスの操作により、表示手段３のレイアウト画面上における任意位置に、電源や仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置く。
【００４８】
すると、この情報は入力データ作成手段６に入力されて、当該入力データ作成手段６により回路シミュレーションの入力データの形式（ネットリスト）に変換される。演算手段８はこれらの外付け回路や寄生容量に対するネットリストについても回路解析シミュレーションを実施し（ステップＳ４）、シミュレーション演算結果を得る（ステップＳ５）。
【００４９】
演算手段８により回路シミュレーション演算結果が得られると、これは演算結果出力手段９に渡され、演算結果出力手段９はこの渡された回路シミュレーション演算結果を表示手段３に表示する。
【００５０】
この結果、外付け回路や寄生容量も含めての回路シミュレーション結果を得ることができる。
【００５１】
従って、これらの回路シミュレーション結果を参照して、必要に応じ、ＬＳＩチップにおける素子等の回路要素形成材料の配置場所、形、大きさ等のレイアウト情報を適宜に変更し、その変更後の条件での回路シミュレーションを行い、その回路シミュレーション結果を参照して必要に応じ、ＬＳＩチップにおける素子等の回路要素形成材料の配置場所、形、大きさ等のレイアウト情報を適宜に変更し、その変更後の条件での回路シミュレーションを行うといったことを繰り返すことで、所望の回路を最適状態となるように設計することができ、短時間にこれを行うことができるので、性能の良いＬＳＩの開発を容易に実施でき、かつ、開発コストの低減を図ることができるようになる。
【００５２】
なお、演算手段８による演算の結果を反映させて、表示手段３の画面上に示される素子等の回路要素及びモデルに対応するレイアウト上の位置及び形状を、他のレイアウトと判別可能な状態で表示することができるように、出力画像を加工する機能を出力手段９に持たせると、一層使い勝手の良い半導体デバイス設計支援装置を得ることができるようになる。また、演算手段８による演算結果が予め設定した条件を満たす場合、そのパラメータに関係する素子（素子等の回路要素）、素子配置（その素子等の回路要素の配置）、或いは配線を抽出し、判別可能な状態で表示手段３の画面表示するように、出力画像を加工する機能を出力手段９に持たせることも、使い勝手の良い半導体デバイス設計支援装置の提供につながる。
【００５３】
以上は、実施例１に関わる本発明のＬＳＩ設計支援装置の大まかな動作説明であった。次に、実施例１に関わる本発明のＬＳＩ設計支援装置の特徴点の細部を説明する。
【００５４】
本発明のＬＳＩ設計支援装置の最大の特徴は、“寄生素子を含む回路解析機能”、“付加回路入力による解析機能”、“解析方法の設定機能”の３種を付加したことにある。その詳細を次に説明する。
【００５５】
＜実施例１‐１＞
［寄生素子を含む回路解析機能］
本発明のＬＳＩ設計支援装置の特徴は、第一には、寄生素子を抽出する手段（素子抽出用データ入力作成手段１１）にある。サブストレートやウェル等の基板の影響は、それらの部分をレイアウトデータに依存する寄生として捉え、抵抗成分や容量成分からなる等価モデル（等価的素子モデル）として当て嵌めて回路シミュレーションすることにより、解析できるようになる。そこで、レイアウトされたＬＳＩチップのレイアウト状態から、寄生素子を抽出して等価的素子モデルとして当て嵌めるようにするのがこの素子抽出用データ入力作成手段１１の役割であり、このような素子抽出用データ入力作成手段１１を設けたことで、サブストレートやウェル等の半導体基板の影響を解析してＬＳＩチップの設計に反映させることを可能にした。
【００５６】
レイアウトデータから本来の回路構成素子（回路要素）を抽出し、シミュレーション可能な形態に変換するのは、図１中の素子抽出・等価モデル作成手段４であるが、当該素子抽出・等価モデル作成手段４では寄生素子については抽出対象外であり、扱うことができない。
【００５７】
そこで、本発明システムでは、前述する寄生素子の効果についてもシミュレーション可能とするために、素子抽出用データ入力生成手段１１と素子抽出用データ１２とを設けて、寄生素子抽出を行えるようにしている。
【００５８】
寄生素子の抽出のためには仮想レイヤが用いられる。そして、この仮想レイヤで描かれた図形から寄生素子を抽出する。ここで仮想レイヤとは、レイアウト画面上には存在するが、実際のＬＳＩ製造にあたっての回路・素子設計には用いられることがないマスクレイヤのこととする。
【００５９】
仮想レイヤには、ＬＳＩ基板の物理的形状を意味するレイヤとして、仮想サブストレートレイヤ（サブストレートを想定したレイヤ）や仮想Ｎウェルレイヤ（Ｎウェルを想定したレイヤ）、仮想Ｐウェルレイヤ（Ｐウェルを想定したレイヤ）等がある。また、特に設計者の知識を活かして寄生の抽出を行いたい部分がある場合には、配線層を想定した仮想配線レイヤを用いることもできる。
【００６０】
ＬＳＩ基板部分については、仮想レイヤはＬＳＩ基板の深さ方向に対して、浅い部分におくレイヤ（浅い部分の仮想レイヤ）と、深い部分におくレイヤ（深い部分の仮想レイヤ）の少くとも２層構造を持つものとする。つまり、ウェル部分はＬＳＩ基板の底までの深さを持っていないので、単層ではＬＳＩ基板の３次元構造を表現できないためである。これが２層構造を持たせる理由である。
【００６１】
このように、ＬＳＩ基板部分については最低限、２層の構造が必要になる。ただし、層が多いと抵抗網のメッシュが細かくなり（つまり、等価モデル化する対象の単位体積寸法である単位ブロックサイズが小さくなり）、精度は向上するものの、ノード数が増えて計算時間の増大につながるという問題点が出てくる。そこで、精度の許す範囲内でメッシュは粗い方が好ましい。
【００６２】
本実施例では、解析にあたって、上述したように、ＬＳＩ基板は浅い部分と深い部分とに分けるが、そのための基準としては、ここではウェルの深さを用いるようにする。
【００６３】
ウェルの深さはプロセスパラメータとして予め入力しておく。浅い部分にはＮウェル、Ｐウェル、そして、浅い部分のサブストレート等があり、その下に深い部分のサブストレートがある。各々の部分のメッシュの大きさも位置も必ずしも一致させる必要はない。浅い部分のレイヤで書かれた図形（等価モデルの単位サイズとしての直方体）のノード（等価回路接続点）と、深い部分のレイヤで書かれた図形（等価モデルの単位サイズとしての直方体）のノード（等価回路接続点）を接続させるために、両レイヤ間に仮想ヴィアレイヤを入力しておけば、この入力した仮想ヴィアレイヤを元に発生できるからである。
【００６４】
さらに、トランジスタ等の素子や配線などのように、ＬＳＩ基板の上部及び表面よりも上に作成された要素とＬＳＩ基板との結合のためにも、浅い部分のレイヤの上にも仮想ヴィアレイヤを発生させる。
【００６５】
パッドや基板電極は、深さ方向の構造に特徴を持つ場合があるので、基板表面上にある素子等とは別に抽出する。そのときは実際のレイアウトパターンデータを基に抽出できるので、仮想レイヤは用意する必要はない。高度な製造過程で埋め込み層や酸化膜層が内部に存在する場合は、相当する仮想埋め込みレイヤ等の層を追加する必要がある。
【００６６】
また、より高精度な解析をしたい場合には、深い部分のサブストレートをさらに複数の層に分けるようにすることもできる。さらにシリコン酸化物等で素子分離をする場合、浅い部分だけの場合や埋め込み層と同じ深さまでの場合など、そのトレンチの深さに合わせたモデルを用意しておく。ここで、各々の仮想レイヤで書かれた図形は平面的に表現されているが、厚みのある３次元構造を持っているものとする。
【００６７】
以下は深いサブストレート部分の抽出法について述べるが、他の部分についても同様に扱う。
始めに、抽出したい部分に対応した仮想レイヤで図形（等価モデルの単位サイズとしての直方体）を入力する。このとき、図形の入力は、レイアウト設計同様にマウス等を使用して入力するが、深い部分の場合は、図形の大きさと形、図形を発生させる範囲を入力することにより、連続的に図形を発生するようにプログラムすることができる。
【００６８】
浅い部分の場合は、既に描かれているウェル等の図形情報を参照し、対応するマスクレイヤを重ねて任意サイズの図形（等価モデルの単位サイズとしての分割ブロック（等価モデル単位ブロック）。この例では直方体）を発生するようにプログラムすることができる。このようにすると、同じ図形を複数描く場合には、ひとつの図形の大きさを入力しておき、同じ図形を図形自動発生により複数発生させるようにすれば、この同一図形複数描画の操作を簡単に済ませることができる。また、どの層においても、発生させる図形を長方形や特に正方形に限定しておくと、パッドや基板電極等があっても隙間なく平面を埋めることが容易となる利点がある。
【００６９】
また、ある領域を何分割するかを入力して図形を発生させるようにすると、設計者の知識を活かして精度良く解析したい部分については、より細かく分割できるようになり、解析結果から、さらに精度よく解析したい部分を細かく分割して解析し直す、というフィードバックを実施できるようになる。
【００７０】
各々の仮想レイヤで書く図形（等価モデル単位ブロック）の大きさは、その部分の抵抗率を基に最適に設定するようにする必要がある。例えば、ウェルの部分はサブストレートの部分に比べて抵抗率が高いので、図形の大きさの設定が大き過ぎると基板の面に平行な横方向の抵抗値が基板の深さ方向である縦方向の抵抗値に比べて大きくなってしまう。すると電流は抵抗の小さいサブストレートである深い部分のレイヤヘ流れ込むものばかりになり、ウェルの中を横方向に伝わる流れがなくなってしまう。そして、この場合、ウェルの縁の部分の効果を調べることができなくなる。
【００７１】
逆に図形の大きさの設定が小さ過ぎると、素子数、ノード数が増えて回路シミュレーションの計算時間の増大につながり、非効率的となる。
【００７２】
それ故、各々の仮想レイヤで書く図形の大きさは、その部分の抵抗率を基に最適に設定するようにする必要がある。
【００７３】
図形（等価モデル単位ブロック）の大きさの設定の一例としては、浅い部分の仮想レイヤで書かれる図形（等価モデル単位ブロック）の大きさはウェルの深さに合わせるようにすることがあげられる。そして、このようにすると、ウェル内の縦方向の抵抗値と横方向の抵抗値が同程度になるので、ウェルの縁の部分の効果も解析できることになる。また、深い部分のサブストレートの大きさも、同様にその深さに合わせて設定することで効率的に解析することができる。
【００７４】
仮想レイヤで描かれた図形（等価モデル単位ブロック）の一例として、四角形を基本図形とする図３に示すような直方体を考える。もちろんこれに限定されるものではなく、他の形状のブロックで表現されていても同様に抽出できる。
【００７５】
直方体図形で領域表現される図３に示す如きの等価的素子モデルは、直方体が６つの面（すなわち、ＦＣ1 ，〜ＦＣ6 の計６面）を持つことから、これらの面に対応させるように、上下端ノード（ＮＵ，ＮＤ）、左右端ノード（ＮＬ，ＮＲ）、前後端ノード（ＮＦ，ＮＢ）の計６つのノードを持ち、他の隣接等価的素子モデルとの電気的接続点となる。
【００７６】
これらのうち、上端ノードＮＵは直方体における上面ＦＣ1 に向けて伸びるノードであり、下端ノードＮＤは直方体における下面ＦＣ2 に向けて伸びるノードであり、左端ノードＮＬは直方体における左側面ＦＣ6 に向けて伸びるノードであり、右端ノードＮＲは直方体における右側面ＦＣ5 に向けて伸びるノードであり、前端ノードＮＦは直方体における前側面ＦＣ3 に向けて伸びるノードであり、そして、後端ノードＮＢは直方体における後側面ＦＣ4 に向けて伸びるノードである。
【００７７】
そして、直方体図形で領域表現される等価的素子モデルは、その対象がサブストレートの場合は、抵抗分が代表的要素と考えることができるので、ノード間を抵抗成分の要素でつないだ構成として示す。
【００７８】
つまり、直方体図形で領域表現された等価的素子モデルはその対象がサブストレートの場合は、上下端ノード間（ＮＵ−ＮＤ間）、左右端ノード間（ＮＬ−ＮＲ間）、前後端ノード間（ＮＦ−ＮＢ間）それぞれは、通常は、抵抗分がその代表的要素であることから、その抵抗成分でつながれた構成として等価回路を表現している。その抵抗の大きさはサブストレートの抵抗率と直方体図形の大きさで決まる。ただし、等価的素子モデルは、扱う信号が材料の誘電率から決まる時定数と比較して速いものとなってきた場合、等価的素子モデルには容量成分も持たせる必要がある。
【００７９】
等価的素子モデルは、その側面ノード（前後端のノードＮＦ，ＮＢあるいは左右端のノードＮＲ，ＮＬのノード）については、隣りに等価的素子モデルがある場合、当該隣りの等価的素子モデルの側面ノードと接続される。
【００８０】
フローティングなノードができないように、最も外側に置かれた等価的素子モデルについては、当該最も外側に相当する側面につながるノードを持たない構成に表現した等価的素子モデルを用意してこれを適用する。または、各ノードは影響の少ない高抵抗を介して接地するようなモデルを用意してこれを適用することにより、一種類のモデルでフローティングノードの問題を避けることもできる。
【００８１】
サブストレートの等価的素子モデルでは、底面のノード（ＮＤ）は接地すなわち、グランド（ＧＮＤ）に接続している。これはＬＳＩは、通常、パッケージに納めたときに抵抗率の小さい金属面の上に接着され、その金属面はグランド（ＧＮＤ）に接続されることが多いためである。ＬＳＩチップの底面側をグランド（ＧＮＤ）に落とさない場合での状態をシミュレーションする必要のあるときや、基板底面の影響をより詳しく解析したい場合は、等価的素子モデルの底面のノード（ＮＤ）をさらに抵抗網と接続させる必要がある。
【００８２】
このとき、基板抵抗網の抽出は入力した深い部分の仮想レイヤを元に発生させたレイヤを使えば良いので、新たに仮想レイヤを加える必要はない。または、初めから底面にノードの無いモデル（ＮＤの無いモデル）を用意しておくこともできる。
【００８３】
深い部分の仮想レイヤの等価的素子モデルの上面のノード（ＮＵ）は、入力した基板部分の仮想レイヤから発生させた仮想ヴィアレイヤを経て、浅い部分の仮想レイヤで描かれた直方体図形に接続している。
【００８４】
深い部分の仮想レイヤの直方体図形（等価モデル単位ブロック）と浅い部分の仮想レイヤの直方体図形（等価モデル単位ブロック）との位置関係を、図５に示す。ここでＬ1 は深い部分の仮想レイヤであり、Ｌ3 は浅い部分の仮想レイヤであり、Ｌ2 は仮想ヴィアレイヤ、そして、Ｌ4 は基板表面部分の仮想ヴィアレイヤである。ここで、深い部分の仮想レイヤＬ1 の図形（等価モデル単位ブロック）の大きさと、浅い部分の仮想レイヤＬ3 の図形（等価モデル単位ブロック）の大きさとが一致していないが、図５の場合は仮想ヴィアレイヤＬ2 を介して、深い部分の仮想レイヤＬ1 の上面のノード一つに対し、浅い部分の仮想レイヤＬ3 の底面のノードが４個接続している例を示している。
【００８５】
この仮想レイヤで書かれた図形（等価モデル単位ブロック）は、レイアウトＣＡＤ（コンピュータ設計支援装置）に備わっている素子抽出機能（素子抽出・等価モデル作成手段４の持つ機能）によって抽出され、入力データ作成手段６の持つデータ作成機能によって回路シミュレータの入力データの形式に書き下される。
【００８６】
レイアウトＣＡＤに備わっている素子抽出機能は素子抽出・等価モデル作成手段４の機能であり、これは素子抽出プログラムを実行することで実現し、このプログラム実行により素子抽出（素子等の回路要素抽出）を行うが、それには予め設定した素子抽出のルールに従う。素子抽出のルールは、ファイルとして記述されて用意してあり、この素子抽出のルールを記述した抽出ルールファイルを参照することで素子抽出処理を実行できる。
【００８７】
このとき、素子抽出プログラムが参照する抽出ルールファイルには、図の立体構造と等価モデルとの関係も入力しておく。他の仮想レイヤについても同様に扱う。
【００８８】
サブストレートの等価的素子モデルは単純な抵抗網で表現されるが、Ｐ型サブストレートとＮ型ウェルのように、異なる導電型の層が接する境界面ではＰＮ接合面の接合容量のように、単純な容量成分もしくは電圧依存性の非線形容量成分を持たせて、接合面の効果を考慮に入れると、より高精度のシミュレーションが実行できる。
【００８９】
配線については、従来のＴ型、Ｌ型、π型等のＲ，Ｌ，Ｃ，Ｇ成分の回路として抽出する。さらに、予め等価モデルを用意しておくことによって、直線の部分と折れ曲がっている部分とを区別して抽出することもできる。また、図６に示すように、配線用仮想レイヤＬp を配線パターンＰＬ上で任意の大きさに分割させるように小サイズで重ね書き入力設定することにより、等価的素子モデルは任意の段数で、集中定数モデルＭに置き換えることができる。なお、図６は配線部分を複数のＬ型集中定数モデルで抽出する例であり、抵抗成分（Ｒ成分）と容量成分（Ｃ成分）とからなるＬ型集中定数モデルで抽出する例である。
【００９０】
ここで、配線部分に仮想配線レイヤで上書きする図形（等価モデル単位ブロック）についても、上記仮想ウェルでの場合同様に、図形の大きさを設定して自動発生させることも、分割する段数を設定して自動発生させることもできる。そしてこれら各々の利点は、先の仮想ウェルの場合と同じである。この時、設定する大きさを、扱う信号の周波数の関数として与えることもできる。
【００９１】
つまり、設計中の回路が扱うことになる信号の周波数を入力して配線部分の寄生を抽出するか否かや、発生させる図形の最適な大きさを決めるといったことができるようになる。また、考慮する範囲を入力することにより、配線間容量を挿入するようにすることもできる。このとき、配線間容量の値は、並行して走っている部分の間隔と長さによって決まるようにする。
【００９２】
各々の等価モデルを構成する抵抗値や容量値等は、物理定数、製造条件、単位図形の大きさ、場合によっては回路の動作条件で決める。
【００９３】
以上の寄生素子抽出操作は、回路全体についても、指定した範囲内に限定させることも可能である。
【００９４】
また、サブストレートのモデルのように、線形素子だけで構成される場合、前処理として伝達関数を求めて不必要なノードを省略させるようにすることもできる。さらに、シミュレーションの精度要求や演算時間短縮要求等の理由により、それぞれの部分を、より単純なモデルに置き換えるようにすることや、指定した領域毎に合成してノード数を減らす操作を、前処理として用意しておくことも有効である。
【００９５】
＜実施例１‐２＞
［付加回路入力による解析機能］
本発明によるＬＳＩ設計支援装置の特徴として、第二には、付加回路入力機能を設けたことにある。
通常、設計者がレイアウト設計を行なっている際、そのレイアウトデータから抽出されたデータは、検証のためにスケマティックデータと比較されるのに使われていた。一方、回路シミュレーションはこのスケマティックデータをもとに行なわれていた。両データ間の違いはスケマティックデータの方にはＬＳＩチップ上には存在しない電源や信号源や負荷があり、これは回路シミュレーションを実行する上で必要なものである。
【００９６】
ところが、先に述べたように、より正確なシミュレーションを実行するためにはレイアウトデータを元にシミュレーションをする必要がある。そこで、この発明では、回路シミュレーションを実行するために必要な電源や信号源、そして、負荷などを、レイアウトデータに付加することのできる機能を設けて、回路シミュレーションを行えるようにした。実施例１‐２ではこのことについて説明する。
【００９７】
図１の付加回路入力手段１０では、マウス等のポインティングデバイスとＧＵＩ機能を用意して、当該マウス等の操作により、ＧＵＩ機能との連携のもとに表示手段３のレイアウト画面上における任意位置に、電源や仮想信号源等の外付け回路Ｃout や寄生容量などの付加回路Ｃadを置くことができる。レイアウト画面上では、それぞれの信号源等（Ｃout やＣad等）は予め用意された該当のシンボルを用いてシンボル表示される。
【００９８】
このシンボル表示のためのデータ（シンボルデータ）についても付加回路入力手段１０から入力データ作成手段６に入力されて、当該入力データ作成手段６により回路シミュレーションの入力データの形式に変換される。これらの付加回路Ｃadは、ある領域を持つ雑音源などの仮想電源として指定することもできる。
【００９９】
図７と図８はその表示例を示している。
図７では、表示手段３におけるレイアウト画面上のある点に、電源（等価雑音源）Ｅnoise が付加回路Ｃadとして付加されている様子を示している。つまり、ＬＳＩ設計のために、半導体基板上でのある領域に素子パターンＤptをレイアウトしたとして、そのレイアウトした素子パターンＤptの近くに、雑音源があることを表わすために、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加した様子を示している。また付加した信号源について、これに制御電源としての働きを持たせるように設定することもでき、これにより、例えば外部から設定する任意のノードの出力をその制御信号としたり、信号源の制御信号を任意に与えることができるなど、多様な解析に対応できる。
【０１００】
このような設定は、例えば、付加回路Ｃadの設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができ、このような設定が行われると、入力データ作成手段６は、外部から設定する任意のノードの出力をその制御信号とするようなデータを作成して演算手段８に与えたり、信号源の制御信号を任意に与えるようなデータを作成してこれを演算手段８に与えるといったことになる。
【０１０１】
また、図８は等価雑音源を方形領域で設定してシンボル表示した状態を示しており、Ｅnsa がその方形領域表示された等価雑音源領域である。つまり、図８では、電源（等価雑音源）Ｅnoise が長方形のある領域を持って存在している状態を与えるように、ある素子パターンＤptの近くに設定した例を示している。等価雑音源を領域表示形式で設定した図８のような形式の等価モデルにおいては、その領域内に電源（等価雑音源）Ｅnoise が、複数個、等間隔で接続されていることに相当することになる。そして、この場合、等価雑電源の数は等価モデルの精度に依存する。このような設定も付加回路の設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができる。
【０１０２】
また、付加回路入力手段１０により付加された信号源は、表示手段３のレイアウト画面上において、表示画面上に所望の領域を以て表示される。そして、この表示位置、および表示面積は、半導体基板上における各回路要素に対する当該信号源の及ぼす影響を反映する形で入力データ作成手段６はデータを作成し、演算手段８に与える。この結果、様々な状況での信号源の及ぼす影響をシミュレートすることが可能になる。
【０１０３】
＜実施例１‐３＞
［解析方法の設定機能］
本発明によるＬＳＩ設計支援装置の第三の特徴は、回路解析方法の設定機能にある。図１に示す本システムにおいて、回路解析を行うのは演算手段８であり、この演算手段８は回路シミュレーションを実施する演算処理手段であって、回路シミュレーションのためのソフトウエアである“ＳＰＩＣＥ”に代表される回路シミュレーションを実施する回路シミュレータである。この回路シミュレータにおいては素子等の回路要素の接続情報、デバイスのサイズや特性、物理定数、解析法や出力形式等を入力することにより、回路シュミュレーション演算結果を得ることができることは既に説明した。
【０１０４】
回路シミュレータは従来通り、シミュレーション単体としても実行できるが、レイアウト情報についてレイアウト画面上からも、過渡解析、交流解析、雑音解析、感度解析、定常解析等の解析が実行できるように機能構成してある。これは、演算条件入力手段７により、レイアウト画面上において、過渡解析、交流解析、雑音解析、感度解析、定常解析等のうちの任意の解析法を指定することで、指定解析法による解析が演算手段８で実行できるように、入力データ作成手段６がデータ作成するよう構成したことで実現される。
【０１０５】
このような機能を入力データ作成手段６に持たせたことで、演算条件入力手段７により、レイアウト画面上において、過渡解析、交流解析、雑音解析、感度解析、定常解析等のうちの任意の解析法を指定すれば、演算手段８はその解析法による解析を行い、回路シミュレーション結果を得る。
【０１０６】
解析のための設定のうち、出力を見たいノードについては、レイアウト画面上で或いはスケマティック画面上で、マウス等のポインティングデバイスなどによる設定操作を行うことにより、指定できるものとする。これはマウス等のポインティングデバイスなどによる設定操作情報をもとにレイアウト情報入力手段１がその指定情報を出力する。
【０１０７】
このように、レイアウト画面上でノード指定が出来、回路シミュレーションができるようになると、例えば、ＬＳＩチップ上でディジタル回路部分からどの程度の範囲内にある素子（素子等の回路要素）に、どのようなノイズが乗っているか、という位置情報をレイアウト設計にフィードバックできるようになる。回路シミュレーション解析結果を見たいノードは複数箇所設定することもできる。
【０１０８】
回路シミュレーション実行に必要な電源、信号源、負荷の特性については前記付加回路入力手段１０で与えることも、あるいは回路シミュレーションに際して参照するための基礎情報を与えるために用意するファイルに、予め書いておくようにすることによっても、設定できる。回路シミュレーション解析結果は数値データとして、また、必要に応じ、特性がビジュアルに読み取れるようなグラフ形式で表示される。
【０１０９】
さらに、予め、レイアウト画面上に発生させておいたシンボルからもノードを指定することができる。例えば、感度解析を実行する時などは多数の解析結果を出力するために、レイアウト画面上で解析する素子（素子等の回路要素）を指定することができると設計時間の短縮につながる。
【０１１０】
また、様々な表示モード（出力モード）を持つ表示プログラムを用意してあり、これにより、ユーザにとって使い易い、あるいは、状態の掴み易い解析結果表示を行うことができるシステムとなっている。
【０１１１】
例えば、標準の表示モードを選択すると、解析結果は素子（素子等の回路要素）及びそのパラメータを表形式で表示される。その中で素子（素子等の回路要素）またはそのパラメータを指定すると、解析結果がグラフ形式で表示される。また、解析結果をレイアウト画面上の対応する素子（素子等の回路要素）の領域、あるいはその素子（素子等の回路要素）のシンボルで表示させる出力モードも指定できる。この出力モードで表示させると、位置情報を設計にフィードバックできるという効果がある。さらに、その表示された素子（素子等の回路要素）のパラメータのうち、影響の大きい複数個の要素を表示させるときの個数、一定値以上の影響のある要素を表示させるときのしきい値を指定できる。
【０１１２】
これらは、所望の性能を持つ回路設計の時間短縮に有効である。
回路シミュレーションによる雑音解析については、レイアウト画面上の任意の位置に等価雑音源として信号源を設定し、その影響を解析する。前記レイアウト画面上に付加した等価雑音源に制御電源としての働きを持たせ、その制御信号は任意に指定することや、またあるいは、指定したノードの出力から与えることができるようにすると、雑音の特性の理解につながり、その雑音対策に対する有効な情報が得られるようになる。
【０１１３】
すなわち、図７で説明したように、表示手段３におけるレイアウト画面上の所望の位置に、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加してみる。つまり、ＬＳＩ設計のために、半導体基板上でのある領域に素子パターンＤptをレイアウトしたとして、そのレイアウトした素子パターンＤptの近くに、雑音源があることを表わすために、電源（等価雑音源）Ｅnoise を付加回路Ｃadとして付加してみる。そして、付加した信号源について、これに制御電源としての働きを持たせるように設定する。これにより、任意の領域に等価雑音源を置いた時に、その等価雑音源が近傍の回路に及ぼす影響を解析することができるようになる。
【０１１４】
このような設定は、例えば、付加回路Ｃadの設定を行った後に、レイアウト情報入力手段１等によりそのための指示をすることで行うことができ、このような設定が行われると、入力データ作成手段６は、等価雑音を周囲の回路に与えるようなデータを作成してこれを演算手段８に与えるといった処理をすることになる。
【０１１５】
また、図８のような方形領域の等価雑音源Ｅnsa を設定した場合には、その領域内に電源（等価雑音源）Ｅnoise が、複数個、等間隔で接続されていることに相当する状態を作り、そして、この場合、入力データ作成手段６は、等価雑音を複数の等価モデルの分布で表すと共に、この分布する等価モデルから周囲の回路に影響を及ぼすようなデータを作成してこれを演算手段８に与えるといった処理をすることになる。
【０１１６】
この結果、様々な状況での雑音信号の及ぼす影響をシミュレートすることが可能になる。
【０１１７】
このように前記レイアウト画面上に付加した等価雑音源に制御電源としての働きを持たせ、その制御信号は任意に指定することや、またあるいは、指定したノードの出力から与えることができるようにすると、雑音の特性の理解につながり、その雑音対策に対する有効な情報が得られるようになる。
【０１１８】
なお、一般的なＬＳＩ設計の手順は、初めに回路設計が行われ、その後にレイアウト設計が行われる。回路設計は所望の特性が得られることが確認されるまで回路シミュレーションでの解析を繰り返しながら行われる。引続き行われるレイアウト設計は、レイアウトパターンに依存する回路特性を劣化させる効果を考慮に入れて行われる。
【０１１９】
完成したレイアウトパターンから素子を抽出し、回路設計時に使ったスケマティックデータと比較したり、抽出したデータを用いて回路シミュレーションを実行してその回路の特性を確認することで、レイアウトデータの正当性が検証できる。
【０１２０】
さらに、配線間の寄生の効果を含めて素子抽出を行ったり、先に説明した機能により基板の効果を含めて解析できるようにそのモデルを抽出することにより、レイアウトパターンに依存する効果の影響も解析できる。
【０１２１】
ところが、いわゆるアフターシミュレーションによる検証は、最低限、回路ブロックレベルでレイアウト設計が完了していなければ実行できない。回路ブロックレベルで寄生の効果等を解析しても、回路特性の劣化に寄与している部分を特定できないことがある。さらにレイアウト設計上のミスの修正や寄生の影響の改善のためにレイアウトデータに手を加える必要がある場合、大がかりな修正作業を伴うことになり、これは設計時間の浪費と新たなレイアウトミスを生み出す危険性につながる。
【０１２２】
そこでレイアウト設計の途中でも、そのモデルの抽出を行い、回路シミュレーションを実行できるようにすると、適宜細かな修正ができるために設計時間の短縮につながり、また回路特性の劣化に寄与している部分の特定ができ、最適なＬＳＩ設計のために極めて有効である。
【０１２３】
レイアウトデータ上にまだない素子については、スケマティックデータ上の素子を用いて補完する。これはレイアウトデータ上の素子に、それに対応するスケマティックデータ上の素子と同じ名前を付けておくことで可能となる。
【０１２４】
配線についても同様に、スケマティックデータ上のノード名を対応させることで補うことができる。補完のために用いた素子や配線についてはレイアウト画面上ではシンボルや線で表示させておくと、設計者の目による接続関係の検証も兼ねることができる。
【０１２５】
一通り完成したレイアウトデータからの部分的な素子抽出も、レイアウトに依存する回路特性を劣化させている部分の特定に非常に有効である。これはトランジスタなどの素子に限らず、配線を配置させる時にも有効である。その配置させようとしている配線部分だけを等価モデルに置き換え、回路シミュレーションによる解析を繰り返すことで最適な位置や形状を選択することができる。
【０１２６】
レイアウト画面上で素子抽出を行う範囲の指定方法には、マウス等で範囲を入力する方法や現在のウインドウ画面上で見えている範囲を自動的に設定する方法等が有用である。さらに、ある指定された部分をモデル化したときにその等価回路、或はＳパラメータやＹパラメータなどの値を表示するウインドウを開き、そこにその等価回路やそれらのパラメータの値を表示させるようにすると、素子間、配線間等の影響を定量的に判断することができる。
【０１２７】
一旦開いたウインドウは、閉じる命令があるまで残しておくようにすると、レイアウトパターンの変更前後の等価回路、或は各種パラメータを比較することができる。
【０１２８】
熟練した設計者の場合、素子値を含めた等価回路や各種回路パラメータの値が表示されるとそのモデル化された部分の回路特性へ与える影響を回路シミュレーションを実行しなくても把握することができる。これはＬＳＩ設計時間の大幅な短縮につながる。サブストレート基板等を抵抗網等の等価回路でモデル化して回路シミュレーション可能な形式で抽出する場合、その抵抗網のメッシュの切り方をどう選ぶかが重要な問題となる。
【０１２９】
先にも述べたように、メッシュが粗すぎる場合、精度が悪く、シミュレーション結果の信頼性が落ちる。メッシュが細かすぎる場合、抽出した素子数が多すぎ回路シミュレーションの計算時間の増大を招いたり、あるいは計算機のメモリの制限から計算不能に陥ることもあり得るといった不都合が生じる。
【０１３０】
そこで、回路特性への影響の大きい所ではメッシュを細かく刻み解析の精度を高め、影響の小さい所ではメッシュを大きく刻み素子数の増大を抑えることが望ましい。モデル抽出用に仮想レイヤで書かれた図形の大きさは、当初、大きくとっておく。
【０１３１】
例えば、ウェルの部分にその大きさに合わせた一つの図形を割り当てる。その後、シミュレーションを繰り返しながら回路の出力信号や回路の仕様に関係する端子での信号への影響の大きなところを細かくしていく。その回路の周波数特性や過渡応答の中のある項目に着目し、それを指標にして回路特性への影響を判定する。その差分値を設計者が見て、必要であると判定した時にメッシュの刻みを小さくする。
【０１３２】
つまり、仮想レイヤで書かれた個々の図形の大きさを小さくする。その差分の判定基準値を予め設定しておく事により、この操作を自動化するようにプログラムしておく事も設計時間の短縮に有効である。
【０１３３】
一定の抵抗網のモデルでそのメッシュの刻みを大きさを変えるのに代わって、従来のトランジスタのモデルのように、複数のレベルのモデルを用意しておき、指定を受ける毎に、より精密なモデルに置き換えていく、という方法も同じ目的に有効である。
【０１３４】
これまでの寄生素子抽出法は、サブストレートやウェルなどの基板の物埋的形状の違いに合わせて予め、用意してあるモデルを用いて抽出するというものであった。そのために、基板上に作られる全ての構造について、モデルを用意しておかなければならなかった。
【０１３５】
しかし、基板部分、Ｎ型及びＰ型ウェル、埋め込み層、酸化膜部分、ポリシリコン層、アルミ配線部分等、ＬＳＩの断面構造に合わせて、各々を予めサブモデルとして用意しておき、仮想レイヤで書かれた図形の大きさの範囲毎に、深さ方向の構造の違いをそのサブモデルを用いて一定の大きさのモデルを発生させるという方法も考えられる。
【０１３６】
この方法でも、モデルとして扱うメッシュの切り方を一様に設定しておくことも、先に説明したように、解析を繰り返しながら大きなものから必要な部分を次第に細かくすることも可能である。
【０１３７】
以上、実施例１にて説明した本システムは、半導体集積回路を構成する素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等を入力する入力手段と、これら入力された情報や解析結果を表示する表示手段と、前記情報から線形素子、非線形素子、配線、コンタクトホール、ヴィアホール等の回路要素を抽出し、等価モデルを作成する等価モデル作成手段と、前記等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換するデータ形式変換手段と、前記データ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析する演算手段と、前記演算手段の演算結果を前記表示手段に出力する出力手段とを具備して構成した。
【０１３８】
また、このような構成の半導体デバイス設計支援装置において、
半導体製造には使われないマスクレイヤで前記素子配置、配線情報と同じ階層レベルのデータを作成する手段と、これらの情報を前記素子抽出、等価モデル作成手段で取り扱うことができる形態で保存する手段を備えており、
さらには、前記素子の形状や配置、配線の情報を表示する手段上の任意の位置にＬＳＩチップ上には存在しない回路を付加する手段を備え、
また、前記素子の形状や配置、配線の情報を表示する手段上からシミュレーションの各種設定法とシミュレーション結果の表示法を指定する機能を備えるようにした。
【０１３９】
そして、このような構成の本発明の半導体デバイス設計支援装置は、半導体集積回路を構成する素子の形状や配置状況、配線、及び物性定数、製造条件および演算条件等を入力手段により入力すると、表示手段にはこれら入力された情報が表示される。このとき、素子や配線等の形状や配置状況等はレイアウト画面（レイアウト状態がわかるような画像表示状態の画面）の状態で表示され、また、等価モデル作成手段は前記情報から線形素子、非線形素子、配線等を抽出し、等価モデルを作成し、データ形式変換手段はこの等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換する。そして、演算手段はこのデータ形式変換手段により変換されたデータと前記演算条件をもとに、前記抽出した等価モデルを数値的に解析し、出力手段は前記演算手段の演算結果を前記表示手段に出力して表示に供するといったものである。
【０１４０】
このような本発明システムでは、集積回路を設計するにあたり、集積回路を構成する半導体基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで演算手段により解析処理できるように、レイアウトデータから設計回路には現われない寄生素子の成分を等価モデルとして抽出し、回路シミュレーションの入力データの形式に変換することができる。
【０１４１】
そして、レイアウト画面上から直接回路シミュレーションが実行できるようにレイアウト画面上には存在しないが回路シミュレーションの入力データとしては必要な電源や負荷等を仮想素子として任意の位置に自由に発生できる。
【０１４２】
さらに、各種解析法をレイアウト設計をしながら設定でき、シミュレーション結果をレイアウト画面上に表示するなどして、設計者に有効な情報をフィードバックできる。
【０１４３】
従って、効率よく高機能ＬＳＩを設計することができる。
【０１４４】
（実施例２）
ところで、上述した“文献１”によれば、サブストレート基板を単位ブロックにつき、図３に示す抵抗モデルが３次元的につながった抵抗網のかたちでモデル化し、単位ブロックのサイズ内における媒質の組成、寸法などから抵抗値を付与することにより、その電気的影響を回路シミュレータで解析できることが示されている。
【０１４５】
しかしその場合、このサブストレート基板モデルの実用的な大きさについての知識が必要になる。
【０１４６】
一般的には、このようなモデルの場合、そのサイズを細かく取るほど、高い精度の解析が期待できることが知られているが、細かくすればするほど、計算量が膨大なものとなり、従って、計算機の性能及び設計時間の制約から、必要以上にモデルのサイズを小さくすることは実用的でない。
【０１４７】
そこで次に、サブストレート基板モデルの実用的な大きさ（サブストレート基板部分の等価モデルの単位ブロックサイズ）を明確にして効率的な解析を可能にする半導体デバイス設計支援装置の実施例を説明する。
【０１４８】
＜実施例２‐１＞
ここに実施例として示す本発明のＬＳＩ設計支援装置の特徴は、精度と演算効率との関係から実用的な大きさのサブストレート基板モデル（実用的な等価モデル単位ブロックサイズ化したサブストレート基板モデル）を発生させることにある。
【０１４９】
一般に、図３に示す如きのサブストレート基板モデルは、所定サイズの直方体形状を単位ブロックとしてこれをモデル化対象領域としたものであり、このモデル化対象領域としての単位ブロック内を、抵抗網で等価回路モデル化したものである。そして、この単位ブロックのサイズを小さくして、基板部分をより細かな抵抗網とすることで精度の高い解析が実行できることは知られている。
【０１５０】
ここで、単位ブロック形状を直方体形状とした図３のサブストレート基板モデルにおいて、各ノード（ＮＵ，ＮＦ，ＮＤ，ＮＢ，ＮＲ，ＮＬ）はそのノードのある各側面（直方体の面ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５，ＦＣ６）の領域を代表する点を表していることがわかる。つまり、直方体形状の単位ブロックにおける各側面はそれぞれ等電位面であると考えられる。
【０１５１】
従って、サブストレート基板モデルの大きさ（単位ブロックの大きさ）は解析上、等電位面として表現できる領域の大きさを表していることになる。
【０１５２】
ここで図３のサブストレート基板モデルは単位ブロック形状を直方体形状で表してあり、以下の説明も直方体としてなされているが、本発明の本質はサブストレート基板モデルの形状については平面を埋め尽くすことのできる多角柱、例えば三角柱や六角柱であるならば何でも良く、必ずしも直方体である必要は無い。
【０１５３】
次にトランジスタの代表的なモデルの例を図９に示す。通常回路の解析においては、トランジスタモデルとしてはこの様な良く知られているトランジスタの集中定数モデルが用いられる。この図９のモデルでは、ゲートＧやドレインＤ、ソースＳと同様に、実際にはある領域を持つたバルクまたはバックゲートＢについても一つのノードで扱われている。
【０１５４】
寄生容量（Ｃg5，Ｃgd，Ｃgb，Ｃdb，Ｃsb）のように、トランジスタの大きさの効果を含んでいる要素もあるが、バックゲートＢは領域を持たない一つのノードとして扱われている。
【０１５５】
つまり、トランジスタとサブストレート基板との相互作用はトランジスタの代表点である“Ｂ”なるノードを介して行われていることになる。従って、トランジスタ形成領域部分から見た基板部分の領域（ゲート側から見てゲートＧ、ソースＳ、ドレインＤと寄生容量で結ばれた先とチャネル領域の対向側）とサブストレート基板モデルの大きさ（単位ブロックのサイズ）で決まる等電位面（この場合の等電位面は１素子分のトランジスタ形成領域とそれに対向する基板の領域の対峙面）の領域を一致させることが、サブストレート基板モデルの妥当な大きさであることがわかる。
【０１５６】
たとえ、１素子分のトランジスタの内部構造に合わせて基板側のノードを細かくとったところで（単位ブロックサイズを小さくして１素子分のトランジスタの内部構造に合わせたサイズとしてみても）、トランジスタと基板とを結ぶノードは一点しかないために、トランジスタの大きさよりも細かな空間分解能は冗長であるばかりか、素子数、ノード数の増大を招き、解析の演算効率を劣化させることにもつながる。
【０１５７】
従って、サブストレート基板モデルの実用的な大きさ（サブストレート基板モデルの実用的な単位ブロックのサイズ）の決め方の一つは、基板上に作られるトランジスタ等の素子の大きさを参照してその素子の形成領域サイズに合わせる方法である。トランジスタ等の素子領域形成面に対向する位置での基板モデル上面サイズを次のように決めると良い。
【０１５８】
［ｉ］ 第一には、トランジスタのゲート、ソース、ドレインを形成するためのレイアウトデータの図形の領域を完全に含む最小の正方形、あるいは長方形の上面形状とすることである。
【０１５９】
［ii］ 第二には、トランジスタのチャネルを形成する部分に相当する、ソースとドレインを形成するためのレイアウトデータに挟まれた領域に対応する領域形状の上面形状とすることである。
【０１６０】
［iii］ 第三には、少なくとも一つのソースあるいはドレインの部分を共 有し、同一のゲート電圧が与えられるように接続された複数のトランジスタ群の全てのソース、ドレイン、ゲート部分を形成するレイアウトデータの図形の領域を完全に含む最小の正方形あるいは長方形の上面形状とすることである。
【０１６１】
［iv］ 第四には、レイアウトＣＡＤの素子抽出ルールでトランジスタを認識するための条件を満たしている領域対応の上面形状とすることである。
【０１６２】
以上のいずれかの方法の中から指定されたものを用いてトランジスタの大きさとし、それに合わせてサブストレート基板モデルの大きさを決定する。
【０１６３】
実施例１では、ＬＳＩ製造には関与しない仮想的なマスクレイヤを介在させるという考え方を導入し、この仮想的なマスクレイヤを介してトランジスタ等の素子とその下部の層の基板の各モデルとの等価的結合関係を見出すようにすることにより、サブストレート基板モデルを寄生素子として抽出できるものとした。従って、以上の方法で、トランジスタの大きさを参照してＬＳＩ製造には関与しない仮想的なマスクレイヤでのデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる。
【０１６４】
図１０に、トランジスタＴｒと、仮想レイヤ（仮想的なマスクレイヤ）Ｌiに 設定した単位領域（仮想レイヤ単位領域）ＵＡと、サブストレート基板モデルＳmodelの関係を示す。
【０１６５】
これは、前記第一のトランジスタの大きさの決め方（［ｉ］の方法）にしたがった例を示している。ここで仮想レイヤＬiとは上述したように、寄生素子の抽 出のためにＬＳＩ基板上で素子と基板の等価モデルとを結合させるための仮想的なレイヤであり、レイアウト画面上には存在するが、実際のＬＳＩ製造にあたっての回路・素子設計には全く用いられることがないマスクレイヤのことである。
【０１６６】
このように、実施例２‐１においては、トランジスタの大きさを参照して仮想的なマスクレイヤでの等価モデルデータを発生させるようにすることで、目的とする実用的な大きさを持つサブストレート基板モデルを発生させることができるようになる効果が得られる。
【０１６７】
次にサブストレート基板モデルの単位ブロックサイズは、大きすぎると解析精度に問題を残し、また、小さすぎると解析コストや解析所要時間の問題が生じることから、適正なサイズが必要となるが、このサイズを決定するに当たり、一定の解析精度が期待できるような単位ブロックサイズのサブストレート基板モデルを発生させる手法を具体的に説明する。
【０１６８】
＜実施例２‐２＞
本発明のＬＳＩ設計支援装置の特徴は、第五には、一定の解析精度を期待できるような形状を持つサブストレート基板モデルを素子抽出用データ入力作成手段１１が発生できるようにすることにある。
【０１６９】
先に示した文献１によれば、基板モデルを細かく刻む方向、つまり基板抵抗網を細かく刻む方向を、基板における深さ方向と、基板における平面方向とでそれぞれ変えることにより、異なる解析結果が得られることが示されている。
【０１７０】
ところが、回路設計者が有効な基板抵抗網の刻み方に関する知識を必ず持っているとは限らない。そして、基板抵抗網の刻み方を誤ると解析結果は大きな解析誤差を含むことになりかねない。
【０１７１】
それ故、大きな解析誤差を生じさせてしまうようなサブストレート基板モデルの発生を避けなければならない。
【０１７２】
理想的には図３で示すサブストレート基板モデルを、常に立方体の単位ブロック形状にしておけばモデルの形状による精度の変動を気にせず、解析することができる。ところが実際、サブストレート基板はウェルや埋め込み層の存在により、基板の深さ方向によってその媒質の抵抗率は変わってくる。
【０１７３】
そのため、サブストレート基板の深さ方向の構造の各々の抵抗率に合わせて、別々のサブストレート基板モデルを用意する必要がある。
例えば、ウェルの部分はウェルの抵抗率と誘電率とによって決まる素子値の抵抗要素と、容量要素から構成されるウェル部分のモデルを発生させるようにする。しかし、このウェル部分のモデルをウェルの深さに合わせて寸法を決めた立方体状の単位ブロックとした基板モデルを使用することとした場合、ウェルの深さは基板の厚さに比べて薄いために、ウェルの部分だけで多くのサブストレート基板モデルを発生させることになり、基板全体として大幅な素子数、ノード数の増大につながる。
【０１７４】
そこで、本発明の実施例２‐２ではこれを適正に保つことができるように、サブストレート基板モデルの単位ブロックサイズを縦ａ、横ｂ、高さｃとしたときに、モデルの立方体からのずれを、
ｃ＜１０×ａ， ｃ＜１０×ｂ
まで許容するようにする。
【０１７５】
このようにすると、精度の低下を抑えつつ素子数、ノード数の増大を避けることができる。サブストレート基板モデルは基板の深さ方向の構造に合わせて素子値の変わるモデルを用意する必要があるが、各々のモデルの大きさは深さ方向の構造の物理的な大きさをもとに決める。
【０１７６】
これは図１のシステムにおけるモデル作成条件入力手段５による入力情報や、レイアウト情報保存手段２に保存されたレイアウト情報に基づくものであり、具体的には、サブストレート基板の厚さ、及びその厚さを何層で表現するかについて指定した値、ウェルの部分の平面的な大きさや深さ、埋め込み層の厚さ、及び埋め込み層のある深さ、絶縁体層の厚さ、及び絶縁体層のある深さ、トレンチの幅、長さ、深さ、基板電極の大きさである。
【０１７７】
これらの寸法情報を用いて各層各位置の基板モデルの単位ブロックサイズ縦ａ、横ｂ、高さｃを
ｃ＜１０×ａ， ｃ＜１０×ｂ
なる範囲で適宜、調整しつつ素子抽出用データ入力作成手段１１にデータ作成処理を実行させることにより、素子数、ノード数の増大を抑えつつ有効に三次元空間を埋め尽くすようにモデル化することができる。
【０１７８】
ノード数あるいは素子数の増大を抑えながら一定の解析精度を期待できるような形状寸法の単位ブロックとしたサブストレート基板モデルを発生させる具体例を次に説明する。
【０１７９】
＜実施例２‐３＞
本発明のＬＳＩ設計支援装置の特徴は、第六には、ノード数あるいは素子数の増大を抑えながら一定の解析精度が期待できるような形状寸法を持つサブストレート基板モデルを発生させることにあり、その例を実施例２‐３として次に説明する。
【０１８０】
一般的には基板抵抗網を細かく刻む程、つまり、単位ブロックのサイズを小さくする程、高精度の解析ができることが知られているが、むやみに基板抵抗網を細かく刻むことはノード数素子数の増大を招き、実用的でない。
【０１８１】
そこで本発明では、サブストレート基板界面付近、各種ウェルの境界付近、電極付近等では細かな基板抵抗網となるように（細かなサイズの単位ブロックとなるように）、また、その他の領域では粗くなるように（大きなサイズの単位ブロックとなるように）仮想レイヤの図形（形状パターン）を発生させるようにする。
【０１８２】
具体的には、例えば図１１に示すようにウェルの部分とサブストレートの部分が不連続に接していると仮定できる境界面ｆを含む層Ｌ0、およびその層Ｌ0から複数の層Ｌaの部分の基板モデル（サブストレート基板の等価モデル）は、その 外側の層Ｌb，Ｌc部分の基板モデルと比べて小さなものにする。例えば、モデル化対象のサイズを小さく設定した基板モデルのサイズ（単位ブロックサイズ）は、モデル化対象のサイズを大きく設定した基板モデルのサイズに対して“縦”，“横”，“高さ”をそれぞれ１／２とする。つまり、小さな基板モデルのサイズは、大きな基板モデルのサイズに対して“縦”，“横”，“高さ”をそれぞれ１／２とする
ここで簡単のため図１１では抵抗網を立方体型の単位ブロックによるモデルで表してある。以降、説明のための図面はこれに従う。
【０１８３】
この発明の効果を調べるために、図１２に示すようにサブストレート基板界面ｆ上にある二つの電極Ｅ１、Ｅ２間の抵抗値を求める実験を行った。図１２に示すように、基板界面ｆ付近のみを細かな抵抗網とし（細かなサイズの単位ブロックとし）、その範囲を変えて調べた。複数の電極間距離について、基板抵抗網を用いた回路シミュレータでの解析結果と同じ条件のデバイスシミュレータの解析結果を比較した。
【０１８４】
図１３に基板抵抗網のノード数とデバイスシミュレーション結果との平均誤差の関係を示す。この図より、ノード数７００〜８００以上で誤差が１．５％以下であることがわかり、基板界面付近のみを細かな抵抗網に刻んだものでも、実用的な演算精度が得られている様子が確認できる。
【０１８５】
図１１は基板の深さ方向に対して基板モデルの大きさを変えることを説明したが、さらに平面方向に対しても適用できる。なお、図１４に示すように、電極に近い領域部分に対してのみ、細かく刻んだ抵抗網となるようなモデルを割り当てることによっても同様の効果が得られる。
【０１８６】
以上の例では、境界付近部分のサブストレートモデルの大きさ（単位ブロックの大きさ）はその外側のサブストレートモデルの大きさの“１／２”とした。このように、大きさの異なる基板モデルの大きさの比を“整数分の一”あるいは“整数分の二”といった具合に決めておくと、図１５のように、大きなモデルの等電位面を介して大きさの違うモデルの接続が容易に扱える。
【０１８７】
次に寄生素子を抽出した後に仮想レイヤで作製されたマスクデータを自動的に消去する処理のための具体例を説明する。
【０１８８】
＜実施例２‐４＞
本発明のＬＳＩ設計支援装置の特徴は、第七には、寄生素子を抽出した後に仮想レイヤで作製されたマスクデータを自動的に消去する処理にある。
実施例１では、ＬＳＩ製造には関与しない仮想的なマスクレイヤを導入することにより、素子形成領域の部分及びその近傍と、サブストレート基板部分との関連付けを可能にし、これによってサブストレート基板を寄生素子として抽出し、これを含めた回路シミュレータでの解析を可能とした。
その一方で、当該新たに導入した仮想的なマスクレイヤデータ（仮想レイヤデータ）は回路解析以外は不要であり、邪魔となるからＬＳＩのレイアウト設計終了後には取り除かなければならない。
【０１８９】
そこで、本発明システムでは、この仮想レイヤで作製されたマスクデータを、寄生抽出の処理とマスクデータを保存する処理実施の間に消去させるようにする。この仮想的なマスクレイヤデータを消去する処理は、自動的にあるいは外部から与えた指示により、図１の素子抽出・等価モデル作成手段４にて利用済みとなった段階で、当該素子抽出・等価モデル作成手段４に実行させるようにすると、人手によるマスクデータの処理の場合に起こる未使用あるいは使用中のマスクデータ誤消去といったミスを無くすことができ、ＬＳＩの設計効率を向上できる。
【０１９０】
本発明では、仮想的なマスクレイヤを導入することにより、素子形成領域の部分及びその近傍と、サブストレート基板部分との関連付けを可能にし、これによってサブストレート基板を寄生素子として抽出し、これを含めた回路シミュレータでの解析を可能とした。
そして、寄生素子の抽出に必要な仮想的なマスクレイヤのデータを半導体デバイスの表面構造に合わせて如何に手早く得られるようにするかが回路解析の能率に大きく影響する。そこで、仮想的なマスクレイヤのデータを効率的に得る手法を次に説明する。
【０１９１】
＜実施例２‐５＞
本発明のＬＳＩ設計支援装置の特徴は、第八には、寄生素子の抽出に必要な仮想レイヤデータを半導体デバイスの表面構造に合わせて自動的に生成させる処理にある。本発明では、ＬＳＩ製造には使用しない仮想的なマスクレイヤで他のレイアウトデータと同じ階層のデータを導入することにより、基板部分を寄生素子として抽出して回路シミュレータでの解析を可能とするものであった。
【０１９２】
ＬＳＩ基板界面は電気的特性や不純物の極性や濃度の異なるウェル等の部分があり、その大きさや形は同一基板上であっても一定ではない。先の説明でも述べたように、ウェル等には各々に相当する仮想レイヤデータ（仮想的なマスクレイヤのデータ）をその形に応じて発生させなければならない。これを手作業で行なうには多大な時間を要する。
【０１９３】
そこで、本実施例では仮想レイヤデータの作成を、以下に示す手順を実施するように、処理プログラムを組み、素子抽出用データ入力作成手段１１に実行させることにより、処理を自動化する。
【０１９４】
［仮想レイヤデータの自動発生処理］
仮想レイヤデータの自動発生プログラムの処理の流れを図１６に示す。
【０１９５】
このプログラムは、初期設定ステップＳ８‐１、基板部分の寄生抽出用データ作成ステップＳ８‐２、配線部分の寄生抽出用データ作成ステップS８‐３、配 線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４の計４つのステップから成り立っている。
【０１９６】
＜第一のステップ＞ 第一のステップである初期設定ステップＳ８‐１は、処理開始に先立ち、各種の初期設定の処理を行なう。ここでは“解析対象とする領域の指定”、“単位格子の発生”等を行なう。単位格子とはレイアウト画面上において、解析対象とする領域全域にわたって一定間隔に発生させた縦横の線（升目）、すなわち、格子を意味する。この格子間隔は予め設定しておく。
解析対象とする領域はレイアウト画面上でのマウス操作による入力や座標値の入力あるいはレイアウト画面上にあるデータの右端、左端、上端、下端の座標値から換算する方法で決定される。
【０１９７】
レイアウト画面上のデータから決定する場合には、各々の端の座標値をそのまま使うだけでなくその外側にマージンを設けられるようにする。例えば、図１７（ａ）に示すレイアウト画面のように、当該画面上に符号８‐５を付して示すような素子の配置が成されていたとして、まずはじめに、図１７（ａ）に示すように、レイアウトデータの存在する領域（点線８‐８，８‐１０で囲んだ領域）よりも幾分広めに解析領域８‐６を設定する。
【０１９８】
そして、この解析領域８‐６の範囲までサブストレート基板が存在するようにして、単位格子を発生させる。図１７（ｂ）の８‐１１が、この発生された単位格子である。
【０１９９】
このようにすることで、サブストレート基板の縁の影響を緩和させることができ、実際のＬＳＩチップの条件に近い状態を回路シミュレートできる。
【０２００】
なお、図１７において、８‐５はレイアウトデータ、８‐６は解析対象とする領域、８‐７はレイアウトデータ８‐５の右端、８‐８はレイアウトデータ８‐５の左端、８‐９はレイアウトデータ８‐５の上端、８‐１０はレイアウトデータ８‐５の下端をそれぞれ表す。
【０２０１】
図１７（ａ）に示すように、レイアウトデータの存在する領域（点線８‐８，８‐１０で囲んだ領域）に対してこれよりも幾分広めに解析領域８‐６を設定する。つまり、レイアウトデータの存在する領域に、所定のマージンを加えた大きさの領域を対象領域として設定し、この対象領域について単位格子で線引きする。本具体例においては、上記のマージンの大きさは、単位格子の大きさにより決められる。
【０２０２】
例えば、解析領域の縦方向および横方向のマージンを含めた大きさが単位格子の大きさの整数倍となるようなマージンの大きさの決め方である。そして、図１７（ｂ）に示すように、その単位格子８‐１１に合わせて解析対象とする領域全面にタイルを敷き詰める如く、単位図形データ８‐１２を発生させる。さらにこの初期設定の処理の中で、“基板部分の寄生”を抽出するのか、“配線部分の寄生”を抽出するのか、“配線間結合の寄生”を抽出するのか、等の条件の設定も行なう。
【０２０３】
これで初期設定ステップＳ８‐１が終了し、つぎに第二のステップである基板部分の寄生の抽出用データの作成ステップＳ８‐２に移る。
【０２０４】
＜第二のステップ＞ 第二のステップは基板部分の寄生の抽出用データの作成ステップＳ８‐２であり、ここでは基板の寄生の影響を含めた解析を行なうために、基板部分の寄生抽出に必要なデータを発生させる処理を行なう。主にはウェル等の基板の浅い部分の構造に合わせて仮想レイヤデータを発生させる処理を行なう。
【０２０５】
始めにウェルに相当するレイアウトデータを捜し出す。
次にその各々のレイアウトデータの図形のうち多角形の場合は各頂点の座標値を長方形の場合は対角の座標値を求める。
次に図１８（ａ）に示す様に、それらの座標値を初期設定ステップＳ８‐１で発生させた格子点の中の最も近傍の格子点の座標値に丸め操作を行なう。図１８において、８‐１３はＰｗｅｌｌ（Ｐウェル）を形成するためのマスクデータ、８‐１４はＮｗｅｌｌ（Ｎウェル）を形成するためのマスクデータ、８‐１５は座標値の丸め操作により決まった格子点の一例を表す。
【０２０６】
次に、その丸めた座標値を持つ新たな多角形あるいは長方形データを発生させる。そして、図１８（ｂ）に示すように初期設定ステップＳ８‐１で発生させた単位図形データのうちで、その丸めた座標値を持つ図形の中にあるものを当該ウェルに相当する仮想レイヤデータとする。
【０２０７】
図で８‐１５はＰｗｅｌｌ用仮想レイヤデータ、８‐１６はＮｗｅｌｌ用仮想レイヤデータを表す。この時に本来、そのウェルの内部であったが上記座標値の丸め操作により新たな図形の外側なってしまった部分のうち、そのウェルの電位を決めるために設けられている電極部分が存在する部分についても当該ウェルに相当する仮想レイヤデータとする。
【０２０８】
この操作を必要に応じてウェルの種類やトレンチ等基板の構造に合わせて実施する。
【０２０９】
基板の深い部分については図１８（ｂ）に示すように、ここで発生した仮想レイヤデータと初期設定ステップＳ８‐１で発生させた単位図形を用いて作成される。
【０２１０】
このとき、これらの図形をそのまま使ったり、これらの図形を複数個あわせてより大きな図形を作成する事ができる。例えば、深い部分をさらに複数層に分け、浅い部分のウェル等と接する部分は小さな仮想レイヤデータを発生させ、深い部分に行くに従って大きな仮想レイヤデータを発生させると、基板部分の回路網のノード数素子数の増大を抑えられる。また、埋め込み層や絶縁体層などが存在する場合にも、層を増やして同様に処理される。
【０２１１】
図１８において、８‐１７は深い部分の仮想レイヤデータのうち浅い部分のウェル等と接する部分のサブストレート基板用データ、８‐１８は大きさを変えたサブストレート基板用データの例を表す。
【０２１２】
基板部分の寄生抽出用データの作成ステップＳ８‐２が終わると第三のステップである配線部分の寄生抽出用データ作成ステップS８‐３に移る。
【０２１３】
＜第三のステップ＞ 第三のステップであるこの配線部分の寄生抽出用データ作成ステップS８‐３では配線の寄生の影響を含めた解析を行なうために、 配線部分の寄生抽出に必要なデータを発生させる処埋を行なう。
【０２１４】
配線の寄生の抽出に関しては、指定された配線のみを対象にする場合と範囲内にある全ての配線を対象にする場合があるが、寄生の抽出については同じ操作で対応できる。
【０２１５】
配線は“直線の部分”、“折れ曲がりの部分”、“端の部分”に分けて抽出する。さらに、予め指定された設定によって配線の直線部分のみを寄生の抽出対象にすることもできる。
【０２１６】
配線の“端の部分”とは、図１９（ｂ）に示すように配線にコンタンクトホールやヴイアホールが重なって存在している部分を意味し、必ずしも配線の末端にあるとは限らない。図１９において、８‐１９は配線を形成するためのマスクデータ、８‐２０はコンタクトホールあるいはヴィアホールを形成するためのマスクデータ、８‐２１は配線の直線部分、８‐２２は配線の折れ曲がりの部分、８‐２３は配線の端の部分を示す。
【０２１７】
始めにレイアウト画面上にある各配線データをマージ処理し、複数の長方形から成り立っていた配線データを塊を単位に多角形データに変換する。次に各多角形データの中から“端の部分”に相当する部分（８‐２３の部分）を切り出す。
【０２１８】
端の部分８‐２３は、配線データとコンタンクトホールやヴィアホールが重なって存在している部分として探し出す。
【０２１９】
次に、残りの部分から折れ曲がりの部分８‐２２を切り出す。折れ曲がりの部分８‐２２は各頂点に小さな四角形を乗せ、その四角形の縁と配線データの縁の重なり方の場合分けにより、探し出す。
【０２２０】
残った部分を配線の直線部分８‐２１とする。配線の直線部分８‐２１はさらに、予め設定してある指定によって複数の直線配線に分割することもできる。このとき上記設定では、直線配線の最長値を指定しておく。この最長値を元に、前記単位格子点に分割点がくるように第二のステップ（基板部分の寄生抽出用データの作成ステップＳ８‐２）で行なったと同様の丸め操作を行う。
【０２２１】
以上の操作により、発生したデータを仮想レイヤの配線データ８‐２４とする。
【０２２２】
指定した配線の直線部分に配線用仮想レイヤデータを自動生成させた例を、図１９（ｂ）に示す。
【０２２３】
以上で、配線部分の寄生抽出用データ作成ステップS８‐３が終了し、次に第 四のステップである配線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４に移る。
【０２２４】
＜第四のステップ＞ 第四のステップである配線間の結合を意味する寄生の抽出用データ作成ステップＳ８‐４では、配線間の結合の影響を含めた解析を行なうために、配線間の寄生抽出に必要なデータを発生させる処理を行なう。
【０２２５】
配線間の寄生の影響の解析に関しても、指定された配線のみを対象にする場合と範囲内にある全ての配線を対象にする場合、さらに指定した長さ以上の直線部分を持つ配線部分を対象にする場合がある。
【０２２６】
配線間の結合の寄生の抽出についても、“指定した間隔内に並行して配置された配線”、“異なる層の配線間の重なりの部分”、“指定した間隔内の全ての配線要素の結合”等、寄生抽出の対象を予め設定しておく。
【０２２７】
ここで、配線要素とは第三のステップ（配線部分の寄生抽出用データ作成ステップS８‐３）で説明した“直線部分”、“折れ曲がり部分”、“端の部分”を 意味している。各配線要素に分割するところまでは第三のステップと処理は同じである。
【０２２８】
次に、図２０に示すように、各配線要素データの図形の各辺をレイアウト画面のｘ軸方向、ｙ軸方向に各々指定した大きさまで延ばす。その延ばす大きさは予め設定してある“影響を考慮する隣接配線”の範囲である。
【０２２９】
結合の影響を考慮する範囲を８‐２５ａ，８‐２５ｂとすると、図２０では簡単のために、指定した配線８‐２０の直線部分の辺を、ｙ軸方向に指定した“結合の影響を考慮する範囲”８‐２５ａ及び８‐２５ｂまで延ばした例を示す。
【０２３０】
当該辺を延ばす操作によりできた領域Ａ１の中に他の配線のデータがあるか、否かを調べる。その結果、他の配線のデータがある場合、領域Ａ１のうち、他の配線の部分と重なっているものを切り取る。
【０２３１】
図２０の例では領域Ａ１に対して他の配線である配線８‐２７の一部分８‐２７ａが重なっている。そこで、この重なり部分８‐２７ａに対向する配線８‐２５との間の領域に着目し、最終的にはこの領域を抽出する。
【０２３２】
そのために、当該領域Ａ１から前記重なり部分８‐２７ａを切り取り、その残りの領域中からコンタクトホールやヴィアホール部分を除く前記重なり部分８‐２７ａとこれに対向する配線８‐２５との間の領域を抽出する。つまり、もとの配線要素に接していないものは削除して残りを抽出する。この抽出した領域が８‐２６ｂである。
【０２３３】
この操作により残った領域８‐２６ａを、配線間結合の寄生抽出用の仮想レイヤデータとする。
【０２３４】
以上の処理で、ウェル等に対して各々に相当する仮想レイヤデータ（仮想的なマスクレイヤのデータ）をその形対応に自動生成させることができる。
【０２３５】
尚、これらの処理のうち、第二のステップによる基板の寄生の抽出無しに第三あるいは第四のステップによる配線に関する寄生が抽出された場合には、配線の対基板容量の基板側の端子は全てグランドに接続されているものとする。
【０２３６】
以上の本発明により、効率的に高機能ＬＳＩを設計することができる。
【０２３７】
以上、実施例１の発明は、レイアウト設計を行いながらレイアウトパターンに依存する寄生の効果を含めた様々な解析を可能とする半導体デバイス設計支援装置において、寄生を回路シミュレータで解析できる形式のモデルとして抽出する際に必要とするデータを効率的かつ高精度の解析ができるように発生させることを目的としたもので、寄生素子抽出の目的で導入された半導体製造には使われないマスクレイヤでのデータを、基板上に形成されるトランジスタの大きさを参照して、あるいは集積回路を実現するために必要な構造の特徴的な大きさを参照して、あるいは基板界面付近、ウェルの境界付近、不純物の極性や濃度の異なる領域の境界付近、電極付近は他の部分に比べて小さくなるような決め方で、大きさを決めて発生させる機能を備えるようにしたものであり、さらには、素子抽出の処理後にマスクデータ保存処理実行前に前記寄生素子抽出用のデータを消去する機能を備えるようにしたものである。
【０２３８】
そして、このような半導体デバイス設計支援装置によれば、基板を介して回り込むノイズの影響や配線間のクロストークによる影響を回路シミュレーションで解析できるように、レイアウトデータから寄生素子を等価モデルとして抽出することができ、しかも、等価モデルは解析精度を保つことができる適正なサイズで等価モデル化して設計中のＬＳＩの解析シミュレーションを行うことができ、従って、効率良く高機能ＬＳＩを設計することができるようになるものである。
【０２３９】
なお、本発明は上述した実施例に限定されるものではなく、要旨を変更しない範囲内で適宜変形して実施できるものである。
【０２４０】
【発明の効果】
以上説明したように本発明によれば、回路シミュレーションで解析できるようにレイアウトデータから寄生素子を等価モデルとして抽出することができ、回路シミュレーション実行に必要な付加回路をレイアウト画面上に発生でき、さらに、各種解析法をレイアウト設計をしながら設定できるようにしたために、設計者に有効な情報をフィードバックでき、そのために、効率よく高機能ＬＳＩを設計することができる。
【図面の簡単な説明】
【図１】本発明を説明するための図であって、本発明の実施例を示す半導体デバイス設計支援装置の機能構成図。
【図２】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに外付け回路を付加して回路シミュレーションを行う一例を示す図。
【図３】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置において扱う仮想レイヤで描かれた図形の一例としてのサブストレートモデルの例を示す図。
【図４】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置における処理の流れの一例を示すフローチャート。
【図５】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置において扱う浅い部分と深い部分に層構造を持たせたサブストレートモデルの例を示す図。
【図６】本発明の半導体デバイス設計支援装置における等価的素子モデルでのパターンの置き換えの例を示す図であって、配線部分を複数のＬ型集中定数モデルで抽出する例を示す図。
【図７】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに等価雑音源を付加して回路シミュレーションを行う例を示す図。
【図８】本発明を説明するための図であって、本発明の半導体デバイス設計支援装置により、レイアウト設計中のＬＳＩに、領域を持った等価雑音源を付加して回路シミュレーションを行う例を示す図。
【図９】本発明を説明するための図であって、本発明システムで解析に使用するトランジスタの代表的なモデルの例を示す図。
【図１０】本発明を説明するための図であって、本発明システムで使用するモデルの一例としてトランジスタの大きさに合わせたサブストレートモデルを示す図。
【図１１】本発明を説明するための図であって、本発明システムで使用するモデルの一例として基板の境界面付近を小さな基板モデルとした例を示す図。
【図１２】本発明を説明するための図であって、本発明システムの効果を調べるために実験に用いたモデルの構成例を示す図。
【図１３】本発明を説明するための図であって、本発明システムの効果を説明するために行なった図１２のモデルでの実験結果を示す図。
【図１４】本発明を説明するための図であって、本発明システムの一例として電極から平面的に近い部分を小さな基板モデルとした例を示す図。
【図１５】本発明を説明するための図であって、本発明システムで使用する一例としての大きさの異なるモデルとそれらモデル間の接続を説明するための図。
【図１６】本発明を説明するための図であって、本発明システムで使用する一例としての仮想レイヤデータ自動生成のためのプログラムの流れを表す図。
【図１７】本発明を説明するための図であって、本発明システムで使用する一例としての解析対象とする領域と単位格子、単位図形を示す図。
【図１８】本発明を説明するための図であって、本発明システムで使用する一例としての自動生成させた仮想レイヤデータの例を示す図。
【図１９】本発明を説明するための図であって、本発明システムで使用する一例としての配線の直線部分に配線用仮想レイヤデータを自動生成させた例を示す図。
【図２０】本発明を説明するための図であって、本発明システムで使用する一例としての配線の直線部分に配線間結合用仮想レイヤデータを自動生成させた例を示す図。
【符号の説明】
１…レイアウト情報入力手段
２…ルイアウト情報保存手段
３…表示手段
４…素子抽出・等価モデル作成手段
５…モデル作成条件入力手段
６…演算手段の入力データ作成手段
７…演算条件入力手段
８…演算手段
９…出力手段
１０…付加回路入力手段
１１…素子抽出用データ入力作成手段
１２…素子抽出用データ保存手段
Claims (17)
- 半導体集積回路を構成する情報であるレイアウト情報と、物性定数と製造条件を含むパラメータ値および演算条件とを情報として入力する入力手段と、
半導体基板界面，ウエルの境界または電極付近では他の領域に比較し細かなサイズの単位ブロックに分けられた領域を有し、半導体集積回路製造に無関係の仮想的なレイヤである単位ブロックに分けられたマスクレイヤを、前記入力手段により入力された半導体集積回路の回路要素やその回路要素としての配線パターン上における所望の領域に設定した場合に、その単位ブロックを用い設定したマスクレイヤでの寄生素子を抽出し、その等価モデルを得るに必要な情報を作成する素子抽出用データ入力作成手段と、
前記入力された情報、前記設定されたマスクレイヤや解析結果を表示する表示手段と、
前記入力手段により入力されたレイアウト情報およびパラメータ値から各回路要素、配線を抽出し、等価モデルを作成すると共に、前記マスクレイヤの設定あるときは、前記素子抽出用データ入力作成手段からの情報から当該マスクレイヤ部分の等価モデルを作成する等価モデル作成手段と、
前記等価モデル作成手段により得られた等価モデルを数値的に解析可能なデータ形式に変換するデータ形式変換手段と、
前記データ形式変換手段により変換されたデータと前記入力手段から入力された前記演算条件とをもとに、前記抽出した等価モデルを数値的に解析する演算手段と、
前記演算手段の演算結果を前記表示手段に出力する出力手段と、
を具備して構成されることを特徴とする半導体デバイス設計支援装置。 - 前記半導体集積回路を形成するための半導体基板は、その界面に近い部分と界面から深い部分とに分けると共に、その境界は半導体基板上のウェルの深さを基準とし、それぞれに前記マスクレイヤをおくことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記マスクレイヤは、少なくとも２層構造を持つことを特徴とする請求項２記載の半導体デバイス設計支援装置。
- 前記マスクレイヤの層構造は、埋め込み層が増える度に１層ずつ増やすことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 素子や配線を含む各回路要素の形状や配置の情報を表示する前記表示手段の表示画面上の任意の位置に、設計対象の半導体基板上には存在しないが動作上、不可欠な所要の回路を付加する付加手段を備え、前記等価モデル作成手段には、前記付加手段からの情報についての等価モデルを作成する機能を付加したことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記付加手段により付加する回路は、設計対象の半導体基板上には存在しないが動作上、不可欠な電源、活性化信号源、負荷回路の駆動要素であることを特徴とする請求項５記載の半導体デバイス設計支援装置。
- 前記入力手段には、前記付加手段で付加される信号源の制御信号を任意に与えるか、または、前記表示する表示手段の画面上に表示されている半導体集積回路の指定した端子の出力値として与える指示機能を付加すると共に、入力データ作成手段には、この指示に対応した状況を前記演算手段が求めることができるデータを作成して当該演算手段に与える機能を付加することを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記付加手段により付加された信号源は、前記素子や配線の回路要素の形状や配置の情報を表示する表示手段の表示画面上において、ある領域をもって表示されていることを特徴とする請求項７記載の半導体デバイス設計支援装置。
- 前記表示手段には前記入力手段により入力された情報や前記演算手段の解析結果をレイアウト情報として表示させると共に、演算結果に示される回路要素及びモデルに対応するレイアウト上の位置及び形状を、他のレイアウトと判別可能な状態で表示するように表示データを加工して出力する出力手段を備えることを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記演算手段による演算結果が予め設定した条件を満たす場合、そのパラメータに関係する素子、素子配置、或いは配線を抽出し、判別可能な状態で表示するように表示データを加工して出力する出力手段を備えたことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記入力手段により入力された情報を保存する第１の保存手段と、抽出に必要な製造条件や物性定数等の情報を保存する第２の保存手段とを設け、前記作成手段は前記第２の保存手段の保存情報を用いて前記第１の保存手段の保存情報について処理することにより、線形素子、非線形素子、配線の回路要素を抽出し、等価モデルを作成する構成としたことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 抽出した等価モデルの情報が前記数値的に解析する演算手段で解析するために必要な入力データになっているかを判断する判断手段を備え、前記抽出した等価モデルの情報が前記入力データとして不完全な場合、予め入力した回路素子レベルで記述された情報を用いて補完し、前記数値的に解析する演算手段の入力データとして保存する手段を備えたことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 予め入力した回路素子レベルで記述された情報とレイアウト情報を比較する手段を備え、前記入力データ変換手段では回路素子レベルで記述された情報に含まれているがレイアウト情報には含まれていないものに対して前記回路素子レベルで記述された情報を用いて補完するとともに、前記レイアウト情報を表示する手段上ではそのシンボルを用いて表示し、前記等価モデルを抽出する手段の入力データとして保存する手段を備えたことを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記抽出される等価モデルは複数の異なった精度のレベルを持っていることを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 前記複数の異なった精度のレベルを持つ等価モデルは前記演算手段で解析した当該回路の周波数特性或は過渡応答を用いることによりそのレベルを変更することを特徴とする請求項１４記載の半導体デバイス設計支援装置。
- 前記等価モデル作成手段は半導体基板界面上或は半導体基板界面下の構造に合わせて用意されているサブモデルを用いて当該半導体基板の構造を等価モデルとして作成するものであることを特徴とする請求項１記載の半導体デバイス設計支援装置。
- 指定された端子における前記数値的に解析する演算手段の出力信号を保存する手段を備え、前記出力信号を回路の解析に入力信号として用いることを特徴とする請求項１記載の半導体デバイス設計支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600897A JP3655064B2 (ja) | 1996-09-02 | 1997-09-01 | 半導体デバイス設計支援装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-232298 | 1996-09-02 | ||
| JP23229896 | 1996-09-02 | ||
| JP23600897A JP3655064B2 (ja) | 1996-09-02 | 1997-09-01 | 半導体デバイス設計支援装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10124567A JPH10124567A (ja) | 1998-05-15 |
| JP3655064B2 true JP3655064B2 (ja) | 2005-06-02 |
Family
ID=26530386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23600897A Expired - Fee Related JP3655064B2 (ja) | 1996-09-02 | 1997-09-01 | 半導体デバイス設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3655064B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9223927B2 (en) | 2013-12-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Modeling system, method of modeling semiconductor device, computer-readable recording medium comprising program for performing the method |
| US10599130B2 (en) | 2017-01-26 | 2020-03-24 | Samsung Electronics Co., Ltd. | Method and system for manufacturing an integrated circuit in consideration of a local layout effect |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4553225B2 (ja) * | 2001-01-18 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | インピーダンス網モデルの作成方法 |
| JP5012731B2 (ja) * | 2002-08-28 | 2012-08-29 | 富士通セミコンダクター株式会社 | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
| JP4879163B2 (ja) * | 2005-03-22 | 2012-02-22 | 富士通株式会社 | モデリング方法及び装置、プログラム及び記憶媒体 |
| FR2889332B1 (fr) * | 2005-07-28 | 2007-12-28 | Coupling Wave Solutions Cws Sa | Procede et appareil d'aide a la conception de circuits integres |
| JP6028516B2 (ja) * | 2012-10-19 | 2016-11-16 | 富士通セミコンダクター株式会社 | マスクパターンの製造方法 |
-
1997
- 1997-09-01 JP JP23600897A patent/JP3655064B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9223927B2 (en) | 2013-12-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Modeling system, method of modeling semiconductor device, computer-readable recording medium comprising program for performing the method |
| US10599130B2 (en) | 2017-01-26 | 2020-03-24 | Samsung Electronics Co., Ltd. | Method and system for manufacturing an integrated circuit in consideration of a local layout effect |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10124567A (ja) | 1998-05-15 |
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| Toepfer | Geometric verification |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050302 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |