JP2006031510A - ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラム - Google Patents

Abstract

【課題】 ＬＳＩの外部出力信号について、電源ノイズの発生とそれに起因するジッタの両者を統合的に実時間で解析できる方法、装置、プログラムを提供する。
【解決手段】ＬＳＩレイアウト設計データ６０１から電源配線の抵抗、容量、インダクタンスを抽出し電源ＬＲＣモデル６０６を作成する。解析モデル作成手段８１２は、これにトランジスタ回路モデル６１０、ノイズ源モデル６０７、シリコン基板モデル６０８、静電容量モデル６０９、パッケージ／ボードモデル６１１を接続し、電源ノイズ解析用モデル８１３とジッタ解析用モデル８１７を作成する。解析実行手段８１４は、最初のシミュレーションで電源ノイズ波形データ８１６を得、２回目のシミュレーションで電源ノイズ波形データ８１６を用いてジッタ解析データ８１５を得る。
【選択図】 図８

Description

本発明は、ジッタ解析方法、ジッタ解析装置及びジッタ解析プログラムに関し、特に半導体集積回路の電源ノイズに起因するジッタを解析する方法、装置、プログラムに関する。

近年システムの高速化に伴い、ジッタ解析の必要性が高まっている。特にＬＳＩ（Large Scale Integrated circuit）間のデータ通信速度向上に伴い、ＬＳＩ出力信号のジッタ（I/O ジッタ）を解析する必要性が高まっている。このような解析ではジッタの主要因である電源ノイズを解析する必要がある。図２は、電源ノイズによりジッタが生じることを示す回路図である。図２の回路はＰＬＬ部２１で生成したクロック信号をクロックツリー２２によりクロック分配し、出力バッファー部２３から出力している。この回路では、ＰＬＬ部２１の電源電圧、及び出力バッファー部２３の電源電圧が電源ノイズにより変動すると出力バッファー部２３から出力するクロック信号のジッタに悪影響を及ぼす。このジッタを解析しようとする場合、市販のＬＰＥ（Layout Parasitic Extraction）ツールを用いてオンチップ電源グリッドのモデルを生成し、これを含む回路シミュレーションをSPICEで実行しようとすると回路規模が膨大であるため一般的には実用時間で解析を完了することができない。

また、特許文献１には、発振器を含む回路システムについてシミュレーションを行う際に、発振器についてノイズを受けたときのジッタ発生現象をモデル化した機能モデルを用いてシミュレーションするものが記載されている。
さらに、非特許文献１は、ジッタ解析装置、方法に直接関連するものではないが、ジッタの原因となる電源ノイズについて、電源配線をメッシュ構造であると想定して電源ノイズをシミュレーションする技術が開示されている。

特開２００３−２１６６７６号公報 岩井二郎、他７名、「ＶＬＳＩ電源解析システムPowerSpectiveの開発」、ＤＡシンポジウム2003論文集、情報処理学会、2003年7月、P.49-54

しかし、電源ノイズの発生とそれに起因するジッタの両者を統合的に実用時間で解析できる方法、装置、プログラムはなかった。

本発明のジッタ解析方法は、回路レイアウトデータから電源の配線抵抗、配線容量、配線インダクタンスを抽出し電源ＬＲＣモデルを作成するステップと、その電源ＬＲＣモデルにトランジスタモデルを接続し解析モデルを作成するステップと、その解析モデルに対して回路シミュレーションを行ってジッタ解析データを出力するステップとを有することを特徴とする。

また、本発明のジッタ解析方法は、その解析モデルは電源ノイズをシミュレーションするための電源ノイズ解析モデルであって、その解析モデルに対して回路シミュレーションを行ってジッタ解析データを出力するステップは、その電源ノイズ解析モデルに対して第一の回路シミュレーションを行い、電源ノイズ波形を求めるステップと、ジッタ解析の対象となる回路のジッタ解析モデルを作成するステップと、そのジッタ解析モデルに対して、第一の回路シミュレーションで求めた電源ノイズ波形を使用して第二の回路シミュレーションを行い、ジッタ解析データを出力するステップとを含むができる。

また、本発明のジッタ解析装置は、回路レイアウトデータから電源の配線抵抗、配線容量、配線インダクタンスを抽出し電源ＬＲＣモデルを作成する電源ＬＲＣモデル抽出手段と、電源ＬＲＣモデルにトランジスタモデルを接続し解析モデルを作成する解析モデル作成手段と、その解析モデルに対して回路シミュレーションを行いジッタ解析データを出力する解析実行手段を有することを特徴とする。

また、本発明のジッタ解析装置は、その解析モデル作成手段は、電源ノイズシミュレーション用に電源ノイズ解析モデルを作成する電源ノイズ解析モデル作成手段と、ジッタ解析シミュレーション用にジッタ解析モデルを作成するジッタ解析モデル作成手段とを含む解析モデル作成手段とし、ジッタ解析手段は、電源ノイズ解析モデルに対して回路シミュレーションを行い電源ノイズ波形を出力する電源ノイズシミュレーション手段と、ジッタ解析モデルに対して電源ノイズ波形を用いて回路シミュレーションを行いジッタ波形を出力するジッタ解析シミュレーション手段とを含むことができる。

さらに、本発明のジッタ解析方法、装置は、コンピュータプログラムによっても実現できる。

本発明によれば、ＬＳＩ等の回路について、電源ノイズ解析と電源ノイズに起因するジッタ解析を統合的に解析することができる。

本発明の上述した特徴及びその他の特徴をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

［第１の実施の形態］
図６は、本発明の第１の実施の形態のジッタ解析装置のブロック図である。電源レイアウト抽出手段６０２、電源ＬＲＣ抽出手段６０４、縮退手段６０５は全体で、電源解析モデル抽出手段を構成し、ＬＳＩレイアウト設計データから電源の配線抵抗、配線容量、配線インダクタンスを抽出し電源ＬＲＣモデルを出力する。ここで、電源レイアウト抽出手段ＬＳＩレイアウト設計データ６０１から電源配線のレイアウトを抽出し、電源レイアウトデータ６０３として出力する。電源ＬＲＣ抽出手段６０４は電源レイアウトデータ６０３から電源の配線抵抗、配線容量、配線インダクタンスを電源ＬＲＣモデルを抽出する。縮退手段は、必要に応じて上記電源ＬＲＣモデルを縮退し縮退された電源ＬＲＣモデル６０６を出力する。

次に、解析モデル作成手段６１２は、電源ＬＲＣモデル６０６に、ノイズ源モデル６０７、シリコン基板モデル６０８、静電容量モデル６０９、トランジスタモデル６１０、パッケージ／ボードモデルを接続し、電源ノイズ解析、ジッタ解析のための解析モデル６１３として出力する。

解析実行手段６１４は、上記解析モデル６１３に対して回路シミュレーションを行い、電源ノイズ波形とジッタ波形を一括して求め、ジッタ解析データ６１５として出力する。

次に、本発明の第１の実施の形態の処理フローについて、説明する。
図１は第１の実施の形態のフローチャートである。

ステップＳ１「ＬＳＩ電源レイアウト入力」では、DEFやGDS2といった、既存のデータ形式で、LSIの電源レイアウト情報を入力する。または、フロアプランなど設計初期段階の電源レイアウト情報（配線ピッチ、配線幅など）を入力する。

次に、ステップＳ２「電源ＬＲＣ抽出・縮退」では、上記電源レイアウトに対して、レイアウトパラメータ（インダクタンス、抵抗、容量）を抽出して電源モデルを作成する。また、必要に応じて抽出した回路の縮退を行う。

ついで、ステップＳ３「ノイズ源／静電容量／基板モデル接続」では、上記電源モデルに対して、ノイズ源、静止容量、およびシリコン基板のモデルを必要に応じて作成し、電源モデルに接続する。

ノイズ源は、例えば消費電力をもとに簡易的な電源電流波形を作成し、その波形を使った電流源素子としてモデル化することができる。また、静止容量は、例えばセルライブラリからデバイスパラメータを用いてセル１個当たりの容量を算出し、レイアウトデータから得られるセル個数を掛けて算出することができる。また、基板モデルは、例えば基板材料の抵抗率をもとに規則的な抵抗メッシュを作成し、それを上記電源モデルに抵抗を介して接続することによりモデル化することができる。

次に、ステップＳ４「トランジスタモデル接続」では、ノイズ源、またはノイズを受ける側の回路（被ノイズ回路）として、トランジスタのSPICEモデル（回路シミュレーション用モデル）を上記電源モデルに接続する。このとき、レイアウトデータを参照して電源モデルに接続する位置を決めることもできる。また、必要に応じてトランジスタモデル相互の接続を行う。

次に、ステップＳ５「パッケージ／ボードモデル接続」では、LSIパッケージとボード（プリント基板）のモデルを上記電源モデル（または上記電源モデルに接続された素子）に接続する。ここで、パッケージ/ボードモデルは簡易的な集中定数モデルを使うことができる。また、抽出プログラムを用いてモデル作成を行うこともできる。

以上ステップＳ３〜Ｓ５で各モデルを電源モデルに接続する際には、レイアウトデータを参照して電源モデルに接続する位置を決めることもできる。上記ステップＳ１〜Ｓ５で作成した解析モデルの例を図３に示す。

次にステップＳ６「回路シミュレーション」は、作成した解析モデルに対して、所定の条件で回路シミュレーションを行う。

最後にステップＳ７「電源ノイズ/ジッタ波形出力」は、上記の回路シミュレーションの結果をもとに電源ノイズやジッタの波形を出力する。

なお、上記ステップＳ１〜Ｓ７のジッタ解析処理は、プログラムによりＥＷＳ等のコンピュータに実行させることができる。この場合は、そのプログラムを実行するコンピュータが図６のジッタ解析装置となる。

この第１の実施の形態によれば、電源ＬＲＣを抽出してモデル化した上、回路シミュレーションを行っているので、電源ノイズ、ジッタの解析のための回路シミュレーションが高精度にかつ高速度に実行することができる。

また、電源ノイズ波形を求めるための回路シミュレーションとジッタを解析するためのシミュレーションを同時に一挙に実行しているので、回路規模がそれほど大きくなければ結果が１回のシミュレーションで得られるメリットがある。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図８は、本発明の第２の実施の形態のジッタ解析装置のブロック図である。

第１の実施の形態のジッタ解析装置とほぼ構成・機能が同じブロックは第１の実施の形態と同一番号を付して説明を省略する。第２の実施の形態のジッタ解析装置は、解析モデル作成手段８１２は、電源ノイズ解析用モデル８１３と、ジッタ解析用モデル８１７を別々に出力する点が異なる。また、解析実行手段８１４は、回路シミュレーションの結果得られる電源ノイズ波形データ８１６をファイル等に記憶させ、次に解析を行う際にファイル等に記憶させた電源ノイズ波形データ８１６を入力データとして使用して回路シミュレーションを行う点が第１の実施の形態のジッタ解析装置と構成が異なっている。

次に、本発明の第２の実施の形態の処理フローについて説明する。
図７は、第２の実施の形態のフローチャートである。第１の実施の形態のフローチャートとほぼ同じ処理は第１の実施の形態と同一番号を付して説明を省略する。第２の実施の形態では、回路シミュレーションが電源ノイズ波形を求めるための回路シミュレーションステップＳ７６と、ジッタ解析を行うための回路シミュレーションステップＳ７８の２回に分けてシミュレーションを行う点で大きく実施の形態１と異なっている。第１回目の回路シミュレーションステップＳ７６では、ＰＬＬなどジッタ解析には必要であっても、電源ノイズ解析に不要な回路は解析モデルから除外することができる。したがって、トランジスタモデル接続ステップＳ７４では、トランジスタモデルのうち、電源ノイズ解析に必要な回路のみ接続して電源ノイズ解析用モデル８１３を作成する。なお、パッケージ／ボードモデル接続ステップＳ７５でも電源ノイズ解析に不要なモデルがあれば接続を省略できる。

また、電源ノイズ波形出力ステップＳ７７では、回路シミュレーションステップＳ７６の出力である電源ノイズ波形を電源ノイズ波形データ８１６としてファイル等に出力し保存する。

次に、ジッタ解析モデル作成ステップＳ７８では、ジッタ解析用モデル８１７を作成する。すでに電源ノイズ波形は電源ノイズ波形データ８１６として保存してあるので、ジッタ解析に必要なトランジスタ等のみに基いてジッタ解析モデル用モデル８１７を作成すればよく、電源ノイズ解析のみに必要なトランジスタ等は接続を省略できる。

回路シミュレーションステップＳ７９では、電源ノイズ波形出力ステップＳ７７でファイルに記憶した電源ノイズ波形を用い、ジッタ解析モデル作成ステップＳ７８で作成されたジッタ解析モデルに対して回路シミュレーションを行いジッタ波形をジッタ解析データ８１５として出力する。

図２０は電源ノイズ解析用モデル８１３とジッタ解析用モデル８１７の概念の違いを示す解析モデル図である。第１段階の電源ノイズ解析用モデル８１３を図２０（ａ）に、第２段階のジッタ解析用モデル８１７を図２０（ｂ）に示す。

第１段階の電源ノイズ解析用モデル８１３では、図２０(a)のように被ノイズ回路（ノイズを受ける側の回路）を省略したモデルにおいて、被ノイズ回路の電源供給部における電源電圧変動（電源ノイズ波形）を観測する。

第２段階のジッタ解析用モデル８１７では図２０(b)のように被ノイズ回路および電圧源素子等から構成される回路モデルについてシミュレーションを行い、ジッタ波形を算出する。ここで、被ノイズ回路に電源を供給する電圧源素子の電圧波形には、前記第１段階で算出した電源ノイズ波形データ８１６を使用する。

なお、図２０(b)では電源ノイズ波形は１つだけ与えているが、VDDだけでなくGNDについても電源ノイズ波形を第１段階の回路シミュレーションで観測し電源ノイズ波形データ８１６として記憶し、第２段階の解析に使用することもできる。（この場合、当該被ノイズ回路のGND端子に電圧源素子を接続する。）
また、当該被ノイズ回路が複数の電源系に接続されている場合には、各電源系について同様にして電源ノイズ波形を与えることもできる。

上述した本発明の実施の形態２によれば、電源ノイズ波形を算出するシミュレーションとジッタ波形を算出するシミュレーションとを別個に行うため、それぞれのシミュレーションで使用する解析モデルにおいて不要な部分のモデル（ジッタ解析における電源配線モデル等）を省略できるため、解析モデルの規模を小さく押さえることができる。従って、大規模なLSIを解析する際には処理の高速化が可能である。

また、１度電源ノイズ波形を求めておいて、種々の条件でジッタ解析を行う場合なども、その都度電源ノイズ波形を算出する手間が省けるため、効率的に処理を行うことが可能である。

さらに、一般にジッタ解析は解析対象の時刻の範囲を非常に大きくとる必要があるが、電源ノイズ波形算出のための解析には時刻の範囲が小さくても特に問題ないため、電源ノイズ波形を算出するシミュレーションとジッタ波形を算出するシミュレーションでそれぞれ適切な時刻の範囲を設定することにより、効率的に処理を行うことが可能である。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図２１、２２、２３は、それぞれ本発明の第３の実施の形態の機能ブロック毎のジッタ解析モデルを示す図面、ジッタ解析方法のフローチャート図、ジッタ解析装置のブロック図である。

まず、図２３を用いて、第３の実施の形態のジッタ解析装置の構成から説明する。この第３の実施の形態では、ジッタ解析の対象とする機能ブロックについて、予め入力信号波形、電源ノイズ波形とジッタ特性についてその相関データをジッタ相関データ９２０として登録しておく点で実施の形態１、２と異なっている。また、解析実行手段９１４は電源ノイズ波形を求めるためのシミュレーションは行うが、ジッタ解析のための回路シミュレーションは行う必要がないため、解析モデル作成手段９１２は、電源ノイズ解析用モデル９１３しか作成する必要がない。また、解析実行手段９１４は、電源ノイズ解析のための回路シミュレーションで得た電源ノイズ波形データ９１６と各機能ブロック毎の電源ノイズとジッタ特性との相関データ９２０を用いて回路シミュレーションを行わずにジッタ解析を行う。

次に、第３の実施の形態のフローチャート図２２を用いて、ジッタ解析の手順について説明する。ステップＳ２９からステップＳ３４は、ジッタ解析の対象となりうる機能ブロックについて電源ノイズとジッタ特性との相関関係を登録しておく処理である。

ステップＳ２９からステップＳ３４では、クロックバッファ、IOバッファ、PLL等の各機能ブロックについて、ノイズ耐性、すなわち入力信号波形、電源ノイズ波形とジッタ特性との相関関係を測定して各ブロックの特性として登録する。ノイズ耐性は、指定された電源ノイズ波形等に対するバッファ出力波形のジッタ、ノイズ等の大きさとして数値化する。

次に、上述した実施の形態２によるジッタ解析フローとほぼ同様の処理（ステップＳ１〜Ｓ２６）を行って回路シミュレーションステップＳ２６で電源ノイズ波形を算出する。この実施の形態では、ジッタ特性を求めようとする回路に含まれる各機能ブロックについてあらかじめ、入力信号波形、電源ノイズ波形と出力波形のばらつき等ジッタ特性について登録されているので、実施の形態２のようにジッタ解析を行うための回路シミュレーションステップＳ７９に相当する再度の回路シミュレーションは不要であり、ステップＳ２８で各機能ブロックのノイズ耐性と電源ノイズ波形とを比較し、ジッタまたはノイズに関して問題があるかどうかチェックすれば十分である。

次に実施の形態３に用いられるノイズ耐性のキャラクタライズ方法、電源ノイズ波形とジッタ特性との相関関係について説明する。キャラクタライズ対象の各機能ブロックについて、次のようにしてノイズ耐性を算出する。

まず、当該機能ブロックのSPICEモデルを用いて、図２１のようなジッタ解析モデルを作成する。

次に、ジッタ測定の際に使用する電源ノイズ波形（例えば、図１６のような三角波形）のピーク値とノイズ幅を複数設定し、ピーク値とノイズ幅の各組み合わせについて、それぞれジッタ解析を行う。

例えば、電源ノイズのピーク値として p1, p2, p3 、ノイズ幅として w1, w2, w3 を設定する。この場合、ピーク値とノイズ幅の組み合わせ９種類について、それぞれジッタ解析を行う。

ここで算出されたジッタ（遅延変動量）の値はノイズピーク値とノイズ幅をキーとする２次元テーブルに登録される。これがノイズ耐性のキャラクタライズ情報となるジッタ特性相関データ９２０である。

実際にこのキャラクタライズ情報を用いて電源ノイズのチェックを行う際には、解析実行手段９１４が回路シミュレーションによって得た電源ノイズ波形データ９１６の電源ノイズ波形のノイズピーク値とノイズ幅から、前記２次元テーブルで線形補間を行い、ジッタ（遅延変動量）を算出する。このジッタ量があらかじめ決められた基準値より大きければ、ジッタの問題があると判断し、フロアプラン、または電源配線/電源端子レイアウトを修正する。

従来、ジッタ解析をレイアウト設計後に行う場合、ジッタの問題が判明しても設計の大幅な修正が難しく、設計の初期段階まで戻って設計変更を行う必要が生じることがあり、結果として設計変更コストが膨大になるおそれがあった。

これに対し、本発明の実施の形態３によれば、フロアプランなど設計の初期段階で電源ノイズやジッタの問題をチェックすることができるため、再設計による設計コスト増加を抑制することができる。従って、本フローは主にフロアプランや電源端子配置など設計の初期段階で適用すると効果的である。

［解析モデルの実施例］
次に、本発明の実施の形態１乃至３に共通に用いられる解析モデルの実施例についてより詳しく説明する。

［１］電源配線、およびシリコン基板のモデル化手法
電源配線のモデルは、図４のようにチップレイアウト領域を格子状に分割した小領域（電源セル）毎に作成する。

各電源セルのモデル化方法を以下に説明する。

電源セル内の全配線セグメントについて、抵抗R、自己インダクタンスL、相互インダクタンスKを求める。Kを求める際にはダブルインバース法を適用し、受動性を保証しながらKの削減を行う。

次に、セルの対辺にネット毎に端子を付ける（図5のv₁, v₂, g₁, g₂）。このとき、端子をつけた辺に接する配線端を（ネット毎に）全てショートして端子につなげる。

次に、図5の端子v₂ とg₂ をショートして、端子v₁-g₁間のインピーダンスZ_loopを計算する。

次に、端子g₂-g₁間のインピーダンスZ_gを計算する。

次に、以下の式（１）〜（４）によりVDDネットとGNDネットの横方向の実効抵抗R_v, R_gと実効インダクタンスL_v, L_gを求める。
R_g = Re(Z_g)/2・・・・・（１）
L_g = Im(Z_g)/2・・・・・（２）
R_v = Re(Z_loop-Z_g)/2・・・（３）
L_v = Im(Z_loop-Z_g)/2・・・（４）
上記の式（１）〜（４）により図９(a)のようなモデルが作成できる。次に縦方向の実効抵抗と実効インダクタンスを（横方向と同様にして）求め、図９(b)のようなモデルを作成する。この２つのモデルを電源セルの中心で接続して図９(c)のようなモデルが完成する。このモデルは電源ネット毎に作成する。従って、例えば１つの電源セルの中にVDD1, VDD2, GNDという３つの電源ネットがある場合は、（当該電源セルについて）図９(c)のようなモデルが３つできることになる。

各電源セルのモデルを電源ネット毎に接続して、図１０のような（チップ全体の）電源配線のモデルができる（例えば電源ネットが３つある場合はこのような電源配線モデルが３つできることになる）。

次に、異なる電源ネット（VDDとGNDなど）の間の容量（配線間容量）を計算して図１１のように容量素子を挿入する。電源ネットとシリコン基板との間の容量（対基板容量）を計算して、図１２にあるように絶対グランドとの間の容量として挿入することもできる。
シリコン基板は図１２(a)のように抵抗のメッシュでのモデル化する。この抵抗メッシュ（基板モデル）は図１２(b)のようにGND配線のモデルに接続する。基板モデルとGND配線モデルとの間には抵抗素子を挿入する。

基板モデルの抵抗の値（抵抗メッシュに含まれる抵抗素子１個あたりの抵抗値）は以下の式（５）により算出することができる。
R₁=ρ_h／t_h・・・（５）
ここで、ρ_h は高濃度基板（highly-doped substrate）の抵抗率、t_h は高濃度基板の厚さである。

また、基板モデルとGND配線モデルとの間に挿入される抵抗の値（抵抗素子１個あたりの抵抗値）は次式（６）により算出することができる。
R₂=ρ_e×(t_e−t_w)／a・・・（６）
ここで、ρ_e はEPI層の抵抗率、t_e はEPI層の厚さ、t_w はウェルの厚さ、aは電源セルの面積である。

VDDネット、GNDネット、および基板のモデルを接続したモデルの例を図１３に示す。

［２］パターンマッチングによる高速化
上述の電源セルモデル化手法は回路シミュレーションを電源セル毎に行う必要があるため、一般にシミュレーションを多数回行うことになり、処理時間が膨大となる。そこで、処理時間短縮のため、既にモデルを抽出済みのセルと同一の電源配線パターンと見なされるセルについてはセルモデルの抽出を行わず、抽出済みのモデルを適用する。

まず、電源セルの配線構造が類似している度合いを次のように定量化する。各電源セルc に対して平均配線幅w、平均配線密度d、配線領域の総面積aという3つの値を配線層i毎、電源系j毎に算出し、それらを並べた特徴ベクトルp_c∈R^m(m=3ij)を与える。
p_c=<w_1,1,d_1,1,a_1,1,w_1,2,d_1,2,a_1,2,・・・,w_l,n,d_l,n,a_l,n>・・・（７）
ここで、lは配線層数、nは電源ネット数（電源系の数）である。全てのセルの特徴ベクトルを求めた後、各要素を全セルにおける最大値で規格化する。2つの異なる電源セルの特徴ベクトルがp₁,p₂のとき、これら2つの電源セルの配線構造の類似性の度合をp₁と p₂の間のユークリッド距離||p₁- p₂||で表し、電源セル間の特徴距離と呼ぶことにする。この特徴距離を用いて、図１４に示すアルゴリズムにより電源セルのパターン分類を行う。

最初に全セルのセル配列"cells"と、モデルセルとなる代表セルの配列"rep_cells"を初期化する。また、同一パターンと見なす特徴距離の上限"Dmax"の値を設定する。次に、全ての"cells"の特徴ベクトルを計算で求める。次に、全てのセルについて、代表セルells"のいずれかと特徴距離が上限"Dmax"未満であるか否を調べ、未満であれば、そのセルのパターンをその代表セルのパターンと同一であるとみなし、上限以上であれば、そのセルのパターンを新たに代表セルとして登録する。この処理を全てのセルについて繰り返す。

以上のアルゴリズムにより代表セルを決定し、代表セルについてのみセルモデルの計算を行う。なお同一パターンと見なす特徴距離の上限Dmax は、セルモデルの誤差が要求精度の範囲に収まるようにいくつかのサンプルについて実験を行うことにより適切な値を決定する。

［３］ノイズ源の接続
ノイズ源を電流源素子（または電圧源素子）としてモデル化して、図１５(a)のようにVDD, GND間に挿入する。

このとき、電流源素子の電流波形は、例えば図１６のような三角波形を採用する。この三角波形のノイズの幅と高さは次のように求めることができる。

（Ａ）ノイズ幅の決定方法
代表的な機能ブロックについて、それが動作したときの回路シミュレーションを行って電源ノイズを測定し、それをもとに標準的なノイズ幅を決定する。このノイズ幅を前記三角波形のノイズ幅とする。

（Ｂ）ノイズの高さ（ノイズピーク値）の決定方法
チップ全体の（当該電源系の）消費電力、または各機能ブロックの消費電力から電源セル毎の消費電力を算出し、電流波形の平均電流（時間平均）と電源電圧の積が、前記消費電力と等しくなるようにノイズの高さを決定する。

なお、上記の電流源素子を、図１５(b)のように抵抗素子と電圧源素子に置き換えて接続することもできる。

［４］静止容量の接続
静止容量のモデルを作成し、電源モデルに図１７のように接続する。各VDDノード、GNDノード間に付ける静止容量の値は、例えば次のように算出できる。当該電源系から電源を供給される（チップ内の）全ての機能ブロックについて、静止容量を算出して合計し、それを当該電源系のVDDノード、GNDノードのペアに等分配する。または、当該VDD/GNDノードがある電源セル内の（当該電源系から電源を供給される）全ての機能ブロックについて静止容量を算出して合計し、それを当該電源セルの（当該電源系についての）静止容量とする。

ここで、各機能ブロックの静止容量は次のように算出できる。当該機能ブロックに含まれる各トランジスタのゲート容量を算出して合計し、当該機能ブロックの静止容量とする。このとき、トランジスタの動作率 r_a がわかっていれば、(1−r_a) を掛けることにより、より正確な静止容量を算出できる。トランジスタのゲート容量は、当該トランジスタのゲート面積に（デバイスパラメータである）単位面積当たりのゲート容量を掛けることにより算出できる。

［５］トランジスタモデル接続
ノイズ源、または被ノイズ回路（ノイズを受ける側の回路）として、トランジスタのSPICEモデル（回路シミュレーション用モデル）を上記電源モデルに接続する。また、必要に応じてトランジスタモデル相互の接続や、電圧源素子、容量素子等の接続を行う。例えば、図1８のようにVDD, GND間にトランジスタモデルを接続する。

［６］パッケージ/ボードモデル接続
LSIパッケージとボード（プリント基板）のモデルは、例えば図３のように接続する。パッケージ/ボードモデルは簡易的な集中定数モデルを使用することができる。集中定数モデルの例を図1９に示す。

なお、本発明は上述した実施の形態、実施例に限られず、本明細書、図面に開示した発明の範囲内で適宜変更して実施することが可能である。

たとえば、解析モデル作成手段が解析モデルを作成するにあたって、パッケージモデル、ボードモデルやシリコン基板モデル等を省略して解析モデルを作成することも可能である。また、トランジスタモデル自身をノイズ源として解析する場合には、ノイズ源モデルも省略することができる。

本発明の第１の実施の形態のジッタ解析方法のフローチャート図である。 電源ノイズとジッタとの関係を示す図面である。 本発明の第１の実施の形態の解析モデルを示す図面である。 本発明の実施例の電源配線レイアウト分割を示す図面である。 本発明の実施例の電源セルのモデルを示す図面である。 本発明の第１の実施の形態のジッタ解析装置のブロック図である。 本発明の第２の実施の形態のジッタ解析方法のフローチャート図である。 本発明の第２の実施の形態のジッタ解析装置のブロック図である。 本発明の実施例のＬＳＩ電源レイアウトの小領域分割を示す図面である。 本発明の実施例の電源配線のモデルを示す図面である。 本発明の実施例の電源配線に容量素子を挿入した電源ＬＲＣモデルを示す図面である。 本発明の実施例の基板モデルを示す図面である。 本発明の実施例の基板モデルを接続した電源ＬＲＣモデルを示す図面である。 本発明の実施例の電源セルパターンマッチングのアルゴリズムを示す図面である。 本発明の実施例の電源配線モデルへのノイズ源モデルの接続を示す図面である。 本発明の実施例のノイズ源モデル電流波形図である。 本発明の実施例の電源配線への静止容量の接続を示す図面である。 本発明の実施例の電源配線へのトランジスタモデルの接続を示す図面である。 本発明の実施例のパッケージ／ボードモデルの例である。 本発明の第２の実施の形態の２段階解析モデルを示す図面である。 本発明の第３の実施の形態の機能ブロック毎のジッタ解析モデルを示す図面である。 本発明の第３の実施の形態のジッタ解析方法のフローチャート図である。 本発明の第３の実施の形態のジッタ解析装置のブロック図である。

符号の説明

２１ ＰＬＬ部
２２ クロックツリー
２３ 出力バッファー部
６０１ ＬＳＩレイアウト設計データ
６０２ 電源レイアウト抽出手段
６０３ 電源レイアウトデータ
６０４ 電源ＬＲＣ抽出手段
６０５ 縮退手段
６０６ 電源ＬＲＣモデル
６０７ ノイズ源モデル
６０８ シリコン基板モデル
６０９ 静電容量モデル
６１０ トランジスタモデル
６１１ パッケージ／ボード（プリント基板）モデル
６１２、８１２、９１２ 解析モデル作成手段
６１３ 解析モデル
６１４、８１４、９１４ 解析実行手段
６１５、８１５、９１５ ジッタ解析データ
６１６、８１６、９１６ 電源ノイズ波形データ
８１３、９１３ 電源ノイズ解析用モデル
８１７ ジッタ解析用モデル
９２０ ジッタ特性相関データ

Claims (15)

1. 回路レイアウトデータから電源の配線抵抗、配線容量、配線インダクタンスを抽出し電源ＬＲＣモデルを作成するステップと、
   前記電源ＬＲＣモデルにトランジスタモデルを接続し解析モデルを作成するステップと、
   前記解析モデルに対して回路シミュレーションを行ってジッタ解析データを出力するステップとを有することを特徴とするジッタ解析方法。
2. 前記解析モデルは電源ノイズをシミュレーションするための電源ノイズ解析モデルであって、
   前記解析モデルに対して回路シミュレーションを行ってジッタ解析データを出力するステップは、
   前記電源ノイズ解析モデルに対して第一の回路シミュレーションを行い、電源ノイズ波形を求めるステップと、
   ジッタ解析の対象となる回路のジッタ解析モデルを作成するステップと、
   前記ジッタ解析モデルに対して、前記第一の回路シミュレーションで求めた電源ノイズ波形を使用して第二の回路シミュレーションを行い、ジッタ解析データを出力するステップとを含むことを特徴とする請求項１記載のジッタ解析方法。
3. 請求項１記載のジッタ解析方法は、
   あらかじめ機能ブロック毎に回路シミュレーションを行い、入力信号波形、電源ノイズ波形とジッタ特性との相関関係を求め、その機能ブロックの特性として登録しておくステップをさらに含み、
   前記解析モデルに対して回路シミュレーションを行ってジッタ解析データを出力するステップは、回路シミュレーションで電源ノイズ波形を求め、前記あらかじめ登録された電源ノイズ波形とジッタ特性との相関関係からジッタ解析をおこないジッタ解析データを出力することを特徴とするジッタ解析方法。
4. 前記ＬＲＣモデルを作成するステップは、解析対象とする回路レイアウトの領域を格子状に小領域に分割し、小領域毎に、電源配線の抵抗、自己インダクタンス、及び相互インダクタンスの抽出を行い、それに基いて小領域全体としての等価抵抗、等価インダクタンスを求めることを特徴とする請求項１乃至３いずれか１項記載のジッタ解析方法。
5. 前記ＬＲＣモデルを作成するステップは、解析対象とする回路レイアウトの領域を格子状に小領域に分割し、小領域毎にモデルを作成する際に、モデル作成済みの小領域と電源配線パターンについてパターンマッチングを行い、類似する小領域については、新たにモデル作成を行わずに作成済みのモデルを適用することを特徴とする請求項１乃至３いずれか１項記載のジッタ解析方法。
6. 前記パターンマッチングを行う際に小領域毎の配線構造について特徴ベクトルを求め、配線構造の類似度を特徴ベクトル間のユークリッド距離により判断することを特徴とする請求項５記載のジッタ解析方法。
7. 前記回路レイアウトデータは、半導体集積回路のシリコン基板上に形成されるべき回路の設計データであって、
   前記解析モデルを作成するステップは、さらにノイズ源、静電容量、シリコン基版、集積回路のパッケージ、プリント基板、及び電源のモデルを接続し、解析モデルを作成するステップであることを特徴とする請求項１乃至６いずれか１項記載のジッタ解析方法。
8. 回路レイアウトデータから電源の配線抵抗、配線容量、配線インダクタンスを抽出し電源ＬＲＣモデルを作成する電源ＬＲＣモデル抽出手段と、
   前記電源ＬＲＣモデルにトランジスタモデルを接続し解析モデルを作成する解析モデル作成手段と、
   前記解析モデルに対して回路シミュレーションを行いジッタ解析データを出力する解析実行手段を有することを特徴とするジッタ解析装置。
9. 前記解析モデル作成手段は、電源ノイズシミュレーション用に電源ノイズ解析モデルを作成する電源ノイズ解析モデル作成手段と、ジッタ解析シミュレーション用にジッタ解析モデルを作成するジッタ解析モデル作成手段とを含み、
   前記ジッタ解析手段は、前記電源ノイズ解析モデルに対して回路シミュレーションを行い電源ノイズ波形を出力する電源ノイズシミュレーション手段と、前記ジッタ解析モデルに対して前記電源ノイズ波形を用いて回路シミュレーションを行いジッタ波形を出力するジッタ解析シミュレーション手段とを含むことを特徴とする請求項８記載のジッタ解析装置。
10. 請求項８記載のジッタ解析装置は、
    機能ブロック毎に回路シミュレーションを行い、入力信号波形、電源ノイズ波形とジッタ特性との相関関係を求め、その機能ブロックの特性として登録するジッタ特性登録手段をさらに含み、
    前記解析実行手段は、前記解析モデルに対して回路シミュレーションを行い電源ノイズ波形を求め、ジッタ特性登録手段により登録された電源ノイズ波形とジッタ特性との相関関係からジッタ解析をおこないジッタ解析データを出力することを特徴とするジッタ解析装置。
11. 電源ＬＲＣモデル抽出手段は、解析対象とする回路レイアウトの領域を格子状に小領域に分割し、小領域毎に、電源配線の抵抗、自己インダクタンス、及び相互インダクタンスの抽出を行い、それに基いて小領域全体としての等価抵抗、等価インダクタンスを求めることを特徴とする請求項８乃至１０いずれか１項記載のジッタ解析装置。
12. 電源ＬＲＣモデル抽出手段は、解析対象とする回路レイアウトの領域を格子状に小領域に分割し、小領域毎にモデルを作成する際に、モデル作成済みの小領域と電源配線パターンについてパターンマッチングを行い、類似する小領域については、新たにモデル作成を行わずに作成済みのモデルを適用することを特徴とする請求項８乃至１０いずれか１項記載のジッタ解析装置。
13. 前記回路レイアウトデータは、半導体集積回路のシリコン基板上に形成されるべき回路の設計データであって、
    前記解析モデル作成手段は、さらにノイズ源、静電容量、シリコン基版、集積回路のパッケージ、プリント基板、及び電源のモデルを接続し、解析モデルを作成する手段であることを特徴とする請求項８乃至１２いずれか１項記載のジッタ解析装置。
14. コンピュータに請求項１乃至７いずれか１項記載の方法を実行させるためのジッタ解析プログラム
15. コンピュータを請求項８乃至１２いずれか１項記載の装置として機能させるためのジッタ解析プログラム。
    

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