JP2008287666A - 回路動作検証装置、半導体集積回路の製造方法、回路動作検証方法、制御プログラムおよび可読記録媒体 - Google Patents

Abstract

【課題】電源電圧変動による回路素子の遅延変動を高速かつ高精度に検証する。
【解決手段】電圧変動波形および電圧変化量の平均値算出手段２０において、対象設計回路がスイッチングした場合の電流波形を回路シミュレーションにより求め、別途抽出した配線の抵抗網に電流源として付加することにより、動的な電圧変化を高速かつ精度良く解析して、動的な電圧変動波形を求め、この電圧変動波形から電圧変動量の平均値を求める。また、テーブル作成手段１０において、各動作電圧毎の回路素子の遅延変動量を参照テーブルとして予め作成しておき、その参照テーブルを参照して、電圧変動量（電圧降下量）の平均値を理想電圧から差し引いた値を動作電圧として与えた場合の電圧変動による回路素子の遅延変動を高速かつ高精度に検証する。
【選択図】図１

Description

本発明は、標準回路素子の自動配置配線手法を用いてＬＳＩ（大規模半導体集積回路）を設計する際に、電源配線の電圧変動による回路素子の遅延変動を検証する回路動作検証装置、この回路動作検証装置を用いて設計されたデータを用いて半導体集積回路を製造する半導体集積回路の製造方法、この回路動作検証装置を用いた回路動作検証方法、この回路動作検証方法をコンピュータに実行させるための制御プログラムおよびこれを記録したコンピュータ読み出し可能な可読記録媒体に関する。

近年、ＬＳＩの高集積化、高速化および低電圧化に伴って、信号配線や電源配線に関する問題が深刻になってきている。特に、電源配線に関しては、回路の動作時に発生する電源配線の抵抗成分により電源電圧が電圧降下（ＩＲ−Ｄｒｏｐ）したり、電流が過渡に流れることによって、金属原子が配線中を移動して、配線が断線したり、他の導体と短絡したりするといったエレクトロマイグレーションの問題が重要である。電源配線経路に沿った電源電圧の電圧降下が大きくなると、ＬＳＩの回路動作速度に影響を及ぼしたり、誤動作を招く虞がある。

このような状況のもと、ＬＳＩの設計においては、電源配線の電圧降下を考慮することが重要視されている。電圧降下の解析手法として、本来、回路シミュレーションにより解析する方法が最も正確であることは一般的によく知られているが、この方法を用いて大規模な回路素子（チップ）を検証することは、シミュレーション実行時間やシミュレーション装置に搭載されるメモリの制約上、不可能である。以上のような事情から、高速かつ正確に、電源電圧の電圧変化を検証することができる回路動作検証方法が求められている。

電源電圧の電圧変化を高速に解析する手法としては、動的（ダイナミック）な解析手法と静的（スタティック）な解析手法が挙げられる。

まず、電源電圧の電圧変化を静的に解析する手法について説明する。電源電圧の電圧変化を静的に解析する手法としては、従来から多くのものが提案されている。このうちの一つとして、例えば非特許文献１において使用されている解析手法について、図９および図１０を用いて詳細に説明する。

図９は、論理回路を含む半導体集積回路全体のマスクレイアウト結果を模式的に示す平面図である。なお、図９では、複数の回路素子とそれらに接続された電源ＶＤＤの配線およびグランド電圧ＶＳＳの配線が示されている。

図１０は、静的な解析手法において用いられる電圧変化解析用等価回路を示す回路図である。なお、図１０では、回路素子として抵抗素子と容量素子および電流源モデルによって、回路が表されている。

静的な解析手法では、まず、電流源に与えられる消費電流が、平均的な信号変化回数（活性化率、またはクロック信号の遷移に対する信号遷移確率）を元に計算される（静的平均消費電流計算）。また、図９に示すようなマスクレイアウトから電源配線の抵抗成分が抽出される（電源配線抵抗網の抽出）。抽出された抵抗網に、上記電流源が付加されて、ＤＣ解析が行われることにより、電源配線の電圧変化が求められる。

即ち、静的な解析手法による電圧変化量をΔＶとすると、電圧変化量ΔＶは、
ΔＶ＝Ｉａｖｇ×Ｒ 式（１）
（但し、上記式（１）において、Ｉａｖｇは電流源に与えられる平均消費電流を表し、Ｒは電源配線の抵抗成分を表す。）
によって表される値である。

この手法は、現在、電源配線の電圧変化を解析するＣＡＤツールにおいて採用されている解析手法の主流となっている。この手法により、従来、回路シミュレーションなどを用いて解析した場合に、シミュレーションに必要な実行時間と使用メモリの制約上、扱うことができなかったような大規模な半導体集積回路（ＬＳＩ）の解析が可能とされ、電源電圧変化の解析を現実的な時間により実行することができるようになった。

次に、以上のようにして求められた電源電圧の変化によって回路が誤動作するか否かを検証するための判定方法として遅延計算を行う際に、電源電圧変化を考慮することが一般的に行われている。

例えば、特許文献１に開示されている従来の半導体集積回路の遅延計算装置およびその方法並びにタイミング検証装置およびその方法によると、静的な電圧変化解析によって算出された各素子毎の電源電圧と、動作電圧に依存した回路遅延変化係数とから、各回路素子毎に動作電圧に依存した遅延値が算出される。このようにして得られた回路遅延情報を元に、論理シミュレーションによりタイミング検証を行うことによって、タイミングエラーとなる回路素子が特定される。

以上のような静的な解析手法では、電流源に与えられる平均消費電流を求めるために、テストパターンを用いた論理シミュレーションにより得られるトグル情報が必要とされる。このトグル情報は、例えばＶＣＤファイル（Ｖａｌｕｅ Ｃｈａｎｇｅ Ｄｕｍｐファイル）と呼ばれるファイルに格納され、さらに、このトグル情報を用いて平均消費電流が計算される。ＶＣＤファイルは、チップ内の全信号についてのシミュレーション結果を含むため、回路規模とシミュレーション区間に応じてファイルサイズが膨大になる。したがって、ＶＣＤファイルを生成することは、シミュレーション装置の性能上、困難な場合がある。

この問題を回避するために、全信号に一律の活性化率を与えて平均消費電流を概算したり、チップの総消費電力を各セル（素子）の面積比に応じて割り振る方法などが用いられることもあるが、これらの方法では、電圧降下の解析精度を悪化させることになる。

また、特許文献１に開示されている従来の半導体集積回路の遅延計算装置およびその方法並びにタイミング検証装置およびその方法では、回路が動作した場合の正確なスイッチング電流波形が考慮されておらず、したがって、動的な電源電圧変動による回路素子の遅延変動を正確に考慮することができず、精度上、問題がある。

次に、電源電圧の電圧変化を動的に解析する手法について説明する。動的な解析手法では、電源配線の抵抗、インダクタンスおよび容量成分が抽出される。この抽出された抵抗、インダクタンスおよび容量成分によって構成されるネットワークに、別途求められた電源電流波形が電流源として付加されて過渡解析が行われることにより、電源電圧の電圧変化における瞬時値が求められる。

市販のＣＡＤツールを用いて、動的電圧降下およびその遅延変動解析を行う場合の問題について、以下に説明する。

これらＣＡＤツールによる遅延変動の解析手法では、一般的に、ピーク電圧降下量を供給電圧から差し引いた電圧値が動作電圧として採用されている。しかしながら、回路動作上、ピーク電圧降下量を供給電圧から差し引いた電圧値は、瞬時の電圧値であり、この電圧値は動作電圧として過渡的に継続するものではない。したがって、この方法による遅延変動見積もりは、最悪条件に偏り、過剰な遅延見積もりにより設計マージンが必要以上に増大したり、設計が困難になるという問題がある。

この問題に対して、動的電圧降下による遅延変動は、ピーク電圧降下よりも平均電源電圧降下に依存するということが、一般的に知られている。例えば、非特許文献２には、ピーク電圧が異なる電源電圧波形について、その電圧波形の平均値およびピーク値が動作電圧として与えられたときに、ピーク電源電圧値は異なるが平均電源電圧値が等しい場合には、回路素子の遅延がほぼ等しくなることが記載されている。これは、平均電源電圧値が等しい場合には、遅延も等しくなることを示している。よって、動的電圧降下による遅延変動の検証を行う際には、ピーク電源電圧値よりも平均電源電圧値を採用することによって、精度向上を図ることができる。したがって、電源電圧変動による正確な遅延変動を得るためには、回路素子がスイッチングした場合の電源電圧波形から正確に平均電源電圧値を求める必要がある。
Ｆｕｌｌ−Ｃｈｉｐ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＵＤＳＭ Ｄｅｓｉｇｎｓ，Ｒ．Ｓａｌｅｈ，Ｓｉｍｐｌｅｘ Ｓｏｌｕｔｉｏｎｓ， Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ Ｅｆｆｅｃｔｓ ｉｎ Ｃｕｓｔｏｍ ＩＣ ａｎｄ ＡＳＩＣ Ｄｅｓｉｇｎｓ，Ｗｉｌｅｙ Ｉｎｔｅｒｓｃｉｅｎｃｅ，ＩＥＥＥ Ｐｒｅｓｓ，２００２， ｐｐ．２４５−２５２． Ｍｅａｓｕｒｅｍｅｎｔ ｒｅｓｕｌｔｓ ｏｆ ｄｅｌａｙ ｄｅｇｒａｄａｔｉｏｎ ｄｕｅ ｔｏ ｐｏｗｅｒ ｓｕｐｐｌｙ ｎｏｉｓｅ ｗｅｌｌ ｃｏｒｒｅｌａｔｅｄ ｗｉｔｈ ｆｕｌｌ−ｃｈｉｐ ｓｉｍｕｌａｔｉｏｎ，Ｙａｓｕｈｉｒｏ Ｏｇａｓａｈａｒａ，ＩＥＥＥ ２００６ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ． 特開２０００−１９５９６０号公報

しかしながら、従来の平均消費電流を用いた静的な電源電圧降下解析手法による遅延変動検証方法には、以下のような問題がある。

論理シミュレーション結果を入力情報のファイルとして生成するために、手間がかかる。また、論理シミュレーション実行に関わる前処理の煩雑さを軽減するために、ユーザが全信号に一律の活性化率を与えたり、消費電流を概算して与えることは、精度上、問題がある。さらに、回路出力信号がスイッチングした場合に、信号変化の遷移期間における電源電流波形が考慮されていないため、動的な解析に比べて精度が劣る。

また、動的な電源電圧降下解析手法により求められたピーク電圧を動作電圧として与える遅延変動検証方法においては、遅延変動の見積もりが必要以上に過剰なものとなるという問題が挙げられる。

本発明は、上記従来の問題を解決するもので、電源電圧変動による回路素子の遅延変動を高速かつ高精度に検証できる回路動作検証装置、この回路動作検証装置を用いて設計されたデータを用いて半導体集積回路を製造する半導体集積回路の製造方法、この回路動作検証装置を用いた回路動作検証方法、この回路動作検証方法をコンピュータに実行させるための制御プログラムおよびこれを記録したコンピュータ読み出し可能な可読記録媒体を提供することを目的とする。

本発明の回路動作検証装置は、半導体集積回路を構成する回路素子について、回路電圧が変化した場合の遅延変動量を、ノイズによる遅延変動を考慮して平均電源電圧変動量により検証する回路動作検証装置であって、対象回路がスイッチングした場合の電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから配線の抵抗網を抽出し、抽出された配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電圧変動波形を求め、該電圧変動波形の平均値または該電圧変動波形の電圧変動量の平均値を算出する電圧変動波形および電圧変化量平均値算出手段と、電圧変動波形の電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成するテーブル作成手段と、該電圧変動波形の平均値を動作電圧とするかまたは該電圧変動量の平均値を理想電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する遅延変動量算出手段と、算出された回路素子の遅延変動量を、理想電圧においてタイミング解析を行った場合の遅延値に順次加算して該対象回路の総遅延時間を算出する総遅延時間計算手段とを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、対象回路がスイッチングした場合の電源電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから電源配線の抵抗網を抽出し、抽出された電源配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電源電圧変動波形を求め、該電源電圧変動波形の平均値または該電源電圧変動波形の電源電圧変動量の平均値を算出する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量の平均値算出手段は、対象回路がスイッチングした場合の接地電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータからグランド配線の抵抗網を抽出し、抽出されたグランド配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的なグランド配線電圧変動波形を求め、該グランド配線電圧変動波形の平均値または該グランド配線電圧変動波形のグランド配線電圧変動量の平均値を算出する。

さらに、好ましくは、本発明の回路動作検証装置におけるテーブル作成手段は、電源電圧変動波形の各電源電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成する。

さらに、好ましくは、本発明の回路動作検証装置におけるテーブル作成手段は、グランド配線電圧変動波形の各グランド配線電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成する。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、前記電源電圧変動波形の平均値を動作電圧とするかまたは該電源電圧変動量の平均値を理想電源電圧値から差し引いた値を動作電圧として前記対象回路の回路素子に与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、前記グランド配線電圧変動波形の平均値を動作電圧とするかまたは該グランド配線電圧変動量の平均値を理想グランド電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する。

さらに、好ましくは、本発明の回路動作検証装置における総遅延時間計算手段は、前記算出された対象回路の回路素子毎の遅延変動量を、理想電源電圧においてタイミング解析を行った場合の遅延値に順次加算する。

さらに、好ましくは、本発明の回路動作検証装置における総遅延時間計算手段は、前記算出された対象回路の回路素子毎の遅延変動量を、理想グランド電圧においてタイミング解析を行った場合の遅延値に順次加算する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、寄生回路成分抽出ツールを用いて、前記対象回路のレイアウトデータから配線の抵抗網を抽出する配線抵抗網の抽出部をさらに有する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、理想電源電圧出力端または／およびグランド配線電圧出力端を前記対象回路の各ロジックゲートに接続して、回路シミュレーションを行うことにより得られるスイッチング電流波形を前記電流源モデルとして用いる。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、抽出された電源配線または／およびグランド配線の抵抗網に前記電流源モデルを付加して過渡解析を行って前記動的な電圧変動波形を求める過渡解析部をさらに有する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、前記電圧変動波形として電源電圧変動波形または／およびグランド配線電圧変動波形を格納するための電圧変動波形格納部をさらに有する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、１クロック周期当たりの電圧波形を時間積分し、この時間積分した電圧波形を１周期に必要な時間で除算することにより、前記電源電圧変動波形または／およびグランド配線電圧変動波形の電圧変化量の平均値を算出する電圧変化量の平均値算出部を有する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形および電圧変化量平均値算出手段は、前記電圧変化量の平均値を格納する平均電圧変動値格納部を有する。

さらに、好ましくは、本発明の回路動作検証装置におけるテーブル作成手段は、素子種別毎の回路情報および回路シミュレーション条件を格納する回路情報・回路シミュレーション条件格納部を有する。

さらに、好ましくは、本発明の回路動作検証装置におけるテーブル作成手段は、前記素子種別毎の回路情報および前記回路シミュレーション条件に基づいて前記参照テーブルを回路シミュレーションによって作成する回路シミュレーション実施部を有する。

さらに、好ましくは、本発明の回路動作検証装置における回路シミュレーション実施部は、各素子種別毎にそれぞれ、前記回路シミュレーション条件としての理想電圧に対する動作電圧変化量、入力遷移時間および出力負荷容量の値に対する回路素子１段当たりの遅延変化量および出力遷移時間を求め、求めた遅延変化量および出力遷移時間を前記参照テーブルとして作成してテーブル格納部に格納させる。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、前記参照テーブルから、前記電圧変動波形の平均値または前記電圧変動量の平均値に対応した電圧変化量、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間を取り出す参照テーブルの取り出し部をさらに有する。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、前記参照テーブルを参照して、回路素子の遅延変動量および出力遷移時間を算出する遅延変動量・出力遷移時間算出部を有する。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量・出力遷移時間算出部は、前段回路素子の出力遷移時間を次段回路素子の入力遷移時間として、前記参照テーブルを参照する。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、算出された遅延変動量を格納する遅延変動量格納部をさらに有する。

さらに、好ましくは、本発明の回路動作検証装置における総遅延時間計算手段は、前記遅延変動量格納部に格納された電圧変動を考慮した遅延変動量を、別途、通常の理想電圧でのタイミング解析手法を用いて計算され、タイミング解析結果格納部に格納された遅延時間に加算して、電圧変動による遅延変動を考慮した遅延時間を求め、この処理を前記対象回路の全ての回路素子について行うことにより、電圧変動による遅延変動を考慮した総遅延時間を求める総遅延時間計算部を有する。

さらに、好ましくは、本発明の回路動作検証装置における電圧変動波形の平均値は、前記電圧変動量の平均値として電圧変動波形の波形面積における平均電圧値であるかまたは、該電圧変動波形の最大変動電圧と最低変動電圧の平均値である。

さらに、好ましくは、本発明の回路動作検証装置におけるノイズによる遅延変動は、前記対象回路または該対象回路に含まれる対象回路素子がスイッチングした場合の遅延変動である。

さらに、好ましくは、本発明の回路動作検証装置における遅延変動量算出手段は、前記電圧変動波形および電圧変化量平均値算出手段で算出された対象設計回路の電圧変動波形の平均値を含む回路シュミレーション条件に対して、これに最も近い参照テーブルの電圧変化量を含む回路シュミレーション条件およびそのときの遅延変動量を読み出し、この読み出した参照テーブルの電圧変化量を含む回路シュミレーション条件と、該電圧変動波形および電圧変化量平均値算出手段で算出された対象設計回路の電圧変動波形の平均値を含む回路シュミレーション条件との差異から、比例計算により対象設計回路の回路素子毎の電圧変化に対する回路素子の遅延変動量を算出する。

さらに、好ましくは、本発明の回路動作検証装置における回路シュミレーション条件は、電圧変化量、入力遷移時間および出力付加容量を含む。

本発明の半導体集積回路の製造方法は、回路動作検証装置を用いて回路動作検証処理が完了した回路情報に基づいてパターニングしたレジストパターンを用いて半導体集積回路を製造するものであり、そのことにより上記目的が達成される。

本発明の回路動作検証方法は、半導体集積回路を構成する回路素子について、電圧が変化した場合の遅延変動量を、ノイズによる遅延変動を考慮して平均電圧変動量により検証する回路動作検証方法であって、電圧変動波形および電圧変化量平均値算出手段が、対象回路がスイッチングした場合の電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから配線の抵抗網を抽出し、抽出された配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電圧変動波形を求め、該電圧変動波形の平均値を算出する電圧変動波形および電圧変化量平均値算出ステップと、テーブル作成手段が、各電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成するテーブル作成ステップと、遅延変動量算出手段が、該電圧変動波形の平均値を理想電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する遅延変動量算出ステップと、総遅延時間計算手段が、算出された回路素子の遅延変動量を、理想電圧においてタイミング解析を行った場合の遅延値に加算して該対象回路の総遅延時間を算出する総遅延時間計算ステップとを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の回路動作検証方法における電圧変動波形および電圧変化量平均値算出ステップは、前記対象回路がスイッチングした場合の電源電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから電源配線の抵抗網を抽出し、抽出された電源配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電源電圧変動波形を算出して、該電源電圧変動波形の平均値または該電源電圧変動波形の電源電圧変動量の平均値を算出し、前記テーブル作成ステップは、電源電圧変動波形の電源電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成し、前記遅延変動量算出ステップは、電源電圧変動波形の平均値を動作電圧とするかまたは該電源電圧変動量の平均値を理想電源電圧値から差し引いた値を動作電圧として前記対象回路の回路素子に与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出し、前記総遅延時間計算ステップは、算出された対象回路の回路素子毎の遅延変動量を、理想電源電圧においてタイミング解析を行った場合の遅延値に順次加算する。

さらに、好ましくは、本発明の回路動作検証方法における電圧変動波形および電圧変化量平均値算出ステップは、前記対象回路がスイッチングした場合の接地電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータからグランド配線の抵抗網を抽出し、抽出されたグランド配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的なグランド配線電圧変動波形を算出して、該グランド配線電圧変動波形の平均値または該グランド配線電圧変動波形のグランド配線電圧変動量の平均値を算出し、前記テーブル作成ステップは、グランド配線電圧変動波形の各グランド配線電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成し、前記遅延変動量算出ステップは、該グランド配線電圧変動波形の平均値を動作電圧とするかまたは該グランド配線電圧変動量の平均値を理想グランド電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出し、前記総遅延時間計算ステップは、算出された対象回路の回路素子毎の遅延変動量を、理想グランド電圧においてタイミング解析を行った場合の遅延値に順次加算する。

さらに、好ましくは、本発明の回路動作検証方法における電源電圧変動波形および電圧変化量平均値算出ステップは、配線抵抗網の抽出部が、寄生回路成分抽出ツールを用いて、前記対象回路のレイアウトデータから配線の抵抗網を抽出する。

さらに、好ましくは、本発明の回路動作検証方法における電圧変動波形および電圧変化量平均値算出ステップは、理想電源出力端または／およびグランド配線電圧出力端を前記対象回路の各ロジックゲートに接続して、回路シミュレーションを行うことにより得られるスイッチング電流波形を前記電流源モデルとして用いる。

さらに、好ましくは、本発明の回路動作検証方法における電圧変動波形および電圧変化量平均値算出ステップは、過渡解析部が、抽出された電源配線または／およびグランド配線の抵抗網に前記電流源モデルを付加して過渡解析を行って前記動的な電圧変動波形を求め、該電圧変動波形を電圧変動波形格納部にさせる。

さらに、好ましくは、本発明の回路動作検証方法における電圧変動波形および電圧変化量平均値算出ステップは、電圧変化量の平均値算出部が、１クロック周期当たりの電圧波形を時間積分し、この時間積分した電圧波形を１周期に必要な時間で除算することにより、前記電源電圧変動波形または／およびグランド配線電圧変動波形の電圧変化量の平均値を算出して平均電圧変動値格納部に格納させる。

さらに、好ましくは、本発明の回路動作検証方法におけるテーブル作成ステップは、回路シミュレーション実施部が、前記素子種別毎の回路情報および前記回路シミュレーション条件に基づいて、前記参照テーブルを回路シミュレーションによって作成する回路シミュレーション実施ステップをさらに有する。

さらに、好ましくは、本発明の回路動作検証方法における回路シミュレーション実施ステップは、各素子種別毎にそれぞれ、前記回路シミュレーション条件としての理想電圧に対する動作電圧変化量、入力遷移時間および出力負荷容量の値に対する回路素子１段当たりの遅延変化量および出力遷移時間を求め、求めた遅延変化量および出力遷移時間を前記参照テーブルとして作成してテーブル格納部に格納させる。

さらに、好ましくは、本発明の回路動作検証方法における遅延変動量算出ステップは、参照テーブルの取り出し部が、前記参照テーブルから、前記電圧変動波形の平均値または前記電圧変動量の平均値に対応した電圧変化量、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間情報を取り出す。

さらに、好ましくは、本発明の回路動作検証方法における遅延変動量算出ステップは、遅延変動量・出力遷移時間算出部が、前段回路素子の出力遷移時間を次段回路素子の入力遷移時間として、前記参照テーブルを参照する。

さらに、好ましくは、本発明の回路動作検証方法における遅延変動量算出ステップは、遅延変動量・出力遷移時間算出部が、前記参照テーブルを参照して、回路素子の遅延変動量および出力遷移時間を算出して遅延変動量格納部に格納する。

さらに、好ましくは、本発明の回路動作検証方法における総遅延時間計算ステップは、総遅延時間計算部が、前記遅延変動量格納部に格納された電圧変動を考慮した遅延変動量を、別途、通常の理想電圧でのタイミング解析手法を用いて計算され、タイミング解析結果格納部に格納された遅延時間に加算して、電圧変動による遅延変動を考慮した回路素子毎の遅延時間を求め、この処理を前記対象回路の全ての回路素子について行うことにより、電圧変動による遅延変動を考慮した総遅延時間を求める。

本発明の制御プログラムは、本発明の上記回路動作検証方法の各ステップをコンピュータに実行させるための処理手順が記述されたものであり、そのことにより上記目的が達成される。

本発明の可読記録媒体は、本発明の上記制御プログラムが格納されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。

上記構成により、以下に、本発明の作用について説明する。

本願発明者らは、電源電圧または／およびグランド電圧（接地電圧）の変動によって対象設計回路が誤動作するか否かを検証するための判定方法として遅延計算を行う際に、より正確に電圧降下による遅延変動を検証するために、回路素子がスイッチングした場合の電圧降下波形を求め、この電圧降下波形の電圧変動の平均値を正確に求め、電圧変動量の平均値を理想電圧から差し引いた値を動作電圧として回路素子に与えて、遅延変動を求めることが必要であるという知見を得た。

そこで、本発明にあっては、回路がスイッチングした場合の電流波形を回路シミュレーションにより求め、別途抽出した配線の抵抗網に電流源として付加することにより、動的な電圧変化を高速かつ精度良く解析して、動的な電圧変動波形を求める。

さらに、この電圧降下波形の平均値を精度良く求め、電圧降下波形の平均値（電圧変動量の平均値）を理想電圧から差し引いた値を動作電圧として与えた場合の遅延変動を、予め作成しておいた動作電圧に対する回路素子の遅延変動量テーブルを参照することにより求めることにより、高速に動作検証を精度よく行うことが可能である。

さらに詳細に説明すると、電源電圧について説明すると、次の（１）〜（５）のようになる。
（１）電源電圧変化量に対する遅延変動量および出力遷移時間のテーブル作成
ライブラリの全ての回路素子（全てのドライブ能力を含む素子）に対して、電源電圧変化量に対する遅延変化量の関係を、回路シミュレーションによって求める。ここで、遅延変化量とは、理想電源電圧における遅延に対する、動作電源電圧が変化した場合の遅延の変化量のことである。この場合、各素子種別毎に電源電圧変化量に対する遅延変化量が異なるため、全ての回路素子について求めておく必要がある。さらに、一般に、回路素子の遅延は、入力の遷移時間と出力の負荷容量に依存するため、動作電圧変化量と入力遷移時間、出力負荷容量をパラメータとして遅延変動テーブルを作成し、これを所定の記憶部に格納しておく。同様に、各ロジックゲートから次段のロジックゲートに波形が伝搬されていくため、前段セルの出力遷移時間が次段セルの入力遷移時間となる。このため、動作電圧変化量と入力遷移時間、出力負荷容量をパラメータとして出力遷移時間テーブルを作成し、これを所定の記憶部に格納しておく。なお、このライブラリは、プロセス毎に、最初に１度だけ用意されるものであり、異なる設計データに対しても適用することができる。
（２）スイッチング電源電圧波形の算出
一般に、完全クロック同期型により動作するＬＳＩ（大規模半導体集積回路）においては、クロック信号の状態遷移が生じると、多くのロジックゲート回路がスイッチングする。これらロジックゲート回路のスイッチングによる消費電流波形を求めて、電流源モデルを作成する。ここで、電流源モデルとは、理想電源を各ロジックゲートに接続して回路シミュレーションを実行することにより得られるスイッチング電流波形のことである。この電流源モデルを用いることによって、トランジスタレベルの回路シミュレーションを行わなくても、高速かつ精度良く、回路素子のスイッチングによる電源電圧変化を検証することが可能となる。

次に、レイアウトデータから電源配線の抵抗網を抽出する。電源配線抵抗網の抽出は、市販のＬＰＥ（Ｌａｙｏｕｔ Ｐａｒａｍｅｔｅｒ Ｅｘｔｒａｃｔｉｏｎ）ツール（寄生回路成分抽出ツール）を用いて行うことが可能である。抽出された電源配線抵抗網に、上記電流源を付加して過渡解析を行うことにより、電源配線のスイッチング電圧波形を求めることが可能となる。
（３）電源電圧変動の平均値の算出
上記（２）で得られた電源配線のスイッチング電圧波形から、電圧変動の平均値を求める。電圧変動の平均値は、１クロック周期当たりの電圧波形を時間積分し、１周期に必要な時間で除算することによって、容易に求めることが可能となる。
（４）遅延変動量の算出
ＬＳＩ回路を構成する各回路素子に対して、上記（３）で得られた電源電圧変動量の平均値を理想電源電圧から差し引いた値を動作電圧として、各ロジックゲート回路の遅延変動量および出力遷移時間を、上記（１）で予め求めておいたテーブルから参照することにより、各回路素子の遅延変動量および出力遷移時間を求める。静的タイミング解析を用いたタイミング解析では、各ロジックゲートから次段のロジックゲートに波形が伝搬されていくため、前段セルの出力遷移時間が次段セルの入力遷移時間となる。次段セルにおいて、この入力遷移時間と出力負荷容量、および上記動作電圧変動量に対する遅延変動テーブルを参照し、次段セルの遅延変動および出力遷移時間を求めることが可能となる。以上の処理を繰り返すことにより、電源電圧変動による遅延変動を考慮したタイミング解析を行うことが可能になる。
（５）静的タイミング解析への遅延値の受渡し
上記（４）で得られた各素子の遅延変化量を、理想電源でのタイミング解析を行った場合の遅延値に加算することによって、電源配線の電圧降下による遅延変動を考慮した精度のよい静的タイミング解析を行うことができる。

さらに、グランド配線のグランド電圧についても、電源配線の電源電圧の場合と同様に、各処理を行うことが可能となる。

以上により、本発明によれば、標準セルの自動配置配線を用いたＬＳＩ設計において、スイッチングによる電圧変化量と遅延変化の関係を回路シミュレーションにより正確に求めて、素子種別毎に予めテーブル化して登録しておくことにより、ネット毎に回路シミュレーションを行わなくても、高速に電圧変動を考慮した遅延解析を行うことができる。

また、理想電源でのスイッチング電流波形を電流源モデルとして、別途抽出した配線抵抗網に与えて過渡解析を行うことにより、電圧変動波形を求める。その電圧変動波形から求めた電圧変動量の平均値を理想電圧から引いた電圧を動作電圧として与えることにより、ピーク電圧降下量を動作電圧として与えて遅延計算を行う市販ＣＡＤツールの精度を改善することができる。

さらに、予め回路シミュレーションにより作成しておいたテーブルを参照することにより、回路シミュレーションを用いてその都度解析を行うよりも、高速に、電圧変動による遅延変動を考慮した遅延解析を行うことができる。

以下に、本発明の回路動作検証方法およびこれを用いた回路動作検証装置の実施形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施形態に係る回路動作検証装置の要部機能構成例を示すブロック図である。

図１において、本実施形態の回路動作検証装置１は、電源電圧やグランド電圧の電圧変化量に対する回路素子の遅延変動量および出力遷移時間情報を予め回路シミュレーションにより参照テーブルとして作成するテーブル作成手段１０と、電流源モデルと配線の抵抗網を用いて素子毎に動的な電圧変動波形を算出し、さらに、この電圧変動波形の平均値またはこの電圧変動波形の電圧変動量の平均値を算出する電圧変動波形および電圧変化量平均値算出手段２０と、テーブル作成手段１０で作成した参照テーブル内の各電圧変化量毎の回路素子の遅延変動量および出力遷移時間情報を参照して、対象設計回路の回路素子毎の電圧変動波形の平均電圧変動量に対応した回路素子の遅延変動量を算出する遅延変動量算出手段３０と、電圧変動による回路素子の遅延変動を考慮した遅延時間を計算して総遅延時間を算出する総遅延時間計算手段４０とを有し、電源電圧が変化した場合の遅延変動量を、ノイズによる遅延変動（例えば電源ノイズによる遅延変動は、対象回路またはこの対象回路に含まれる対象回路素子がスイッチングした場合の遅延変動）を考慮して平均電源電圧変動量により検証する。また、この総遅延時間によって、電源電圧やグランド電圧（接地電圧）の電圧変動によって対象設計回路が誤動作するか否かを検証することができる。

テーブル作成手段１０は、素子種別毎の回路情報および回路シミュレーション条件を格納する回路情報・回路シミュレーション条件格納部１１と、回路シミュレーションによって、各素子種別毎で、各電圧変化量毎に、その電圧変化量、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間情報を参照テーブルとして作成する素子種別毎電源電圧変化依存算出用の回路シミュレーション実施部１２と、作成された参照テーブルを格納する参照テーブル格納部１３とを有している。

電圧変動波形および電圧変化量の平均値算出手段２０は、対象設計回路のレイアウトデータから配線の抵抗網を抽出する配線抵抗網の抽出部と、抽出された配線の抵抗網に、回路がスイッチングした場合の電流波形を電流源モデルとして付加して過渡解析を行う過渡解析部２２と、この過渡解析により算出された素子毎の電圧変動波形を格納するための平均電圧変動値格納部２３と、素子毎の電圧変動波形からその電圧変化量の平均値を算出する電圧変化量の平均値算出部２４と、算出された電源電圧変化量の平均値を格納する平均電圧変動値格納部２５とを有している。この過渡解析部２２には、回路がスイッチングした場合の素子毎の電流波形を格納するスイッチング電流波形格納部２２１が接続されている。

遅延変動量算出手段３０は、対象設計回路の回路素子毎の電圧変化量の平均値から、参照テーブル格納部１３から参照テーブル情報を取り出す参照テーブルの取り出し部３１と、取り出した参照テーブル情報（上記電圧変化量、入力遷移時間および出力負荷容量に対する各遅延変動量および出力遷移時間情報）を参照して、対象設計回路の回路素子毎の電圧変化に対する回路素子の遅延変動量および出力遷移時間を算出する遅延変動量・出力遷移時間算出部３２と、算出された遅延変動量を格納する遅延変動量格納部３３を有している。この場合に、遅延変動量算出手段３０は、電圧変動波形および電圧変化量平均値算出手段２０で算出された対象設計回路の電圧変動量の平均値を含む回路シュミレーション条件に対して、最も近い参照テーブルの電圧変化量を含む回路シュミレーション条件およびそのときの遅延変動量を読み出し、この読み出した参照テーブルの電圧変化量を含む回路シュミレーション条件と、電圧変動波形および電圧変化量平均値算出手段２０で算出された対象設計回路の電圧変動量の平均値を含む回路シュミレーション条件との僅かな差異から、比例計算などにより対象設計回路の回路素子毎の電圧変化に対する回路素子の遅延変動量を算出することができる。

総遅延時間計算手段４０は、電圧変化量の平均値から算出された回路素子の遅延変動量を、理想電圧（理想電源電圧や理想グランド電圧）におけるタイミング解析に付加して総遅延時間を計算する総遅延時間計算部４１を有している。この総遅延時間計算部４１には、理想電圧においてタイミング解析を行った結果を格納するタイミング解析結果格納部４１１が接続されている。

図２は、図１の回路動作検証装置の要部ハード構成例を示すブロック図である。

図２において、本実施形態の回路動作検証装置１は、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ４（中央演算処理装置）と、ＣＰＵ４の起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ５と、ＣＰＵ４を動作させるための制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ６と、回路動作検証処理における各種データを記憶すると共にこれを参照可能とするためのデータベース７とを有している。

ＣＰＵ４は、操作入力部２からの入力指令の他、ＲＯＭ６内からＲＡＭ５内に読み出された制御プログラムおよびこれに用いる各種データに基づいて、前述した回路シミュレーション実施部１２と、配線抵抗の抽出部２１と、過渡解析部２２と、電圧変化量の平均値算出部２４と、参照テーブルの取り出し部３１と、遅延変動量・出力遷移時間算出部３２と、総遅延時間計算部４１とをそれぞれ実行する。

ＲＯＭ６は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。この制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ６にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ６にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ６にダウンロードされてもよい。後述する図１の回路動作検証処理機能をコンピュータに実行させるための処理手順が記述された制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ４）により自動的に回路動作検証処理を行うものである。

ＲＡＭ５やデータベース７は、ＣＰＵ４による回路動作検証処理中に中間データとして生成される各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。なお、データベース７はＲＡＭ５と一体で同じ記憶手段として構成されていてもよい。

また、前述した素子種別毎の回路情報・回路シミュレーション条件格納部１１と、参照テーブル格納部１３と、抵抗抽出データ格納部２１１と、スイッチング電流波形格納部２２１と、平均電圧変動値格納部２３と、クロック周期格納部２４１と、平均電圧変動値格納部２５と、遅延変動量格納部３３と、タイミング解析結果格納部４１１とは、ＲＡＭ５やＲＯＭ６内にあってもよいし、また、データベース７内にあってもよいし、これらとは別に記憶部が設けられていてもよい。

上記構成により、以下に、各手段の動作について順次説明する。

まず、テーブル作成手段１０の動作について詳細に説明する。

テーブル作成手段１０では、理想電圧（理想電源電圧や理想グランド電圧）に対する動作電圧変化量、入力遷移時間および出力負荷容量をパラメータとして、回路素子の遅延変動量および出力遷移時間の参照テーブルが作成され、この参照テーブルがライブラリとして登録される。この参照テーブルは、ＳＰＩＣＥなどの回路シミュレータを用いて、以下のようにして作成することができる。

まず、電源配線（ＶＤＤ側）の電圧変化に対する遅延変化に着目して、動作電圧変化量、入力遷移時間および出力負荷容量をパラメータとして有し、ライブラリを構成する全てのの回路素子について、電源電圧変化量を定義する。

ここでは、具体例として、図３に示すインバータ素子を用いて説明する。

図３に示すように、対象とする回路素子の電源配線に与える電圧ＶＤＤとして、下記式（２）に示すように、電圧変化がない理想的な動作電源電圧から電圧降下量を引いた値を固定値として与える。

ＶＤＤ’＝Ｖ＿ＶＤＤ−ΔＶＤＤ 式（２）
（但し、上記式（２）において、Ｖ＿ＶＤＤは抵抗による電圧変化がない理想的な電源電圧値、ΔＶＤＤは電源配線の電圧変化量である。）
上記式（２）において、電源配線の電圧変化量ΔＶＤＤの振り幅としては、例えば理想的な電源電圧値の１パーセントを刻み幅として、２０パーセント程度まで与える。

入力遷移時間（ｉｎｐｕｔ ｓｌｅｗ）および出力負荷容量（ｏｕｔｐｕｔ ｌｏａｄ）については、論理合成などにおいて用いられるＣＭＯＳ非線形遅延テーブルによって参照されている値を用いることができる。

このように定義された動作電源電圧変化量、入力遷移時間および出力負荷容量を回路シミュレーション入力用データとして、素子種別毎の回路情報・回路シミュレーション条件格納部１１に格納しておく。

次に、電源配線に関して、回路シミュレーション実施部１２を用いて、図４のステップＳ１１で、各電源電圧変化量ΔＶＤＤ（前述したように理想的な電源電圧値の１パーセントを刻み幅として２０パーセント程度まで与える）毎に、その電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量の値に対する回路素子１段当たりの遅延変化量および出力遷移時間を求める。

図５は、図３に示す回路素子の一例としてのインバータ素子に対して、電源配線の電圧が変化した場合の入力波形および出力波形と、これらの遅延変動について説明するための図である。

図５において、縦軸は電圧（Ｖ）、横軸は時刻（ｓ）を表しており、破線の波形５１は元の電圧に対する入力波形、破線の波形５２は元の電圧に対する出力波形、太線の波形５３は電源電圧が変化した場合の入力波形、細線の波形５４は電源電圧が変化した場合の出力波形を示している。また、Ｔｄは理想電源電圧Ｖ＿ＶＤＤにおける遅延量、Ｔｄｋは動作電源電圧がＶＤＤ’である場合の遅延量を示している。さらに、図５では、遅延を測定する電圧が、Ｖ＿ＶＤＤ／２として定義されている。

回路シミュレーション実施部１２では、図３に示すようなインバータ素子について、図４のステップＳ１１で、様々な電源電圧変化量ΔＶＤＤの値（前述したように理想的な電源電圧値の１パーセントを刻み幅として２０パーセント程度まで与える）毎に、電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間をそれぞれ求め、図４のステップＳ１２で、電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量に対する各遅延変動量および出力遷移時間を参照テーブルとしてテーブル化して、図１に示す参照テーブル格納部１３に格納する。図４のステップＳ１３で、これらの処理が設計対象回路上の全ての回路素子について行われたかどうかを確認し、これらの処理が設計対象回路上の全ての回路素子について行われた場合には次のステップＳ１４に移行し、これらの処理が設計対象回路上の全ての回路素子について行われていなければステップＳ１１の処理に戻る。

このようにして得られた、理想電源電圧に対する動作電源電圧変化量ΔＶＤＤ毎に、その動作電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間の参照テーブル情報例を図６に示している。図６の１行目は、電源電圧変動量がΔＶ１、入力遷移時間がＴｒａｎ１、出力負荷容量がＣｌｏａｄ１である場合の遅延変動量がΔＤｅｌａｙ１および出力遷移時間Ｔｒａｎ２であることを示している。図６の１行目〜５行目は、電源電圧変動量がΔＶ１が同じで、回路シュミレーション条件として入力遷移時間および出力負荷容量が異なる場合を示しており、それ以降に電源電圧変動量がΔＶ２の場合、ΔＶ３、・・の場合についてテーブル化されている。この出力遷移時間は次段回路素子の入力遷移時間として参照されるため、この出力遷移時間は、参照テーブル情報としてなくてもよいが、参照テーブル情報に含めてもよく、ここでは、図６では出力遷移時間の項目を有するようにしている。

次に、グランド配線の電圧変化に対する遅延変化に着目して、対象とする回路素子のグランド配線（グランド電圧ＶＳＳ）に与える電圧として、下記式（３）に示すように、電圧変化がない理想的な動作電圧から電圧降下量を引いた値をグランド電圧値の固定値として与える。

ＶＳＳ’＝Ｖ＿ＶＳＳ−ΔＶＳＳ 式（３）
（但し、上記式（３）において、Ｖ＿ＶＳＳは抵抗による電圧変化がない理想的なグランド電圧値、ΔＶＳＳはグランド配線の電圧変化量である。）
さらに、回路シミュレーション実施部１２によって、上記電源配線の場合と同様の処理を行うことにより、図４のステップＳ１４で、各グランド配線電圧変化量ΔＶＳＳ毎に、そのグランド配線電圧変化量ΔＶＳＳ、入力遷移時間および出力負荷容量に対する遅延変化量および出力遷移時間をそれぞれ求め、図４のステップＳ１５で、これらを参照テーブルとしてテーブル化して、図１に示す参照テーブル格納部１３に格納する。図４のステップＳ１６で、これらの処理が設計対象回路上の全ての回路素子について行われたかどうかを確認し、これらの処理が設計対象回路上の全ての回路素子について行われた場合には処理を終了し、これらの処理が設計対象回路上の全ての回路素子について行われていなければステップＳ１４の処理に戻る。

以上のように、回路シミュレーション実施部１２による回路シミュレーションによって正確に求められた電源配線およびグランド配線の動作電圧変化量と遅延変動量の関係を参照テーブルとしてライブラリ化することにより、ネット毎に回路シミュレーションを行わなくても、電源電圧変動による遅延変動を容易に、かつ高精度に検証することが可能となる。

なお、テーブル作成手段１０では、電源配線（ＶＤＤ側）の電圧変化に対する遅延変化と、グランド配線の電圧変化に対する遅延変化との両方について説明したが、これに限らず、電源配線（ＶＤＤ側）の電圧変化に対する遅延変化と、グランド配線の電圧変化に対する遅延変化のいずれか一方であってもよい。

次に、図１に示す電圧変動波形および電圧変化量平均値算出手段２０の動作について、図７のフローチャートを用いて詳細に説明する。

電圧変動波形および電圧変化量平均値算出手段２０では、素子毎のスイッチング電源電圧波形（電源電圧変動波形）と電源電圧変化量の平均値が算出される。素子毎のスイッチング電源電圧波形は、電流源モデルと、市販の配線寄生素子抽出ツールを用いて、以下のようにして求めることができる。

まず、半導体集積回路のマスクレイアウトデータから、設計対象回路がスイッチングした場合の電源電流波形を求めて電流源モデルを作成する。ここでは、理想電源を各ロジックゲートに接続して回路シミュレーションを行うことにより、素子毎のスイッチング電源電流波形を求め、このスイッチング電源電流波形をスイッチング電流波形格納部２２１に格納して電流源モデルとして用いることができる。この素子毎のスイッチング電源電流波形は、過渡解析部２２による過渡解析に用いられる。

図８に、図１の過渡解析部２２によって求められたスイッチング電源電流波形例を示している。図８では、縦軸は電源電流（Ａ）、横軸は時間（Ｔｉｍｅ）を示し、Ｔｃｙｃｌｅはクロック周期を示している。

次に、図１に示す配線抵抗網の抽出部によって、設計対象回路のマスクレイアウトデータから、市販のＬＰＥ（Ｌａｙｏｕｔ Ｐａｒａｍｅｔｅｒ Ｅｘｔｒａｃｔｉｏｎ）ツール（寄生回路成分抽出ツール）を用いて、電源配線の抵抗成分を抽出して電源配線の抵抗抽出データ格納部２１１に格納する。

さらに、図９に示すような半導体集積回路（設計対象回路）のマスクレイアウトに対して、各回路素子を上記電流源モデルに置き換えて、図１０に示すように、電源配線抵抗網に電流源モデルとして付加する。図７のステップＳ１では、抽出された電源配線の抵抗抽出データ格納部２１１の電源配線の抵抗網と、スイッチング電流波形格納部２２１の付加された電流源モデルとを用いて、図１に示す過渡解析部２２によって過渡解析を行って、設計対象回路の回路素子毎のスイッチング電源電圧波形（電源電圧変動波形）を算出する。この電源電圧変動波形は、図１に示す平均電圧変動値格納部２３に格納される。

図１１に、図１の過渡解析部２２によって求められた電源配線の素子毎のスイッチング電圧波形を示している。図１１では、縦軸は電源電圧（Ｖ）、横軸は時間（Ｙｉｍｅ）を示し、Ｔｃｙｃｌｅはクロック周期を示している。

次に、図７のステップＳ２では、図１に示す電圧変化量の平均値算出部２４によって、設計対象回路の回路素子毎の電源電圧変動波形の平均値を算出する。ここでは、上記スイッチング電源電圧波形に対して、１クロック周期当たりの電圧波形を時間積分し、図７に示すクロック周期格納部２４１の１クロック周期で除算することにより、図１１に示すように、設計対象回路の回路素子毎の電源電圧変化量の平均値（平均電圧降下量）を求めることができる。この電圧変化量の平均値は、図１に示す平均電圧変動値格納部２５に格納される。

以上のようにして、設計対象回路を構成する全ての回路素子について同様の処理を行うことにより、各回路素子毎の電源配線の電圧変化波形からその電源電圧変動の平均値を得ることができる。

さらに、上記電源配線の場合と同様の処理をグランド配線に対しても行うことにより、設計対象回路の全ての回路素子について、グランド配線の電圧変化波形からグランド電圧変動の平均値を得て、このグランド電圧変動の平均値を平均電圧変動値格納部２５に格納することができる。

なお、電圧変動波形および電圧変化量平均値算出手段２０の場合にも、電源配線の電圧変化波形からその電源電圧変動の平均値を得ると共に、グランド配線の電圧変化波形からそのグランド電圧変動の平均値を得る場合について説明したが、これに限らず、設計対象回路の各回路素子毎の電源電圧変動の平均値とグランド電圧変動の平均値のいずれかを求めてもよい。この場合に、テーブル作成手段１０で電源配線（ＶＤＤ側）の電圧変化に対する遅延変化を求めていれば、電圧変動波形および電圧変化量平均値算出手段２０で電源電圧変動の平均値を求め、テーブル作成手段１０でグランド配線の電圧変化に対する遅延変化を求めていれば、電圧変動波形および電圧変化量平均値算出手段２０でグランド配線の電圧変化に対する遅延変化を求める必要がある。

次に、図１に示す遅延変動量算出手段３０の動作について詳細に説明する。

遅延変動量算出手段３０では、電源電圧変動波形または／およびグランド配線電圧変動波形の電圧変動量の平均値を理想電源電圧値または／および理想グランド電圧値から差し引いた値（絶対値を含む）を動作電圧として与えた場合について、回路素子の遅延変動量を、参照テーブルを参照して算出する。

即ち、電源電圧に着目すると、図１に示す参照テーブル取り出し部３１では、図１に示す平均電圧変動値格納部２５に格納された平均電源電圧変動値をΔＶＤＤとする対象回路の回路素子毎の遅延変動量および出力遷移時間を、図１に示す参照テーブル１３に格納された電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間から取り出す。ここでは、着目する回路素子Ａ（セルＡ）に対して、電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量をリファレンスとする遅延変動量および出力遷移時間が、参照テーブル１３から取り出される。さらに、各ロジックゲートから次段のロジックゲートに波形が伝搬されていくため、前段セルの出力遷移時間を次段セルの入力遷移時間とする。したがって、回路素子Ａの出力遷移時間を入力遷移時間とする次段の回路素子Ｂについて、電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量をリファレンスとする遅延変動量および出力遷移時間が、参照テーブルから取り出される。以下、同様にして、後段のセル（回路素子）全てについて、電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量をリファレンスとする遅延変動量および出力遷移時間を参照テーブルから取り出す。

さらに、遅延変動量・出力遷移時間算出部３２は、取り出した参照テーブル情報（上記電圧変化量、入力遷移時間および出力負荷容量に対する各遅延変動量および出力遷移時間情報）を参照して、対象設計回路の回路素子毎の平均電源電圧変動値、入力遷移時間および出力負荷容量遅延変動量に対応した回路素子の遅延変動量を算出する。要するに、対象設計回路の平均電源電圧変動値、入力遷移時間および出力負荷容量遅延変動量に最も近い参照テーブル１３に格納された電源電圧変化量ΔＶＤＤ、入力遷移時間および出力負荷容量遅延変動量から、平均電源電圧変動値に対応した遅延変動量を比例計算により補間して求める。

このようにして得られた全てのセルの遅延変動量は、図１に示す遅延変動量格納部３３に格納される。

さらに、上記電源配線の場合と同様の処理をグランド配線に対して行うことにより、グランド配線の電圧変化量ΔＶＳＳに対する遅延変動量を遅延変動量・出力遷移時間算出部３２によって算出して、遅延変動量格納部３３に格納することができる。

次に、図１に示す総遅延時間計算手段４０の動作について詳細に説明する。

総遅延時間計算手段４０では、算出された回路素子の遅延変動量を、理想電源電圧または／および理想グランド電圧においてタイミング解析を行った場合の遅延値に加算して、電源電圧変動または／およびグランド電圧変動を考慮した遅延時間を算出する。

総遅延時間計算部４１では、遅延変動量格納部３３に格納された電源電圧変動を考慮した遅延変動量を、別途、通常の理想電源電圧または／および理想グランド電圧でのタイミング解析手法を用いて計算され、タイミング解析結果格納部４１１に格納された遅延時間に加算して、電源電圧変動または／およびグランド電圧変動による遅延変動を考慮した遅延時間を得る。この処理を全ての素子（セル）について行うことにより、電源電圧変動による遅延変動を考慮した総遅延時間を得ることができる。

以下に、本実施形態の回路動作検証装置１による遅延精度改善例について、図１２〜図１４を用いて詳細に説明する。

ピーク電源電圧降下がＶＤＤ電圧の２５パーセント以下となるように設計されたレイアウトデータに対して、そのレイアウトデータに含まれる回路素子として、図１２に示すようなインバータ素子について考える。

図１３に、ピーク電源電圧降下量をΔＶｐｅａｋ、それを電源電圧ＶＤＤから引いた電圧値をＶｐｅａｋとし、Ｖｐｅａｋを動作電圧とした場合の遅延を、ピーク電源電圧時の遅延として示している。Ｖｐｅａｋは、動作周波数に依存せず、一定である。また、図１１に、ΔＶｐｅａｋに対して、各周波数毎に平均電源電圧降下量Δａｖｇを求め、それを電源電圧ＶＤＤから引いた電圧値Ｖａｖｇを動作電圧とした場合の遅延を平均電源電圧時の遅延として示している。さらに、図１３に、上記Ｖｐｅａｋを動作電圧とした場合の遅延に対して、Ｖａｖｇを動作電圧とした本実施形態の回路動作検証装置１による遅延改善率を示している。ここで、遅延改善率とは、Ｖｐｅａｋを用いて必要以上に過剰な遅延見積もりを行った場合に対する精度の改善率であって、ピーク電源電圧を動作電圧とした場合の遅延に対する、平均電源電圧を動作電圧とした場合の遅延の過剰見積もりの改善率を示している。図１３の事例では、周波数が例えば５０ＭＨｚのときに最大９６．２％、精度が改善されていることが分かる。

図１４は、図１３に示す平均電源電圧時の遅延を素子遅延として第１Ｙ軸に表し、また、図１３に示す遅延改善率を第２Ｙ軸に表し、周波数に対するそれらの変化をグラフ化した図である。

図１３および図１４に示すように、本実施形態の回路動作検証装置１によれば、Ｖａｖｇを用いることにより、Ｖｐｅａｋを用いた場合に比べて、必要以上の過剰な遅延見積もりを大幅に改善できて、精度良く回路動作の遅延検証を行うことができる。

以上により、上記実施形態によれば、電圧変動波形および電圧変化量の平均値算出手段２０において、対象設計回路がスイッチングした場合の電流波形を回路シミュレーションにより求め、別途抽出した配線の抵抗網に電流源として付加することにより、動的な電圧変化を高速かつ精度良く解析して、動的な電圧変動波形を求め、この電圧変動波形から電圧変動量の平均値を求める。また、テーブル作成手段１０において、各動作電圧毎の回路素子の遅延変動量を参照テーブルとして予め作成しておき、その参照テーブルを参照して、電圧変動量（電圧降下量）の平均値を理想電圧から差し引いた値を動作電圧として与えた場合の電圧変動による回路素子の遅延変動によって、対象設計回路が誤動作するか否かを高速かつ高精度に動作検証することができる。

なお、上記実施形態では、特に説明しなかったが、電圧変化量に対する回路素子の遅延変動量を参照テーブルとして作成するテーブル作成手段１０と、回路がスイッチングした場合の電流波形を求めて電流源モデルを作成し、回路のレイアウトデータから配線の抵抗網を抽出して、抽出された配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電圧変動波形を求め、電圧変動波形の平均値を算出する電圧変動波形および電圧変化量平均値算出手段２０と、電圧変動波形の電圧変動量の平均値を理想電圧値から差し引いた値を動作電圧として与えた場合について、回路素子の遅延変動量を、該参照テーブルを参照して算出する遅延変動量算出手段３０と、算出された回路素子の遅延変動量を、理想電圧においてタイミング解析を行った場合の遅延値に加算する総遅延時間計算手段４０とを有していれば、電源電圧変動による回路素子の遅延変動によって、対象設計回路が誤動作するか否かを高速かつ高精度に検証できる本発明の目的を達成することができる。

また、上記実施形態では、電圧変動波形の電圧変動量の平均値として、電圧変動波形の波形面積における平均電圧値である場合について説明したが、これに限らず、電圧変動波形の最大変動電圧と最低変動電圧の平均値であってもよい。

さらに、上記実施形態では、特に説明しなかったが、誤動作（総遅延時間がクロック１周期を超える場合には誤動作する）しない対象回路の回路素子のレイアウトとなるまで、上記本実施形態１の回路動作検証装置１を用いて回路動作検証することにより、良好な対象回路の回路素子のレイアウトを含む回路情報を素早くかつ精密に求め、この回路情報に基づいて半導体集積回路を設計し、この設計情報によりパターニングしたレジストパターンを用いて、歩留まりがよく誤動作しない安定した半導体集積回路を製造することができる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、標準素子の自動配置配線手法を用いてＬＳＩを設計する際に、電源配線の電圧変動による回路素子の遅延変動を検証する回路動作検証装置、この回路動作検証装置を用いて設計されたデータを用いて半導体集積回路を製造する半導体集積回路の製造方法、この回路動作検証装置を用いた回路動作検証方法、この回路動作検証方法をコンピュータに実行させるための制御プログラムおよびこれを記録したコンピュータ読み出し可能な可読記録媒体の分野において、標準セルの自動配置配線を用いたＬＳＩ設計において、スイッチングによる電源電圧変化量と遅延変化の関係を回路シミュレーションにより正確に求めて、素子種別毎に予めテーブル化して登録しておくことにより、ネット毎に回路シミュレーションを行わなくても、高速に電源電圧変動を考慮した遅延解析を行うことができる。

また、理想電源でのスイッチング電源電流波形を電流源モデルとして、別途抽出した電源配線抵抗網に与えて過渡解析を行うことにより、電源電圧変動波形を求める。その電源電圧変動波形から求めた電源電圧変動量の平均値を理想電圧から引いた電圧を動作電圧として与えることにより、ピーク電圧降下量を動作電圧として与えて遅延計算を行う市販ＣＡＤツールの精度を改善することができる。

さらに、予め回路シミュレーションにより作成しておいたテーブルを参照することにより、回路シミュレーションを用いてその都度解析を行うよりも、高速に、電源電圧変動による遅延変動を考慮した遅延解析を行うことができる。

本発明の実施形態に係る回路動作検証装置の要部構成例を示すブロック図である。 図１の回路動作検証装置の要部ハード構成例を示すブロック図である。 インバータ素子の一例を示す回路図である。 図１のテーブル作成手段の処理手順を説明するためのフローチャートである。 図３に示すインバータ素子の電源電圧変化に対する入出力波形の変化を示す波形図である。 図１の回路シミュレーション実施部で作成される遅延変動参照テーブルの一例を示す図である。 図１の電源電圧変動波形および電源電圧変化量の平均値算出手段において、電源電圧変動波形および電源電圧変化量の平均値を求める処理手順を説明するためのフローチャートである。 図１の過渡解析部によって算出されるスイッチング電源電流波形の一例を示す波形図である。 論理回路を含む半導体集積回路全体のマスクレイアウト結果を示す平面図である。 図９の電流源と抵抗による電圧変化解析用の等価回路図である。 図１の過渡解析部によって算出されるスイッチング電源電圧波形の一例を示す波形図である。 本発明の実施形態の回路動作検証装置による改善効果を説明するための回路例を示す図である。 図１２に示す回路について、ピーク電源電圧と平均電源電圧を用いた場合の遅延を比較するための図である。 図１２に示す回路について、平均電源電圧を用いた場合の遅延見積もりと、ピーク電源電圧を用いた場合に対する遅延見積もりの改善率を示す図である。

符号の説明

１ 回路動作検証装置
１０ テーブル作成手段
１１ 素子種別毎回路情報・回路シミュレーション条件格納部
１２ 回路シミュレーション実施部
１３ 参照テーブル格納部
２０ 電圧変動波形および電圧変化量平均値算出手段
２１ 配線抵抗の抽出部
２１１ 抵抗抽出データ格納部
２２ 過渡解析部
２２１ スイッチング電流波形格納部
２３ 電圧変動波形格納部
２４ 電圧変化量の平均値算出部
２４１ クロック周期格納部
２５ 平均電圧変動値格納部
３０ 遅延変動量算出手段
３１ 参照テーブルの取り出し部
３２ 遅延変動量・出力遷移時間算出部
３３ 遅延変動量格納部
４０ 総遅延時間計算手段
４１ 総遅延時間計算部
４１１ タイミング解析結果格納部

Claims (43)

1. 半導体集積回路を構成する回路素子について、回路電圧が変化した場合の遅延変動量を、ノイズによる遅延変動を考慮して平均電源電圧変動量により検証する回路動作検証装置であって、
   対象回路がスイッチングした場合の電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから配線の抵抗網を抽出し、抽出された配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電圧変動波形を求め、該電圧変動波形の平均値または該電圧変動波形の電圧変動量の平均値を算出する電圧変動波形および電圧変化量平均値算出手段と、
   電圧変動波形の電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成するテーブル作成手段と、
   該電圧変動波形の平均値を動作電圧とするかまたは該電圧変動量の平均値を理想電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する遅延変動量算出手段と、
   算出された回路素子の遅延変動量を、理想電圧においてタイミング解析を行った場合の遅延値に順次加算して該対象回路の総遅延時間を算出する総遅延時間計算手段とを有する回路動作検証装置。
2. 前記電圧変動波形および電圧変化量平均値算出手段は、
   対象回路がスイッチングした場合の電源電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから電源配線の抵抗網を抽出し、抽出された電源配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電源電圧変動波形を求め、該電源電圧変動波形の平均値または該電源電圧変動波形の電源電圧変動量の平均値を算出する請求項１に記載の回路動作検証装置。
3. 前記電圧変動波形および電圧変化量の平均値算出手段は、
   対象回路がスイッチングした場合の接地電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータからグランド配線の抵抗網を抽出し、抽出されたグランド配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的なグランド配線電圧変動波形を求め、該グランド配線電圧変動波形の平均値または該グランド配線電圧変動波形のグランド配線電圧変動量の平均値を算出する請求項１に記載の回路動作検証装置。
4. 前記テーブル作成手段は、電源電圧変動波形の各電源電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成する請求項２に記載の回路動作検証装置。
5. 前記テーブル作成手段は、グランド配線電圧変動波形の各グランド配線電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成する請求項３に記載の回路動作検証装置。
6. 前記遅延変動量算出手段は、前記電源電圧変動波形の平均値を動作電圧とするかまたは該電源電圧変動量の平均値を理想電源電圧値から差し引いた値を動作電圧として前記対象回路の回路素子に与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する請求項４に記載の回路動作検証装置。
7. 前記遅延変動量算出手段は、前記グランド配線電圧変動波形の平均値を動作電圧とするかまたは該グランド配線電圧変動量の平均値を理想グランド電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する請求項５に記載の回路動作検証装置。
8. 前記総遅延時間計算手段は、前記算出された対象回路の回路素子毎の遅延変動量を、理想電源電圧においてタイミング解析を行った場合の遅延値に順次加算する請求項６に記載の回路動作検証装置。
9. 前記総遅延時間計算手段は、前記算出された対象回路の回路素子毎の遅延変動量を、理想グランド電圧においてタイミング解析を行った場合の遅延値に順次加算する請求項７に記載の回路動作検証装置。
10. 前記電圧変動波形および電圧変化量平均値算出手段は、寄生回路成分抽出ツールを用いて、前記対象回路のレイアウトデータから配線の抵抗網を抽出する配線抵抗網の抽出部をさらに有する請求項２または３に記載の回路動作検証装置。
11. 前記電圧変動波形および電圧変化量平均値算出手段は、理想電源電圧出力端または／およびグランド配線電圧出力端を前記対象回路の各ロジックゲートに接続して、回路シミュレーションを行うことにより得られるスイッチング電流波形を前記電流源モデルとして用いる請求項２、３および１０のいずれかに記載の回路動作検証装置。
12. 前記電圧変動波形および電圧変化量平均値算出手段は、抽出された電源配線または／およびグランド配線の抵抗網に前記電流源モデルを付加して過渡解析を行って前記動的な電圧変動波形を求める過渡解析部をさらに有する請求項１０または１１に記載の回路動作検証装置。
13. 前記電圧変動波形および電圧変化量平均値算出手段は、前記電圧変動波形として電源電圧変動波形または／およびグランド配線電圧変動波形を格納するための電圧変動波形格納部をさらに有する請求項１２に記載の回路動作検証装置。
14. 前記電圧変動波形および電圧変化量平均値算出手段は、１クロック周期当たりの電圧波形を時間積分し、この時間積分した電圧波形を１周期に必要な時間で除算することにより、前記電源電圧変動波形または／およびグランド配線電圧変動波形の電圧変化量の平均値を算出する電圧変化量の平均値算出部を有する請求項１２または１３に記載の回路動作検証装置。
15. 前記電圧変動波形および電圧変化量平均値算出手段は、前記電圧変化量の平均値を格納する平均電圧変動値格納部を有する請求項１４に記載の回路動作検証装置。
16. 前記テーブル作成手段は、素子種別毎の回路情報および回路シミュレーション条件を格納する回路情報・回路シミュレーション条件格納部を有する請求項４または５に記載の回路動作検証装置。
17. 前記テーブル作成手段は、前記素子種別毎の回路情報および前記回路シミュレーション条件に基づいて前記参照テーブルを回路シミュレーションによって作成する回路シミュレーション実施部を有する請求項１６に記載の回路動作検証装置。
18. 前記回路シミュレーション実施部は、各素子種別毎にそれぞれ、前記回路シミュレーション条件としての理想電圧に対する動作電圧変化量、入力遷移時間および出力負荷容量の値に対する回路素子１段当たりの遅延変化量および出力遷移時間を求め、求めた遅延変化量および出力遷移時間を前記参照テーブルとして作成してテーブル格納部に格納させる請求項１７に記載の回路動作検証装置。
19. 前記遅延変動量算出手段は、前記参照テーブルから、前記電圧変動波形の平均値または前記電圧変動量の平均値に対応した電圧変化量、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間を取り出す参照テーブルの取り出し部をさらに有する請求項６または７に記載の回路動作検証装置。
20. 前記遅延変動量算出手段は、前記参照テーブルを参照して、回路素子の遅延変動量および出力遷移時間を算出する遅延変動量・出力遷移時間算出部を有する請求項１９に記載の回路動作検証装置。
21. 前記遅延変動量・出力遷移時間算出部は、前段回路素子の出力遷移時間を次段回路素子の入力遷移時間として、前記参照テーブルを参照する請求項２０に記載の回路動作検証装置。
22. 前記遅延変動量算出手段は、算出された遅延変動量を格納する遅延変動量格納部をさらに有する請求項２０または２１に記載の回路動作検証装置。
23. 前記総遅延時間計算手段は、前記遅延変動量格納部に格納された電圧変動を考慮した遅延変動量を、別途、通常の理想電圧でのタイミング解析手法を用いて計算され、タイミング解析結果格納部に格納された遅延時間に加算して、電圧変動による遅延変動を考慮した遅延時間を求め、この処理を前記対象回路の全ての回路素子について行うことにより、電圧変動による遅延変動を考慮した総遅延時間を求める総遅延時間計算部を有する請求項２２に記載の回路動作検証装置。
24. 前記電圧変動波形の平均値は、前記電圧変動量の平均値として電圧変動波形の波形面積における平均電圧値であるかまたは、該電圧変動波形の最大変動電圧と最低変動電圧の平均値である請求項１に記載の回路動作検証装置。
25. 前記ノイズによる遅延変動は、前記対象回路または該対象回路に含まれる対象回路素子がスイッチングした場合の遅延変動である請求項１に記載の回路動作検証装置。
26. 前記遅延変動量算出手段は、前記電圧変動波形および電圧変化量平均値算出手段で算出された対象設計回路の電圧変動波形の平均値を含む回路シュミレーション条件に対して、これに最も近い参照テーブルの電圧変化量を含む回路シュミレーション条件およびそのときの遅延変動量を読み出し、この読み出した参照テーブルの電圧変化量を含む回路シュミレーション条件と、該電圧変動波形および電圧変化量平均値算出手段で算出された対象設計回路の電圧変動波形の平均値を含む回路シュミレーション条件との差異から、比例計算により対象設計回路の回路素子毎の電圧変化に対する回路素子の遅延変動量を算出する請求項１に記載の回路動作検証装置。
27. 前記回路シュミレーション条件は、電圧変化量、入力遷移時間および出力付加容量を含む請求項２６に記載の回路動作検証装置。
28. 請求項１〜２７のいずれかに記載の回路動作検証装置を用いて回路動作検証処理が完了した回路情報に基づいてパターニングしたレジストパターンを用いて半導体集積回路を製造する半導体集積回路の製造方法。
29. 半導体集積回路を構成する回路素子について、電圧が変化した場合の遅延変動量を、ノイズによる遅延変動を考慮して平均電圧変動量により検証する回路動作検証方法であって、
    電圧変動波形および電圧変化量平均値算出手段が、対象回路がスイッチングした場合の電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから配線の抵抗網を抽出し、抽出された配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電圧変動波形を求め、該電圧変動波形の平均値を算出する電圧変動波形および電圧変化量平均値算出ステップと、
    テーブル作成手段が、各電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成するテーブル作成ステップと、
    遅延変動量算出手段が、該電圧変動波形の平均値を理想電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出する遅延変動量算出ステップと、
    総遅延時間計算手段が、算出された回路素子の遅延変動量を、理想電圧においてタイミング解析を行った場合の遅延値に加算して該対象回路の総遅延時間を算出する総遅延時間計算ステップとを有する回路動作検証方法。
30. 前記電圧変動波形および電圧変化量平均値算出ステップは、前記対象回路がスイッチングした場合の電源電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータから電源配線の抵抗網を抽出し、抽出された電源配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的な電源電圧変動波形を算出して、該電源電圧変動波形の平均値または該電源電圧変動波形の電源電圧変動量の平均値を算出し、
    前記テーブル作成ステップは、電源電圧変動波形の電源電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成し、
    前記遅延変動量算出ステップは、電源電圧変動波形の平均値を動作電圧とするかまたは該電源電圧変動量の平均値を理想電源電圧値から差し引いた値を動作電圧として前記対象回路の回路素子に与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出し、
    前記総遅延時間計算ステップは、算出された対象回路の回路素子毎の遅延変動量を、理想電源電圧においてタイミング解析を行った場合の遅延値に順次加算する請求項２９に記載の回路動作検証方法。
31. 前記電圧変動波形および電圧変化量平均値算出ステップは、前記対象回路がスイッチングした場合の接地電流波形を求めて電流源モデルを作成し、該対象回路のレイアウトデータからグランド配線の抵抗網を抽出し、抽出されたグランド配線の抵抗網に該電流源モデルを付加して過渡解析を行うことにより動的なグランド配線電圧変動波形を算出して、該グランド配線電圧変動波形の平均値または該グランド配線電圧変動波形のグランド配線電圧変動量の平均値を算出し、
    前記テーブル作成ステップは、グランド配線電圧変動波形の各グランド配線電圧変化量毎の回路素子の遅延変動量を参照テーブルとして作成し、
    前記遅延変動量算出ステップは、該グランド配線電圧変動波形の平均値を動作電圧とするかまたは該グランド配線電圧変動量の平均値を理想グランド電圧値から差し引いた値を動作電圧として与えた場合について、該対象回路の回路素子毎の遅延変動量を、該参照テーブルを参照して算出し、
    前記総遅延時間計算ステップは、算出された対象回路の回路素子毎の遅延変動量を、理想グランド電圧においてタイミング解析を行った場合の遅延値に順次加算する請求項２９または３０に記載の回路動作検証方法。
32. 前記電源電圧変動波形および電圧変化量平均値算出ステップは、配線抵抗網の抽出部が、寄生回路成分抽出ツールを用いて、前記対象回路のレイアウトデータから配線の抵抗網を抽出する請求項２９〜３１のいずれかに記載の回路動作検証方法。
33. 前記電圧変動波形および電圧変化量平均値算出ステップは、理想電源出力端または／およびグランド配線電圧出力端を前記対象回路の各ロジックゲートに接続して、回路シミュレーションを行うことにより得られるスイッチング電流波形を前記電流源モデルとして用いる請求項２９〜３２のいずれかに記載の回路動作検証方法。
34. 前記電圧変動波形および電圧変化量平均値算出ステップは、過渡解析部が、抽出された電源配線または／およびグランド配線の抵抗網に前記電流源モデルを付加して過渡解析を行って前記動的な電圧変動波形を求め、該電圧変動波形を電圧変動波形格納部にさせる請求項３２または３３に記載の回路動作検証方法。
35. 前記電圧変動波形および電圧変化量平均値算出ステップは、電圧変化量の平均値算出部が、１クロック周期当たりの電圧波形を時間積分し、この時間積分した電圧波形を１周期に必要な時間で除算することにより、前記電源電圧変動波形または／およびグランド配線電圧変動波形の電圧変化量の平均値を算出して平均電圧変動値格納部に格納させる請求項３４に記載の回路動作検証方法。
36. 前記テーブル作成ステップは、回路シミュレーション実施部が、前記素子種別毎の回路情報および前記回路シミュレーション条件に基づいて、前記参照テーブルを回路シミュレーションによって作成する回路シミュレーション実施ステップをさらに有する請求項２９〜３１のいずれかに記載の回路動作検証方法。
37. 前記回路シミュレーション実施ステップは、各素子種別毎にそれぞれ、前記回路シミュレーション条件としての理想電圧に対する動作電圧変化量、入力遷移時間および出力負荷容量の値に対する回路素子１段当たりの遅延変化量および出力遷移時間を求め、求めた遅延変化量および出力遷移時間を前記参照テーブルとして作成してテーブル格納部に格納させる請求項３６に記載の回路動作検証方法。
38. 前記遅延変動量算出ステップは、参照テーブルの取り出し部が、前記参照テーブルから、前記電圧変動波形の平均値または前記電圧変動量の平均値に対応した電圧変化量、入力遷移時間および出力負荷容量に対する遅延変動量および出力遷移時間情報を取り出す請求項２９〜３１のいずれかに記載の回路動作検証方法。
39. 前記遅延変動量算出ステップは、遅延変動量・出力遷移時間算出部が、前段回路素子の出力遷移時間を次段回路素子の入力遷移時間として、前記参照テーブルを参照する請求項３８に記載の回路動作検証方法。
40. 前記遅延変動量算出ステップは、遅延変動量・出力遷移時間算出部が、前記参照テーブルを参照して、回路素子の遅延変動量および出力遷移時間を算出して遅延変動量格納部に格納する請求項３８または３９に記載の回路動作検証方法。
41. 前記総遅延時間計算ステップは、総遅延時間計算部が、前記遅延変動量格納部に格納された電圧変動を考慮した遅延変動量を、別途、通常の理想電圧でのタイミング解析手法を用いて計算され、タイミング解析結果格納部に格納された遅延時間に加算して、電圧変動による遅延変動を考慮した回路素子毎の遅延時間を求め、この処理を前記対象回路の全ての回路素子について行うことにより、電圧変動による遅延変動を考慮した総遅延時間を求める請求項４０に記載の回路動作検証方法。
42. 請求項２９〜４１のいずれかに記載の回路動作検証方法の各ステップをコンピュータに実行させるための処理手順が記述された制御プログラム。
43. 請求項４２に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。

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