JP2006050543A - 非可逆回路素子 - Google Patents

Abstract

【課題】 入力インピーダンスの調整が容易で、かつ挿入損失特性、アイソレーション特性に優れた非可逆回路素子を提供する。
【解決手段】 第１入出力ポートと第２入出力ポートとの間に配置した第１インダクタンス素子と、第２入出力ポートとアースとの間に配置した第２インダクタンス素子と、第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、第２インダクタンス素子と第２並列共振回路を構成する第２キャパシタンス素子と、第１並列共振回路に並列接続した抵抗素子と、第１入出力ポートと第１インダクタンス素子との間に配置したインピーダンス調整手段とを備えた。
【選択図】 図１

Description

本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、具体的には携帯電話などの移動体通信システムの中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。

数１００ＭＨｚから十数ＧＨｚの周波数帯を利用した移動体通信機器、すなわち携帯電話基地局や、携帯電話の端末機等には、アイソレータなどの非可逆回路素子を用いる例が多い。
アイソレータは、例えば移動体通信機器の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要信号の逆流を防ぎ、また電力増幅器の負荷側のインピーダンスを安定させる等の目的で用いられ、挿入損失特性、反射損失特性、アイソレーション特性に優れることが要求される。

このような非可逆回路素子として、従来から図２７に示すアイソレータが良く知られている。このアイソレータは、フェリ磁性体であるマイクロ波フェライト３８の一主面に、３つの中心導体３１，３２，３３が互いに電気的絶縁状態で、かつ、１２０度の角度をなすように交差させて配置されており、各中心導体の一端はアースに接続され、更に他端には整合コンデンサＣ１〜Ｃ３が接続され、そして各中心導体３１，３２，３３の何れか１つのポート（例えばＰ３）に終端抵抗Ｒｔが接続される。フェライト３８の軸方向には、永久磁石（図示せず）からの直流磁界Ｈｄｃが引加されるように構成されている。 このアイソレータは、ポートＰ１から入力した高周波信号を、ポートＰ２に伝送し、ポート２から進入する反射波を、終端抵抗Ｒｔで吸収してポートＰ１へ伝送するのを阻止するように機能し、これによりアンテナのインピーダンス変動に伴う不要な反射波が、電力増幅器等に逆進入するのを防止している。

最近、従来のアイソレータとは異なる等価回路で構成され、挿入損失特性、反射特性に優れたアイソレータが注目されるようになった（特許文献１）。このアイソレータは、２つの中心導体を用いて構成されるものであり、２端子対アイソレータと呼ばれる。図２４は、その基本構成を示す等価回路である。
この２端子対アイソレータは、第１入出力ポートＰ１と第２入出力ポートＰ２との間に、電気的に接続された第１中心電極Ｌ１（第１インダクタンス素子）と、前記第１中心電極Ｌ１と電気的絶縁状態で交差して配置され、第２入出力ポートＰ２とアース電位との間に電気的に接続された第２中心電極Ｌ２（第２インダクタンス素子）と、前記第１入出力ポートＰ１と前記第２入出力ポートＰ２の間に電気的に接続され、前記第１中心電極Ｌ１と第１並列共振回路を構成する第１キャパシタンス素子Ｃ１と、抵抗素子Ｒと、前記第２入出力ポートＰ２とアース電位の間に電気的に接続され、前記第２中心電極Ｌ２と第２並列共振回路を構成する第２キャパシタンス素子Ｃ２とを有する。
第１並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第２並列共振回路で挿入損失特性が最小となる周波数が設定される。第１入出力ポートＰ１から第２入出力ポートＰ２に高周波信号が伝搬する際には、第１入出力ポートＰ１と第２入出力ポートＰ２間の第１並列共振回路は共振しないが、第２並列共振回路が共振するため、伝送損失が少なく挿入損失特性に優れたものとなる。
また、第１入出力ポートＰ１と第２入出力ポートＰ２の間に接続された抵抗素子Ｒにより、第２入出力ポートＰ２から第１入出力ポートＰ１へと逆流してくる電流が吸収される。

図２５は２端子対アイソレータの具体的な構造例を示す分解斜視図である。この２端子対アイソレータ１は、軟鉄などの強磁性体からなり磁気回路を構成する金属ケース（上側ケース４、下側ケース８）と、永久磁石９と、マイクロ波フェライト２０と中心導体２１，２２とからなる中心導体組立体１３と、前記中心導体組立体１３を搭載する積層基板３０を備えている。

永久磁石９を収容する上側ケース４は略箱形状に形成されており、上面部４ａおよび四つの側面部４ｂを備える。また下側ケース８は、底面部８ａと左右の側面部８ｂを備える。そして、それぞれの表面には適宜ＡｇやＣｕなどの導電性に優れた金属がめっきされている。

中心導体組立体１３は、円板状のマイクロ波フェライト２０と、その上面側に、絶縁層（図示せず）を介在させ、直交して交差するように配置した第１および第２中心導体２１，２２を備え、第１、第２中心導体２１，２２は前記交差部で電磁気的に結合している。
第１中心導体２１，第２中心導体２２は、それぞれ二本の線路で構成され、その両端部２１ａ，２１ｂ、２２ａ，２２ｂは、マイクロ波フェライト２０の下面に延在し、それぞれの端部２１ａ〜２２ｂは相互に分離されている。

図２６に、積層基板３０の分解斜視図を示す。
積層基板３０は、前記中心導体の端部と接続する接続電極５１〜５４を裏面に設けたシート４６ａと、コンデンサ電極５５，５６や抵抗２７を裏面に設けた誘電体シート４１と、コンデンサ電極５７を裏面に設けた誘電体シート４２と、グランド電極５８を裏面に設けた誘電体シート４３と、入力外部電極１４や出力外部電極１５やアース外部電極１６を設けた誘電体シート４５などで構成されている。
中心導体接続電極５１は、前記等価回路の第１入出力ポートＰ１となり、中心導体接続電極５３，５４は第２入出力ポートＰ２となり、中心導体接続電極５２は第３ポートＰ３となる。
第１中心導体２１の一端部２１ａは、第１入出力ポートＰ１（中心導体接続電極５１）を介して入力外部電極１４に電気的に接続されている。第１中心導体２１の他端部２１ｂは、第２入出力ポートＰ２（中心導体接続電極５４）を介して出力外部電極１５に電気的に接続されている。
第２中心導体２２の一端部２２ａは、第２入出力ポートＰ２（中心導体接続電極５３）を介して出力外部電極１５に電気的に接続されている。第２中心導体２２の他端部２２ｂは、第３ポートＰ３（中心導体接続電極５２）を介してアース外部電極１６に電気的に接続されている。第１キャパシタンス素子Ｃ１（２５）は第１入出力ポートＰ１と第２入出力ポートＰ２の間に電気的に接続され、第１中心導体Ｌ１（２１）とともに第１並列共振回路を形成する。第２キャパシタンス素子Ｃ２（２６）は、第２入出力ポートＰ２と第３ポートＰ３の間に電気的に接続され、第２中心導体Ｌ２（２２）とともに第２並列共振回路を形成する。
特開２００４−８８７４３

電気的特性に優れた非可逆回路素子を得ようとすれば、リアクタンス素子を接続する接続線路によって生じるインダクタンスや、電極パターン間の干渉により生じる浮遊キャパシタンス等、製造上の様々なばらつき要因を考慮する必要がある。
前記２端子対アイソレータでは、不要なリアクタンス成分が、前記第１、第２並列共振回路に接続する場合があり、その結果、２端子対アイソレータの入力インピーダンスが所望の値からずれ、２端子対アイソレータと接続する他の回路とのインピーダンス不整合を生じ、その結果、挿入損失特性、アイソレーション特性を劣化させる問題があった。

前記不要なリアクタンス成分を考慮して、前記第１、第２並列共振回を構成するインダクタンス、キャパシタンスを決定することは可能である。しかしながら、単純に第１、第２中心導体２１，２２を構成する線路の幅や間隔等を変更するなどしても、第１、第２中心導体２１，２２が相互に結合しているために、第１、第２インダクタンス素子Ｌ１，Ｌ２のインダクタンス値が共に変化し、第１入出力ポートＰ１，第２入出力ポートＰ２の入力インピーダンスを，それぞれ独立して調整するのが難しく、外部回路との最適な整合条件を得るのが困難な場合があった。また、特に第１入出力ポートＰ１の入力インピーダンスのずれは、挿入損失の増加を招く為に好ましいものでは無かった。
そこで本発明は、入力インピーダンスの調整が容易で、かつ挿入損失特性、アイソレーション特性に優れた非可逆回路素子を提供することを目的とする。

本発明は、第１入出力ポートと第２入出力ポートとの間に配置された第１インダクタンス素子と、 第２入出力ポートとアースとの間に配置された第２インダクタンス素子と、前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、前記第２インダクタンス素子と第２並列共振回路を構成する第２キャパシタンス素子と、前記第１並列共振回路に並列接続された抵抗素子と、前記第１入出力ポートと前記第１インダクタンス素子との間に配置されたインピーダンス調整手段とを備えたことを特徴とする非可逆回路素子である。

本発明においては、前記インピーダンス調整手段を、インダクタンス素子及び／又はキャパシタンス素子で構成するのが好ましい。前記インピーダンス調整手段を、ローパスフィルタ又はハイパスフィルタとするのも好ましい。更に、前記第２並列共振回路とアースとの間に、インダクタンス素子を接続するのも好ましい。更に、前記第２並列共振回路とアースとの間に接続されるインダクタンス素子と並列にキャパシタンス素子を接続するのも好ましい。

本発明の非可逆回路素子において、前記第１インダクタンス素子及び前記第２インダクタンス素子は、フェリ磁性体に配置された第１中心導体と第２中心導体で形成される。そして前記第１又は２のキャパシタンス素子の少なくとも一部を、積層基板の電極パターンにより形成するのが好ましい。
また、前記インピーダンス調整手段用のインダクタンス素子及び／又はキャパシタンス素子が、前記積層基板の電極パターンにより形成されているか、又は前記積層基板への搭載素子により構成されているのが好ましい。

本発明に係る非可逆回路素子によれば、第1の入出力ポートと第1のインダクタンス素子との間にインピーダンス整合手段を備えることにより、そのインピーダンス整合手段後の回路構成によって得られる良好な挿入損失特性、アイソレーション特性を損なうことなく、入力インピーダンスの調整ができる。これにより、入力インピーダンスの調整が容易で、かつ挿入損失特性、アイソレーション特性に優れた非可逆回路素子を得ることが出来る。

以下本発明の非可逆回路素子について説明する。
図１は、本発明の一実施例に係る非可逆回路素子の等価回路である。
この非可逆回路素子は、第１入出力ポートＰ１、第２入出力ポートＰ２を備えた２端子対アイソレータであって、ポートＰＴとポートＰＣ間に接続された第１インダクタンス素子Ｌ１と、ポートＰＣとポートＰＥとの間に接続された第２インダクタンス素子Ｌ２と、前記ポートＰＴと前記ポートＰＣ間に接続され、前記第１インダクタンス素子Ｌ１と第１並列共振回路を構成する第１キャパシタンス素子Ｃｉと、前記ポートＰＣと前記ポートＰＥとの間に接続され、前記第２インダクタンス素子Ｌ２と、第２並列共振回路を構成する第２キャパシタンス素子Ｃｆと、前記ポートＰＴと前記ポートＰＣ間に接続された抵抗素子Ｒと、前記第１入出力ポートＰ１と前記ポートＰＴとの間に接続されたインピーダンス調整手段９０とを備える。そしてポートＰＥはアース電位と接続されている。なお、図２の等価回路に示すように、前記第１インダクタンス素子Ｌ１、第２インダクタンス素子Ｌ２は、フェリ磁性体に配置された第１中心導体２１と第２中心導体２２によって形成されている。

図３〜図５にインピーダンス調整手段９０の一例を示す。インピーダンス調整手段９０は、第３インダクタンス素子及び／又は第３キャパシタンス素子で構成される。インピーダンス調整手段９０は、ポートＰＴの入力インピーダンスが誘導性を示すか、容量性を示すかにより適宜選択される。例えば、ポートＰＴから見た２端子対アイソレータの入力インピーダンスが誘導性を示す場合には、入力インピーダンスが容量性を示すインピーダンス調整手段９０を用い、逆に前記入力インピーダンスが容量性を示す場合には、入力インピーダンスが誘導性を示すインピーダンス調整手段９０を用いれば、所望のインピーダンスに整合させることが出来る。
前記インダクタンス素子やキャパシタンス素子は、取り扱いが容易で、定数の変更が比較的容易であるチップ部品で構成するのが好ましい。また、インダクタンス素子は分布定数線路で構成しても良い。

さらに、インピーダンス調整手段９０をローパスフィルタで構成すれば、第１、第２の並列共振回路の第１、第２インダクタンス素子Ｌ１，Ｌ２及び、第１、第２キャパシタンス素子Ｃｉ，Ｃｆを変更しなくても、容易にインピーダンスの調整が可能となるとともに、電力増幅器からの２次高調波、３次高調波といった不要な周波数成分（高調波信号）を取り除くことが出来る。

また前記電力増幅器は、用いられる高周波電力用トランジスタの出力端であるドレイン電極に対して、基本波周波数でのインピーダンス整合を得ることに加えて、基本波の偶数倍の周波数を有する高調波成分（例えば２倍波）に対して、インピーダンスをショートにして、高調波成分の消費電力を零として、電力増幅器を高効率で動作させることが行われている。他方、２端子対アイソレータの入力インピーダンス特性（Ｓ_１１）を見ると、２倍波において実質的にショートとなる場合がある。このようなインピーダンス条件では、電力増幅器が不安定動作となり、発振などを起こしてしまう場合があった。そこで、インピーダンス調整手段９０を位相回路として利用し、位相θを移動させることで、電力増幅器と２端子対アイソレータの整合を非共役整合として、電力増幅器の発振を抑制することが出来る。例えば、インピーダンス調整手段９０のインダクタンス素子を第１入出力ポートＰ１とポートＰＴとの間に直列接続される分布定数線路とすれば、その線路長、形状を調整することで、２次高調波に対する入力インピーダンスを所望の範囲の値に調整することが可能となる。
なお位相θを大きく移動させたい場合には、分布定数線路の線路長を長くすればよいが、電気的特性も劣化してしまう。インピーダンス調整手段９０だけでは、十分に位相θを調整できない場合には、図１７に示すように、ポートＰＥとアース電位との間にインダクタンス素子を接続するのが好ましい。前記インダクタンス素子はチップインダクタや分布定数線路で形成すればよい。ポートＰＥにインダクタンス素子を接続することで、インピーダンス調整手段９０の分布定数線路の線路長を長くする場合と同様に、位相θは時計周りに移動する。

（実施例１）
以下、本発明に係る非可逆回路素子の構造について説明する。
図６は本発明の一実施例に係る非可逆回路素子の等価回路である。本実施例においては、インピーダンス整合手段９０として、第１入出力ポートＰ１と第１インダクタンス素子Ｌ１との間に配置され、シャント接続されるキャパシタンス素子Ｃｚを用いた。他の回路構成は、図１に示した等価回路と同じなのでその説明を省略する。

図７は、本発明の一実施例に係る非可逆回路素子の外観斜視図であり、図８はその分解斜視図である。非可逆回路素子１は、マイクロ波フェライト１０と、マイクロ波フェライト１０に近接し、互いに電気的絶縁状態で交差するように配置された第１中心導体２１及び第２中心導体２２でなる中心導体２０を有する中心導体組立３０と、第１中心導体２１及び第２中心導体２２と共振回路を構成する第１、第２キャパシタンス素子Ｃｉ，Ｃｆを形成する積層基板５０と、前記積層基板５０と電気的に接続する入力端子８２ａ、出力端子８３ａ、及びフレーム８１とが形成された樹脂ケース８０と、マイクロ波フェライト１０に直流磁界を供給する永久磁石４０と、前記永久磁石４０、前記中心導体組立３０、前記積層基板５０とを、前記樹脂ケース８０とで成す空間に収容する上ケース７０とを備える。

中心導体組立体３０は、例えば矩形状のマイクロ波フェライト１０の表面に、第１中心導体２１および第２中心導体２２を、絶縁層（図示せず）を介在させて、交差するように配置し、構成されている。なお本実施例では、第１中心導体２１及び第２中心導体２２が直交する、すなわち交差角が９０度の場合を示したが、本発明に係る非可逆回路素子は、それに限定されるものではなく、交差角が９０度以外である場合も本発明の範囲内である。第１中心導体２１および第２中心導体２２を８０°〜１１０°の間で交差させても良い。なお、交差角度によっても非可逆回路素子の入力インピーダンスが変化するので、インピーダンス調整手段を含めて、最適なインピーダンス整合条件となるように適宜設定するのが好ましい。

図９（Ａ）は、中心導体組立体３０を構成する中心導体２０の平面展開図である。また、図９（Ｂ）はマイクロ波フェライト１０に配置した組立状態の斜視図である。なお中心導体２０の共通部２３が見えるように、第１中心導体２１および第２中心導体２２に包み込まれたマイクロ波フェライト１０を取り除いた状態で示している。
前記中心導体２０は、第１中心導体２１および第２中心導体２２が、共通部２３から二方向に各々延在するＬ字状の銅板で構成される。前記銅板は、例えば厚みが３０μｍの薄板を用い、更にその表面には半光沢の銀メッキを１〜４μｍ施すのが好ましい。このように構成することで、高周波における表皮効果によって損失を低減している。
第１中心導体２１は３本の並列導体（線路）からなる電極指２１１〜２１３で形成され、前記第２中心導体２２は１本の導体（線路）からなる電極指２２１で形成されている。このように構成することで、第１中心導体２１で形成されるインダクタンスを、第２中心導体２２で形成されるインダクタンスよりも小さくしている。
本実施例の中心導体２０は、マイクロ波フェライトフ１０を第１中心導体２１及び第２中心導体２２で周回するように包み込む様にしていることで、単にマイクロ波フェライトの一主面に中心導体を配置する場合よりも、大きなインダクタンスを形成することが出来る。このことは、非可逆回路素子の小型化に伴い、マイクロ波フェライト１０の面積、厚さの両方とも小型化せざるを得ない状況において大きな効果がある。

本実施例では、第１中心導体２１及び第２中心導体２２を、一体の銅板から構成しているが、第１中心導体２１及び第２中心導体２２を、各々別の導体で構成しても良い。また、ポリイミド等、可撓性の耐熱絶縁シートの両面に、第１中心導体２１と第２中心導体２２とを各々印刷またはエッチングにより形成しても良いし、引用文献１で開示されているように、マイクロ波フェライト１０に第１中心導体２１と第２中心導体２２とを印刷して形成することも出来、様々な態様を取ることが可能である。

次に、マイクロ波フェライト１０について説明する。
本実施例ではマイクロ波フェライトは、矩形状のものを用いているが特に限定されるものではなく、引用文献１に開示されたような円板状でも良い。なお矩形状のマイクロ波フェライト１０を用いると、その体積を円板状のものよりも増加させることができるので、マイクロ波フェライト１０に巻かれる第１、第２中心導体２１，２２の長さを、円板状のものよりも長く取ることが出来、第１、第２中心導体２１，２２のインダクタンスを大きくすることができる。

マイクロ波フェライト１０は、ガーネット構造を有するフェライトであり、ＹＩＧ（イットリウム・鉄・ガーネット）などが用いられる。また、ＹＩＧのＹの一部をＧｄ，Ｃａ，Ｖ等で、Ｆｅの一部をＡｌやＧａ等で置換したものも用いることができる。なお、マイクロ波フェライトはＹＩＧに特に限定されるものではなく、永久磁石４０からの直流磁界に対して非可逆回路素子としての機能を果たす磁性体材料であれば良く、使用される周波数によっては、Ｎｉ系フェライトを用いる場合もある。

次に、永久磁石４０について説明する。
永久磁石４０は、中心導体組立３０に直流磁界を印加するものであり、略箱型状の上ケース７０の内壁面に接着剤などにより固定される。
永久磁石４０としてはフェライト磁石（ＳｒＯ・ｎＦｅ_２Ｏ_３）が最も安価であり、且つマイクロ波フェライト１０との温度特性の相性も良い。より好ましくは、Ｓｒ及び／またはＢａの一部をＲ元素（Ｒ元素は、Ｙを含む希土類元素の少なくとも１種）で置換し、Ｆｅの一部をＭ元素（Ｍ元素は、Ｃｏ、Ｍｎ、Ｎｉ及びＺｎからなる群から選ばれた少なくとも１種）で置換したマグネトプランバイト型結晶構造を有し、前記Ｒ元素及び／又はＭ元素が化合物の状態で仮焼後の粉砕工程で添加されているフェライト磁石が良い。従来のフェライト磁石（ＳｒＯ・ｎＦｅ_２Ｏ_３）に比較し高い磁束密度を有するので、非可逆回路素子の小型、薄型化を可能にする。好ましくは残留磁束密度Ｂｒが４２０ｍＴ以上であり、保持力ｉＨｃが３００ｋＡ／ｍ以上の磁気特性を有するフェライト磁石である。

次に積層基板５０について説明する。
図１０に積層基板５０の分解斜視図を示す。積層基板５０は６層の誘電体シートＳ１〜Ｓ６の積層して構成される。誘電体シートＳ１〜Ｓ６に用いるセラミックの材料組成は、Ａｇなどの導体ペーストと同時焼成できる低温焼結セラミックス材料、所謂ＬＴＣＣセラミックなら何でも使用できる。
なお、環境対策上の観点から、前記低温焼結セラミックス材料は鉛を含まない組成系が好ましい。このような低温焼結セラミックス材料としては、主成分であるＡｌ，Ｓｉ，Ｓｒ，ＴｉをそれぞれＡｌ_２Ｏ_３、ＳｉＯ_２、ＳｒＯ、ＴｉＯ_２に換算したとき、Ａｌ_２Ｏ_３換算で１０〜６０質量％、ＳｉＯ_２換算で２５〜６０質量％、ＳｒＯ換算で７．５〜５０質量％、ＴｉＯ_２換算で２０質量％以下（０を含む）で、主成分１００質量％に対して、好ましくは副成分として、Ｂｉ、Ｎａ、Ｋ、Ｃｏの群のうち少なくとも１種をＢｉ_２Ｏ_３換算で０．１〜１０質量％、Ｎａ_２Ｏ換算で０．１〜５質量％、Ｋ_２Ｏ換算で０．１〜５質量％、ＣｏＯ換算で０．１〜５質量％含有し、更に、Ｃｕ、Ｍｎ、Ａｇの群のうち少なくとも１種をＣｕＯ換算で０．０１〜５質量％、ＭｎＯ_２換算で０．０１〜５質量％、Ａｇを０．０１〜５質量％含有し、その他不可避不純物を含有するものがある。
積層基板５０は、低温焼結セラミックス材料を用いることで、ＡｇやＣｕ、Ａｕなどの高い導電率を有する金属材料を内部電極として使用できる。その結果、高いＱ値を有する誘電体材料を用い、しかも電気抵抗による損失を抑えた内部電極を用いることで、極めて損失の小さい非可逆回路素子を構成できる。

前述の組成を有する混合物を７００℃〜８５０℃で仮焼、粉砕して平均粒径０．６〜２μmの微粉砕粉とし、それをバインダや溶剤などと共にスラリー化して、ドクターブレード法などで誘電体のグリーンシートを製作した。得られた複数のグリーンシートに、ビアホールを形成し、導電性ペーストで印刷して電極パターンを形成し、前記ビアホールにも導電性ペーストを充填した。しかる後、前記グリーンシートを積層し、焼成して積層基板５０を作製した。
多層基板５０の表面に形成された電極パターンには、Ｎｉメッキを下地としてＡｕメッキの施されることが多い。Ａｕメッキは半田濡れ性を良くすると共に、導電率が高いので非可逆回路素子を低損失にできる効果がある。Ｎｉメッキは中間層として、Ａｇ，Ｃｕ，Ａｇ−Ｐｄなどの下地層とＡｕメッキの上地層との間の固着強度を向上する為のものである。電極パターンの厚みは、通常２〜２０μｍ程度であり、表皮効果の表皮厚さの２倍以上に設定される。
なお、積層基板５０の寸法は約４ｍｍか、それ以下の小型なものとなる。そこで積層基板５０を多数集合してなるマザー積層基板を準備し、予め形成された分割溝に沿って折ることにより、積層基板５０を多数製造するのが好ましい。あるいは、マザー積層基板の状態で製造した後、ダイサーやレーザ加工により切断して製造することも出来る。

また、積層基板３０の焼成条件（特に焼成温度１０００℃以下）では焼成しない収縮抑制シートで、積層基板３０の平面方向（Ｘ−Ｙ方向）の焼成収縮を抑制するにように、上下を挟持して焼成した後に、収縮抑制シートを除去して積層基板５０を得る拘束焼成法によると、焼成歪が小さい積層基板を得ることができる。前記収縮抑制シートの材料は、アルミナ粉末や、アルミナ粉末と安定化ジルコニア粉末の混合材料などが使用できる。収縮抑制シートは焼成後、超音波洗浄、湿式ホーニング法、ブラスト法などで除去される。

誘電体シートＳ１〜Ｓ６には導電性ペーストで電極パターンが印刷され、誘電体シートＳ１には、電極パターン５０１〜５０４、５２０が配設されている。誘電体シートＳ２には、電極パターン５０５、５０６が形成される。誘電体シートＳ３には電極パターン５０７、誘電体シートＳ４には電極パターン５０８、誘電体シートＳ５には電極パターン５０９、誘電体シートＳ６には電極パターン５１０が形成される。
誘電体シートＳ１〜Ｓ６の各層間は、導電性ペーストを充填したビアホールＶＨｇ１〜ＶＨｇ６，ＶＨｉ１〜ＶＨｉ９，ＶＨｏ１〜ＶＨｏ９で電気的に接続される。ビアホールＶＨｇ１〜ＶＨｇ６は、各層の電極パターン５０４、５０５，５１０をグランド電極ＧＮＤに電気的に接続する。ビアホールＶＨｉ１〜ＶＨｉ９は、電極パターン５０２を電極パターン５０８を介して入力端子ＩＮに電気的に接続する。ビアホールＶＨｏ１〜ＶＨｏ９は、各層の電極パターン５２０、５０７、５０９を出力端子ＯＵＴに電気的に接続する。電極パターン５０３、５０６、５０７、５０８、５０９で第１キャパシタンス素子Ｃｉを構成し、電極パターン５２０、５０５、５０７及び電極パターン５０９，５１０で第２キャパシタンス素子Ｃｆを構成している。
本実施例においては、第１、第２キャパシタンス素子Ｃｉ，Ｃｆを構成する電極パターンを、複数の層に配置し、これをビアホールで並列接続している。このようにして、積層基板５０の面積を最大限に有効利用し、一層当りの電極パターンの形成面積を広面積として、３０ｐＦ程度の静電容量を形成した。

積層基板の主面には、誘電体シートＳ１に設けられた複数の電極パターンが現れる。電極パターン５０３、５０４には、インピーダンス整合回路９０として働くチップコンデンサ６１が搭載、半田付けされ、電極パターン５０１、５２０には、チップ抵抗６４が搭載、半田付けされる形成される。また、電極パターン５０１の略円形部には、中心導体２０の共通部２３が半田付けなどにより電気的に接続される。本実施例では、前記電極パターン５０１を略円形としているが、これは周囲の電極パターン５０２，５０３，５０４の形成面積を広く取りながら、それら電極パターンとの絶縁距離を最大に取るためである。前記電極パターン５０３には、第１中心導体２１の端部２１ａが半田付けなどにより電気的に接続され、前記電極パターン５０４には、第２中心導体２２の端部２２ａが半田付けなどにより電気的に接続される。

積層基板５０を裏面には、入力端子ＩＮと出力端子ＯＵＴとが、グランド電極ＧＮＤを挟んで配設される。グランド電極ＧＮＤは、後述する樹脂ケース８０の底部にインサート成形されたフレーム底部８１ｂに、田付けなどで電気的に接続される。入力端子ＩＮは樹脂ケース８０の内側に配設された入力端子の一部８２ｂに、出力端子ＯＵＴは樹脂ケース８０の内側に配設された出力端子の一部８３ｂに、それぞれ半田付けなどで電気的に接続される。

本実施例では、インピーダンス整合手段として用いたキャパシタンス素子Ｃｉｎを、積層基板５０の主面に実装したチップコンデンサ６１とした。これにより、所望の値のチップコンデンサを選んで実装することができ、容易に入力インピーダンスの調整が可能である。また、図１１に示すように、このインピーダンス整合手段のキャパシタンス素子Ｃｉｎを積層基板５０の内部に電極パターン５１１で形成することも出来る。図１１に示した積層基板の例では、キャパシタンス素子Ｃｉｎを誘電体シートＳ７に形成し、誘電体シートＳ６に形成された電極パターン５１０、誘電体シートＳ７に形成されたグランド電極ＧＮＤとで、キャパシタンス素子Ｃｚを形成している。これにより、チップコンデンサの搭載工程を無くし、インピーダンス整合が可能である。更に、このチップコンデンサの実装と積層基板内のキャパシタンス素子との両者を組み合わせて形成しても良い。これにより、積層基板５０の内部に構成したインピーダンス整合手段の容量の調整として、チップコンデンサを搭載することができる。
また、本発明に係る非可逆回路素子のインピーダンス整合手段は、インダクタンス素子、あるいはインダクタンス素子とキャパシタンス素子を組み合わせも構成することが出来る。前記インダクタンス素子は、チップインダクタを用いて形成しても良いし、誘電体シートの上に導電性ペーストを印刷して形成された電極パターン（ラインパターン）で形成しても良い。
インピーダンス整合手段として用いるインダクタンス素子やキャパシタンス素子を、電極パターンで積層基板に形成する場合は、トリミング加工により調整する以外は、調整が困難なのに対して、チップコンデンサやチップインダクタを用いることで、細かくコンデンサ値、インダクタンス値を設定出来、インピーダンス整合が良好に取れるように自在に調整できる。

次に上ケース７０について説明する。
上ケース７０は略箱型形状で、磁気回路を形成するため、例えば、軟鉄などの強磁性体からなる材料で形成され、その表面にＡｇやＣｕがメッキされる。上ケース７０は、樹脂ケース８０にインサート成形された金属板であるフレーム側壁８１ａ，８１ｃとともに、それぞれの合わせ面を接合することにより、磁気ヨークとしても機能する。つまり、永久磁石４０と中心導体組立３０と積層基板５０を囲む磁路を形成する。また、上ケース７０は材質が金属であるから、磁気回路を形成するとともに他の構成部材を収納保持する外部ケースとしての機能も有する。

更に、上ケース７０の表面に、Ａｇ、Ｃｕ、Ａｕ、Ａｌのうち、少なくとも一つを含む金属または合金で、電気抵抗率が５．５μΩｃｍ以下、好ましくは３．０μΩｃｍ、更に好ましくは１．８μΩｃｍ以下の導電性の高い金属層をメッキなどにより形成するのが好ましい。金属層の厚さは０．５〜２５μｍ、好ましくは０．５〜１０μｍ、更に好ましくは１〜８μｍである。このように構成することで、外部との相互干渉を抑制して損失を低減することができる。

次に樹脂ケース８０について説明する。
図１２に樹脂ケース８０の平面図を示す。この樹脂ケース８０は、０．１ｍｍ程度の導体薄板を有し、この導体薄板を用いた入力端子８２ａ（ＩＮ−等価回路の第１入出力ポートＰ１）、出力端子８３ａ（ＯＵＴ−等価回路の第２入出力ポートＰ２）、及びフレーム８１をインサート成形で備えたものである。本実施例では、入力端子８２ａ（ＩＮ）及び出力端子８３ａ（ＯＵＴ）を、それぞれ前記フレーム８１と一体の金属材料から、打ち抜き等の板金加工や、エッチングなどにより成形している。フレーム８１は、フレーム底部８１ｂと、その両側へ立設された２つのフレーム側壁８１ａ，８１ｃとが一体の板金などにより加工されたものである。フレーム端子部８１ｄ〜８１ｇもフレーム８１の一部として一体であり、グランド端子として使用される。フレームの金属材料は、例えばＳＰＣＣで厚み０．１５ｍｍ程度のものが使用される。さらにその表面にＣｕメッキ１〜３μｍを施し、その上に厚み２〜４μｍのＡｇメッキが施している。このようにめっき処理することで高周波特性を改善している。
フレーム底部８１ｂは、入力端子ＩＮ及び出力端子ＯＵＴとから電気的に絶縁してグランドとして機能させる為に、入力端子ＩＮの一部８２ｂ、及び出力端子ＯＵＴの一部８３ｂとから０．３ｍｍ程度の空間で隔てて絶縁距離を確保している。フレーム側壁８１ａ，８１ｃを前記上ケース７０の側壁と向かい合うように嵌め合わせることで、永久磁石７０の磁束を中心導体組立３０に均一分布で供給できるようにしている。

樹脂ケース８０に形成される空間部に積層基板５０を収容し、前記積層基板５０の入力端子ＩＮと樹脂ケース８０の入力端子の一部８２ｂとを、積層基板５０の出力端子ＯＵＴと樹脂ケース８０の出力端子の一部８３ｂとを半田付により電気的に接続した。積層基板５０の底部のグランドＧＮＤは、樹脂ケース８０のフレーム底部８１ｂに半田付により電気的に接続し、グランドとして安定に機能するようにした。

図１２に示した樹脂ケースは、グランド端子ＧＮＤを４つ設けているので、アース電位を確実かつ安定に得ることが出来る。更に、入力端子ＩＮ、出力端子ＯＵＴを含めて６箇所で半田付けすることで、非可逆回路素子の実装強度を向上させる効果もある。

樹脂ケース８０と上ケース７０との合わせ面となる、樹脂ケース８０のフレーム側壁８１ａ，８１ｃの２箇所は、両方とも上ケース７０と半田接合するのではなく、片方のみを半田接合するか、両方を接着剤で接合するのが好ましい。両方とも上ケース７０と半田接合すると挿入損失が悪化することがある。これは高周波電流のループが上ケース７０に形成されることで発生する高周波磁界が、中心導体組立３０に影響するためと考えられる。

上記のようにして、周波数８３０〜８４０ＭＨｚで３．２ｍｍ角の超小型な非可逆回路素子を作製した。この非可逆回路素子で用いたマイクロ波フェライト１０他の構成部品の寸法等は以下の通りである。マイクロ波フェライト１０は直径１．９ｍｍ×厚み０．３５ｍｍのガーネットを、永久磁石４０は長さ２．８ｍｍ×幅２．５ｍｍ×厚み０．４ｍｍのフェライトを用いた。第１中心導体２１と第２中心導体２２は、Ｌ字状の金属板でエッチングにより一体に形成した。金属板の材質は、厚み３０μｍのＣｕで、厚み１〜４μｍの半光沢Ａｇメッキを施した。第１中心導体２１は、全体の幅が１．０ｍｍ、各々の幅が０．２ｍｍの３本の並列接続導体で形成し、各導体の間は幅０．２５ｍｍの切欠きで隔てられる。他方、第２中心導体２２は、幅０．２ｍｍの単線で形成される。そして、ダミー抵抗としてチップ抵抗７０Ωを積層基板に半田付け、搭載した。また、インピーダンス整合手段として１ｐＦのチップコンデンサを第１入出力ポートＰ１とグランドとの間に接続するように、積層基板に半田付け、搭載した。

このようにして製作した非可逆回路素子について、Ｓ_１１スミスチャート、入力側反射損失、挿入損失、アイソレーションを比較例と共に測定した。測定は、周波数７８５〜８８５ＭＨｚでネットワーク・アナライザに依った。比較例は、入力インピーダンスの整合手段であるチップコンデンサを接続しないものとした。

図１３は第１入出力ポートＰ１の反射特性を示すＳ_１１スミスチャートを示す。このＳ_１１スミスチャートは、第２入出力ポートＰ２を特性インピーダンス５０Ωで終端したときの、第１入出力ポートＰ１側の入射波に対する反射波の割合を示す。Ｓ_１１スミスチャートから、中心周波数８３５ＭＨｚにおいて、比較例のインピーダンスが５０＋ｊ１１Ωであり、誘導性のインピーダンスを示したのに対して、本発明では５０＋ｊ０．３Ωとインピーダンスの虚数部が僅少でインピーダンスが５０Ωと良好なインピーダンス整合が実現できた。

図１４は第１入出力ポートＰ１側の反射損失の周波数特性を示す。中心周波数８３５ＭＨｚにおいて、比較例の反射損失は１９ｄＢに対して、本発明によると３９ｄＢと、入力側反射損失が著しく改善されることが分かる。図１５は挿入損失の周波数特性を示す。中心周波数８３５ＭＨｚにおいて、比較例の０．５２ｄＢに対して本発明の非可逆回路素子は０．４５ｄＢと、挿入損失も改善されることが分かる。アイソレーション特性は、図１６に示すように、本発明と従来例で変化は見られず、共に良好であることが分かる。

以上、実施例ではインピーダンス整合回路９０として、専らキャパシタンス素子を用いる場合について説明したが、本発明はこれに限定されるものではない。図１３で例示した実施態様では、Ｓ_１１スミスチャートが比較例では誘導性、すなわちＳ_１１スミスチャートで上半面にインピーダンス位置が来たので、容量性のキャパシタンス素子Ｃｚで虚数部を補正して、入力インピーダンスを５０Ωとしたものである。従って、入力インピーダンスがＳ_１１スミスチャートの下半分、すなわちＲ−ｊＸとなった場合には、誘導性のインダクタンス素子により虚数部を補正することが可能である。

（実施例２）
本発明の他の実施例に係る非可逆回路素子について、図１８〜図２１を基に説明する。
図１８は、本実施例に係る非可逆回路素子の等価回路である。実施例１と相違する点は、インピーダンス整合回路９０を、キャパシタンス素子Ｃｚと、第１入出力ポートＰ１とポートＰＴの間に直列接続したインダクタンス素子Ｌｚ１で構成する点である。インダクタンス素子Ｌｚ１は、例えば、図１９に示した積層基板分解斜視図において、誘電体シートＳ６に形成された電極パターン５１２により構成された分布定数線路である。図２０は、インダクタンス素子Ｌｚ１を接続しない場合のＳ_１１スミスチャートであり、図２１は、本実施例のＳ_１１スミスチャートである。スミスチャートにおいて、マーカ１〜３はそれぞれ８３５ＭＨｚ、１．６８ＧＨｚ、２．５２ＧＨｚの周波数を示している。インダクタンス素子Ｌｚ１を接続することによって、基本波（８３５ＭＨｚ）の整合条件をほとんど変化させずに、高調波成分（１．６８ＧＨｚ−２倍波、２．５２ＧＨｚ−３倍波）の位相θを移動させることが出来るのが分かる。このため、電力増幅器と２端子対アイソレータの整合が共役整合となるのを防ぎ、電力増幅器の発振を抑制することが出来る。

（実施例３）
本発明の他の実施例に係る非可逆回路素子について、図２２及び図２３を基に説明する。
図２３は、本実施例に係る非可逆回路素子の等価回路である。実施例１と相違する点は、ポートＰＥとアース電位との間にインダクタンス素子ＬＷとキャパシタンス素子ＣＷの並列共振回路を接続する点である。本実施例の非可逆回路素子によれば、他の実施利例のものと比べて通過帯域を広帯域化することが可能となる。
このインダクタンス素子ＬＷ、キャパシタンス素子ＣＷは、例えば、図２３に示した積層基板分解斜視図において、誘電体シートＳ６に形成された電極パターン５１３により構成された分布定数線路や、誘電体シートＳ８に形成された電極パターン５１４と、誘電体シートＳ７に形成された電極パターン５１０、裏面に形成された電極パターンＧＮＤとで構成されるコンデンサである。このように、このインダクタンス素子ＬＷ、キャパシタンス素子ＣＷは、積層基板に内蔵させることができる。これにより、搭載部品を増加させることなく、小型に構成できる。しかし、このインダクタンス素子ＬＷ、キャパシタンス素子ＣＷは、積層基板に搭載する素子により構成することも可能である。これは、インピーダンス調整手段の場合と同様に、種々の構成を選択することができる。
本実施例の非可逆回路素子では、基本波の周波数帯が比較的広い場合であっても、その対応が容易となる。

本発明に係る非可逆回路素子によると、入力インピーダンスの調整が容易で、かつ挿入損失特性、アイソレーション特性を劣化させることの無い非可逆回路素子を提供することが出来る。
また、本発明によると非可逆回路素子の入力インピーダンスを容易に調整できるため、移動体通信機器の送信部において電力増幅器とアンテナの間に配置したとき、電力増幅器への不要信号の逆流を防ぐのみならず、電力増幅器の負荷側のインピーダンスを安定させるため、携帯電話などの電池寿命を伸ばすこともできる。

本発明一実施例に係る非可逆回路素子の等価回路図である。 本発明一実施例に係る非可逆回路素子の等価回路図である。 （ａ）本発明の一実施例に係る非可逆回路素子に用いるインピーダンス整合手段の一例を示す等価回路である。（ｂ）インピーダンス整合手段の他の例を示す等価回路である。（ｃ）インピーダンス整合手段の他の例を示す等価回路である。（ｄ）インピーダンス整合手段の他の例を示す等価回路である。（ｅ）インピーダンス整合手段の他の例を示す等価回路である。 （ａ）本発明の一実施例に係る非可逆回路素子に用いるインピーダンス整合手段の一例を示す等価回路である。（ｂ）インピーダンス整合手段の他の例を示す等価回路である。（ｃ）インピーダンス整合手段の他の例を示す等価回路である。（ｄ）インピーダンス整合手段の他の例を示す等価回路である。 （ａ）本発明の一実施例に係る非可逆回路素子に用いるインピーダンス整合手段の一例を示す等価回路である。（ｂ）インピーダンス整合手段の他の例を示す等価回路である。（ｃ）インピーダンス整合手段の他の例を示す等価回路である。（ｄ）インピーダンス整合手段の他の例を示す等価回路である。 本発明の一実施例に係る非可逆回路素子の等価回路である。 本発明の一実施例に係る非可逆回路素子の斜視図である。 本発明の一実施例に係る非可逆回路素子の分解斜視図である。 （Ａ）本発明の一実施例に係る非可逆回路素子に用いる中心導体の平面展開図である。（Ｂ）その組立状態の斜視図である。 本発明の一実施例に係る非可逆回路素子に用いる積層基板の分解斜視図である。 本発明の一実施例に係る非可逆回路素子に用いる他の積層基板の分解斜視図である。 本発明の一実施例に係る非可逆回路素子に用いる樹脂ケースの平面図である。 本発明の一実施例と比較例に係る非可逆回路素子のＳ_１１スミスチャート図である。 本発明の一実施例と比較例に係る非可逆回路素子の入力側反射損失の周波数特性図である。 本発明の一実施例と比較例に係る非可逆回路素子の挿入損失の周波数特性図である。 本発明の一実施例と比較例に係る非可逆回路素子のアイソレーションの周波数特性図である。 本発明の一実施例に係る非可逆回路素子の等価回路である。 本発明の一実施例に係る非可逆回路素子の等価回路である。 本発明の一実施例に係る非可逆回路素子に用いる積層基板の分解斜視図である。 本発明の一実施例に係る非可逆回路素子のＳ_１１スミスチャート図である。 本発明の一実施例に係る非可逆回路素子のＳ_１１スミスチャート図である。 本発明の一実施例に係る非可逆回路素子の等価回路である。 本発明の一実施例に係る非可逆回路素子に用いる積層基板の分解斜視図である。 従来の非可逆回路素子の等価回路である。 従来の非可逆回路素子の分解斜視図である。 従来の非可逆回路素子に使用される積層基板の分解斜視図である。 従来の他の非可逆回路素子の等価回路である。

符号の説明

１０ フェリ磁性体
２０ 中心導体
２１ 第１中心導体
２２ 第２中心導体
２３ 中心導体の共通部
３０ 中心導体組立
４０ 永久磁石
５０ 積層基板
６１ チップコンデンサ
６３ チップ抵抗
７０ 上ケース
９０ インピーダンス整合回路

Claims (8)

1. 第１入出力ポートと第２入出力ポートとの間に配置された第１インダクタンス素子と、
   第２入出力ポートとアースとの間に配置された第２インダクタンス素子と、
   前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、
   前記第２インダクタンス素子と第２並列共振回路を構成する第２キャパシタンス素子と、
   前記第１並列共振回路に並列接続された抵抗素子と、
   前記第１入出力ポートと前記第１インダクタンス素子との間に配置されたインピーダンス調整手段とを備えたことを特徴とする非可逆回路素子。
2. 前記インピーダンス調整手段が、インダクタンス素子及び／又はキャパシタンス素子で構成されていることを特徴とする請求項１に記載の非可逆回路素子。
3. 前記インピーダンス調整手段が、ローパスフィルタ又はハイパスフィルタであることを特徴とする請求項１又は２に記載の非可逆回路素子。
4. 前記第２並列共振回路とアースとの間に、インダクタンス素子を接続することを特徴とする請求項１に記載の非可逆回路素子。
5. 前記第２並列共振回路とアースとの間に接続されるインダクタンス素子と並列にキャパシタンス素子を接続することを特徴とする請求項４に記載の非可逆回路素子。
6. 前記第１インダクタンス素子及び前記第２インダクタンス素子は、フェリ磁性体に配置された第１中心導体と第２中心導体で形成されることを特徴とする請求項１に記載の非可逆回路素子。
7. 前記第１又は２のキャパシタンス素子の少なくとも一部が、積層基板の電極パターンにより形成されていることを特徴とする請求項１に記載の非可逆回路素子。
8. 前記インピーダンス調整手段用のインダクタンス素子及び／又はキャパシタンス素子が、前記積層基板の電極パターンにより形成されているか、又は前記積層基板への搭載素子により構成されていることを特徴とする請求項７に記載の非可逆回路素子。

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