JP2005348561A - チャージポンプ方式電源回路 - Google Patents
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Abstract
【課題】チャージポンプ回路の基本構成の形態を利用して突入電流を制限すること。
【解決手段】昇圧回路の基本回路1aは、チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち入力電源Vin側が並列接続した3つのPMOSトランジスタQ11,Q12,Q13にて構成され、昇圧動作(放電動作)を行う2つのMOSトランジスタのうち入力電源Vin側が並列接続した3つのNMOSトランジスタQ31,Q32,Q33にて構成されている。これらの合成オン抵抗値は1つのMOSトランジスタのそれと等しい。オン抵抗値の大小関係はQ11>Q12>Q13、Q31>Q32>Q33である。起動直後はQ11,Q31をオン動作させて突入電流を制限する。その後は、Q12,Q22を追加してオン動作させ、さらにQ13,Q23を追加してオン動作させて所望の昇圧電力を得る。
【選択図】 図1
【解決手段】昇圧回路の基本回路1aは、チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち入力電源Vin側が並列接続した3つのPMOSトランジスタQ11,Q12,Q13にて構成され、昇圧動作(放電動作)を行う2つのMOSトランジスタのうち入力電源Vin側が並列接続した3つのNMOSトランジスタQ31,Q32,Q33にて構成されている。これらの合成オン抵抗値は1つのMOSトランジスタのそれと等しい。オン抵抗値の大小関係はQ11>Q12>Q13、Q31>Q32>Q33である。起動直後はQ11,Q31をオン動作させて突入電流を制限する。その後は、Q12,Q22を追加してオン動作させ、さらにQ13,Q23を追加してオン動作させて所望の昇圧電力を得る。
【選択図】 図1
Description
この発明は、コンデンサの充放電によって電圧を生成するチャージポンプ方式電源回路に関するものである。
チャージポンプ方式電源回路には、入力電圧を昇圧して出力する昇圧回路と、入力電圧を反転して出力する反転回路とが在るが、充電路と放電路を構成するスイッチには一般にMOSトランジスタが用いられる。以下、この発明の理解を容易にするために、昇圧回路を例に挙げて説明する。
図9は、チャージポンプ方式電源回路(昇圧回路)の基本構成を示す回路図である。図9において、PMOSトランジスタQ1のソース電極は、入力電源Vinに接続され、PMOSトランジスタQ1のドレイン電極は、フライングコンデンサC1の一方の電極に接続されている。NMOSトランジスタQ2のドレイン電極は、フライングコンデンサC1の他方の電極に接続され、NMOSトランジスタQ2のソース電極は、接地(グランド)に接続されている。そして、制御回路30が発生する充電制御信号TCは、NMOSトランジスタQ2のゲート電極に直接印加されるとともに、インバータQ5を介してPMOSトランジスタQ1のゲート電極に印加される。以上が充電側の回路構成である。
また、NMOSトランジスタQ3のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の他方の電極に接続されている。PMOSトランジスタQ4のソース電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ4のドレイン電極と接地との間には、出力コンデンサC2が配置されている。そして、制御回路30が発生する放電制御信号TDは、NMOSトランジスタQ3のゲート電極に直接印加されるとともに、インバータQ6を介してPMOSトランジスタQ4のゲート電極に印加される。以上が放電側の回路構成である。
図10は、以上のように構成されるチャージポンプ方式電源回路(昇圧回路)の動作を説明するタイムチャートである。制御回路30が発生する充電制御信号TCと放電制御信号TDは、チャージサイクルを規定する制御信号であり、図10に示すように、デューティ比を同じくして互いに極性が異なる状態で高レベル期間と低レベル期間とを交互に繰り返す二値レベルの信号である。したがって、充電制御信号TCが高レベル、放電制御信号TDが低レベルである期間では、PMOSトランジスタQ1とNMOSトランジスタQ2とがそれぞれオン動作を行う。また、放電制御信号TDが高レベル、充電制御信号TCが低レベルである期間では、NMOSトランジスタQ3とPMOSトランジスタQ4とがそれぞれオン動作を行う。
すなわち、充電制御信号TCを高レベルで、放電制御信号TDが低レベルである期間では、入力電源Vinと接地(グランド)との間に直列に配置されるPMOSトランジスタQ1、フライングコンデンサC1およびNMOSトランジスタQ2の直列回路において、PMOSトランジスタQ1とNMOSトランジスタQ2とがそれぞれオン動作を行い、充電電流I1が流れ、フライングコンデンサC1への充電動作が行われる。
また、放電制御信号TDが高レベルで充電制御信号TCが低レベルである期間では、入力電源Vinと接地(グランド)との間に直列に配置されるNMOSトランジスタQ3、フライングコンデンサC1、PMOSトランジスタQ4および出力コンデンサC2の直列回路において、NMOSトランジスタQ3とPMOSトランジスタQ4とがそれぞれオン動作を行い、放電電流I2が流れ、入力電源Vinの電圧をフライングコンデンサC1の充電電圧に加算した電圧を出力コンデンサC2に移す放電動作(昇圧動作)が行われる。
以上の充電動作と放電動作とが交互に行われることで、出力コンデンサC2に入力電源Vinの電圧を昇圧した電圧Voutが得られる。その場合に、フライングコンデンサC1に電荷を蓄積し、それを出力コンデンサC2に移す際のロスを少なくするために、スイッチである4個のMOSトランジスタには、それぞれオン抵抗値の小さいものが使用されている。その結果、フライングコンデンサC1,出力コンデンサC2に電荷の蓄積が無いか少ない状況下では、図10に示すように、起動時などに大きな突入電流33,34が流れる。このような状況下で運転を繰り返していると、入力電源Vinに悪影響を与える。図示を省略したが、反転回路においても充電側の構成は同様であるので、同様に発生する問題である。
そこで、従来からこの突入電流を防止する方策が種々提案されている。例えば、特許文献1では、入力電源と出力容量との間に定電流回路を設け、電源起動時に、チャージポンプ回路の動作を停止して定電流回路によって出力容量にある電圧までチャージし、その後通常のチャージポンプ動作を開始する。このとき、起動時では、チャージサイクルを短くする技術が開示されている。
また、特許文献2では、チャージポンプ回路の非動作時に、予備充電回路によってフライングコンデンサC1と出力コンデンサC2とをそれぞれ充電しておく。そして、チャージポンプ回路の動作開始時には、メインのチャージポンプスイッチに並列に設けた小能力のスイッチに切り替える技術が開示されている。
しかしながら、出力コンデンサを入力電圧でプリチャージする上記特許文献1に記載の技術では、突入電流の低減は可能であるが、出力コンデンサの電圧は入力電圧の2倍となるので、出力コンデンサを入力電圧の2倍まで充電するためにやはり突入電流が流れるという問題がある。
また、特許文献2に記載の技術では、新たに補助のスイッチを設ける必要があるのに加えて、補助のスイッチとメインのスイッチとのオン抵抗値の差によって突入電流が発生するという問題がある。
この発明は、上記に鑑みてなされたものであり、コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行うことなく、つまりチャージポンプ回路の基本構成の形態を利用して突入電流を制限できるようにしたチャージポンプ方式電源回路を得ることを目的とする。
上述した目的を達成するために、この発明は、コンデンサを入力電圧まで充電する動作を行う2つの充電用MOSトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う2つの昇圧用MOSトランジスタとを備えるチャージポンプ方式電源回路において、前記2つの充電用MOSトランジスタの少なくとも一方は、並列接続した複数個のMOSトランジスタで構成され、前記並列接続した複数個のMOSトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段を備えることを特徴とする。
この発明によれば、並列接続した複数個のMOSトランジスタは、合成オン抵抗値が基本構成における対応する1つのMOSトランジスタのオン抵抗値と等しくなるように組み合わせてあるので、個々のオン抵抗値は基本構成における対応する1つのMOSトランジスタのオン抵抗値よりも大きい。したがって、並列接続した複数個のMOSトランジスタを最終的には全てがオン動作するようにそれぞれを時系列的にオン動作させるときに、オン抵抗値の大きいMOSトランジスタから順に充電路に投入することができるので、起動時での突入電流を制限することができ、また所望の出力電力を得ることができるようになる。
この発明によれば、チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができるので、コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要がなく、したがって、回路規模を小さくすることができるという効果を奏する。
以下に図面を参照して、この発明にかかるチャージポンプ方式電源回路の好適な実施の形態を詳細に説明する。
実施の形態1.
図1は、この発明に実施の形態1によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図1において、昇圧回路の基本回路1aでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。NMOSトランジスタQ2のドレイン電極はフライングコンデンサC1の他方の電極に接続され、NMOSトランジスタQ2のソース電極は、接地(グランド)に接続されている。以上が充電路の構成である。
図1は、この発明に実施の形態1によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図1において、昇圧回路の基本回路1aでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。NMOSトランジスタQ2のドレイン電極はフライングコンデンサC1の他方の電極に接続され、NMOSトランジスタQ2のソース電極は、接地(グランド)に接続されている。以上が充電路の構成である。
また、並列接続された3つのNMOSトランジスタQ31,32,33のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の他方の電極に接続されている。PMOSトランジスタQ4のソース電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ4のドレイン電極と接地(グランド)との間には、出力コンデンサC2が配置されている。以上が放電路の構成である。
そして、制御回路3が発生する充電制御信号TC1は、直接NMOSトランジスタQ2のゲート電極に印加されるとともに、インバータQ51を介してPMOSトランジスタQ11のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ31のゲート電極に印加されるとともに、インバータQ6を介してPMOSトランジスタQ4のゲート電極に印加される。
ここで、制御回路3は、二値のレベル信号である時系列化制御信号S2,S3をそれぞれ発生するようになっている。これらは、電源起動時の当初は低レベルであるが、所定時間(例えばデューティ比の等しい充電制御信号TC1や放電制御信号TD1の数個数分に相当する時間)を経過すると低レベルから高レベルに立ち上がるようになっている。時系列化制御信号S2,S3における低レベルである期間の大小関係は、時系列化制御信号S2<時系列化制御信号S3である。これらの低レベルである期間は、後述するように動作周期を規定する遅延時間であり、主に、2つのコンデンサの容量値とMOSトランジスタの直列オン抵抗値との時定数に依存する遅延時間である。
分配回路2では、ANDゲート4,5によって充電制御信号TC1と時系列化制御信号S2,S3とから充電制御信号TC2,TC3をそれぞれ発生する。ANDゲート5が出力する充電制御信号TC2は、インバータQ52を介してPMOSトランジスタQ12のゲート電極に印加される。また、ANDゲート4が出力する充電制御信号TC3は、インバータQ52を介してPMOSトランジスタQ13のゲート電極に印加される。
また、分配回路2では、ANDゲート6,7によって放電制御信号TD1と時系列化制御信号S2,S3とから放電制御信号TD2,TD3をそれぞれ発生する。ANDゲート6が出力する放電制御信号TD2は、直接NMOSトランジスタQ32のゲート電極に印加される。また、ANDゲート7が出力する放電制御信号TD3は、直接NMOSトランジスタQ33のゲート電極に印加される。
このように、基本回路1aでは、チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のPMOSトランジスタが並列接続した3つのPMOSトランジスタQ11,Q12,Q13にて構成され、接地(グランド)側のNMOSトランジスタは基本構成の通りに1つのNMOSトランジスタQ2にて構成されている。
また、基本回路1aでは、チャージポンプ回路の基本構成において昇圧動作(放電動作)を行う2つのMOSトランジスタのうち、入力電源Vin側のNMOSトランジスタが並列接続した3つのNMOSトランジスタQ31,Q32,Q33にて構成され、昇圧出力側のPMOSトランジスタは基本構成の通りに1つのPMOSトランジスタQ4にて構成されている。
ここで、並列接続した3つのPMOSトランジスタQ11,Q12,Q13の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する1つのPMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。また、並列接続した3つのNMOSトランジスタQ31,Q32,Q33の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する1つのNMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。
そして、並列接続した3つのPMOSトランジスタQ11,Q12,Q13それぞれのオン抵抗値の大小関係は、Q11>Q12>Q13の関係となっている。また、並列接続した3つのNMOSトランジスタQ31,Q32,Q33それぞれのオン抵抗値の大小関係は、Q31>Q32>Q33の関係となっている。
次に、図2は、以上のように構成されるチャージポンプ方式電源回路(昇圧回路)での突入電流制限動作を説明するタイムチャートである。図2に示すように、図1に示すチャージポンプ方式電源回路(昇圧回路)では、3つの動作周期T1,T2,T3に従って昇圧動作が行われる。
最初の動作周期T1は、電源起動直後の動作周期であるが、この最初の動作周期T1では、時系列化制御信号S2,S3は共に低レベルであるので、充電制御信号TC2,TC3および放電制御信号TD2,TD3は、共に低レベルである。したがって、電源起動直後の所定期間T1は、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ31およびPMOSトランジスタQ4がオン・オフ動作を行うようになっている。
二番目の動作周期T2では、時系列化制御信号S2が高レベルになり、充電制御信号TC2および放電制御信号TD2が高レベルになる。時系列化制御信号S3は低レベルのままであるので、充電制御信号TC3および放電制御信号TD3は低レベルのままである。したがって、この二番目の動作周期T2では、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ31およびPMOSトランジスタQ4がオン・オフ動作を行うのに加えて、充電制御信号TC2によってPMOSトランジスタQ12がオン・オフ動作を行い、放電制御信号TD2によってNMOSトランジスタQ32がオン・オフ動作を行うようになる。
三番目の動作周期T3では、時系列化制御信号S3も高レベルになるので、充電制御信号TC3および放電制御信号TD3も高レベルになる。したがって、この三番目の動作周期T3では、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ31およびPMOSトランジスタQ4がオン・オフ動作を行うのに加えて、充電制御信号TC2によってPMOSトランジスタQ12がオン・オフ動作を行い、放電制御信号TD2によってNMOSトランジスタQ32がオン・オフ動作を行い、さらに、充電制御信号TC3によってPMOSトランジスタQ13がオン・オフ動作を行い、放電制御信号TD3によってNMOSトランジスタQ33がオン・オフ動作を行うようになる。
以上の動作内容を解説する。電源起動時では、フライングコンデンサC1や出力コンデンサC2は電荷が無い状態であるので、充電電流I1や放電電流I2には、突入電流が含まれている。この場合、フライングコンデンサC1への突入電流のピーク値は、充電路や放電路を構成する直列配置MOSトランジスタの直列オン抵抗値と入力電源Vinとで決まる。
そこで、電源起動直後では、上記のように、充電路をオン抵抗値の一番大きいPMOSトランジスタQ11を用いて構成し、同時に放電路をオン抵抗値の一番大きいNMOSトランジスタQ31を用いて構成する。このようにすれば、充電電流I1や放電電流I2に含まれる突入電流8,9のピーク値を小さくすることができる。
但し、この状態では、PMOSトランジスタQ11およびNMOSトランジスタQ31のオン抵抗値は大きいので、出力Voutには必要な昇圧電力が得られないので、上記のように、一定の遅延を持たせた時系列化制御信号S2を用いて第2の充電制御信号TC2および放電制御信号TD2を作り、充電路では二番目に大きなオン抵抗値を持つPMOSトランジスタQ12をPMOSトランジスタQ11に並列接続してその合成オン抵抗値を小さくする。同時に放電路では二番目に大きなオン抵抗値を持つNMOSトランジスタQ32をNMOSトランジスタQ31に並列接続してその合成オン抵抗値を小さくする。これによって、出力Voutに供給される電力が必要な昇圧電力に向かって増加する。
さらに、一定の遅延を持たせた時系列化制御信号S3を用いて第3の充電制御信号TC3および放電制御信号TD3を作り、充電路では三番目に大きなオン抵抗値を持つPMOSトランジスタQ13をPMOSトランジスタQ11,Q12に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値(約1Ω)にする。同時に放電路では三番目に大きなオン抵抗値を持つNMOSトランジスタQ33をNMOSトランジスタQ31,Q32に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値(約1Ω)にする。以降、この状態を維持する。これによって、出力Voutには必要な昇圧電力が供給される。
このように、この実施の形態1では、昇圧チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタのうち入力電源側のMOSトランジスタと、昇圧動作(放電動作)を行う2つのMOSトランジスタのうち入力電源側のMOSトランジスタとを、それぞれ、並列接続した3つのMOSトランジスタにて構成し、つまり基本構成における対応するMOSトランジスタを3分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
実施の形態2.
図3は、この発明の実施の形態2によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図3において、昇圧回路の基本回路1bでは、PMOSトランジスタQ1のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
図3は、この発明の実施の形態2によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図3において、昇圧回路の基本回路1bでは、PMOSトランジスタQ1のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
また、NMOSトランジスタQ3のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の他方の電極に接続されている。並列接続された3つのPMOSトランジスタQ41,Q42,Q43のソース電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ41,Q42,Q43のドレイン電極と接地との間には、出力コンデンサC2が配置されている。以上が放電路の構成である。
そして、制御回路3が発生する充電制御信号TC1は、NMOSトランジスタQ21のゲート電極に直接印加されるとともに、インバータQ5を介してPMOSトランジスタQ1のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ3のゲート電極に印加されるとともに、インバータQ61を介してPMOSトランジスタQ41のゲート電極に印加される。
分配回路2は、実施の形態1と同内容の充電制御信号TC2,TC3と、放電制御信号TD2,TD3とをそれぞれ出力する。充電制御信号TC2はNMOSトランジスタQ22のゲート電極に印加され、充電制御信号TC3はNMOSトランジスタQ23のゲート電極に印加される。また、放電制御信号TD2はインバータQ62を介してPMOSトランジスタQ42のゲート電極に印加され、放電制御信号TD3はインバータQ63を介してPMOSトランジスタQ43のゲート電極に印加される。
このように、基本回路1bでは、昇圧チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のPMOSトランジスタは基本構成の通りに1つのPMOSトランジスタQ1にて構成され、接地(グランド)側のNMOSトランジスタが並列接続した3つのNMOSトランジスタQ21,Q22,Q23にて構成されている。
また、基本回路1bでは、昇圧チャージポンプ回路の基本構成において昇圧動作(放電動作)を行う2つのMOSトランジスタのうち、入力電源Vin側のMOSトランジスタは基本構成の通りに1つのNMOSトランジスタQ3にて構成され、昇圧出力側が並列接続した3つのPMOSトランジスタQ41,42,43にて構成されている。
ここで、並列接続した3つのNMOSトランジスタQ21,Q22,Q23の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する1つのMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。また、並列接続した3つのPMOSトランジスタQ41,Q42,Q43の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する1つのMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。
そして、並列接続した3つのNMOSトランジスタQ21,Q22,Q23それぞれのオン抵抗値の大小関係は、Q21>Q22>Q23の関係となっている。また、並列接続した3つのPMOSトランジスタQ41,Q42,Q43それぞれのオン抵抗値の大小関係は、Q31>Q32>Q33の関係となっている。
この構成においても実施の形態1(図2)と同様に、電源起動時の直後では、オン抵抗値が一番大きいNMOSトランジスタQ21,PMOSトランジスタQ41が充電路および放電路に投入されるので突入電流が制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つNMOSトランジスタQ22,PMOSトランジスタQ42が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つNMOSトランジスタQ23,PMOSトランジスタQ43が追加して投入され、以降、その状態が維持される。つまり、出力Voutに必要な昇圧電力が得られる。
このように、この実施の形態2では、昇圧チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタのうち接地(グランド)側のMOSトランジスタと、昇圧動作(放電動作)を行う2つのMOSトランジスタのうち昇圧側のMOSトランジスタとを、それぞれ並列接続した3つのMOSトランジスタにて構成し、つまり基本構成における対応するMOSトランジスタを3分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
実施の形態3.
図4は、この発明の実施の形態3によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図4において、昇圧回路の基本回路1cでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は、接地(グランド)に接続されている。以上が充電路の構成である。
図4は、この発明の実施の形態3によるチャージポンプ方式電源回路(昇圧回路)の構成を示す回路図である。図4において、昇圧回路の基本回路1cでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は、接地(グランド)に接続されている。以上が充電路の構成である。
また、並列接続された3つのNMOSトランジスタQ31,32,33のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の他方の電極に接続されている。並列接続された3つのPMOSトランジスタQ41,Q42,Q43のソース電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ41,Q42,Q43のドレイン電極と接地との間には、出力コンデンサC2が配置されている。以上が放電路の構成である。
そして、制御回路3が発生する充電制御信号TC1は、直接NMOSトランジスタQ21のゲート電極に印加されるとともに、インバータQ51を介してPMOSトランジスタQ11のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ31のゲート電極に印加されるとともに、インバータQ6を介してPMOSトランジスタQ41のゲート電極に印加される。
分配回路2は、実施の形態1と同内容の充電制御信号TC2,TC3と、放電制御信号TD2,TD3とをそれぞれ出力する。充電制御信号TC2はNMOSトランジスタQ22のゲート電極に直接印加されるとともに、インバータQ52を介してPMOSトランジスタQ12のゲート電極に印加される。充電制御信号TC3はNMOSトランジスタQ23のゲート電極に印加されるとともに、インバータQ53を介してPMOSトランジスタQ13のゲート電極に印加される。
また、放電制御信号TD2はNMOSトランジスタQ32のゲート電極に直接印加されるとともに、インバータQ62を介してPMOSトランジスタQ42のゲート電極に印加される。放電制御信号TD3はNMOSトランジスタQ33のゲート電極に直接印加されるとともに、インバータQ63を介してPMOSトランジスタQ43のゲート電極に印加される。
このように、基本回路1cでは、昇圧チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のMOSトランジスタが並列接続した3つのPMOSトランジスタQ11,Q22,Q23にて構成され、接地(グランド)側のMOSトランジスタが並列接続した3つのNMOSトランジスタQ21,Q22,Q23にて構成されている。
また、基本回路1cでは、昇圧チャージポンプ回路の基本構成において昇圧動作(放電動作)を行う2つのMOSトランジスタのうち、入力電源Vin側のMOSトランジスタが並列接続した3つのNMOSトランジスタQ31,32,33にて構成され、昇圧出力側のMOSトランジスタが並列接続した3つのPMOSトランジスタQ41,42,43にて構成されている。
ここで、並列接続した3つのPMOSトランジスタQ11,Q12,Q13の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する1つのPMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。同様に、並列接続した3つのNMOSトランジスタQ21,Q22,Q23の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する1つのNMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。
また、並列接続した3つのNMOSトランジスタQ31,Q32,Q33の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する1つのNMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。同様に、並列接続した3つのPMOSトランジスタQ41,Q42,Q43の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する1つのPMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。
そして、並列接続した3つのPMOSトランジスタQ11,Q12,Q13それぞれのオン抵抗値の大小関係は、Q11>Q12>Q13の関係となっている。並列接続した3つのNMOSトランジスタQ21,Q22,Q23それぞれのオン抵抗値の大小関係は、Q21>Q22>Q23の関係となっている。また、並列接続した3つのNMOSトランジスタQ31,Q32,Q33それぞれのオン抵抗値の大小関係は、Q31>Q32>Q33の関係となっている。並列接続した3つのPMOSトランジスタQ41,Q42,Q43それぞれのオン抵抗値の大小関係は、Q41>Q42>Q43の関係となっている。
この構成においても実施の形態1(図2)と同様に、電源起動時の直後では、オン抵抗値が一番大きいPMOSトランジスタQ11,NMOSトランジスタQ21が充電路に投入され、オン抵抗値が一番大きいNMOSトランジスタQ31,PMOSトランジスタQ41が放電路に投入されるので、突入電流が一層効果的に制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つPMOSトランジスタQ12,NMOSトランジスタQ22,NMOSトランジスタQ32,PMOSトランジスタQ42が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つPMOSトランジスタQ13,NMOSトランジスタQ23,NMOSトランジスタQ33,PMOSトランジスタQ43が追加して投入され、以降、その状態が維持される。つまり、出力Voutに必要な昇圧電力が得られる。
このように、この実施の形態3では、昇圧チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタと、昇圧動作(放電動作)を行う2つのMOSトランジスタとを、それぞれ、並列接続した3つのMOSトランジスタにて構成し、つまり基本構成における4つのMOSトランジスタ全てを3分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
実施の形態4.
図5は、この発明の実施の形態4によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図5において、反転回路の基本回路10aでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。NMOSトランジスタQ2のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
図5は、この発明の実施の形態4によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図5において、反転回路の基本回路10aでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。NMOSトランジスタQ2のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
また、NMOSトランジスタQ3のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極と接地(グランド)との間には、出力コンデンサC2が配置されている。PMOSトランジスタQ4のドレイン電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ4のソース電極は接地(グランド)に接続されている。以上が放電路の構成である。
そして、制御回路3が発生する充電制御信号TC1は、直接NMOSトランジスタQ2のゲート電極に印加されるとともに、インバータQ51を介してPMOSトランジスタQ11のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ3のゲート電極に印加されるとともに、インバータQ6を介してPMOSトランジスタQ4のゲート電極に印加される。
分配回路11では、ANDゲート4,5によって充電制御信号TC1と時系列化制御信号S2,S3とから充電制御信号TC2,TC3をそれぞれ発生する。ANDゲート5が出力する充電制御信号TC2は、インバータQ52を介してPMOSトランジスタQ12のゲート電極に印加される。また、ANDゲート4が出力する充電制御信号TC3は、インバータQ53を介してPMOSトランジスタQ13のゲート電極に印加される。
このように、基本回路10aでは、反転チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のPMOSトランジスタが並列接続した3つのPMOSトランジスタQ11,Q12,Q13にて構成され、接地(グランド)側のNMOSトランジスタは基本構成の通りに1つのNMOSトランジスタQ2にて構成されている。
ここで、並列接続した3つのPMOSトランジスタQ11,Q12,Q13の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する1つのPMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。そして、並列接続した3つのPMOSトランジスタQ11,Q12,Q13それぞれのオン抵抗値の大小関係は、Q11>Q12>Q13の関係となっている。
図6は、図5に示すチャージポンプ方式電源回路(反転回路)での突入電流制限動作を説明するタイムチャートである。図6に示すように、図5に示すチャージポンプ方式電源回路(反転回路)では、3つの動作周期T1,T2,T3に従って反転動作が行われる。
最初の動作周期T1は、電源起動直後の動作周期であるが、この最初の動作周期T1では、時系列化制御信号S2,S3は共に低レベルであるので、充電制御信号TC2,TC3は、共に低レベルである。したがって、電源起動直後の所定期間T1は、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ3およびPMOSトランジスタQ4がオン・オフ動作を行うようになっている。
二番目の動作周期T2では、時系列化制御信号S2が高レベルになり、充電制御信号TC2および放電制御信号TD2が高レベルになる。時系列化制御信号S3は低レベルのままであるので、充電制御信号TC3は低レベルのままである。したがって、この二番目の動作周期T2では、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ3およびPMOSトランジスタQ4がオン・オフ動作を行うのに加えて、充電制御信号TC2によってPMOSトランジスタQ12がオン・オフ動作を行うようになる。
三番目の動作周期T3では、時系列化制御信号S3も高レベルになるので、充電制御信号TC3も高レベルになる。したがって、この三番目の動作周期T3では、充電制御信号TC1によってPMOSトランジスタQ11およびNMOSトランジスタQ2がオン・オフ動作を行い、放電制御信号TD1によってNMOSトランジスタQ3およびPMOSトランジスタQ4がオン・オフ動作を行うのに加えて、充電制御信号TC2によってPMOSトランジスタQ12がオン・オフ動作を行い、さらに、充電制御信号TC3によってPMOSトランジスタQ13がオン・オフ動作を行うようになる。
以上の動作内容を解説する。電源起動時では、フライングコンデンサC1や出力コンデンサC2は電荷が無い状態であるので、充電電流I1には、突入電流が含まれている。この場合、フライングコンデンサC1への突入電流のピーク値は、充電路を構成する直列配置MOSトランジスタの直列オン抵抗値と入力電源Vinとで決まる。
そこで、電源起動直後では、上記のように、充電路をオン抵抗値の一番大きいPMOSトランジスタQ11を用いて構成を用いて構成する。このようにすれば、充電電流I1に含まれる突入電流13のピーク値を小さくすることができる。
但し、この状態では、PMOSトランジスタQ11のオン抵抗値は大きいので、出力Voutには必要な反転電力が得られないので、上記のように、一定の遅延を持たせた時系列化制御信号S2を用いて第2の充電制御信号TC2を作り、充電路では二番目に大きなオン抵抗値を持つPMOSトランジスタQ12をPMOSトランジスタQ11に並列接続してその合成オン抵抗値を小さくする。これによって、出力Voutに供給される反転電力が必要な反転電力に向かって増加する。
さらに、一定の遅延を持たせた時系列化制御信号S3を用いて第3の充電制御信号TC3を作り、充電路では三番目に大きなオン抵抗値を持つPMOSトランジスタQ13をPMOSトランジスタQ11,Q12に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値(約1Ω)にする。以降、この状態を維持する。これによって、出力Voutには必要な反転電力が供給される。
このように、この実施の形態4では、反転チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタのうち入力電源側のMOSトランジスタを並列接続した3つのMOSトランジスタにて構成し、つまり基本構成における対応するMOSトランジスタを3分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
実施の形態5.
図7は、この発明の実施の形態5によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図7において、反転回路の基本回路10bでは、PMOSトランジスタQ1のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極は、接地(グランド)に接続されている。
図7は、この発明の実施の形態5によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図7において、反転回路の基本回路10bでは、PMOSトランジスタQ1のソース電極は入力電源Vinに接続され、ドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極は、接地(グランド)に接続されている。
また、NMOSトランジスタQ3のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極と接地(グランド)との間には、出力コンデンサC2が配置されている。PMOSトランジスタQ4のドレイン電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ4のソース電極は接地(グランド)に接続されている。
そして、制御回路3が発生する充電制御信号TC1は、直接NMOSトランジスタQ21のゲート電極に印加されるとともに、インバータQ51を介してPMOSトランジスタQ1のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ3のゲート電極に印加されるとともに、インバータQ6を介してPMOSトランジスタQ4のゲート電極に印加される。
分配回路11では、実施の形態4と同様に、充電制御信号TC2,TC3をそれぞれ発生する。充電制御信号TC2は、直接NMOSトランジスタQ22のゲート電極に印加される。また、充電制御信号TC3は、直接NMOSトランジスタQ23のゲート電極に印加される。
このように、基本回路10bでは、反転チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のMOSトランジスタは基本構成の通りに1つのPMOSトランジスタQ1にて構成され、接地(グランド)側のMOSトランジスタが並列接続した3つのNMOSトランジスタQ21,Q22,Q23にて構成されている。
ここで、並列接続した3つのNMOSトランジスタQ21,Q22,Q23の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する1つのNMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。そして、並列接続した3つのNMOSトランジスタQ21,Q22,Q23それぞれのオン抵抗値の大小関係は、Q21>Q22>Q23の関係となっている。
この構成においても実施の形態4(図6)と同様に、電源起動時の直後では、オン抵抗値が一番大きいNMOSトランジスタQ21が充電路に投入されるので突入電流が制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つNMOSトランジスタQ22が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つNMOSトランジスタQ23が追加して投入され、以降、その状態が維持される。つまり、出力Voutに必要な反転電力が得られる。
このように、この実施の形態5では、反転チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタのうち接地(グランド)側のMOSトランジスタを並列接続した3つのMOSトランジスタにて構成し、つまり基本構成における対応するMOSトランジスタを3分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
実施の形態6.
図8は、この発明の実施の形態6によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図8において、反転回路の基本回路10cでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
図8は、この発明の実施の形態6によるチャージポンプ方式電源回路(反転回路)の構成を示す回路図である。図8において、反転回路の基本回路10cでは、並列接続された3つのPMOSトランジスタQ11,Q12,Q13のソース電極は入力電源Vinに接続され、それぞれのドレイン電極はフライングコンデンサC1の一方の電極に接続されている。並列接続された3つのNMOSトランジスタQ21,Q22,Q23のドレイン電極はフライングコンデンサC1の他方の電極に接続され、それぞれのソース電極は接地(グランド)に接続されている。以上が充電路の構成である。
また、NMOSトランジスタQ3のドレイン電極はフライングコンデンサC1の他方の電極に接続され、ソース電極と接地(グランド)との間には、出力コンデンサC2が配置されている。PMOSトランジスタQ4のドレイン電極はフライングコンデンサC1の一方の電極に接続され、PMOSトランジスタQ4のソース電極は接地(グランド)に接続されている。以上が放電路の構成である。
そして、制御回路3が発生する充電制御信号TC1は、直接NMOSトランジスタQ21のゲート電極に印加されるとともに、インバータQ51を介してPMOSトランジスタQ11のゲート電極に印加される。また、制御回路3が発生する放電制御信号TD1は、直接NMOSトランジスタQ3のゲート電極に印加されるとともに、インバータQ6を介してPMOSトランジスタQ4のゲート電極に印加される。
分配回路11では、実施の形態4と同様に、充電制御信号TC2,TC3をそれぞれ発生する。充電制御信号TC2は、NMOSトランジスタQ22のゲート電極に直接印加されるとともに、インバータQ52を介してPMOSトランジスタQ12のゲート電極に印加される。また、充電制御信号TC3は、NMOSトランジスタQ23のゲート電極に直接印加されるとともに、インバータQ53を介してPMOSトランジスタQ13のゲート電極に印加される。
このように、基本回路10cでは、反転チャージポンプ回路の基本構成において充電動作を行う2つのMOSトランジスタのうち、入力電源Vin側のMOSトランジスタが並列接続した3つのPNMOSトランジスタQ11,Q12,Q13にて構成され、接地(グランド)側のMOSトランジスタが並列接続した3つのNMOSトランジスタQ21,Q22,Q23にて構成されている。
ここで、並列接続した3つのPMOSトランジスタQ11,Q12,Q13の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する1つのPMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。そして、並列接続した3つのNMOSトランジスタQ11,Q12,Q13それぞれのオン抵抗値の大小関係は、Q11>Q12>Q13の関係となっている。
また、並列接続した3つのNMOSトランジスタQ21,Q22,Q23の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する1つのNMOSトランジスタのオン抵抗値(約1Ω)と等しくなるようになっている。そして、並列接続した3つのNMOSトランジスタQ21,Q22,Q23それぞれのオン抵抗値の大小関係は、Q21>Q22>Q23の関係となっている。
この構成においても実施の形態4(図6)と同様に、電源起動時の直後では、オン抵抗値が一番大きいPMOSトランジスタQ11,NMOSトランジスタQ21が充電路に投入されるので突入電流が一層効果的に制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つPMOSトランジスタQ12,NMOSトランジスタQ22が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つPMOSトランジスタQ13,NMOSトランジスタQ23が追加して投入され、以降、その状態が維持される。つまり、出力Voutに必要な反転電力が得られる。
このように、この実施の形態6では、反転チャージポンプ回路の基本構成において、充電動作を行う2つのMOSトランジスタを、それぞれ、並列接続した3つのMOSトランジスタにて構成し、つまり基本構成において充電路を構成する2つのMOSトランジスタ全てを3分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。
したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。
ここで、実施の形態1〜6では、並列接続するMOSトランジスタのオン抵抗値に大小の差を付けているが、同じオン抵抗値であってもよい。この並列接続するMOSトランジスタのオン抵抗値に大小の差を付けない場合は、いずれかを順にオン動作させれば良い。
また、充電用のMOSトランジスタの入力側に在る全MOSトランジスタの合成オン抵抗値と出力側に在る全MOSトランジスタの合成オン抵抗値とが等しい場合について説明したが、両者の合成オン抵抗値は、等しくなくとも良い。
また、動作周期T1〜T3を発生する制御回路は、動作周期T1を長い期間にし、動作周期T3を短い期間にするように制御しても良い。
なお、以上説明した実施の形態1〜6では、並列接続するMOSトランジスタの個数を3個として説明したが、並列接続個数は、基本的には、2以上であればよい。並列接続個数が2の場合は、並列接続個数が3の場合よりも精度は若干劣るが、突入電流の制限は同様に行うことができる。
以上のように、この発明にかかるチャージポンプ方式電源回路は、回路規模の増大を招来することなく突入電流を制限するのに有用である。
1a,1b,1c,10a,10b,10c 基本回路
2,11 分配回路
3 制御回路
4,5,6,7 ANDゲート
Q1,Q11,Q12,Q13,Q4,Q41,Q42,Q43 PMOSトランジスタ
Q2,Q21,Q22,Q23,Q3,Q31,Q32,Q33 NMOSトランジスタ
Q5,Q6,Q51,Q52,Q53,Q61,Q62,Q63 インバータ
2,11 分配回路
3 制御回路
4,5,6,7 ANDゲート
Q1,Q11,Q12,Q13,Q4,Q41,Q42,Q43 PMOSトランジスタ
Q2,Q21,Q22,Q23,Q3,Q31,Q32,Q33 NMOSトランジスタ
Q5,Q6,Q51,Q52,Q53,Q61,Q62,Q63 インバータ
Claims (6)
- コンデンサを入力電圧まで充電する動作を行う2つの充電用MOSトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う2つの昇圧用MOSトランジスタとを備えるチャージポンプ方式電源回路において、
前記2つの充電用MOSトランジスタの少なくとも一方は、並列接続した複数個のMOSトランジスタで構成され、
前記並列接続した複数個のMOSトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
を備えることを特徴とするチャージポンプ方式電源回路。 - 前記並列接続した複数個のMOSトランジスタはそれぞれが異なるオン抵抗値を有し、
前記駆動手段は、前記並列接続した複数個のMOSトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項1に記載のチャージポンプ方式電源回路。 - コンデンサを入力電圧まで充電する動作を行う2つの充電用MOSトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う2つの昇圧用MOSトランジスタとを備えるチャージポンプ方式電源回路において、
前記2つの昇圧用MOSトランジスタの少なくとも一方は、並列接続した複数個のMOSトランジスタで構成され、
前記並列接続した複数個のMOSトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
を備えることを特徴とするチャージポンプ方式電源回路。 - 前記並列接続した複数個のMOSトランジスタはそれぞれが異なるオン抵抗値を有し、
前記駆動手段は、前記並列接続した複数個のMOSトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項3に記載のチャージポンプ方式電源回路。 - コンデンサを入力電圧まで充電する動作を行う2つの充電用MOSトランジスタと、前記コンデンサの充電電圧を反転して出力する動作を行う2つの反転用MOSトランジスタとを備えるチャージポンプ方式電源回路において、
前記2つの充電用MOSトランジスタの少なくとも一方は、並列接続した複数個のMOSトランジスタで構成され、
前記並列接続した複数個のMOSトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
を備えることを特徴とするチャージポンプ方式電源回路。 - 前記並列接続した複数個のMOSトランジスタはそれぞれが異なるオン抵抗値を有し、
前記駆動手段は、前記並列接続した複数個のMOSトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項5に記載のチャージポンプ方式電源回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004167670A JP2005348561A (ja) | 2004-06-04 | 2004-06-04 | チャージポンプ方式電源回路 |
US11/143,572 US7208997B2 (en) | 2004-06-04 | 2005-06-03 | Charge pump power supply circuit |
US11/727,228 US20070159233A1 (en) | 2004-06-04 | 2007-03-26 | Charge pump power supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004167670A JP2005348561A (ja) | 2004-06-04 | 2004-06-04 | チャージポンプ方式電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005348561A true JP2005348561A (ja) | 2005-12-15 |
Family
ID=35447011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004167670A Pending JP2005348561A (ja) | 2004-06-04 | 2004-06-04 | チャージポンプ方式電源回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7208997B2 (ja) |
JP (1) | JP2005348561A (ja) |
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US7208997B2 (en) | 2007-04-24 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070424 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100413 |