JP2005348561A - チャージポンプ方式電源回路 - Google Patents

Abstract

【課題】チャージポンプ回路の基本構成の形態を利用して突入電流を制限すること。
【解決手段】昇圧回路の基本回路１ａは、チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち入力電源Ｖｉｎ側が並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３にて構成され、昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち入力電源Ｖｉｎ側が並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３にて構成されている。これらの合成オン抵抗値は１つのＭＯＳトランジスタのそれと等しい。オン抵抗値の大小関係はＱ１１＞Ｑ１２＞Ｑ１３、Ｑ３１＞Ｑ３２＞Ｑ３３である。起動直後はＱ１１，Ｑ３１をオン動作させて突入電流を制限する。その後は、Ｑ１２，Ｑ２２を追加してオン動作させ、さらにＱ１３，Ｑ２３を追加してオン動作させて所望の昇圧電力を得る。
【選択図】 図１

Description

この発明は、コンデンサの充放電によって電圧を生成するチャージポンプ方式電源回路に関するものである。

チャージポンプ方式電源回路には、入力電圧を昇圧して出力する昇圧回路と、入力電圧を反転して出力する反転回路とが在るが、充電路と放電路を構成するスイッチには一般にＭＯＳトランジスタが用いられる。以下、この発明の理解を容易にするために、昇圧回路を例に挙げて説明する。

図９は、チャージポンプ方式電源回路（昇圧回路）の基本構成を示す回路図である。図９において、ＰＭＯＳトランジスタＱ１のソース電極は、入力電源Ｖｉｎに接続され、ＰＭＯＳトランジスタＱ１のドレイン電極は、フライングコンデンサＣ１の一方の電極に接続されている。ＮＭＯＳトランジスタＱ２のドレイン電極は、フライングコンデンサＣ１の他方の電極に接続され、ＮＭＯＳトランジスタＱ２のソース電極は、接地（グランド）に接続されている。そして、制御回路３０が発生する充電制御信号ＴＣは、ＮＭＯＳトランジスタＱ２のゲート電極に直接印加されるとともに、インバータＱ５を介してＰＭＯＳトランジスタＱ１のゲート電極に印加される。以上が充電側の回路構成である。

また、ＮＭＯＳトランジスタＱ３のソース電極は入力電源Ｖｉｎに接続され、ドレイン電極はフライングコンデンサＣ１の他方の電極に接続されている。ＰＭＯＳトランジスタＱ４のソース電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４のドレイン電極と接地との間には、出力コンデンサＣ２が配置されている。そして、制御回路３０が発生する放電制御信号ＴＤは、ＮＭＯＳトランジスタＱ３のゲート電極に直接印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４のゲート電極に印加される。以上が放電側の回路構成である。

図１０は、以上のように構成されるチャージポンプ方式電源回路（昇圧回路）の動作を説明するタイムチャートである。制御回路３０が発生する充電制御信号ＴＣと放電制御信号ＴＤは、チャージサイクルを規定する制御信号であり、図１０に示すように、デューティ比を同じくして互いに極性が異なる状態で高レベル期間と低レベル期間とを交互に繰り返す二値レベルの信号である。したがって、充電制御信号ＴＣが高レベル、放電制御信号ＴＤが低レベルである期間では、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とがそれぞれオン動作を行う。また、放電制御信号ＴＤが高レベル、充電制御信号ＴＣが低レベルである期間では、ＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とがそれぞれオン動作を行う。

すなわち、充電制御信号ＴＣを高レベルで、放電制御信号ＴＤが低レベルである期間では、入力電源Ｖｉｎと接地（グランド）との間に直列に配置されるＰＭＯＳトランジスタＱ１、フライングコンデンサＣ１およびＮＭＯＳトランジスタＱ２の直列回路において、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とがそれぞれオン動作を行い、充電電流Ｉ１が流れ、フライングコンデンサＣ１への充電動作が行われる。

また、放電制御信号ＴＤが高レベルで充電制御信号ＴＣが低レベルである期間では、入力電源Ｖｉｎと接地（グランド）との間に直列に配置されるＮＭＯＳトランジスタＱ３、フライングコンデンサＣ１、ＰＭＯＳトランジスタＱ４および出力コンデンサＣ２の直列回路において、ＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とがそれぞれオン動作を行い、放電電流Ｉ２が流れ、入力電源Ｖｉｎの電圧をフライングコンデンサＣ１の充電電圧に加算した電圧を出力コンデンサＣ２に移す放電動作（昇圧動作）が行われる。

以上の充電動作と放電動作とが交互に行われることで、出力コンデンサＣ２に入力電源Ｖｉｎの電圧を昇圧した電圧Ｖｏｕｔが得られる。その場合に、フライングコンデンサＣ１に電荷を蓄積し、それを出力コンデンサＣ２に移す際のロスを少なくするために、スイッチである４個のＭＯＳトランジスタには、それぞれオン抵抗値の小さいものが使用されている。その結果、フライングコンデンサＣ１，出力コンデンサＣ２に電荷の蓄積が無いか少ない状況下では、図１０に示すように、起動時などに大きな突入電流３３，３４が流れる。このような状況下で運転を繰り返していると、入力電源Ｖｉｎに悪影響を与える。図示を省略したが、反転回路においても充電側の構成は同様であるので、同様に発生する問題である。

そこで、従来からこの突入電流を防止する方策が種々提案されている。例えば、特許文献１では、入力電源と出力容量との間に定電流回路を設け、電源起動時に、チャージポンプ回路の動作を停止して定電流回路によって出力容量にある電圧までチャージし、その後通常のチャージポンプ動作を開始する。このとき、起動時では、チャージサイクルを短くする技術が開示されている。

また、特許文献２では、チャージポンプ回路の非動作時に、予備充電回路によってフライングコンデンサＣ１と出力コンデンサＣ２とをそれぞれ充電しておく。そして、チャージポンプ回路の動作開始時には、メインのチャージポンプスイッチに並列に設けた小能力のスイッチに切り替える技術が開示されている。

特開２００３−１８８２２号公報 特開２００３−２１９６３４号公報

しかしながら、出力コンデンサを入力電圧でプリチャージする上記特許文献１に記載の技術では、突入電流の低減は可能であるが、出力コンデンサの電圧は入力電圧の２倍となるので、出力コンデンサを入力電圧の２倍まで充電するためにやはり突入電流が流れるという問題がある。

また、特許文献２に記載の技術では、新たに補助のスイッチを設ける必要があるのに加えて、補助のスイッチとメインのスイッチとのオン抵抗値の差によって突入電流が発生するという問題がある。

この発明は、上記に鑑みてなされたものであり、コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行うことなく、つまりチャージポンプ回路の基本構成の形態を利用して突入電流を制限できるようにしたチャージポンプ方式電源回路を得ることを目的とする。

上述した目的を達成するために、この発明は、コンデンサを入力電圧まで充電する動作を行う２つの充電用ＭＯＳトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う２つの昇圧用ＭＯＳトランジスタとを備えるチャージポンプ方式電源回路において、前記２つの充電用ＭＯＳトランジスタの少なくとも一方は、並列接続した複数個のＭＯＳトランジスタで構成され、前記並列接続した複数個のＭＯＳトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段を備えることを特徴とする。

この発明によれば、並列接続した複数個のＭＯＳトランジスタは、合成オン抵抗値が基本構成における対応する１つのＭＯＳトランジスタのオン抵抗値と等しくなるように組み合わせてあるので、個々のオン抵抗値は基本構成における対応する１つのＭＯＳトランジスタのオン抵抗値よりも大きい。したがって、並列接続した複数個のＭＯＳトランジスタを最終的には全てがオン動作するようにそれぞれを時系列的にオン動作させるときに、オン抵抗値の大きいＭＯＳトランジスタから順に充電路に投入することができるので、起動時での突入電流を制限することができ、また所望の出力電力を得ることができるようになる。

この発明によれば、チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができるので、コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要がなく、したがって、回路規模を小さくすることができるという効果を奏する。

以下に図面を参照して、この発明にかかるチャージポンプ方式電源回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明に実施の形態１によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。図１において、昇圧回路の基本回路１ａでは、並列接続された３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。ＮＭＯＳトランジスタＱ２のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ＮＭＯＳトランジスタＱ２のソース電極は、接地（グランド）に接続されている。以上が充電路の構成である。

また、並列接続された３つのＮＭＯＳトランジスタＱ３１，３２，３３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の他方の電極に接続されている。ＰＭＯＳトランジスタＱ４のソース電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４のドレイン電極と接地（グランド）との間には、出力コンデンサＣ２が配置されている。以上が放電路の構成である。

そして、制御回路３が発生する充電制御信号ＴＣ１は、直接ＮＭＯＳトランジスタＱ２のゲート電極に印加されるとともに、インバータＱ５１を介してＰＭＯＳトランジスタＱ１１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３１のゲート電極に印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４のゲート電極に印加される。

ここで、制御回路３は、二値のレベル信号である時系列化制御信号Ｓ２，Ｓ３をそれぞれ発生するようになっている。これらは、電源起動時の当初は低レベルであるが、所定時間（例えばデューティ比の等しい充電制御信号ＴＣ１や放電制御信号ＴＤ１の数個数分に相当する時間）を経過すると低レベルから高レベルに立ち上がるようになっている。時系列化制御信号Ｓ２，Ｓ３における低レベルである期間の大小関係は、時系列化制御信号Ｓ２＜時系列化制御信号Ｓ３である。これらの低レベルである期間は、後述するように動作周期を規定する遅延時間であり、主に、２つのコンデンサの容量値とＭＯＳトランジスタの直列オン抵抗値との時定数に依存する遅延時間である。

分配回路２では、ＡＮＤゲート４，５によって充電制御信号ＴＣ１と時系列化制御信号Ｓ２，Ｓ３とから充電制御信号ＴＣ２，ＴＣ３をそれぞれ発生する。ＡＮＤゲート５が出力する充電制御信号ＴＣ２は、インバータＱ５２を介してＰＭＯＳトランジスタＱ１２のゲート電極に印加される。また、ＡＮＤゲート４が出力する充電制御信号ＴＣ３は、インバータＱ５２を介してＰＭＯＳトランジスタＱ１３のゲート電極に印加される。

また、分配回路２では、ＡＮＤゲート６，７によって放電制御信号ＴＤ１と時系列化制御信号Ｓ２，Ｓ３とから放電制御信号ＴＤ２，ＴＤ３をそれぞれ発生する。ＡＮＤゲート６が出力する放電制御信号ＴＤ２は、直接ＮＭＯＳトランジスタＱ３２のゲート電極に印加される。また、ＡＮＤゲート７が出力する放電制御信号ＴＤ３は、直接ＮＭＯＳトランジスタＱ３３のゲート電極に印加される。

このように、基本回路１ａでは、チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＰＭＯＳトランジスタが並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３にて構成され、接地（グランド）側のＮＭＯＳトランジスタは基本構成の通りに１つのＮＭＯＳトランジスタＱ２にて構成されている。

また、基本回路１ａでは、チャージポンプ回路の基本構成において昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＮＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３にて構成され、昇圧出力側のＰＭＯＳトランジスタは基本構成の通りに１つのＰＭＯＳトランジスタＱ４にて構成されている。

ここで、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する１つのＰＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。また、並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する１つのＮＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。

そして、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３それぞれのオン抵抗値の大小関係は、Ｑ１１＞Ｑ１２＞Ｑ１３の関係となっている。また、並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３それぞれのオン抵抗値の大小関係は、Ｑ３１＞Ｑ３２＞Ｑ３３の関係となっている。

次に、図２は、以上のように構成されるチャージポンプ方式電源回路（昇圧回路）での突入電流制限動作を説明するタイムチャートである。図２に示すように、図１に示すチャージポンプ方式電源回路（昇圧回路）では、３つの動作周期Ｔ１，Ｔ２，Ｔ３に従って昇圧動作が行われる。

最初の動作周期Ｔ１は、電源起動直後の動作周期であるが、この最初の動作周期Ｔ１では、時系列化制御信号Ｓ２，Ｓ３は共に低レベルであるので、充電制御信号ＴＣ２，ＴＣ３および放電制御信号ＴＤ２，ＴＤ３は、共に低レベルである。したがって、電源起動直後の所定期間Ｔ１は、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うようになっている。

二番目の動作周期Ｔ２では、時系列化制御信号Ｓ２が高レベルになり、充電制御信号ＴＣ２および放電制御信号ＴＤ２が高レベルになる。時系列化制御信号Ｓ３は低レベルのままであるので、充電制御信号ＴＣ３および放電制御信号ＴＤ３は低レベルのままである。したがって、この二番目の動作周期Ｔ２では、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うのに加えて、充電制御信号ＴＣ２によってＰＭＯＳトランジスタＱ１２がオン・オフ動作を行い、放電制御信号ＴＤ２によってＮＭＯＳトランジスタＱ３２がオン・オフ動作を行うようになる。

三番目の動作周期Ｔ３では、時系列化制御信号Ｓ３も高レベルになるので、充電制御信号ＴＣ３および放電制御信号ＴＤ３も高レベルになる。したがって、この三番目の動作周期Ｔ３では、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３１およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うのに加えて、充電制御信号ＴＣ２によってＰＭＯＳトランジスタＱ１２がオン・オフ動作を行い、放電制御信号ＴＤ２によってＮＭＯＳトランジスタＱ３２がオン・オフ動作を行い、さらに、充電制御信号ＴＣ３によってＰＭＯＳトランジスタＱ１３がオン・オフ動作を行い、放電制御信号ＴＤ３によってＮＭＯＳトランジスタＱ３３がオン・オフ動作を行うようになる。

以上の動作内容を解説する。電源起動時では、フライングコンデンサＣ１や出力コンデンサＣ２は電荷が無い状態であるので、充電電流Ｉ１や放電電流Ｉ２には、突入電流が含まれている。この場合、フライングコンデンサＣ１への突入電流のピーク値は、充電路や放電路を構成する直列配置ＭＯＳトランジスタの直列オン抵抗値と入力電源Ｖｉｎとで決まる。

そこで、電源起動直後では、上記のように、充電路をオン抵抗値の一番大きいＰＭＯＳトランジスタＱ１１を用いて構成し、同時に放電路をオン抵抗値の一番大きいＮＭＯＳトランジスタＱ３１を用いて構成する。このようにすれば、充電電流Ｉ１や放電電流Ｉ２に含まれる突入電流８，９のピーク値を小さくすることができる。

但し、この状態では、ＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ３１のオン抵抗値は大きいので、出力Ｖｏｕｔには必要な昇圧電力が得られないので、上記のように、一定の遅延を持たせた時系列化制御信号Ｓ２を用いて第２の充電制御信号ＴＣ２および放電制御信号ＴＤ２を作り、充電路では二番目に大きなオン抵抗値を持つＰＭＯＳトランジスタＱ１２をＰＭＯＳトランジスタＱ１１に並列接続してその合成オン抵抗値を小さくする。同時に放電路では二番目に大きなオン抵抗値を持つＮＭＯＳトランジスタＱ３２をＮＭＯＳトランジスタＱ３１に並列接続してその合成オン抵抗値を小さくする。これによって、出力Ｖｏｕｔに供給される電力が必要な昇圧電力に向かって増加する。

さらに、一定の遅延を持たせた時系列化制御信号Ｓ３を用いて第３の充電制御信号ＴＣ３および放電制御信号ＴＤ３を作り、充電路では三番目に大きなオン抵抗値を持つＰＭＯＳトランジスタＱ１３をＰＭＯＳトランジスタＱ１１，Ｑ１２に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値（約１Ω）にする。同時に放電路では三番目に大きなオン抵抗値を持つＮＭＯＳトランジスタＱ３３をＮＭＯＳトランジスタＱ３１，Ｑ３２に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値（約１Ω）にする。以降、この状態を維持する。これによって、出力Ｖｏｕｔには必要な昇圧電力が供給される。

このように、この実施の形態１では、昇圧チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタのうち入力電源側のＭＯＳトランジスタと、昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち入力電源側のＭＯＳトランジスタとを、それぞれ、並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成における対応するＭＯＳトランジスタを３分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

実施の形態２．
図３は、この発明の実施の形態２によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。図３において、昇圧回路の基本回路１ｂでは、ＰＭＯＳトランジスタＱ１のソース電極は入力電源Ｖｉｎに接続され、ドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。並列接続された３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、それぞれのソース電極は接地（グランド）に接続されている。以上が充電路の構成である。

また、ＮＭＯＳトランジスタＱ３のソース電極は入力電源Ｖｉｎに接続され、ドレイン電極はフライングコンデンサＣ１の他方の電極に接続されている。並列接続された３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３のソース電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３のドレイン電極と接地との間には、出力コンデンサＣ２が配置されている。以上が放電路の構成である。

そして、制御回路３が発生する充電制御信号ＴＣ１は、ＮＭＯＳトランジスタＱ２１のゲート電極に直接印加されるとともに、インバータＱ５を介してＰＭＯＳトランジスタＱ１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３のゲート電極に印加されるとともに、インバータＱ６１を介してＰＭＯＳトランジスタＱ４１のゲート電極に印加される。

分配回路２は、実施の形態１と同内容の充電制御信号ＴＣ２，ＴＣ３と、放電制御信号ＴＤ２，ＴＤ３とをそれぞれ出力する。充電制御信号ＴＣ２はＮＭＯＳトランジスタＱ２２のゲート電極に印加され、充電制御信号ＴＣ３はＮＭＯＳトランジスタＱ２３のゲート電極に印加される。また、放電制御信号ＴＤ２はインバータＱ６２を介してＰＭＯＳトランジスタＱ４２のゲート電極に印加され、放電制御信号ＴＤ３はインバータＱ６３を介してＰＭＯＳトランジスタＱ４３のゲート電極に印加される。

このように、基本回路１ｂでは、昇圧チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＰＭＯＳトランジスタは基本構成の通りに１つのＰＭＯＳトランジスタＱ１にて構成され、接地（グランド）側のＮＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３にて構成されている。

また、基本回路１ｂでは、昇圧チャージポンプ回路の基本構成において昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＭＯＳトランジスタは基本構成の通りに１つのＮＭＯＳトランジスタＱ３にて構成され、昇圧出力側が並列接続した３つのＰＭＯＳトランジスタＱ４１，４２，４３にて構成されている。

ここで、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する１つのＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。また、並列接続した３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する１つのＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。

そして、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３それぞれのオン抵抗値の大小関係は、Ｑ２１＞Ｑ２２＞Ｑ２３の関係となっている。また、並列接続した３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３それぞれのオン抵抗値の大小関係は、Ｑ３１＞Ｑ３２＞Ｑ３３の関係となっている。

この構成においても実施の形態１（図２）と同様に、電源起動時の直後では、オン抵抗値が一番大きいＮＭＯＳトランジスタＱ２１，ＰＭＯＳトランジスタＱ４１が充電路および放電路に投入されるので突入電流が制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つＮＭＯＳトランジスタＱ２２，ＰＭＯＳトランジスタＱ４２が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つＮＭＯＳトランジスタＱ２３，ＰＭＯＳトランジスタＱ４３が追加して投入され、以降、その状態が維持される。つまり、出力Ｖｏｕｔに必要な昇圧電力が得られる。

このように、この実施の形態２では、昇圧チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタのうち接地（グランド）側のＭＯＳトランジスタと、昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち昇圧側のＭＯＳトランジスタとを、それぞれ並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成における対応するＭＯＳトランジスタを３分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

実施の形態３．
図４は、この発明の実施の形態３によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。図４において、昇圧回路の基本回路１ｃでは、並列接続された３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。並列接続された３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、それぞれのソース電極は、接地（グランド）に接続されている。以上が充電路の構成である。

また、並列接続された３つのＮＭＯＳトランジスタＱ３１，３２，３３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の他方の電極に接続されている。並列接続された３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３のソース電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３のドレイン電極と接地との間には、出力コンデンサＣ２が配置されている。以上が放電路の構成である。

そして、制御回路３が発生する充電制御信号ＴＣ１は、直接ＮＭＯＳトランジスタＱ２１のゲート電極に印加されるとともに、インバータＱ５１を介してＰＭＯＳトランジスタＱ１１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３１のゲート電極に印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４１のゲート電極に印加される。

分配回路２は、実施の形態１と同内容の充電制御信号ＴＣ２，ＴＣ３と、放電制御信号ＴＤ２，ＴＤ３とをそれぞれ出力する。充電制御信号ＴＣ２はＮＭＯＳトランジスタＱ２２のゲート電極に直接印加されるとともに、インバータＱ５２を介してＰＭＯＳトランジスタＱ１２のゲート電極に印加される。充電制御信号ＴＣ３はＮＭＯＳトランジスタＱ２３のゲート電極に印加されるとともに、インバータＱ５３を介してＰＭＯＳトランジスタＱ１３のゲート電極に印加される。

また、放電制御信号ＴＤ２はＮＭＯＳトランジスタＱ３２のゲート電極に直接印加されるとともに、インバータＱ６２を介してＰＭＯＳトランジスタＱ４２のゲート電極に印加される。放電制御信号ＴＤ３はＮＭＯＳトランジスタＱ３３のゲート電極に直接印加されるとともに、インバータＱ６３を介してＰＭＯＳトランジスタＱ４３のゲート電極に印加される。

このように、基本回路１ｃでは、昇圧チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＭＯＳトランジスタが並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ２２，Ｑ２３にて構成され、接地（グランド）側のＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３にて構成されている。

また、基本回路１ｃでは、昇圧チャージポンプ回路の基本構成において昇圧動作（放電動作）を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ３１，３２，３３にて構成され、昇圧出力側のＭＯＳトランジスタが並列接続した３つのＰＭＯＳトランジスタＱ４１，４２，４３にて構成されている。

ここで、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する１つのＰＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。同様に、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における充電路での対応する１つのＮＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。

また、並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する１つのＮＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。同様に、並列接続した３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３の合成オン抵抗値は、昇圧チャージポンプ回路の基本構成における放電路での対応する１つのＰＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。

そして、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３それぞれのオン抵抗値の大小関係は、Ｑ１１＞Ｑ１２＞Ｑ１３の関係となっている。並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３それぞれのオン抵抗値の大小関係は、Ｑ２１＞Ｑ２２＞Ｑ２３の関係となっている。また、並列接続した３つのＮＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３３それぞれのオン抵抗値の大小関係は、Ｑ３１＞Ｑ３２＞Ｑ３３の関係となっている。並列接続した３つのＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４３それぞれのオン抵抗値の大小関係は、Ｑ４１＞Ｑ４２＞Ｑ４３の関係となっている。

この構成においても実施の形態１（図２）と同様に、電源起動時の直後では、オン抵抗値が一番大きいＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ２１が充電路に投入され、オン抵抗値が一番大きいＮＭＯＳトランジスタＱ３１，ＰＭＯＳトランジスタＱ４１が放電路に投入されるので、突入電流が一層効果的に制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つＰＭＯＳトランジスタＱ１２，ＮＭＯＳトランジスタＱ２２，ＮＭＯＳトランジスタＱ３２，ＰＭＯＳトランジスタＱ４２が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ２３，ＮＭＯＳトランジスタＱ３３，ＰＭＯＳトランジスタＱ４３が追加して投入され、以降、その状態が維持される。つまり、出力Ｖｏｕｔに必要な昇圧電力が得られる。

このように、この実施の形態３では、昇圧チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタと、昇圧動作（放電動作）を行う２つのＭＯＳトランジスタとを、それぞれ、並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成における４つのＭＯＳトランジスタ全てを３分割したのに相当する構成とし、それらを充電路および放電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、昇圧チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

実施の形態４．
図５は、この発明の実施の形態４によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。図５において、反転回路の基本回路１０ａでは、並列接続された３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。ＮＭＯＳトランジスタＱ２のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ソース電極は接地（グランド）に接続されている。以上が充電路の構成である。

また、ＮＭＯＳトランジスタＱ３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ソース電極と接地（グランド）との間には、出力コンデンサＣ２が配置されている。ＰＭＯＳトランジスタＱ４のドレイン電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４のソース電極は接地（グランド）に接続されている。以上が放電路の構成である。

そして、制御回路３が発生する充電制御信号ＴＣ１は、直接ＮＭＯＳトランジスタＱ２のゲート電極に印加されるとともに、インバータＱ５１を介してＰＭＯＳトランジスタＱ１１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３のゲート電極に印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４のゲート電極に印加される。

分配回路１１では、ＡＮＤゲート４，５によって充電制御信号ＴＣ１と時系列化制御信号Ｓ２，Ｓ３とから充電制御信号ＴＣ２，ＴＣ３をそれぞれ発生する。ＡＮＤゲート５が出力する充電制御信号ＴＣ２は、インバータＱ５２を介してＰＭＯＳトランジスタＱ１２のゲート電極に印加される。また、ＡＮＤゲート４が出力する充電制御信号ＴＣ３は、インバータＱ５３を介してＰＭＯＳトランジスタＱ１３のゲート電極に印加される。

このように、基本回路１０ａでは、反転チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＰＭＯＳトランジスタが並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３にて構成され、接地（グランド）側のＮＭＯＳトランジスタは基本構成の通りに１つのＮＭＯＳトランジスタＱ２にて構成されている。

ここで、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する１つのＰＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。そして、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３それぞれのオン抵抗値の大小関係は、Ｑ１１＞Ｑ１２＞Ｑ１３の関係となっている。

図６は、図５に示すチャージポンプ方式電源回路（反転回路）での突入電流制限動作を説明するタイムチャートである。図６に示すように、図５に示すチャージポンプ方式電源回路（反転回路）では、３つの動作周期Ｔ１，Ｔ２，Ｔ３に従って反転動作が行われる。

最初の動作周期Ｔ１は、電源起動直後の動作周期であるが、この最初の動作周期Ｔ１では、時系列化制御信号Ｓ２，Ｓ３は共に低レベルであるので、充電制御信号ＴＣ２，ＴＣ３は、共に低レベルである。したがって、電源起動直後の所定期間Ｔ１は、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うようになっている。

二番目の動作周期Ｔ２では、時系列化制御信号Ｓ２が高レベルになり、充電制御信号ＴＣ２および放電制御信号ＴＤ２が高レベルになる。時系列化制御信号Ｓ３は低レベルのままであるので、充電制御信号ＴＣ３は低レベルのままである。したがって、この二番目の動作周期Ｔ２では、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うのに加えて、充電制御信号ＴＣ２によってＰＭＯＳトランジスタＱ１２がオン・オフ動作を行うようになる。

三番目の動作周期Ｔ３では、時系列化制御信号Ｓ３も高レベルになるので、充電制御信号ＴＣ３も高レベルになる。したがって、この三番目の動作周期Ｔ３では、充電制御信号ＴＣ１によってＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ２がオン・オフ動作を行い、放電制御信号ＴＤ１によってＮＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ４がオン・オフ動作を行うのに加えて、充電制御信号ＴＣ２によってＰＭＯＳトランジスタＱ１２がオン・オフ動作を行い、さらに、充電制御信号ＴＣ３によってＰＭＯＳトランジスタＱ１３がオン・オフ動作を行うようになる。

以上の動作内容を解説する。電源起動時では、フライングコンデンサＣ１や出力コンデンサＣ２は電荷が無い状態であるので、充電電流Ｉ１には、突入電流が含まれている。この場合、フライングコンデンサＣ１への突入電流のピーク値は、充電路を構成する直列配置ＭＯＳトランジスタの直列オン抵抗値と入力電源Ｖｉｎとで決まる。

そこで、電源起動直後では、上記のように、充電路をオン抵抗値の一番大きいＰＭＯＳトランジスタＱ１１を用いて構成を用いて構成する。このようにすれば、充電電流Ｉ１に含まれる突入電流１３のピーク値を小さくすることができる。

但し、この状態では、ＰＭＯＳトランジスタＱ１１のオン抵抗値は大きいので、出力Ｖｏｕｔには必要な反転電力が得られないので、上記のように、一定の遅延を持たせた時系列化制御信号Ｓ２を用いて第２の充電制御信号ＴＣ２を作り、充電路では二番目に大きなオン抵抗値を持つＰＭＯＳトランジスタＱ１２をＰＭＯＳトランジスタＱ１１に並列接続してその合成オン抵抗値を小さくする。これによって、出力Ｖｏｕｔに供給される反転電力が必要な反転電力に向かって増加する。

さらに、一定の遅延を持たせた時系列化制御信号Ｓ３を用いて第３の充電制御信号ＴＣ３を作り、充電路では三番目に大きなオン抵抗値を持つＰＭＯＳトランジスタＱ１３をＰＭＯＳトランジスタＱ１１，Ｑ１２に並列接続してその合成オン抵抗値をさらに小さくして本来のオン抵抗値（約１Ω）にする。以降、この状態を維持する。これによって、出力Ｖｏｕｔには必要な反転電力が供給される。

このように、この実施の形態４では、反転チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタのうち入力電源側のＭＯＳトランジスタを並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成における対応するＭＯＳトランジスタを３分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

実施の形態５．
図７は、この発明の実施の形態５によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。図７において、反転回路の基本回路１０ｂでは、ＰＭＯＳトランジスタＱ１のソース電極は入力電源Ｖｉｎに接続され、ドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。並列接続された３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ソース電極は、接地（グランド）に接続されている。

また、ＮＭＯＳトランジスタＱ３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ソース電極と接地（グランド）との間には、出力コンデンサＣ２が配置されている。ＰＭＯＳトランジスタＱ４のドレイン電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４のソース電極は接地（グランド）に接続されている。

そして、制御回路３が発生する充電制御信号ＴＣ１は、直接ＮＭＯＳトランジスタＱ２１のゲート電極に印加されるとともに、インバータＱ５１を介してＰＭＯＳトランジスタＱ１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３のゲート電極に印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４のゲート電極に印加される。

分配回路１１では、実施の形態４と同様に、充電制御信号ＴＣ２，ＴＣ３をそれぞれ発生する。充電制御信号ＴＣ２は、直接ＮＭＯＳトランジスタＱ２２のゲート電極に印加される。また、充電制御信号ＴＣ３は、直接ＮＭＯＳトランジスタＱ２３のゲート電極に印加される。

このように、基本回路１０ｂでは、反転チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＭＯＳトランジスタは基本構成の通りに１つのＰＭＯＳトランジスタＱ１にて構成され、接地（グランド）側のＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３にて構成されている。

ここで、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する１つのＮＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。そして、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３それぞれのオン抵抗値の大小関係は、Ｑ２１＞Ｑ２２＞Ｑ２３の関係となっている。

この構成においても実施の形態４（図６）と同様に、電源起動時の直後では、オン抵抗値が一番大きいＮＭＯＳトランジスタＱ２１が充電路に投入されるので突入電流が制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つＮＭＯＳトランジスタＱ２２が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つＮＭＯＳトランジスタＱ２３が追加して投入され、以降、その状態が維持される。つまり、出力Ｖｏｕｔに必要な反転電力が得られる。

このように、この実施の形態５では、反転チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタのうち接地（グランド）側のＭＯＳトランジスタを並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成における対応するＭＯＳトランジスタを３分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

実施の形態６．
図８は、この発明の実施の形態６によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。図８において、反転回路の基本回路１０ｃでは、並列接続された３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３のソース電極は入力電源Ｖｉｎに接続され、それぞれのドレイン電極はフライングコンデンサＣ１の一方の電極に接続されている。並列接続された３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、それぞれのソース電極は接地（グランド）に接続されている。以上が充電路の構成である。

また、ＮＭＯＳトランジスタＱ３のドレイン電極はフライングコンデンサＣ１の他方の電極に接続され、ソース電極と接地（グランド）との間には、出力コンデンサＣ２が配置されている。ＰＭＯＳトランジスタＱ４のドレイン電極はフライングコンデンサＣ１の一方の電極に接続され、ＰＭＯＳトランジスタＱ４のソース電極は接地（グランド）に接続されている。以上が放電路の構成である。

そして、制御回路３が発生する充電制御信号ＴＣ１は、直接ＮＭＯＳトランジスタＱ２１のゲート電極に印加されるとともに、インバータＱ５１を介してＰＭＯＳトランジスタＱ１１のゲート電極に印加される。また、制御回路３が発生する放電制御信号ＴＤ１は、直接ＮＭＯＳトランジスタＱ３のゲート電極に印加されるとともに、インバータＱ６を介してＰＭＯＳトランジスタＱ４のゲート電極に印加される。

分配回路１１では、実施の形態４と同様に、充電制御信号ＴＣ２，ＴＣ３をそれぞれ発生する。充電制御信号ＴＣ２は、ＮＭＯＳトランジスタＱ２２のゲート電極に直接印加されるとともに、インバータＱ５２を介してＰＭＯＳトランジスタＱ１２のゲート電極に印加される。また、充電制御信号ＴＣ３は、ＮＭＯＳトランジスタＱ２３のゲート電極に直接印加されるとともに、インバータＱ５３を介してＰＭＯＳトランジスタＱ１３のゲート電極に印加される。

このように、基本回路１０ｃでは、反転チャージポンプ回路の基本構成において充電動作を行う２つのＭＯＳトランジスタのうち、入力電源Ｖｉｎ側のＭＯＳトランジスタが並列接続した３つのＰＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３にて構成され、接地（グランド）側のＭＯＳトランジスタが並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３にて構成されている。

ここで、並列接続した３つのＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する１つのＰＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。そして、並列接続した３つのＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３それぞれのオン抵抗値の大小関係は、Ｑ１１＞Ｑ１２＞Ｑ１３の関係となっている。

また、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３の合成オン抵抗値は、反転チャージポンプ回路の基本構成における充電路での対応する１つのＮＭＯＳトランジスタのオン抵抗値（約１Ω）と等しくなるようになっている。そして、並列接続した３つのＮＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３それぞれのオン抵抗値の大小関係は、Ｑ２１＞Ｑ２２＞Ｑ２３の関係となっている。

この構成においても実施の形態４（図６）と同様に、電源起動時の直後では、オン抵抗値が一番大きいＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ２１が充電路に投入されるので突入電流が一層効果的に制限される。そして、所定時間経過後に、二番目に大きいオン抵抗値を持つＰＭＯＳトランジスタＱ１２，ＮＭＯＳトランジスタＱ２２が追加して投入され、さらに所定時間経過後に、三番目に大きいオン抵抗値を持つＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ２３が追加して投入され、以降、その状態が維持される。つまり、出力Ｖｏｕｔに必要な反転電力が得られる。

このように、この実施の形態６では、反転チャージポンプ回路の基本構成において、充電動作を行う２つのＭＯＳトランジスタを、それぞれ、並列接続した３つのＭＯＳトランジスタにて構成し、つまり基本構成において充電路を構成する２つのＭＯＳトランジスタ全てを３分割したのに相当する構成とし、それらを充電路にオン抵抗値の大きいものから順に時系列的に投入する構成とした。

したがって、反転チャージポンプ回路の基本構成の形態を利用して突入電流を制限することができ、所望の出力電圧を得ることができる。コンデンサをプリチャージする回路や補助のスイッチなど新たな回路の追加を行う必要が無いので、回路規模を小さくすることができる。

ここで、実施の形態１〜６では、並列接続するＭＯＳトランジスタのオン抵抗値に大小の差を付けているが、同じオン抵抗値であってもよい。この並列接続するＭＯＳトランジスタのオン抵抗値に大小の差を付けない場合は、いずれかを順にオン動作させれば良い。

また、充電用のＭＯＳトランジスタの入力側に在る全ＭＯＳトランジスタの合成オン抵抗値と出力側に在る全ＭＯＳトランジスタの合成オン抵抗値とが等しい場合について説明したが、両者の合成オン抵抗値は、等しくなくとも良い。

また、動作周期Ｔ１〜Ｔ３を発生する制御回路は、動作周期Ｔ１を長い期間にし、動作周期Ｔ３を短い期間にするように制御しても良い。

なお、以上説明した実施の形態１〜６では、並列接続するＭＯＳトランジスタの個数を３個として説明したが、並列接続個数は、基本的には、２以上であればよい。並列接続個数が２の場合は、並列接続個数が３の場合よりも精度は若干劣るが、突入電流の制限は同様に行うことができる。

以上のように、この発明にかかるチャージポンプ方式電源回路は、回路規模の増大を招来することなく突入電流を制限するのに有用である。

この発明の実施の形態１によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。 図１に示すチャージポンプ方式電源回路（昇圧回路）での突入電流制限動作を説明するタイムチャートである。 この発明の実施の形態２によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。 この発明の実施の形態３によるチャージポンプ方式電源回路（昇圧回路）の構成を示す回路図である。 この発明の実施の形態４によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。 図５に示すチャージポンプ方式電源回路（反転回路）での突入電流制限動作を説明するタイムチャートである。 この発明の実施の形態５によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。 この発明の実施の形態６によるチャージポンプ方式電源回路（反転回路）の構成を示す回路図である。 チャージポンプ方式電源回路（昇圧回路）の基本構成を示す回路図である。 図９に示すチャージポンプ方式電源回路（昇圧回路）の動作を説明するタイムチャートである。

符号の説明

１ａ，１ｂ，１ｃ，１０ａ，１０ｂ，１０ｃ 基本回路
２，１１ 分配回路
３ 制御回路
４，５，６，７ ＡＮＤゲート
Ｑ１，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ４，Ｑ４１，Ｑ４２，Ｑ４３ ＰＭＯＳトランジスタ
Ｑ２，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ３，Ｑ３１，Ｑ３２，Ｑ３３ ＮＭＯＳトランジスタ
Ｑ５，Ｑ６，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ６１，Ｑ６２，Ｑ６３ インバータ

Claims (6)

1. コンデンサを入力電圧まで充電する動作を行う２つの充電用ＭＯＳトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う２つの昇圧用ＭＯＳトランジスタとを備えるチャージポンプ方式電源回路において、
   前記２つの充電用ＭＯＳトランジスタの少なくとも一方は、並列接続した複数個のＭＯＳトランジスタで構成され、
   前記並列接続した複数個のＭＯＳトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
   を備えることを特徴とするチャージポンプ方式電源回路。
2. 前記並列接続した複数個のＭＯＳトランジスタはそれぞれが異なるオン抵抗値を有し、
   前記駆動手段は、前記並列接続した複数個のＭＯＳトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項１に記載のチャージポンプ方式電源回路。
3. コンデンサを入力電圧まで充電する動作を行う２つの充電用ＭＯＳトランジスタと、前記コンデンサの充電電圧に前記入力電圧を加算して昇圧する動作を行う２つの昇圧用ＭＯＳトランジスタとを備えるチャージポンプ方式電源回路において、
   前記２つの昇圧用ＭＯＳトランジスタの少なくとも一方は、並列接続した複数個のＭＯＳトランジスタで構成され、
   前記並列接続した複数個のＭＯＳトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
   を備えることを特徴とするチャージポンプ方式電源回路。
4. 前記並列接続した複数個のＭＯＳトランジスタはそれぞれが異なるオン抵抗値を有し、
   前記駆動手段は、前記並列接続した複数個のＭＯＳトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項３に記載のチャージポンプ方式電源回路。
5. コンデンサを入力電圧まで充電する動作を行う２つの充電用ＭＯＳトランジスタと、前記コンデンサの充電電圧を反転して出力する動作を行う２つの反転用ＭＯＳトランジスタとを備えるチャージポンプ方式電源回路において、
   前記２つの充電用ＭＯＳトランジスタの少なくとも一方は、並列接続した複数個のＭＯＳトランジスタで構成され、
   前記並列接続した複数個のＭＯＳトランジスタのそれぞれを最終的には全てがオン動作するように時系列的にオン動作させる駆動手段、
   を備えることを特徴とするチャージポンプ方式電源回路。
6. 前記並列接続した複数個のＭＯＳトランジスタはそれぞれが異なるオン抵抗値を有し、
   前記駆動手段は、前記並列接続した複数個のＭＯＳトランジスタをオン抵抗値の大きいものから順に時系列的にオン動作させることを特徴とする請求項５に記載のチャージポンプ方式電源回路。
   
   
   
   

Images