JP2005285197A - 半導体記憶装置 - Google Patents

Abstract

【課題】 低電源電圧下においても、高精度でセンス動作を行なって正確なデータの読出を行なうことのできる不揮発性半導体記憶装置を提供する。
【解決手段】 読出回路（４）のセンスアンプに対し、電源電圧として、内部電圧発生回路（６）から内部電源電圧ＶＣＣよりも高い昇圧電圧Ｖｂｓを供給し、また内部データ線（ＤＢ）を介してのビット線プリチャージ電流は、内部電源電圧から供給する。
【選択図】 図１

Description

この発明は、半導体記憶装置に関し、特に、メモリセルを流れる電流を参照セルを流れる電流と比較してその比較結果に基づいてメモリセルの記憶データを読出す半導体記憶装置に関する。より特定的には、この発明は、不揮発性半導体記憶装置のメモリセルの記憶データを正確に読出すための構成に関する。

消費電力および発熱量を低減するために、半導体集積回路装置においては、電源電圧が低くされてきている。半導体記憶装置においても、同様、電源電圧が低くされてきている。このような半導体記憶装置の１つの不揮発性半導体記憶装置においては、メモリセルデータの読出しは、電流センス方式のセンスアンプ（電流センスアンプ）を用いて行われる。電流センスアンプは、定電流を供給するカレントミラー段を含み、選択メモリセルの駆動電流と参照セルの駆動電流とを比較し、その比較結果に基づいた内部データを出力し、これにより選択メモリセルのデータを読出す。

このような電流センスアンプにおいては、正確にセンス動作を行なうためには、カレントミラー段を構成するトランジスタは、飽和領域で動作させる必要がある。飽和領域においては、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の場合、次式を満たすことが要求される。

Ｖｄｓ≧Ｖｇｓ−Ｖｔｈ
ここで、Ｖｄｓはドレイン−ソース間電圧を示し、Ｖｇｓはゲート−ソース間電圧を示し、Ｖｔｈはしきい値電圧を示す。

ＰチャネルＭＯＳトランジスタでセンスアンプのカレントミラーを構成する場合、ソースに電源電圧が供給され、ドレインに比較結果に応じた電圧が生成される。したがって、上式から明らかなように、電源電圧が低くなる場合、ＭＯＳトランジスタを飽和領域で動作させるのが極めて困難となり、高精度でセンス動作を行なうのは困難となる。

ＰチャネルＭＯＳトランジスタは、通常、ゲート電極がＮ型不純物を導入したポリシリコンで構成され、ＰチャネルＭＯＳトランジスタの場合、ゲート電極と半導体基板の仕事関数の差により、しきい値電圧の絶対値が大きくなる（Ｎ型ゲート電極により電子が半導体基板表面に引き寄せられ、チャネル形成時、反転層ができにくくなる）。このＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を小さくするため、表面に、Ｐ型不純物を導入する。このため、半導体基板表面よりも内部にチャネルが形成される。このようなＭＯＳトランジスタが、埋込チャネルＭＯＳトランジスタと呼ばれる。

この埋込チャネルは、ソースおよびドレイン領域と同じ導電型の不純物が添加される領域である。このような埋込チャネル型ＭＯＳトランジスタにおいては、基板内部をキャリア（正孔）が通過するため、移動度が大きくなり、しきい値電圧の絶対値低下時のサブスレッショルド特性が劣化し、リーク電流が増加するという問題が生じる。このため、低しきい値化が困難であり、ＰチャネルＭＯＳトランジスタは、導通状態とするためには、ある程度のゲート−ソース間電圧は必要とされ、低電圧化が、ＮチャネルＭＯＳトランジスタに比べて困難である。したがって、このような電流センスアンプにおけるカレントミラー段においてＰチャネルＭＯＳトランジスタを利用する場合、低電源電圧下では、正確なセンス動作を高精度で行なうことができなくなるという問題が生じる。

このセンス動作を高精度で行なうことを目的とする構成が、特許文献１（特開平４−２１６３９７号公報）に示されている。この特許文献１に示される構成においては、差動増幅器とオフセット手段とでセンス回路を構成し、メモリセルアレイのノーマルビット線と参照セルが接続される参照ビット線とに異なる大きさの電流を供給する。この特許文献１は、このオフセット電流を流すことにより、電流オフセット型センスアンプの静的特性および動的特性を、改良することを図る。

また、このような半導体記憶装置においては、動作温度に従ってメモリセルを流れる電流が異なる。メモリセルデータを正確に読出すためには、このような温度特性を補償して、メモリセル電流を検出してデータを読出す必要がある。

このような動作温度の相違に基づくメモリセル電流の温度依存性を補償するための構成が、特許文献２（特表２００３−５３０６５６号パンフレット）に示されている。この特許文献２においては、プログラム（書込および消去）動作時においてビット線に所定値以上のリーク電流が生じていないかを検証する自動プログラム妨害消去検証（ＡＰＤＥＶ）動作時のワード線電圧を温度補償する構成が示されている。

また、メモリセル電流の温度依存性を補償することを図る構成が、特許文献３（特開２００３−２１７２８７号公報）において示されている。この特許文献３においては、メモリセル電流の温度依存性を、ワード線電圧の温度依存性およびビット線の放電時間の温度依存性とを制御して相殺し、温度依存性の少ないメモリセルのしきい値電圧分布を得ることを図る。

また、同様、メモリセルのしきい値電圧分布の温度依存性を低減することを図る構成が、特許文献４（特開２００１−３５１７７号公報）に示されている。この特許文献４に示される構成においては、温度依存性を有する電流を発生する電流源と温度に依存しない一定の電流を生成する電流源とを用い、これらの電流源を選択的に用いて、温度特性を正および負両方ともに調整することを図っている。
特開平４−２１６３９７号公報 特表２００３−５３０６５６号パンフレット 特開２００３−２１７２８７号公報 特開２００１−３５１７７号公報

特許文献１に示される構成においては、ノーマルメモリセルが接続されるノーマルビット線と参照セルが接続される参照ビット線に対し、供給する電流をアンバランスとすることにより、負荷アンバランス型センス回路と同様の特性を実現し、また、この負荷アンバランス型センス回路の電源電圧に対する制限をなくすことを図る。

しかしながら、この特許文献１に示される構成においては、常時、ノーマルビット線および参照ビット線にアンバランスな電流を供給しており、選択的に、ノーマルビット線のみまたは参照ビット線のみに負荷電流を供給して、メモリセル特性の検証を行なうことはできない。

特許文献２に示される構成においては、Ｐ型抵抗素子およびＮ型抵抗素子の抵抗値の温度依存性の異なることを利用して、これらのＰ型抵抗素子およびＮ型抵抗素子を選択的に組合せて、動作温度に応じて抵抗値の予め定められた傾きを生成して、ワード線印加電圧の温度補償を行なっている。したがって、この特許文献２に示される構成においては、温度に応じて、Ｐ型抵抗素子およびＮ型抵抗素子の組合せを、適応的に調節する必要があり、その温度制御が困難であるという問題が生じる。

特許文献３に示される構成においても、ワード線電圧に温度依存性を持たせることにより、メモリセル電流の温度依存性を相殺している。しかしながら、この特許文献３に示される構成においては、ノーマルメモリセルおよび参照メモリセルの特性の温度依存性が異なる場合については何ら考慮してない。

特許文献４に示される構成においても、同様、メモリセル電流の温度依存性を補償するために、ワード線電圧に、メモリセル電流の温度依存性を相殺するような温度依存性を持たせている。しかしながら、この特許文献４においても、ノーマルメモリセルと参照メモリセルの駆動電流の温度依存性が異なる場合については、何ら考察していない。

また、これらの特許文献１から４においては、内部電源電圧低下時においても、高精度でセンス動作を行なうためのセンスアンプの構成およびセンス動作については考察していない。

それゆえ、この発明の目的は、低電源電圧下においても、正確にメモリセルデータを読出すことのできる半導体記憶装置を提供することである。

この発明の他の目的は、多値データを高精度で読出すことのできる電流センスアンプを備える半導体記憶装置を提供することである。

この発明のさらに他の目的は、動作環境の影響を受けることなく正確にメモリセルデータの読出を行うことのできる不揮発性半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体記憶装置は、複数のメモリセルと、複数のメモリセルの選択メモリセルのデータを検出するセンス増幅回路を備える。このセンス増幅回路は、内部電源電圧よりも高い電圧を受ける昇圧電源ノードと、この昇圧電源ノードに動作時結合され、メモリセルを流れる電流に応じてメモリセルの記憶データを読出す読出部と、この内部電源電圧を受けるノードに結合され、プリチャージ指示信号に応答してメモリセルへ内部電源ノードからの電流を供給して選択メモリセルが接続されるデータ線を所定電位にプリチャージするプリチャージ段とを含む。

この発明の第２の観点に係る半導体記憶装置は、各々がゲートを有し、そのしきい値電圧によりデータを記憶するトランジスタで構成される複数のメモリセルと、これらのメモリセルと同一構造を有する参照セルと、複数のメモリセルの選択メモリセルの駆動電流と参照セルの駆動電流をセンスして選択メモリセルのデータを読出すセンス増幅回路と、参照セルおよび選択メモリセルのゲートに印加する電圧を生成するゲート電圧発生回路を備える。このゲート電圧発生回路は、選択メモリセルの通常データ読出モード時には参照セルおよび選択メモリセルのゲートに対する電圧として同一レベルの電圧を生成し、選択メモリセルの書込または消去の検証モード時には、メモリセルの駆動電流分布範囲の上下端の位置のメモリセルについては、通常モード時と異なるレベルの電圧を選択メモリセルのゲート電圧として生成する。

この発明の第３の観点に係る半導体記憶装置は、複数のメモリセルと、参照メモリセルと、複数のメモリセルの選択メモリセルに接続される第１のノードと参照セルに接続される第２のノードとを有し、これらの第１および第２のノードを流れる電流に従って選択メモリセルのデータを読出すセンス増幅器を備える。この第１のノードの容量値は、第２のノードの容量値よりも大きくされる。

この発明の第４の観点に係る半導体記憶装置は、選択メモリセルに接続される第１のノードと参照セルに接続される第２のノードとを有し、第１および第２のノードを流れる電流に従って選択メモリセルのデータを検出するセンス増幅回路と、これら第１および第２のノードにそれぞれ結合され、活性化時、定電流をこれらの第１および第２のノードから駆動する第１および第２の定電流源を備える。これらの第1および第2の定電流源は個別に活性化することができる。

この発明の第５の観点に係る半導体記憶装置は、少なくとも１行に整列して配置され、各々がゲートを有しかつそのゲート電圧／駆動電流特性が温度依存性を有するトランジスタを含み、このトランジスタのしきい値電圧に応じてデータを記憶するメモリセルと、メモリセルのトランジスタのゲート電圧／駆動電流特性の温度依存性を補償する温度依存性を有するワード線駆動電圧を発生する電圧発生回路と、行に整列して配置されるメモリセルに対応して配置され、メモリセルトランジスタのゲートが接続される少なくとも１本のワード線と、この１本のワード線の選択時、電圧発生回路の発生するワード線駆動電圧を１本のワード線に伝達するワード線選択回路を備える。この電圧発生回路からのワード線駆動電圧は、制御信号に従って、正および負の温度依存性のいずれをも有することが可能である。

第１の観点の半導体記憶装置においては、センス増幅回路の電源電圧として、内部電源電圧よりも高い電圧を供給している。したがって、内部電源電圧が低電圧化される場合においても、その読出部を構成するトランジスタを飽和領域で動作させることができ、安定に、センス動作を行なうことができる。

第２の観点に係る半導体記憶装置においては、メモリセルの駆動電流分布範囲の上下端の位置のメモリセルの検証時には、そのゲート電圧を通常動作モード時と異なる電圧レベルに設定しており、メモリセルのしきい値電圧分布を高精度に制御することができ、多値データ記憶時においても、正確に、データの読出を行なうことができる。

この発明の第３の観点に係る半導体記憶装置においては、参照セルが接続する第２のノードの容量値が、ノーマルメモリセルが接続される第１のノードよりも小さくされており、この容量値のアンバランスにより、センスノードの電圧を高速で所定電圧レベルに収束させることができ、アクセス時間を短縮することができる。

この発明の第４の観点に係る半導体記憶装置においては、参照セルおよびノーマルセルに結合されるセンスノードそれぞれに、活性化時定電流を駆動する定電流源を接続しており、メモリセルおよび参照セルをそれぞれ独立に、電流特性を検証することができる。

この発明の第５の観点に係る半導体記憶装置においては、メモリセルのトランジスタのゲート電圧とその駆動電流との間の特性の温度依存性を補償する温度依存性を有するワード線駆動電圧を発生し、このワード線駆動電圧は、制御信号により正および負の温度依存性を有することが可能である。したがって、最適な電圧レベルに、動作温度に応じてワード線駆動電圧を設定することができ、メモリセルトランジスタを流れる電流の温度依存性を補償することができる。これにより、参照メモリセルとメモリセルのしきい値電圧の温度依存性が異なる場合においても、正確に、メモリセル電流を、温度依存性を持たせることなく生成することができ、正確なセンス動作が保証される。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１において、この発明の実施の形態１に従う不揮発性半導体記憶装置は、行列状に配列される不揮発性メモリセルを有するメモリセルアレイ１を含む。メモリセルアレイ１においては、メモリセル行に対応してワード線が配置され、また、メモリセル列に対応してビット線が配置される。しかしながら、図１においては、図面を簡略化するために、これらのワード線およびビット線は、示していない。

不揮発性半導体記憶装置は、さらに、メモリセルアレイ１のアドレス指定された行を選択しかつ選択行のワード線を所定の電圧レベルへ駆動する行選択駆動回路２と、メモリセルアレイ１の列（ビット線）を選択する列選択回路３と、データ読出時、列選択回路３により選択された列上のメモリセルのデータを読出す読出回路４と、この不揮発性半導体記憶装置の各種の内部動作を制御する制御回路５と、制御回路５の制御の下に、データの書込／消去および読出に必要な内部電圧Ｖｗを生成しかつ読出回路４に対する昇圧電圧Ｖｂｓを供給する内部電圧発生回路６を含む。

制御回路５は、内部電源電圧ＶＣＣを動作電源電圧として受け、また、内部電圧発生回路６は、外部からの電源電圧ＶＥＸを動作電源電圧として受ける。この外部電源電圧ＶＥＸは、内部電源電圧ＶＣＣと同一電圧レベルであってもよく、また、異なる電圧レベルであってもよい。読出回路４へは、また内部電源電圧ＶＣＣが与えられる。

メモリセルアレイ１においては、データを記憶するノーマルメモリセル（以下、単にメモリセルと称す）と選択メモリセルのデータ読出時の参照電流を供給する参照セルが配置される。読出回路４は、データ読出時、選択メモリセルと参照セルの駆動電流を比較し、その比較結果に基づいて読出データＲＤを生成する。

列選択回路３は、列アドレス信号をデコードする列アドレスデコーダと、列アドレスデコーダからの列選択信号（およびブロック選択信号）とにしたがって選択列のビット線を読出回路４に接続する列選択ゲートを含む。

制御回路５は、たとえばコマンドデコーダで構成され、外部から与えられる動作モード指示に従って各種動作制御信号を生成する。図１においては、この制御回路５は内部電圧発生回路６および行選択駆動回路２の動作を制御するように示すが、この制御回路５は、また読出回路４におけるデータ読出動作をも制御し、また、列選択回路３に含まれる列アドレスデコード回路の動作および印加電圧レベルをも制御する。

図２は、図１に示す読出回路４に含まれるセンスアンプ（センス増幅回路）の構成の一例を示す図である。図２において、センスアンプは、昇圧電源ノードＮＤ１と内部ノードＮＤ２の間に接続されかつそのゲートにセンス活性化信号♯ＳＥを受けるＰチャネルＭＯＳトランジスタＰＱ１と、内部ノードＮＤ２と内部ノードＲＥＦＮとの間に接続されかつそのゲートが内部ノードＲＥＦＮに接続されるＰチャネルＭＯＳトランジスタＰＱ２と、内部ノードＮＤ２と内部ノードＣＥＬＮの間に接続されかつそのゲートが内部ノードＲＥＦＮに接続されるＰチャネルＭＯＳトランジスタＰＱ３と、プリチャージ指示信号♯ＰＣの活性化時導通し、内部ノードＲＥＦＮへ内部電源ノードＮＤ３からプリチャージ電流Ｉｐｇを供給するＰチャネルＭＯＳトランジスタＰＱ４と、プリチャージ指示信号♯ＰＣの活性化時導通し、内部電源ノードＮＤ４から内部ノードＣＥＬＮへプリチャージ電流Ｉｐｇを供給するＰチャネルＭＯＳトランジスタＰＱ５を含む。

電源ノードＮＤ３およびＮＤ４へは、内部電源電圧ＶＣＣが供給される。一方、昇圧電源ノードＮＤ１へは、内部電源電圧ＶＣＣよりも高い昇圧電圧Ｖｂｓが供給される。プリチャージ電力Ｉｐｇを、内部電源電圧ＶＣＣから生成する。昇圧電圧Ｖｂｓは、このセンスアンプのセンス動作においてのみ利用される。これにより、昇圧電圧Ｖｂｓを発生する回路の消費電流を低減し、電流消費の増大を抑制する。

これらのＰチャネルＭＯＳトランジスタＰＱ１−ＰＱ５は、その構成は後に説明するが、通常の埋込チャネル方式のＰチャネルＭＯＳトランジスタで構成される。

センスアンプは、さらに、内部ノードＲＥＦＮと内部読出データ線ＲＥＦＢＤの間に接続されかつそのゲートに一定のバイアス電圧Ｖｂｉａｓを受けるＮチャネルＭＯＳトランジスタＮＱ１と、内部ノードＣＥＬＮと内部読出データ線（センスノード）ＣＥＬＢＤの間に接続されかつそのゲートにバイアス電圧Ｖｂｉａｓを受けるＮチャネルＭＯＳトランジスタＮＱ２と、センスアンプ活性化信号♯ＳＥ２の非活性化時導通し、参照データ線ＲＥＦＢＤを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ３と、センスアンプ活性化信号♯ＳＥ２の非活性化時導通し、内部読出データ線ＣＥＬＢＤを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ４と、相補イコライズ指示信号ＥＱおよび♯ＥＱの活性化時導通し、内部ノードＲＥＦＮおよびＣＥＬＮを電気的に短絡するＣＭＯＳトランスミッションゲートＴＸ１と、相補イコライズ指示信号ＥＱおよび♯ＥＱの活性化時導通し、参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤを電気的に短絡するＣＭＯＳトランスミッションゲートＴＸ２を含む。

参照データ線ＲＥＦＢＤは、データ読出時、参照セルＲＭＣに参照ビット線ＲＢＬを介して接続され、また、内部読出データ線ＣＥＬＢＤは、データ読出時、ビット線ＢＬを介してメモリセル（ノーマルメモリセル）ＮＭＣに接続される。これらの参照セルＲＭＣおよびメモリセルＮＭＣのゲートは、共通にワード線ＷＬに接続される。なお、図２においては、このメモリセルおよび参照セルを選択するためのコラム選択ゲート（列選択回路３内に含まれる）は示していない。

図３は、図２に示すセンスアンプの動作を示すタイミング図である。以下、図２に示すセンスアンプの動作を、図３に示すタイミング図を参照して説明する。

時刻ｔ１以前においては、センスアンプは非活性状態にあり、センスアンプ活性化信号♯ＳＥ２、プリチャージ指示信号♯ＰＣ、センス活性化信号♯ＳＥおよびイコライズ指示信号♯ＥＱはＨレベルであり、イコライズ指示信号ＥＱがＬレベルである。この状態においては、ＰチャネルＭＯＳトランジスタＰＱ１が非導通状態にあり、内部ノードＮＤ２はフローティング状態にある。また、プリチャージ用のＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５もオフ状態にある。ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４がオン状態にあり、参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤは接地電圧レベルに維持される。またＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ２がオン状態であり、内部ノードＲＥＦＮおよびＣＥＬＮが電気的に短絡され、また、参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤが電気的に短絡されて同一電位に維持される。

時刻ｔ１において、内部データの読出動作が開始される。この時刻ｔ１においてイコライズ指示信号ＥＱがＨレベル、補のイコライズ指示信号♯ＥＱがＬレベルとなり、ＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ２がオフ状態となり、内部ノードのイコライズが完了する。また、センスアンプ活性化信号♯ＳＥ２がＬレベルとなり、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４がオフ状態となり、データ線ＲＥＦＢＤおよびＣＥＬＢＤの接地電位レベルへのプリチャージが完了する。

さらに、この時刻ｔ１において、プリチャージ指示信号♯ＰＣがＬレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ４およびＰＱ５がオン状態となり、プリチャージ電流Ｉｐｇが、それぞれ参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤへ供給される。これらの参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤは、それぞれ、図示しない列選択ゲートを介して参照セルＲＭＣおよび選択メモリセルＮＭＣに結合され、これらのプリチャージ電流Ｉｐｇが、参照ビット線ＲＢＬおよびビット線ＢＬに供給される。

バイアス電圧Ｖｂｉａｓをゲートに受けるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２が、ソースフォロアモードで動作し、この参照データ線ＲＥＦＢＤおよび内部読出データ線ＣＥＬＢＤの電圧レベルが、一定電圧レベル（Ｖｂｉａｓ−ＶＴＨＮ：ＶＴＨＮは、ＮチャネルＭＯＳトランジスタのしきい値電圧）に維持される。一方、内部ノードＲＥＦＮおよびＣＥＬＮは、このプリチャージ電流Ｉｐｇにより、内部電源電圧ＶＣＣレベルにまで充電される。これらのＭＯＳトランジスタＮＱ１およびＮＱ２により、内部ノードＲＥＦＮおよびＣＥＬＮは、容量的にデータ線ＲＥＦＢＤおよびＣＥＬＢＤから分離され、データ線ＲＥＦＢＤおよびＣＥＬＢＤの電位レベルの変動の影響を受けない。

時刻ｔ２において、プリチャージ指示信号♯ＰＣがＨレベルとなり、ＭＯＳトランジスタＰＱ４およびＰＱ５がオフ状態となり、内部ノードＲＥＦＮおよびＣＥＬＮのプリチャージならびに参照ビット線ＲＢＬおよびビット線ＢＬの所定電位へのプリチャージが完了する。

また、時刻ｔ２において、センス活性化信号♯ＳＥがＬレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ１がオン状態となり、センスアンプが活性化され、ＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３が、昇圧ノードＮＤ１から電流を供給する。ＭＯＳトランジスタＰＱ２およびＰＱ３は、ＭＯＳトランジスタＰＱ２をマスタとするカレントミラー段を構成し、同じ大きさの電流を供給する。

このとき、まだイコライズ指示信号ＥＱおよび♯ＥＱはそれぞれＨレベルおよびＬレベルであり、ＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ２がオン状態である。したがって、内部ノードＲＥＦＮおよびＣＥＬＮが、参照セルＲＭＣおよびメモリセルＮＭＣの駆動電流ＩｒｅｆおよびＩｃｅｌに応じて、同一電圧レベルでそれらの電圧レベルが低下する。

時刻ｔ３において、イコライズ指示信号ＥＱおよび♯ＥＱがそれぞれＬレベルおよびＨレベルとなり、ＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ２がオフ状態となる。このときには、内部ノードＲＥＦＮおよびＣＥＬＮの電圧レベルは十分低下しており、ＭＯＳトランジスタＰＱ２およびＰＱ３は、十分に飽和領域で動作し、そのカレントミラー動作により、参照セルＲＭＣに対する参照電流Ｉｒｅｆと同じ大きさの電流が、内部ノードＣＥＬＮへ供給される。この参照電流ＩｒｅｆとメモリセルＮＭＣの駆動電流Ｉｃｅｌの差に応じて、内部ノードＣＥＬＮおよびＲＥＦＮの間に電位差が高速で生じる。

時刻ｔ４において、センス活性化信号♯ＳＥおよびセンスアンプ活性化信号ＳＥ２がともにＨレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ１がオフ状態、ＭＯＳトランジスタＮＱ３およびＮＱ４がオン状態となり、センス動作が完了し、データ線ＲＥＦＢＤおよびＣＥＬＢＤが再び、接地電圧レベルにプリチャージされる。このデータ線ＲＥＦＢＤおよびＣＥＬＢＤの接地電圧レベルへの駆動により、ＭＯＳトランジスタＮＱ１およびＮＱ２を介して、内部ノードＲＥＦＮおよびＣＥＬＮも、接地電圧レベルに放電されて、これらの内部ノードＲＥＦＮおよびＣＥＬＮも接地電圧レベルにプリチャージされる。

ＣＭＯＳトランスミッションゲートＴＸ１およびＴＸ２を用いて、センス動作時、内部ノードＲＥＦＮおよびＣＥＬＮをイコライズしつつ参照電流Ｉｒｅｆおよびセル電流Ｉｃｅｌを供給することにより、メモリセルＮＭＣの駆動電流のカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３が十分飽和領域で動作させることができ、最も感度の高い領域で高速でセンス動作を行なうことができる。

内部ノードＲＥＦＮおよびＣＥＬＮの電位変化は、ＭＯＳトランジスタＮＱ１およびＮＱ２の機能により、内部データ線ＲＥＦＢＤおよびＣＥＬＢＤへは伝達されない。すなわち、ＭＯＳトランジスタＮＱ１およびＮＱ２により、内部ノードＲＥＦＮおよびＣＥＬＮは、データ線ＲＥＦＢＤおよびＣＥＬＢＤと容量的に分離されており、セル電流Ｉｃｅｌおよび参照電流Ｉｒｅｆの大きさに応じて、内部ノードＣＥＬＮおよびＲＥＦＮに高速で電位変化を生じさせることができる。

図４は、図２に示されるセンスアンプに含まれるＰチャネルＭＯＳトランジスタの断面構造を概略的に示す図である。図４において、ＰチャネルＭＯＳトランジスタは、Ｎ型半導体基板領域（たとえばウェルまたは基板）７Ａと、この半導体基板領域７Ａ表面に間をおいて形成されるＰ型不純物領域７Ｂおよび７Ｃと、これらの不純物領域７Ｂおよび７Ｃの間の基板領域表面に形成されるＰ型不純物ドープ層９Ａと、この不純物ドープ層９Ａ上に図示しないゲート絶縁膜を介して形成されるゲート電極８を含む。このゲート電極８は、通常、Ｎ型不純物をドープした多結晶シリコンで構成される。

この図４に示すＰチャネルＭＯＳトランジスタにおいては、ゲート電極８が、Ｎ型半導体であり、この半導体基板領域７Ａ表面の電子が、ゲート電極層８方向へ移動する。この半導体基板領域１０表面の電子の影響を相殺するために、Ｐ型不純物ドープ層９Ａを設ける。この場合、チャネル領域９Ｂは、このＰ型不純物ドープ層９Ａ下部に形成され、埋込チャネルを形成する。この埋込チャネル９Ａにおいては、ゲート電極８にソース領域（不純物領域７Ｂまたは７Ｃ）の電圧レベルよりも低い電圧レベルを印加することにより、電子が半導体基板領域７Ａ表面から下部へ移動し、空乏層が広がり、埋込チャネル領域９Ｂに、反転層が形成され、このＰチャネルＭＯＳトランジスタがオン状態となる。

この図４に示す埋込チャネル方式のＰチャネルＭＯＳトランジスタにおいては、Ｐ型不純物ドープ層９Ａが設けられており、このため、オフリーク電流が流れるため、しきい値電圧の絶対値を十分に小さくすることができない。また、しきい値電圧の絶対値がＮＭＯＳトランジスタと比べて大きく、また、多数キャリアも質量の大きいホールであり、その電流駆動力もＮチャネルＭＯＳトランジスタと比べて小さい。したがって、ＰチャネルＭＯＳトランジスタを利用する場合、一般的には、チャネル幅を広くして、電流駆動力を大きくする対策がとられる。しかしながら、この昇圧電圧Ｖｂｓを用いることにより、内部電源電圧ＶＣＣが低い場合においても、センスアンプ動作時、このカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３およびＰＱ１を飽和領域で動作させることができまた、電流駆動力も大きくすることができる。これにより、安定に、センスアンプにおいてカレントミラー段のＰチャネルＭＯＳトランジスタが、ゲート電圧に従って自乗特性で規定される大きさの電流を駆動することができ、正確なセンス動作を行なうことができる。

したがって、ＮチャネルＭＯＳトランジスタに対して、Ｎ型不純物をドープしたポリシリコンをゲート電極として利用し、一方、ＰチャネルＭＯＳトランジスタに対しては、Ｐ型不純物をドープした多結晶シリコンをゲート電極として利用するデュアルゲートプロセスを用いる必要がなく、製造工程が簡略化される。

［変更例］
図５は、この発明の実施の形態１に従うセンスアンプの変更例の構成を示す図である。図５において、センスアンプは、内部ノードＮＤ１と内部ノードＲＥＦＮの間に接続されかつそのゲートが内部ノードＲＥＦＮに接続されるＰチャネルＭＯＳトランジスタＰＱ１０と、内部ノードＮＤ１およびＮＤ１０の間に接続されかつそのゲートが内部ノードＲＥＦＮに接続されるＰチャネルＭＯＳトランジスタＰＱ１１と、内部ノードＮＤ１と内部ノードＮＤ１１の間に接続されかつそのゲートが内部ノードＣＥＬＮに接続されるＰチャネルＭＯＳトランジスタＰＱ１２と、内部ノードＮＤ１と内部ノードＣＥＬＮの間に接続されかつそのゲートが内部ノードＣＥＬＮに接続されるＰチャネルＭＯＳトランジスタＰＱ１３と、相補イコライズ指示信号ＥＱおよび♯ＥＱに従って、内部ノードＮＤ１０およびＮＤ１１を電気的に短絡するＣＭＯＳトランスミッションゲートＴＸ１０と、内部ノードと接地ノードの間に接続されかつそのゲートが内部ノードＮＤ１０に接続されるＮチャネルＭＯＳトランジスタＮＱ１０と、内部ノードＮＤ１１と接地ノードの間に接続されかつそのゲートが内部ノードＮＤ１０に接続されるＮチャネルＭＯＳトランジスタＮＱ１１を含む。

この図５に示すセンスアンプの他の構成は、図２に示すセンスアンプの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ＰチャネルＭＯＳトランジスタＰＱ４、ＰＱ５およびＰＱ１０−ＰＱ１３は、すべて埋込チャネル方式のＰチャネルＭＯＳトランジスタで構成される。ＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１がカレントミラー段を構成し、またＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１がカレントミラー段を構成し、またさらに、ＰチャネルＭＯＳトランジスタＰＱ１２およびＰＱ１３が、カレントミラー段を構成する。

図５に示すセンスアンプの動作は、図３に示すタイミング図により示される。内部ノードＲＥＦＮおよびＣＥＬＮを同一電位に維持した状態で、参照電流Ｉｒｅｆおよびセル電流Ｉｃｅｌをセンス動作時流す。ＭＯＳトランジスタＰＱ１０およびＰＱ１１により参照電流Ｉｒｅｆと同じ大きさの電流がノードＮＤ１０に供給され、また、ＭＯＳトランジスタＮＱ１０およびＮＱ１１により、同じ大きさの電流が、ノードＮＤ１０およびＮＤ１１により駆動される。

ＭＯＳトランジスタＰＱ１２およびＰＱ１３が、カレントミラー段を構成し、セル電流Ｉｃｅｌと同じ大きさの電流を、内部ノードＮＤ１１へ供給する。したがって、イコライズ完了後のセンス動作時、内部ノードＮＤ１０およびＮＤ１１には、これらの参照電流Ｉｒｅｆおよびセル電流Ｉｃｅｌの大きさに応じた電位差が生じる。したがって、内部ノードＮＤ１１またはＮＤ１０の電位を内部読出データとして出力することにより、高速で、メモリセルデータを読出すことができる。

この図５に示すセンスアンプの構成の場合、内部ノードＮＤ１０およびＮＤ１１に、参照電流Ｉｒｅｆおよびセル電流Ｉｃｅｌの電位差が生じる。したがって、メモリセルデータ読出時、内部ノードＲＥＦＮおよびＣＥＬＮの容量の影響を抑制することができ、高速で、かつ高精度でメモリセルデータを読出すことができる。

この図５に示すセンスアンプにおいても、昇圧電源ノードＮＤ１に内部電源電圧ＶＣＣよりも高い昇圧電圧Ｖｂｓを供給することにより、カレントミラー段を構成するＭＯＳトランジスタＰＱ１０−ＰＱ１３およびＮＱ１０，ＮＱ１１を、飽和領域で動作させることができ、高速で、カレントミラー動作により、メモリセルデータの電流センスを行なって内部読出データを生成することができる。

以上のように、この発明の実施の形態１に従えば、メモリセルデータを読出すセンスアンプの電源電圧に、内部電源電圧よりも高い昇圧電圧を用いており、カレントミラー段を構成するトランジスタを飽和領域で低電源電圧下においても確実に動作させることができ、高精度でセンス動作を行なうことができる。

また、参照ビット線およびビット線のプリチャージは、内部電源電圧を利用しており、昇圧電圧は、センス動作のみに利用しており、この昇圧電圧生成のための消費電力を低減することができる。

［実施の形態２］
図６は、実施の形態１におけるセンスアンプに供給される昇圧電圧Ｖｂｓを発生する部分の構成を概略的に示す図である。図６に示す昇圧電圧発生部は、図１に示す内部電圧発生回路６に含まれる。

図６において、昇圧電圧発生部は、動作モード指示信号ＡＣＴと低電圧指示信号ＬＶＣを受けるＡＮＤ回路１０と、ＡＮＤ回路１０の出力信号に応答して選択的に活性化され、活性化時、チャージポンプ動作により昇圧電圧を生成するポンプ回路１１と、補の動作モード指示信号♯ＡＣＴと低電圧指示信号ＬＶＣを受けるＡＮＤ回路１２と、ＡＮＤ回路１２の出力信号に従って活性化され、活性化時、チャージポンプ動作により、昇圧電圧を生成するスタンバイポンプ回路１３と、動作モード指示信号ＡＣＴと補の低電圧指示信号♯ＬＶＣを受けるＡＮＤ回路１４と、ＡＮＤ回路１４の出力信号の活性化時動作し、外部電源電圧を降圧して降圧電圧を生成する内部降圧回路（ＶＤＣ回路）１５と、補の動作モード指示信号♯ＡＣＴと補の低電圧指示信号♯ＬＶＣを受けるＡＮＤ回路１６と、ＡＮＤ回路１６の出力信号に従って選択的に活性化され、活性化時、外部電源電圧を降圧するスタンバイＶＤＣ回路１７と、低電圧指示信号ＬＶＣの活性化時導通し、ポンプ回路１１およびスタンバイポンプ回路１３の出力電圧をセンス昇圧電圧Ｖｂｓとして伝達するトランスファーゲート１８と、補の低電圧指示信号♯ＬＶＣの非活性時導通し、ＶＤＣ回路１５およびスタンバイＶＤＣ回路１７の生成電圧をセンス昇圧電圧Ｖｂｓとして伝達するトランスファーゲート１９を含む。

図６においては、このトランスファーゲート１８および１９が、それぞれＮチャネルＭＯＳトランジスタで構成される場合を一例として示す。これらのトランスファーゲート１８および１９は、ＣＭＯＳトランスミッションゲートで構成されてもよく、また、ボルテージフォロアで構成されても良い。

動作モード指示信号ＡＣＴは、この不揮発性半導体記憶装置がアクセスされるときに活性状態となり、動作サイクル期間中Ｈレベルに維持される。補の動作モード指示信号ＡＣＴは、この不揮発性半導体記憶装置がスタンバイ状態のときに活性化される。

定電圧指示信号ＬＶＣは、外部電源電圧（ＶＥＸ）が１．８Ｖであり、昇圧電圧Ｖｂｓが２．５Ｖのときに活性化される（Ｈレベルに設定される）。一方、外部電源電圧（ＶＥＸ）が３．３Ｖであり、昇圧電圧Ｖｂｓが、２．５Ｖの場合に、補の低電圧指示信号♯ＬＶＣがＨレベルに設定される。

したがって、外部電源電圧が、たとえば１．８Ｖであり、昇圧電圧Ｖｂｓが、外部電源電圧よりも高い場合には、ＶＤＣ回路１５およびスタンバイＶＤＣ回路１７は、常時非活性状態に維持される。一方、ポンプ回路１１およびスタンバイポンプ回路１３が、この不揮発性半導体記憶装置のアクティブサイクルおよびスタンバイサイクルにそれぞれ活性化され、昇圧動作を行なって昇圧電圧Ｖｂｓを生成する。トランスファーゲート１８が導通状態に設定され、これらのポンプ回路１１およびスタンバイポンプ回路１３の出力電圧が昇圧電圧として伝達される。

一方、外部電源電圧が、３．３Ｖであり、昇圧電圧Ｖｂｓよりも高い場合には、低電圧指示信号ＬＶＣがＬレベルに設定され、補の低電圧指示信号♯ＬＶＣがＨレベルに設定される。この状態においては、ポンプ回路１１およびスタンバイポンプ回路１３は、ＡＮＤ回路１０および１２の出力信号が常時Ｌレベルであるため、非活性状態に維持される。また、トランスファーゲート１８も非導通状態に維持される。トランスファーゲート１９が、導通状態となるため、ＡＮＤ回路１４および１６の出力信号に従って、ＶＤＣ回路１５およびスタンバイＶＤＣ回路１７が、それぞれ、この不揮発性半導体記憶装置のアクティブサイクルおよびスタンバイサイクル時に活性化されて、降圧動作により、たとえば２．５Ｖの内部電圧を生成して、センス昇圧電圧Ｖｂｓを生成する。

図７は、昇圧電圧Ｖｂｓの電圧変化許容範囲を概略的に示す図である。ポンプ回路１１およびスタンバイポンプ回路１３を用いて外部電源電圧を昇圧して昇圧電圧Ｖｂｓを生成する場合、ポンプ動作により、この昇圧電圧Ｖｂｓには、リップルが生じる。この場合、昇圧電圧Ｖｂｓの上限値は、この昇圧電圧Ｖｂｓを使用するＭＯＳトランジスタの耐圧（デューティを考慮する）で決定される。一方、この昇圧電圧Ｖｂｓの下限値は、センス動作時にビット線を介してメモリセルのドレインに印加される読出電圧に要求される電圧レベルを必要期間維持する電圧レベルに設定される（この場合、昇圧電圧の下限電圧レベルは、バイアス電圧Ｖｂｉａｓの電圧レベルに応じて決定される）。これらの上下限値を満たすように、ポンプ回路１１およびスタンバイポンプ回路１３のポンプ数、レベル検知精度、応答速度およびデカップル容量値を設定する。

図８は、ポンプ回路１１の構成の一例を概略的に示す図である。図８において、ポンプ回路１１は、並列に設けられるチャージポンプ２０ａ−２０ｎと、出力ノードＮＤＡからの昇圧電圧Ｖｂｓの電圧レベルを検出するレベル検出回路２１と、レベル検出回路２１の出力信号に従って選択的に活性化され、活性化時、ポンプクロック信号ＰＣＫを生成するクロック発生回路２２を含む。出力ノードＮＤＡには、デカップル容量２３が接続され、昇圧電圧Ｖｂｓを安定化する。

レベル検出回路２１およびクロック発生回路２２へは、図６に示すＡＮＤ回路１０からのイネーブル信号ＥＮＰが与えられ、このイネーブル信号ＥＮＰの活性化時、レベル検出回路２１およびクロック発生回路２２が動作する。レベル検出回路２１は、このイネーブル信号ＥＮＰの活性化時、昇圧電圧Ｖｂｓが所定電圧レベル以上のときに、クロック発生回路２２のクロック発生動作を停止させ、所定電圧レベル以下となると、クロック発生回路２２にポンプクロック信号ＰＣＫを発生させる。

クロック発生回路２２は、たとえばリングオシレータで構成され、レベル検出回路２１の出力信号とイネーブル信号ＥＮＰがともに活性状態のときに、所定の周期のポンプクロック信号ＰＣＫを生成する。

チャージポンプ２０ａ−２０ｎは、ポンプクロック信号ＰＣＫに従って容量素子を利用するチャージポンプ動作を行なって、出力ノードＮＤＡへ電荷を供給して、昇圧電圧Ｖｂｓを生成する。

このレベル検出回路２１の検出精度、および応答速度と、デカップル容量２３の容量値およびチャージポンプ２０ａ−２０ｎの数を、図７に示す昇圧電圧の上限値および下限値を満たすように設定する。

図９は、図６に示すＶＤＣ回路１５の構成の一例を概略的に示す図である。図９において、ＶＤＣ回路１５は、出力ノードＮＤＢ上の電圧Ｖｂｓと基準電圧ＶＲＦとを比較する比較回路２５と、比較回路２５の出力信号に従って外部電源ノードから出力ノードＮＤＢへ電流を供給する電流ドライブトランジスタ２６と、出力ノードＮＤＢの電圧を安定化するデカップル容量２７を含む。

比較回路２５は、図６に示すＡＮＤ回路１４の出力信号（イネーブル信号）ＥＮＶに従って選択的に活性化される。比較回路２５は、活性化時、出力ノードＮＤＢ上の電圧Ｖｂｓと基準電圧ＶＲＦとを比較し、電圧Ｖｂｓが基準電圧ＶＲＦよりも高いときには、電流ドライブトランジスタ２６をオフ状態とする。一方、この電圧Ｖｂｓが基準電圧ＶＲＦよりも低いときには、比較回路２５は、電流ドライブトランジスタ２６のコンダクタンスを大きくして、外部電源ノードから出力ノードＮＤＢへ電流を供給させて、電圧Ｖｂｓの電圧レベルを上昇させる。

この電流ドライブトランジスタ２６および出力ノードＮＤＢおよび比較回路２５のフィードバックループの応答特性、比較回路２５の比較精度およびデカップル容量２７の容量値を適当な値に設定することにより、センス昇圧電源電圧Ｖｂｓのリップルを、図７示す上下限値の範囲内に設定することができる。

図１０は、低電圧指示信号ＬＶＣおよび♯ＬＶＣを発生する部分の構成の一例を示す図である。図１０においては、ヒューズプログラム回路３０により、低電圧指示信号ＬＶＣおよび♯ＬＶＣが生成される。このヒューズプログラム回路３０は、溶断可能なリンク素子（ヒューズ素子）を含み、このリンク素子を選択的に溶断することにより、これらの低電圧指示信号ＬＶＣおよび♯ＬＶＣの一方をＬレベル、他方をＨレベルに設定する。

この図１０に示すヒューズプログラム回路３０の構成に代えて、特定のボンディングパッドの電圧レベルをボンディングワイアなどにより設定して、低電圧指示信号ＬＶＣおよび♯ＬＶＣが生成されてもよい。また、これに代えて、マスク配線を用いて、マスタスライス工程のスライス工程においてこれらの信号ＬＶＣおよび♯ＬＶＣの電圧レベルが設定されてもよい。

なお、スタンバイポンプ回路１３およびスタンバイＶＤＣ回路１７も、それぞれ、ポンプ回路１１およびＶＤＣ回路１５と同様の構成を有し、スタンバイ時の電圧Ｖｄｓのリーク電流などに起因する電圧レベルの低下を補償することが要求されるだけである。したがって、これらのスタンバイポンプ回路１３およびスタンバイＶＤＣ回路１７は、電荷供給力は小さく、応じて、生成されるリップルも小さく、応答速度およびレベル検出精度は、アクティブサイクル時に動作するポンプ回路１１およびＶＤＣ回路ほど、厳格には要求されない。

以上のように、この発明の実施の形態２に従えば、センス昇圧電源電圧を、ポンプ回路またはＶＤＣ回路を用いて生成しており、外部電源電圧レベルに応じて、センス昇圧電源電圧を生成する回路を切り替えることにより、最適レベルのセンス昇圧電源電圧を生成することができる。

また、外部電源電圧の電圧レベルが異なる用途に対しても、同一の回路構成で対応することができ、設計効率が改善される。

［実施の形態３］
図１１は、この発明の実施の形態３に従う不揮発性半導体記憶装置のデータ読出部の構成を概略的に示す図である。図１１において、センスアンプ４０は、図２または図５に示す構成を一例として有する。このセンスアンプ４０に接続される内部読出データ線ＣＥＬＢＤおよびおよび参照データ線ＲＥＦＢＤには、それぞれ容量ＣＢＤおよびＣＲＢＤが接続される。

内部読出データ線（以下、セルセンスノードと称す）ＣＥＬＢＤが、列選択ゲート回路４２を介してメモリセルアレイ４３のメインビット線ＭＢＬ０−ＭＢＬｎに接続される。この列選択ゲート回路４２においては、Ｙ選択信号ｙ０−Ｙｎをそれぞれゲートに受けるＹ選択ゲートＹＧ０−ＹＧｎが、メインビット線ＭＢＬ０−ＭＢＬｎそれぞれに対応して設けられる。メインビット線ＭＢＬ０−ＭＢＬｎは、それぞれ、図示しないブロック選択ゲートを介してビット線ＢＬ０−ＢＬｎに接続される。図１１においては、このブロック選択ゲートは図面を簡略するために示していない。

ビット線ＢＬ０−ＢＬｎには、メモリセルＮＭＣ０−ＮＭＣｎがそれぞれ接続される。１行に整列して配置されるメモリセルＮＭＣ０−ＮＭＣｎに対してワード線ＷＬが共通に設けられる。メインビット線ＭＢＬ０−ＭＢＬｎそれぞれには、容量Ｃ０−Ｃｎが存在する。この容量Ｃ０−Ｃｎは、配線容量などの寄生容量であってもよく、また対向する電極およびこれらの対向する電極の間の絶縁膜を有する現実の容量素子で構成されてもよい。

センスアンプ４０に接続される参照データ線（以下、参照センスノードと称す）ＲＥＦＢＤには、参照セル選択ゲート回路４４を介して参照セルアレイ４５に結合される。この参照セルアレイ４５は、ワード線ＷＬに結合される参照セルＲＭＣ１−ＲＭＣ３を含む。これらの参照セルＲＭＣ１−ＲＭＣ３は、それぞれ、導通時、参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３を駆動する。これらの参照電流Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３は、互いに値が異なり、４値データ読出時において読出データに応じて、これらの参照セルＲＭＣ１−ＲＭＣ３から選択的に１つを導通状態とすることにより、４値データの値を、２分割探索法に従って判定する。

この参照セルアレイ４５においても、メモリセルアレイ４３と同様ブロック選択ゲートを介して参照セルが参照メインビット線ＭＢＲ１−ＭＢＲ３に結合される。これらの参照メインビット線ＭＢＲ１−ＭＢＲ３には、容量ＣＲ１−ＣＲ３がそれぞれ存在する。これらの容量ＣＲ１−ＣＲ３も、また、配線容量などの寄生容量であってもよく、また現実の容量素子であってもよい。

これらの参照メインビット線ＭＢＲ１−ＭＢＲ３それぞれに対応して、セル選択ゲートＹＧＲ１−ＹＧＲ３が設けられる。これらのセル選択ゲートＹＧＲ１−ＹＧＲ３のゲートへは、セル選択信号ＹＲ１−ＹＲ３がそれぞれ与えられる。これらのセル選択ゲートＹＧＲ１−ＹＧＲ３は、それぞれ、参照データ線（参照センスノード）ＲＥＦＢＤに共通に結合される。

メモリセルＮＭＣ０−ＮＭＣｎは、それぞれ、４値データを格納する。この場合、参照セル選択信号ＹＲ１−ＹＲ３のうちの参照セル選択信号ＹＲ２が選択状態へ駆動され、まず中間値の参照電流Ｉｒｅｆ２を供給し、メモリセルの駆動電流Ｉｃｅｌと比較される。この第１回目の比較結果に従って、セル選択信号ＹＲ１およびＹＲ３の一方が選択状態へ駆動される。したがって、これらの参照セル選択信号ＹＲ１−ＹＲ３は、選択メモリセルの記憶情報に応じて、その選択シーケンスが決定される。

メモリセルのデータ読出時（センス時）においては、ワード線ＷＬの電圧レベルは一定である。参照セルを切換え、参照電流を変更することにより、ワード線電圧を変更する場合に比べて高速で、センスアンプ４０によるセンス動作を行なってメモリセルデータを読出す。

この図１１に示す構成において、センスノードＣＥＬＢＤおよびＲＥＦＢＤの付随する容量は、以下の関係を満たすように設定される。

ＣＢＤ＋Ｃｉ＞ＣＲＢＤ＋ＣＲｊ：
ｉ＝０−ｎ，ｊ＝１−３
すなわち、セルセンスノードＣＥＬＢＤに接続される容量の値が、参照センスノードＲＥＦＢＤの容量値よりも常に大きくされる。次に、図１１に示す不揮発性半導体記憶装置の４値データ読出時の動作について説明する。

図１２は、メモリセルＮＭＣ０−ＮＭＣｎの電流分布を概略的に示す図である。これらのメモリセルＮＭＣ０−ＮＭＣｎは、４値データ（００）、（０１）、（１０）、および（１１）のいずれかを記憶しており、これらの４値データ（００）、（０１）、（１０）、および（１１）の順に、メモリセルの駆動電流（セル電流）が大きくされる（しきい値電圧が小さくなる）。参照電流Ｉｒｅｆ１は、データ（００）および（０１）に対応するセル電流の間の電流値であり、参照電流Ｉｒｅｆ２は、データ（０１）および（１０）に対応する電流の間の電流値である。参照電流Ｉｒｅｆ３は、データ（１０）および（１１）に対応する電流の間の電流値である。

４値データ読出時においては、まず参照セルＲＭＣ２を選択し、参照電流Ｉｒｅｆ２を生成する。選択メモリセルの記憶データに応じて、この参照電流Ｉｒｅｆ２よりも大きなセル電流または小さなセル電流が駆動され、この大小判定により、上位ビットが“０”または“１”であると判定される。この判定結果に基づいて、参照電流が、参照電流Ｉｒｅｆ１またはＩｒｅｆ３に設定される。これにより、下位ビットが“０”であるか“１”であるかが判定される。これらの２回のセンス動作により、４値データを読出すことができる。

図１３は、この図１１に示す不揮発性半導体記憶装置のデータ読出時の動作を示すタイミング図である。以下、図１３を参照して、図１１に示す不揮発性半導体記憶装置のデータ読出動作について説明する。

まず、ワード線ＷＬが選択状態へ駆動され、その電圧レベルが所定の電圧レベルのＨレベルとなる。

次いで、列選択ゲート回路４２において、Ｙ選択信号Ｙｉがアドレス信号に従って選択状態へ駆動され、この選択列のメインビット線ＭＢＬｉが、セルセンスノードＣＥＬＢＤに結合される。同様、また参照セル選択ゲート回路４４において、参照セル選択信号ＹＲ２がＨレベルとなり、参照セルＲＭＣ２に接続される参照メインビット線ＭＢＲ２が、参照センスノードＲＥＦＢＤに結合される。

次いで、センスアンプ４０が活性化され、先の実施の形態１において説明したように、センスアンプ４０内からのプリチャージ電流に従ってセンスノードＣＥＬＢＤおよびおよびＲＥＦＢＤが所定の電圧レベルへ駆動される。これらのセンスノードＣＥＬＢＤおよびＲＥＦＢＤの電圧レベルが一定電圧レベルとなると、参照セルＲＭＣ２および選択メモリセルＮＭＣｉ（図示せず）のドレイン電位が同じとなる。これにより、センスアンプ４０において、この選択メモリセルＮＭＣｉと参照セルＲＭＣ２の駆動電流の差動増幅を行なうことができる。

参照セル選択信号ＹＲ２により、選択メモリセルＮＭＣｉの上位ビットの読出が完了すると、一旦、Ｙ選択信号Ｙｉおよび参照セル選択信号ＹＲ２が、Ｌレベルとなる。センスアンプ４０が一旦非活性化され、センスノードＣＥＬＢＤおよびＲＥＦＢＤが接地電圧レベルにプリチャージされる。再び、Ｙ選択信号Ｙｉと参照セル選択信号ＹＲ１またはＹＲ３が選択状態へ駆動される。参照セル選択信号ＹＲ１およびＹＲ３のいずれが選択状態へ駆動されるかは、先の１回目のセンス動作により読出されたデータにより決定される。１回目のセンス動作と同様のセンス動作が、センスノードＣＥＬＢＤおよびＲＥＦＢＤが同一電圧レベルに収束した後に実行される。

このセンス動作時において、センスノードＣＥＬＢＤおよびＲＥＦＢＤの容量値は不平衡である。センスアンプ４０によるプリチャージ動作時においては、図１４に示すように、センスノードＲＥＦＢＤとＣＥＬＢＤは、ＣＭＯＳトランスミッションゲートＴＸ２により電気的に短絡された状態にある。したがって、参照センスノードＲＥＦＢＤに対する容量ＣＲＢ（＝ＣＲＢＤ＋ＣＲｊ）が、セルセンスノードＣＥＬＢＤの容量（＝ＣＢＤ＋Ｃｉ）よりも小さいため、この参照センスノードＲＥＦＢＤの電位は、セルセンスノードＣＥＬＢＤの電位よりも早く上昇する。このときＣＭＯＳトランスミッションゲートＴＸ２はオン状態であるため、参照センスノードＲＥＦＢＤからセルセンスノードＣＥＬＢＤへ電流Ｉｓｈが流れ、プリチャージ電流Ｉｐｇに加えて、選択メモリセルが接続されるビット線へ供給される。これにより、セルセンスノードＣＥＬＢＤの電位上昇速度が増加され、高速で、これらのセンスノードＣＥＬＢＤおよびＲＥＦＢＤを所定電圧レベルに収束させることができ、応じて早いタイミングでセンス動作を行なうことができる。センスノードの容量値が非平衡状態であるため、２回目のセンス動作時においても、再び、高速で、これらのセンスノードＣＥＬＢＤおよびＲＥＦＢＤを所定の電圧レベルへ収束させることができ、同様に、２回目のセンス動作開始タイミングをも早くすることができ、応じてアクセス時間を短縮することができる。

なお、このセンスアンプ４０の参照センスノードＲＥＦＢＤに接続する容量の容量値を、選択メモリセルが接続されるセルセンスノードＣＬＢＤの容量値よりも小さくする構成としては、現実の容量素子が、それらの容量値が調整されて、これらのセンスノードＲＥＦＢＤおよびＣＥＬＢＤに接続されてもよく、また、この参照センスノードＲＥＦＢＤの配線の長さ／幅を小さくして、その寄生容量を小さくすることにより実現されてもよい。

なお、上述の説明においては、メモリセルＮＭＣが、４値データを格納している場合について説明している。しかしながら、このメモリセルが２値データ（“１”および“０”）を記憶するメモリセルの場合であっても、同様、１回のセンス動作が行なわれるだけであり、センス動作開始タイミングを早くすることができ、アクセス時間を短縮することができる。

以上のように、この発明の実施の形態３に従えば、センスアンプの参照センスノードの容量を、このセンスアンプのセルセンスノードの容量よりも小さくしており、高速で、これらのセンスノードおよび参照センスノードの電位を所定電圧レベルに収束させることができ、アクセス時間を短縮することができる。

［実施の形態４］
図１５は、この発明の実施の形態４におけるメモリセルの記憶データのしきい値電圧の分布の一例を概略的に示す図である。図１５においては、４値データを記憶するメモリセルのしきい値電圧の分布を示す。データ（１１）を記憶するメモリセルのしきい値電圧は、電圧Ｖ３よりも低い。データ（１０）を記憶するメモリセルのしきい値電圧は、電圧Ｖ２およびＶ３の間に分布する。データ（０１）を記憶するメモリセルのしきい値電圧は、電圧Ｖ１およびＶ２の間に分布する。データ（００）を記憶するメモリセルのしきい値電圧は、電圧Ｖ１よりも高い電圧レベルであり、また、データ読出時にワード線に与えられるワード線読出電圧ＶＷＬよりも低い電圧レベルである。メモリセルのしきい値電圧が低いほど、ワード線読出電圧ＶＷＬ印加時のメモリセル電流Ｉｃｅｌが大きくなる。したがって、データ（１１）を記憶するメモリセルの駆動電流が、データ（００）を記憶するメモリセルの駆動電流よりもデータ読出時大きくなる。

消去動作時および書込動作時においては、このメモリセルの記憶データに応じて、そのしきい値電圧が設定される。今、しきい値電圧が最も低くされる状態を消去状態と呼ぶことにする。すなわち、データ（１１）を記憶する状態が、消去状態である。この消去動作後、記憶データに応じて、順次、メモリセルのしきい値が高くされ、データの書込が行なわれる。この書込動作時および消去動作時においては、しきい値電圧の分布範囲の上限および下限内に、メモリセルのしきい値電圧が存在するかのベリファイ動作が行なわれる。

ベリファイ動作時においては、ベリファイセンスアンプを用いてベリファイ参照電流を生成して各データに応じた上限電流および下限電流を設定して、メモリセル電流が、そのベリファイ参照電流の規定する領域内に存在するかの判定が行なわれる。このベリファイ動作時において、ワード線へは、従来、通常のデータ読出時（外部へのデータ読出）と同様のワード線読出電圧ＶＷＬが印加される。

４値データを書込んだ後のメモリセルの電流分布としては、図１２に示される電流分布が得られる。このような電流分布に基づいてベリファイ動作を行なう場合、各セル電流領域の上限値および下限値のベリファイ電流が生成されて、メモリセルの駆動電流と比較される。ベリファイ時に用いられるベリファイセンスアンプは、通常のデータ読出用のセンスアンプと同一構成を有しており、ベリファイ動作およびデータ読出動作にセンスアンプが共用されてもよいが、以下では説明を簡単にするため、ベリファイセンスアンプと読出用のセンスアンプ（実施の形態１において詳細に説明したセンスアンプ）は、別々に設けられるとして説明する。

このベリファイ動作時において、図１６に示すように、電流分布領域の下端（データ００）の下部の領域のメモリセルに対するベリファイ動作時においては、ワード線電圧（メモリセルトランジスタのゲート電圧）を、通常のデータ読出時に与えられる電圧ＶＷＬよりも高い電圧レベルに設定してベリファイ動作を行なう。電流分布の下端のセルのベリファイ動作時、読出電圧ＶＷＬ印加時におけるセル電流が、図１７に示すように下側ベリファイ電流Ｉｖｅｒ０よりも低いメモリセルに対しては、ほぼオフ状態であり、駆動電流は極めて小さい。センスアンプにおいては、通常の読出時と同程度のセル電流が供給することにより、メモリセルデータを正確にセンスして正確なベリファイ動作を保証することができる。この場合、下限電流よりも小さなセル電流のメモリセルに対しては再度消去を行って、そのしきい値電圧を高くすることにより、正確に、駆動電流分布、すなわち、しきい値電圧分布を狭くすることができ、多値データ記憶時における各データ値に対応する駆動電流分布領域を狭くすることができ、多値データの各参照電流に対するマージンを大きくすることができる。

この電流分布のメモリセルのベリファイ時、すなわち下限電流のベリファイ時においては、通常のデータ読出時に印加される読出ワード線電圧ＶＷＬよりも高い電圧ＶＷＬＨをベリファイ時に印加する。この場合、図１７の破線で示す領域メモリセルの駆動電流が大きくなり、下側ベリファイ電流Ｉｖｅｒ０よりも高くなり、これらのメモリセルが、データ（００）を格納していることが検証される。また、正確に、データ（００）のメモリセルの分布領域の上限ベリファイ時においては、上限ベリファイ電流を供給して、データ（００）を記憶するメモリセルの駆動電流が、参照電流Ｉｒｅｆ１よりも下部にあることが識別される。このデータ（００）の記憶するメモリセルの電流分布の識別可能領域を、下限側において広くすることができ、正確な検証動作を行なうことができる。

一方、この電流分布の上部のメモリセルの検証時においては、図１６に示すように、読出ワード線電圧ＶＷＬよりも低いゲート電圧を印加する。この状態において、図１８に示すように、通常の読出ワード線電圧ＶＷＬ印加時の破線で示すメモリセルの駆動電流は、それよりも低いベリファイワード線電圧ＶＷＬＬ印加時には小さくなり、上限ベリファイ電流Ｉｖｅｒ１よりも小さい電流レベルに低下する。

電流分布上端のメモリセルにおいては、過剰に電流が流れ、配線抵抗などにおける電圧降下で、ビット線電圧レベルを維持することができなくなり、メモリセルのドレイン電圧が低下する。この結果、セル電流Ｉｃｅｌが低減されるため、上側に広がるメモリセル電流分布を正確に得ることができない。また、このような電流分布上端のメモリセルが駆動する過剰電流は、センスアンプの電源に昇圧電圧を用いる場合消費電流が大きくなり、昇圧電圧発生部は、安定に昇圧電圧を生成することができなくなる可能性がある。メモリセル電流分布上端のベリファイ動作時においては、ワード線電圧を、読出ワード線電圧ＶＷＬよりも低い電圧ＶＷＬＬに設定し、ベリファイ動作を行なうことにより、読出ワード線電圧ＶＷＬを印加したベリファイ動作時よりも、広範囲のメモリセル電流の分布を識別することができ、過剰セル電流を駆動するメモリセルを識別して、そのしきい値電圧を高くして、駆動電流を低減することができる。これにより、電流分布の上限の識別可能領域が広くなり、その識別結果に従ってしきい値電圧の調整を行うことにより、しきい値電圧分布すなわちしきい値電圧分布を狭くすることができ、センスアンプに対するセル電流の分布を小さくすることができ、正確なセンス動作を保証することができる。

したがって、この書込／消去時のベリファイ動作時に、読出ワード線電圧ＶＷＬを用いてベリファイ動作を行なう構成に代えて、そのベリファイ対象のメモリセルの電流分布の位置に応じてワード線電圧を変更することにより、メモリセル電流分布の上限および下限の識別の範囲を広くすることができ、書込／消去のベリファイを正確に行なうことができ、書込／消去時間を短縮することができる。

また、中央の参照電流Ｉｒｅｆ１、Ｉｒｅｆ２およびＩｒｅｆ３の近傍の電流分布でのベリファイ動作時においては、ベリファイ時のワード線電圧を読出ワード線電圧ＶＷＬと同じ電圧レベルに設定する。これにより、データ読出時とベリファイ動作時のワード線電圧が同じであり、ベリファイ時および通常動作時において高精度のセンス動作を行なうことができる。

なお、図１８において、メモリセル電流分布の上限領域のメモリセルのベリファイ動作時において、単に、ワード線に印加される電圧を、電圧ＶＷＬＬに設定し、このときのセル電流が、参照電流Ｉｒｅｆ３よりも高い電流であるかを判定するベリファイ動作が行なわれてもよい。たとえば、データ（１１）の記憶するメモリセルにおいて、ワード線に６Ｖ印加時、下限領域が６０μＡの電流を駆動し、上限のメモリセルが１００μＡを駆動する状態を考える。この場合、ワード線電圧を４Ｖに設定し、上限領域のメモリセルの駆動電流を、６０μＡに設定する。センスアンプにおいて、データ（１１）の上限領域および下限領域いずれにおいてもメモリセル電流がともに６０μＡであり、ベリファイ電流として、参照電流Ｉｒｅｆ３と同じ大きさの電流を利用することにより、正確なベリファイ動作を行なうことができる。ただし、この場合、参照セルにおいては、同様、ワード線電圧が低下しており、その駆動電流が小さくされているため、参照セルの駆動する参照電流を利用して、上限領域のベリファイ動作を行なうことはできない（参照電流を駆動する電流が、参照電流Ｉｒｅｆ３よりも小さくなっているため）。この場合、ベリファイ電流を、ベリファイ参照セルまたは定電流回路を利用して別途生成してベリファイ動作を行う。

また、データ（００）の電流分布の下限領域についても、ベリファイワード線電圧を高くしてベリファイ電流として参照電流Ｉｒｅｆ１が用いられても良い。この場合においても、参照電流は、ベリファイ電流発生回路を利用して生成する。

図１９は、この発明の実施の形態４に従う半導体記憶装置のベリファイ動作を示すフロー図である。以下、図１９を参照して、この発明の実施の形態４に従うベリファイ動作について説明する。なお、以下の説明においては、メモリセルのしきい値電圧の低い状態から順次しきい値電圧を高い状態へ設定する書込シーケンスを一例として示す。

ベリファイ動作時において、まずメモリセルがすべてしきい値電圧が低い状態に設定され、分布上限（電流分布の上限値）に対するベリファイ動作が行なわれるかの判定が行なわれる（ステップＳＴ１）。この電流分布の上限のセルに対するベリファイ動作が行なわれる場合、ワード線電圧を電圧ＶＷＬＬに設定し、また、参照電流としてベリファイ電流Ｉｖｅｒ１を設定し、ベリファイ動作を実行する（ステップＳＴ２）。

一方、ステップＳＴ１において分布上限以外のセルに対するベリファイであると判定されると、次いで、セル電流分布の下限値、すなわちしきい値電圧の最も大きい状態に対するベリファイ動作が行なわれるかの判定が実行される（ステップＳＴ３）。電流分布の下限領域のメモリセルに対するベリファイ動作である場合には、ワード線電圧が、電圧ＶＷＬＨに設定され、また、参照電流としてベリファイ電流Ｉｖｅｒ０が設定され、ベリファイ動作が実行される（ステップＳＴ４）。

電流分布の上限領域および下限領域いずれでもない場合には、対応の記憶データの領域の電流分布の上限または下限に応じてベリファイ電流が設定される。このとき、ワード線には、読出ワード線電圧ＶＷＬに設定され、ベリファイ動作が実行される（ステップＳＴ５）。

ステップＳＴ２、ＳＴ４およびＳＴ５におけるベリファイ動作により、正確に対応のメモリセルがベリファイ電流条件（ベリファイ電流以下または以上）を満たしているかの判定が行なわれる（ステップＳＴ６）。このベリファイ判定動作時において、所定の条件が満たされていると判定された場合には、各ベリファイ動作シーケンスに応じて次の処理が実行される（ステップＳＴ７）。一方、ベリファイ動作時において、この不良セル、すなわちベリファイ条件を満たさないメモリセルが存在する場合には、再び、その不良セルのしきい値電圧を調整することが再び行なわれる（ステップＳＴ８）。この再試行のステップ（ＳＴ８）が実行された後、再び、ステップＳＴ１に戻り、ベリファイ動作が実行される。

ベリファイ動作は、メモリセルの記憶データに応じて消去を含む各データ書込後、各データについて実行される。

メモリセルデータの書込／消去が実行されるとき、予め定められたベリファイシーケンスに従ってベリファイ動作が実行される。このベリファイ動作時、図１に示す制御回路５の制御の下に、内部電圧発生回路６からのワード線電圧Ｖｗの電圧レベルを調整し、またベリファイ電流が、ベリファイ対象のデータに応じた電流レベルに設定されて、図１に示す読出回路４に含まれるベリファイセンスアンプに供給される。この場合、読出回路４内のセンスアンプが、ベリファイ動作およびデータ読出動作両者において共通に用いられる場合には、参照セルからの参照電流に代えて、ベリファイ電流がセンスアンプへ供給される。

以上のように、この発明の実施の形態４に従えば、メモリセルの電流分布の上限および下限に対し、ベリファイ時のワード線電圧を調整しており、下限領域のメモリセルおよび上限領域のメモリセルの識別可能領域を広くすることができ、正確なベリファイ動作を行なうことができる。

また、電流分布の上限および下限領域の間の領域のメモリセルに対しては、データ読出と同じ電圧レベルのベリファイ電圧が供給されており、ベリファイ動作時およびデータ読出動作モード時において同じマージンでセンス動作を行なうことができ、データ読出時および書込／消去ベリファイ時におけるセンス動作を高精度に一致させることができ、高精度のセンス動作を実現することができる。

［実施の形態５］
図２０は、この発明の実施の形態５に従う不揮発性半導体記憶装置のセンスアンプに関連する部分の構成を示す図である。図２０において、センスアンプ４０は、実施の形態１に示すセンスアンプと同様の構成を備え、センスノードＣＥＬＢＤおよびＲＥＦＢＤが、それぞれ、メモリセルＮＭＣおよび参照セルＲＭＣにセンス動作時結合される。この図２０に示す構成においては、センスアンプ４０に対して、定電圧ＶＲＳＡを生成する定電圧発生回路５０と、選択信号ＳＥＬＮに従って定電圧ＶＲＳＡを伝達するトランスファーゲートＳＱＮと、センスノードＣＥＬＢＤに結合され、定電圧ＶＲＳＡを転送ゲートＳＱＮを介してゲートに受けて、センスノードＣＥＬＢＤから定電流を接地ノードへ放電するＮチャネルＭＯＳトランジスタＱＮと、選択信号ＳＥＬＲに従って、定電圧ＶＲＳＡを伝達する転送ゲートＳＱＲと、転送ゲートＳＱＲを介してゲートに定電圧ＶＲＳＡを受け、参照センスノードＲＥＦＢＤから定電流を接地ノードへ放電するＮチャネルＭＯＳトランジスタＱＲがさらに設けられる。

定電圧発生回路５０は、内部電源ノードとノードＮＤ３０の間に接続されかつそのゲートがノードＮＤ３０に接続されるＰチャネルＭＯＳトランジスタＰＱ３０と、内部ノードＮＤ３０と接地ノードの間に接続されかつそのゲートがノードＮＤ３０に接続されるＮチャネルＭＯＳトランジスタＮＱ３０と、電源ノードと内部ノードＮＤ３１の間に接続されかつそのゲートが内部ノードＮＤ３０に接続されるＰチャネルＭＯＳトランジスタＰＱ３１と、ノードＮＤ３１と接地ノードの間に接続されかつそのゲートがノードＮＤ３１に接続されるＮチャネルＭＯＳトランジスタＮＱ３１を含む。

ＭＯＳトランジスタＮＱ３１、ＱＮおよびＱＲは、サイズ（チャネル幅とチャネル長の比）が同じである。ＰチャネルＭＯＳトランジスタＰＱ３０およびＰＱ３１はカレントミラー段を構成し、ＭＯＳトランジスタＰＱ３１は、ＭＯＳトランジスタＰＱ３０を流れる電流のミラー電流を内部電源ノードから供給する。ノードＮＤ３０へＭＯＳトランジスタＰＱ３０から供給される電流により電圧がＭＯＳトランジスタにより生成され、これらのＭＯＳトランジスタＰＱ３０およびＮＱ３０の駆動電流が等しくなるようにノードＮＤ３０の電圧レベルが設定され、応じて、一定の電流がこれらのＭＯＳトランジスタＰＱ３０およびＮＱ３０に流れる。この一定電流のミラー電流がＭＯＳトランジスタＰＱ３１を介して流れる。ＭＯＳトランジスタＮＱ３１が、電流／電圧変換素子として機能し、このＭＯＳトランジスタＰＱ３１から供給される電流を電圧に変換して、定電圧ＶＲＳＡを生成する。

選択信号ＳＥＬＮおよびＳＥＬＲは、この定電圧ＶＲＳＡに比べて十分高い電圧レベルであり、転送ゲートＳＱＮおよびＳＱＲは、導通時、この定電圧ＶＲＳＡを、閾値電圧損失を伴うことなく、それぞれ、ＭＯＳトランジスタＱＮおよびＱＲのゲートに伝達する。転送ゲートＳＱＮの導通時、ＭＯＳトランジスタＮＱ３１およびＱＮがカレントミラー回路を構成し、ＭＯＳトランジスタＱＮには、ＭＯＳトランジスタＮＱ３１を流れる電流と同じ大きさの電流が流れる（サイズが同じ場合）。同様、転送ゲートＳＱＲの導通時、ＭＯＳトランジスタＮＱ３１およびＱＲがカレントミラー回路を構成し、ＭＯＳトランジスタＱＲが、このＭＯＳトランジスタＮＱ３１が駆動する電流と同じ大きさの電流を駆動する（サイズが同じ場合）。

この定電圧発生回路５０において、ＭＯＳトランジスタＰＱ３０のサイズ（チャネル幅）を変更可能にすることにより、この定電圧ＶＲＳＡの電圧レベルを変更することができ、ＭＯＳトランジスタＱＮおよびＱＲが駆動する電流量を、所望の値に設定することができる。 次に、図２０に示す回路の動作について説明する。

（ｉ） ＳＥＬＮ＝Ｌレベル、かつＳＥＬＲ＝Ｈレベル：
この状態においては、転送ゲートＳＱＮがオフ状態、転送ゲートＳＱＲがオン状態であり、参照セルＲＭＣに対して設けられるトランジスタＱＲが定電流源として動作する。この状態において、参照セルＲＭＣを選択しない状態で、メモリセルＮＭＣを選択してセンスアンプ４０でセンス動作を行なう。この場合、参照セルＲＭＣが規定する参照電流値と異なる電流値でセンス動作を行なうことができる。したがって、この状態で、定電圧発生回路５０のＭＯＳトランジスタＰＱ３０のサイズを変更して、定電圧ＶＲＳＡを変更することにより、ＭＯＳトランジスタＱＲの駆動電流を変更することができ、メモリセルＮＭＣを流れる電流値を詳細に解析することができる。

（ii） ＳＥＬＮ＝ＨレベルかつＳＥＬＲ＝Ｌレベル：
この状態においては、転送ゲートＳＱＮがオン状態、転送ゲートＳＱＲがオフ状態であり、ＭＯＳトランジスタＱＮが、定電圧ＶＲＳＡに従って、定電流をセルセンスノードＣＥＬＢＤから駆動する。この状態においては、メモリセルＮＭＣの選択は行なわず、参照セルＲＭＣを選択して、センスアンプ４０でセンス動作を行なう。ＭＯＳトランジスタＰＱ３０のサイズ（チャネル幅）を変更してその駆動電流を変更することにより、定電圧発生回路５０からの定電圧ＶＲＳＡを変更して、ＭＯＳトランジスタＱＮが駆動する電流を変更することができる。したがって、この場合、参照セルＲＭＣを流れる電流値を詳細に解析することができる。参照電流を所望の値に設定したい場合、このセンス動作の結果を用いて、所望の参照電流が得られるように、参照セルのしきい値電圧を制御することができる。

（iii） ＳＥＬＮ＝ＨレベルかつＳＥＬＲ＝Ｈレベル：
この状態においては、転送ゲートＳＱＮおよびＳＱＲがともにオン状態であり、ＭＯＳトランジスタＱＮおよびＱＲがともに定電流を駆動する。この状態において、メモリセルＮＭＣおよび参照セルＲＭＣをともに選択することにより、センスアンプ４０のセンスノードＣＥＬＢＤおよびＲＥＦＢＤを流れる電流にオフセットを持たせることができる。

一般的な差動増幅器においては、電流値に対して感度が一定でなく、いわゆるヒット範囲と呼ばれる感度の高い電流範囲と比較的感度の低い電流範囲とが存在する。このＭＯＳトランジスタＱＮおよびＱＲをともにオン状態に設定することにより、センスアンプ４０のカレントミラー段を流れる電流にオフセットを持たせることにより、感度の高い電流範囲に移行させてセンス動作を行なわせることができ、高精度な電流差動増幅を実現することができる。

したがって、センスアンプ４０のセンスノードＣＥＬＢＤおよびＲＥＦＢＤに、選択的に活性化されかつ互いに独立に活性化される定電流源を接続して、定電流を駆動することにより、メモリセルおよび参照セルを流れる電流を詳細に解析することができ、また、センスアンプ４０のセンスノードに対してオフセット電流を流すことができ、センス感度の高い領域でセンス動作を行なうことができ、高精度のセンス動作を行なうことができる。

なお、この図２０に示す構成において、転送ゲートＳＱＮおよびＳＱＲがオフ状態のときには、ＭＯＳトランジスタＱＮおよびＱＲのゲートがフローティング状態となる。この場合、転送ゲートＳＱＮおよびＳＱＲと相補的に導通するＮチャネルＭＯＳトランジスタを用いて、これらのＭＯＳトランジスタＱＮおよびＱＲのゲートを接地ノードに結合する。これにより、ＭＯＳトランジスタＱＮおよびＱＲのゲートが、フローティング状態になるのを防止することができる。

また、転送ゲートＳＱＮおよびＳＱＲに代えて、ＣＭＯＳトランスミッションゲートが用いられてもよい。

図２１は、図２０に示す定電圧発生回路５０のＭＯＳトランジスタＰＱ３０のサイズ変更の構成の一例を示す図である。図２１において、ＰチャネルＭＯＳトランジスタＰＱ３０は、内部電源ノードに結合されるＰチャネルＭＯＳトランジスタＰＧ０−ＰＧｍと、これらのＭＯＳトランジスタＰＧ０−ＰＧｍと直列に接続される単位ＰチャネルＭＯＳトランジスタＰＵ０−ＰＵｍを含む。ＭＯＳトランジスタＰＵ０−ＰＵｍは、それぞれゲートおよびドレインが、内部ノードＮＤ３０に共通に接続される。ＭＯＳトランジスタＰＧ０−ＰＧｍのゲートには、それぞれ、制御信号♯ＣＰ０−♯ＣＰｍが与えられる。この内部ノードＮＤ３０は、またＭＯＳトランジスタＰＱ３１のゲートに接続される。

これらのＭＯＳトランジスタＰＧ０−ＰＧｍはそれぞれのオン抵抗を十分に小さく設定する。ＭＯＳトランジスタＰＧ０−ＰＧｍを選択的にオン状態に設定することにより、対応の単位ＭＯＳトランジスタＰＵ０−ＰＵｍが、電流を駆動し、カレントミラー段のマスタ段トランジスタとして機能する。したがって、ＭＯＳトランジスタＰＧ０−ＰＧｍを選択的に導通状態に設定し、カレントミラ−段のトランジスタＰＱ３０の駆動電流量を単位トランジスタの駆動電流量ステップで変更することにより、ＭＯＳトランジスタＰＱ３１の駆動電流を調整することができる。

ＭＯＳトランジスタＰＱ３１は、単位トランジスタＰＵ０−ＰＵｍの所定数のトランジスタを導通状態としたときにミラー比が１となるように、そのサイズを設定することにより、選択的にＭＯＳトランジスタＰＧ０−ＰＧｍをオン状態に設定することにより、ＭＯＳトランジスタＰＱ３１およびＰＱ３１の駆動電流のミラー比ｍを、１よりも小さい値および１よりも大きい値に設定することができ、ＭＯＳトランジスタＰＱ３１の駆動電流を増減することができる。

制御信号♯ＣＰ０−♯ＣＰｍは、図１に示す制御回路５に含まれるテスト制御回路から、テストモード時に選択的に活性化されればよい。センスアンプのオフセット電流設定時においては、この制御信号♯ＣＰ０−♯ＣＰｍを選択的に活性状態（Ｌレベル）に不揮発性メモリ素子で構成されるレジスタ回路などにおいて設定する、または、解析結果に従ってヒューズプログラム回路のヒューズのプログラムにより設定することにより実現することができる。

以上のように、この発明の実施の形態５に従えば、センスアンプのセンスノードへ定電流源を選択的に結合し、これらの定電流源を互いに独立に活性／非活性化しており、メモリセルおよび参照セルの電流特性を詳細に解析することができ、またセンスアンプの動作範囲を最適範囲に設定することができる。

［実施の形態６］
図２２は、この発明の実施の形態６に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図２２において、センスアンプ６０に、メモリセルＮＭＣｇおよびベリファイ参照セルＶＭＣが結合される。これらのメモリセルＮＭＣｇおよびベリファイ参照セルＶＭＣは、ワード線ＷＬに共通に結合される。このベリファイ参照セルＶＭＣは、その相互コンダクタンスｇｍが典型値を有し、メモリセルＮＭＣｇが、その相互コンダクタンスｇｍが、最小値を有する状態を考える。このメモリセルＮＭＣｇを消去する場合、ワード線ＷＬに消去電圧を印加して、メモリセルＮＭＣｇのしきい値を変化させる。この消去動作は、ここでは、メモリセルＮＭＣｇの相互コンダクタンスｇｍを大きくする、すなわちメモリセルＮＭＣｇのしきい値電圧の絶対値を小さくする動作とする。

消去動作および書き込み後のベリファイ動作により、メモリセルＮＭＣｇの相互コンダクタンスｇｍを大きくし、ワード線ＷＬにベリファイ電圧ＶＢＳＴを印加して、このメモリセルＮＭＣｇとベリファイ参照セルＶＭＣの駆動電流が同じ大きさとなる状態に設定される。ベリファイ参照セルは、ベリファイ対象のデータそれぞれに対応して配置され、ベリファイ対象のデータが、値が異なる場合においてもワード線には、同一電圧レベルの電圧が印加されるとする。ベリファイ動作としては実施の形態４の構成と組み合わされてもよい。

したがって、図２３に示すように、最小の相互コンダクタンスｇｍに対応するしきい値電圧Ｖｔｈが最も大きい電圧Ｖｔｍｘを有するメモリセルのしきい値電圧は、消去状態では、しきい値電圧Ｖｔｒｆよりも低い値となり、典型的な相互コンダクタンスを有するベリファイ参照セルと同じしきい値電圧を有する状態に設定される。

この状態においては、図２４に示すように、室温状態においてはベリファイ参照セルＶＭＣの駆動する電流ＩｒｅｆｖとメモリセルＮＭＣｇの駆動する電流Ｉｃｅｌが、ベリファイ電圧ＶＷＬ１印加時、電流値Ｉ０で等しくなる。メモリセルＮＭＣｇおよびベリファイ参照セルＶＭＣは、この製造工程時における製造パラメータのばらつきなどにより、ゲート電圧と駆動電流の特性に差が存在する。したがって、これらのゲート電圧（Ｖｇ）と駆動電流（Ｉｄ）の間の関係、すなわちＶｇ−Ｉｄ特性も、その温度依存性が異なる。

したがって、たとえば図２５に示すように、温度１００℃において、ベリファイ参照セルＶＭＣおよびメモリセルＮＭＣｇの電流特性が変化し、電圧ＶＷＬ１をワード線に印加した場合に、駆動電流は、ベリファイ参照セルでは電流値Ｉ１であり、メモリセルでは、電流値Ｉ２になった状態を考える。ベリファイ動作時においては、このベリファイ参照電流Ｉｒｅｆｖとセル電流Ｉｃｅｌを等しくする状態で、すべてのメモリセルの消去が完了する。しかしながら、このように電流値が異なる場合、セル電流Ｉｃｅｌが、ベリファイ参照電流Ｉｒｅｆと等しくなるように、さらに消去動作を行なう必要がある。このため、メモリセルのしきい値電圧がさらに変化するため、メモリセルのしきい値電圧分布が広くなる。

したがって、消去動作後のデータ書込時においても、同様、ベリファイ時、各データに対して、ベリファイ電流とメモリセル電流に差が生じるため、同様、しきい値電圧分布が、広くなる。このため、多値データ記憶時において、しきい値電圧分布領域の間隔が狭くなり、データ読出のマージンが小さくなる。このようなしきい値電圧分布を小さくするためには、温度１００℃においては、ワード線ベリファイ電圧ＶＷＬ２を供給することにより、参照電流Ｉｒｅｆとセル電流Ｉｃｅｌを一致させることができ、室温時と同様のしきい値電圧分布を実現することができる。

図２６は、この発明の実施の形態６に従うベリファイ電圧発生部の構成を概略的に示す図である。図２６において、ベリファイ電圧発生部は、基準電圧ＶＲＥＦの電圧レベルを設定する多ビットレベル制御信号ＴＮ［ｎ：０］とベリファイ電圧ＶＢＳＴの分圧比を設定する多ビット分圧制御信号ＴＭ［ｎ：０］を生成するコントローラ７０と、コントローラ７０からの多ビットレベル制御信号ＴＮ［ｎ：０］に従ってその電圧レベルが設定される基準電圧ＶＲＥＦを生成するＶＲＥＦ発生回路７２と、多ビット分圧比制御信号ＴＭ［ｎ：０］に従ってベリファイ電圧ＶＢＳＴを分圧して分圧電圧ＤＶＳＴを生成する分圧回路７８と、分圧回路７８からの分圧電圧ＤＶＳＴと基準電圧ＶＲＥＦとを比較し、その比較結果に基づいてポンプイネーブル信号ＰＥＮを生成するレベル検出回路７４と、ポンプイネーブル信号ＰＥＮの活性化時、チャージャポンプ動作を行なってワード線ベリファイ電圧ＶＢＳＴを生成するポンプ回路７６を含む。

ＶＲＥＦ発生回路７２からの基準電圧ＶＲＥＦは、コントローラ７０からの多ビットレベル制御信号ＴＮ［ｎ：０］に従って電圧レベルが変化し、応じて、その温度依存性を調整する。分圧回路７８において電圧制御信号ＴＭ［ｎ：０］に従ってワード線ベリファイ電圧ＶＢＳＴの分圧比を調整することにより、この基準電圧ＶＲＥＦの電圧レベルの変化を補償する。これにより、ベリファイワード線電圧ＶＢＳＴの電圧レベルに対して、正の方向および負の方向いずれにおいても、温度依存性を持たせることが可能となる。

図２７は、図２６に示すＶＲＥＦ発生回路７２の構成の一例を示す図である。図２７において、ＶＲＥＦ発生回路７２は、外部電源電圧ＶＥＸから、外部電源電圧ＶＥＸに依存しない一定の定電圧ＶＣＳＴを生成する定電圧発生回路８０と、定電圧発生回路８０からの定電圧ＶＣＳＴに従って一定の大きさの電流Ｉｃｓｔを供給する定電流源８２と、定電流源８２の出力ノードＮＤ４３に対して直列に接続される抵抗素子ＲＲおよびＲ０−Ｒｎと、抵抗素子Ｒｎと接地ノードの間に接続されかつそのベースがコレクタに接続されるＮＰＮバイポーラトランジスタ８３と、抵抗素子Ｒ０−Ｒｎそれぞれに並列に接続されかつそれぞれのゲートに制御ビットＴＮ［０］−ＴＮ［ｎ］を受けるＮチャネルＭＯＳトランジスタＱＱ０−ＱＱｎを含む。

定電圧発生回路８０は、外部電源ノードと内部ノードＮＤ４０の間に接続されかつそのゲートが内部ノードＮＤ４０に接続されるＰチャネルＭＯＳトランジスタ８０ａと、外部電源ノードと内部ノードＮＤ４１の間に接続されかつそのゲートが内部ノードＮＤ４０に接続されるＰチャネルＭＯＳトランジスタ８０ｂと、ノードＮＤ４０およびＮＤ４２の間に接続されかつそのベースがノードＮＤ４１に接続されるＮＰＮバイポーラトランジスタ８０ｃと、内部ノードＮＤ４１と接地ノードの間に接続されかつそのベースが内部ノードＮＤ４１に接続されるＮＰＮバイポーラトランジスタ８０ｄと、内部ノードＮＤ４２と接地ノードの間に接続される抵抗素子８０ｅを含む。

バイポーラトランジスタ８０ｃの駆動電流は、バイポーラトランジスタ８０ｄのエミッタ面積のｎ倍に設定される。

この定電圧発生回路８０においては、ＭＯＳトランジスタ８０ａおよび８０ｂがカレントミラー段を構成し、同じ大きさの電流を供給する。一方、バイポーラトランジスタ８０ｃおよび８０ｂは、たとえば、バイポーラトランジスタ８０ｄが、１つの単位バイポーラトランジスタで構成され、一方、バイポーラトランジスタ８０ｃが、ｎ個の並列接続される単位バイポーラトランジスタで構成され、等価的に、エミッタ面積が、バイポーラトランジスタ８０ｃは、バイポーラトランジスタ８０ｄのｎ倍となり、エミッタ電流がｎ倍に設定される。この場合、ノードＮＤ４２には、これらのバイポーラトランジスタ８０ｃおよび８０ｄのベース−エミッタ間電圧Ｖｂｅの差に対応する電圧が生じる。したがって、この抵抗素子８０ｅの抵抗値をＺ（８０Ｅ）とした場合、抵抗素子８０ｅに流れる電流Ｉ（８０ｅ）は、次式で表わされる。

Ｉ（８０ｅ）＝ＶＴ・ｌｎ（ｎ）／Ｚ（８０ｅ）
ここで、ＶＴは、熱電圧であり、ｋ・Ｔ／ｑで表される。ｋはボルツマン定数であり、ｑは電荷を示す。

この抵抗素子８０ｅに流れる電流は、ＭＯＳトランジスタ８０ａを介して外部電源ノードから供給され、このＭＯＳトランジスタ８０ａのゲート、すなわちノードＮＤ４０には、この電流Ｉ（８０ｅ）に対応する定電圧ＶＣＳＴが現れる。抵抗素子８０ｅは拡散抵抗で例えば形成され、抵抗素子８０ｅの抵抗値Ｚ（８０ｅ）が大きな正の温度係数を有しており、電流Ｉ（８０ｅ）は、その熱電圧の温度依存性が打ち消され、この結果、定電圧ＶＣＳＴは、ほぼ温度に依存しない一定の電圧となる。

定電流源８２は、この定電圧発生回路８０のＭＯＳトランジスタ８０ａとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ８２ａを含む。したがって、このＭＯＳトランジスタ８２ａには、ＭＯＳトランジスタ８０ａを流れる電流Ｉ（８０ｅ）のミラー電流Ｉｃｓｔが流れる。この電流Ｉｃｓｔは、温度依存性がほぼ補償された温度依存性のない電流である。

制御ビットＴＮ［０］−ＴＮ［ｎ］により、ＭＯＳトランジスタＱＱ０−ＱＱｎを選択的にオン状態またはオフ状態に設定する。これにより、抵抗素子Ｒ０−Ｒｎが選択的に短絡され、抵抗素子ＲＲと接地ノードの間の抵抗値が変化する。したがって、この定電流源８２からの定電流Ｉｃｓｔの電圧降下量が変化し、応じて、ノードＮＤ４３からの基準電圧ＶＲＥＦの電圧レベルが調整される。出力ノードＮＤ４３からの基準電圧ＶＲＥＦは、抵抗素子ＲＲの抵抗値をＲ（ＲＲ）とし、抵抗素子Ｒ０−Ｒｎそれぞれの抵抗値をＲ（Ｒ）とし、トランジスタＱＱ０−ＱＱｎのうちの導通状態のトランジスタの数をｍとし、バイポーラトランジスタ８３のベース−エミッタ間電圧をＶｂｅとすると、次式で表わされる。

ＶＲＥＦ＝Ｉｃｓｔ・（Ｒ（ＲＲ）＋ｍ・Ｒ（Ｒ））＋Ｖｂｅ
このバイポーラトランジスタ８３のベース−エミッタ間電圧Ｖｂｅは、負の温度係数を有しており、また抵抗素子Ｒ０−Ｒｎは各々拡散抵抗で形成され、正の温度係数を有する。したがって、これらの抵抗素子Ｒ０−Ｒｎを制御ビットＴＮ［０］−ＴＮ［ｎ］に従って選択的に短絡することにより、この基準電圧ＶＲＥＦの温度依存性を、正および負のいずれの方向にも調整することができる。

図２８は、図２６に示す分圧回路７８の構成の一例を示す図である。図２８において、分圧回路７８は、ベリファイワード線電圧ＶＢＳＴを受けるノードＮＤ５０と出力ノードＮＤ５２の間に直列に接続される抵抗素子ＺＺ０−ＺＺｍと、出力ノードＮＤ５２と接地ノードの間に接続される抵抗素子８５と、抵抗素子ＺＺ０−ＺＺｍとそれぞれ並列に接続されかつそれぞれのゲートに制御ビットＴＭ［０］−ＴＭ［ｎ］を受けるＮチャネルＭＯＳトランジスタＱＴ０−ＱＴｍを含む。出力ノードＮＤ５２から分圧ＤＶＳＴが出力される。

抵抗素子ＺＺ０−ＺＺｍおよび８５は、拡散抵抗でたとえば構成され、それぞれの抵抗値は正の温度係数を有する。抵抗素子ＺＺ０−ＺＺｍは、同一の抵抗値Ｒｂを有し、抵抗素子８５が、抵抗値Ｒａを有する。

この図２８に示す分圧回路７８の構成において、ベリファイ電圧ノードＮＤ５０と出力ノードＮＤ５２の間に、ｋ個の抵抗素子が接続された場合、分圧電圧ＤＶＳＴは、次式で与えられる。

ＤＶＳＴ＝ＶＢＳＴ・Ｒａ／（Ｒａ＋ｋ・Ｒｂ）
この分圧電圧ＤＶＳＴが、基準電圧ＶＲＥＦと等しくなるように、レベル検出回路７４において、ポンプイネーブル信号ＰＥＮが選択的に活性化される。温度依存性を変更するために、図２７に示すＶＲＥＦ発生回路７２において、抵抗素子Ｒ０−Ｒｎを選択的に短絡させた場合、基準電圧ＶＲＥＦの電圧レベルが変化する。この基準電圧ＶＲＥＦの電圧レベルの変化を、分圧電圧ＤＶＳＴの変化により補償し、同一電圧レベルで、温度依存性の異なる基準電圧ＶＲＥＦを生成する。

図２９は、図２６に示すレベル検出回路７４の構成の一例を示す図である。図２９において、レベル検出回路７４は、電源ノードＮＤ５９と内部ノードＮＤ６０の間に接続されかつそのゲートが内部ノードＮＤ６２に接続されるＰチャネルＭＯＳトランジスタＰＱ６０と、電源ノードＮＤ５９と内部ノードＮＤ６２の間に接続されかつそのゲートが内部ノードＮＤ６２に接続されるＰチャネルＭＯＳトランジスタＰＱ６１と、内部ノードＮＤ６０と接地ノードの間に接続されかつそのゲートに分圧電圧ＤＶＳＴを受けるＮチャネルＭＯＳトランジスタＮＱ６０と、内部ノードＮＤ６２と接地ノードの間に接続され、かつそのゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮＱ６１と、電源ノードＮＤ５９とノードＮＤ６４の間に接続されかつそのゲートが内部ノードＮＤ６０に接続されるＰチャネルＭＯＳトランジスタＰＱ６２と、内部ノードＮＤ６４と接地ノードの間に接続されかつそのゲートで基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタＮＱ６２と、ノードＮＤ６４上の電圧信号を反転してポンプイネーブル信号ＰＥＮを生成するインバータ８７を含む。

ＰチャネルＭＯＳトランジスタＰＱ６０−ＰＱ６２は、それぞれのバックゲートが、電源ノードＮＤ５９に接続される。この電源ノードＮＤ５９は、外部電源電圧ＶＥＸが与えられてもよく、また内部電源電圧ＶＣＣに与えられてもよい。基準電圧ＶＲＥＦおよび分圧電圧ＤＶＳＴの電圧レベルに対して、最もよい感度でこのレベル検出回路７０が検出動作を行なえるように、この電源ノードＮＤ５９へ与えられる電圧レベルは定められればよい。

この図２９に示すレベル検出回路７４の構成において、分圧電圧ＤＶＳＴが基準電圧ＶＲＥＦよりも高いときには、ノードＮＤ６０の電圧レベルが低下し、ＭＯＳトランジスタＰＱ６２のコンダクタンスが大きくなり、ノードＮＤ６４への供給電流が増大する。ＭＯＳトランジスタＮＱ６２は、出力ノードＮＤ６４に対する負荷素子として機能し、急激なノードＮＤ６４の電圧レベル変化を抑制する。このノードＮＤ６４の電圧レベルの上昇に応じてインバータ８７からのポンプイネーブル信号ＰＥＮがＬレベルとなり、図２６に示すポンプ回路７６のポンプ動作が停止される。

一方、基準電圧ＶＲＥＦが分圧電圧ＤＶＳＴよりも高いときには、ノードＮＤ６０の電圧レベルが上昇し、ＭＯＳトランジスタＰＱ６２のコンダクタンスが低下し、ノードＮＤ６４がＭＯＳトランジスタＮＱ６２を介して放電される。応じて、インバータ８７からのポンプイネーブル信号ＰＥＮがＨレベルに立上がり、図２６に示すポンプ回路７６が活性化される。したがって、この図２９に示すレベル検出回路７４は、基準電圧ＶＲＥＦと分圧電圧ＤＶＳＴが等しくなるようにポンプ回路７６のポンプ動作を制御するように、ポンプイネーブル信号ＰＥＮが活性／非活性化される。

なお、この場合、ワード線ベリファイ電圧ＶＢＳＴは、次式で表わされる。

ＶＢＳＴ
＝ＤＶＳＴ・（Ｒａ＋ｋ・Ｒｂ）／Ｒａ
＝ＶＲＥＦ・（Ｒａ＋ｋ・Ｒｂ）／Ｒａ
＝｛Ｉｃｓｔ・（Ｒ（ＲＲ）＋ｍ・Ｒ（Ｒ）＋Ｖｂｅ）・（Ｒａ＋ｋ・Ｒｂ）／Ｒａ
上式において、抵抗値ＲａおよびＲｂの項は、その分母および分子により、温度特性が相殺される。一方、｛｝内においては、ベース−エミッタ間電圧Ｖｂｅおよび抵抗値Ｒ（ＲＲ）＋ｍ・Ｒ（Ｒ）が、それぞれ負の温度特性およびおよび正の温度特性を有しており、この抵抗値Ｒ（ＲＲ）＋ｍ・Ｒ（Ｒ）を調整することにより、ベリファイ電圧ＶＢＳＴの温度特性を、電圧レベルを変更することなく、変更することができる。

したがって、ベリファイ電圧ＶＢＳＴの電圧レベルを制御ビットＴＭ［ｎ：０］により設定し、この温度特性を、制御ビットＴＮ［ｎ：０］に設定することにより、広い温度範囲にわたって、正確に、参照セルのベリファイ電流とメモリセルの駆動電流が一致するように、ベリファイワード線電圧を生成してベリファイ動作を行なうことができる。室温においてベリファイ参照電流とセル電流とが一致したとき（電圧ＶＷＬ１）、１００℃においては、ベリファイ電圧の電圧レベルがその温度特性にしたがって変化し電圧ＶＷＬ２となり、ベリファイ参照電流とセル電流とが一致する。したがって、一旦ベリファイ電圧の電圧レベルおよび温度特性が設定されれば、温度に依存することなくしきい値電圧分布（電流分布）を等しくすることができ、広い温度範囲にわたって、しきい値電圧の分布が一定とすることができる。

図３０は、図２６に示すポンプ回路７６に含まれるポンプ制御信号を発生する部分の構成の一例を示す図である。図３０において、ポンプ回路７６は、クロック信号を発生するクロック発生回路９０と、このクロック発生回路９０の出力信号とポンプイネーブル信号ＰＥＮとを受けてメインポンプ制御信号ＣＬＫＥＸを生成するＮＡＮＤ回路９２と、メインポンプ制御信号ＣＬＫＥＸに従って互いに位相の異なるポンプ制御信号ＣＬＫＰ、ＣＬＫＧおよびＩＣＬＫＧを生成するポンプ制御信号発生回路９４を含む。

クロック発生回路９０は、奇数段のリング状に接続されるインバータ９０ａ−９０ｃを含む。これらのインバータ９０ａ−９０ｃにより、リングオシレータが形成され、所定の周期で変化するクロック信号が生成される。

ＮＡＮＤ回路９２は、ポンプイネーブル信号ＰＥＮがＨレベルのときには、インバータとして動作し、クロック発生回路９０からのクロック信号を反転してメインポンプ制御信号ＣＬＫＥＸを変化させる。一方、ポンプイネーブル信号ＰＥＮがＬレベルに設定されたときには、ＮＡＮＤ回路９２は、クロック信号発生回路９０の出力信号に係らずメインポンプ制御信号ＣＬＫＥＸをＨレベルに固定する。

ポンプ制御信号発生回路９４は、メインポンプ制御信号ＣＬＫＥＸを所定時間ＤＴ１遅延する遅延回路１００と、遅延回路１００の出力信号とメインポンプ制御信号ＣＬＫＥＸを受けるＮＡＮＤ回路１０１と、ＮＡＮＤ回路１０１の出力信号をバッファ処理してポンプ制御信号ＣＬＫＰを生成するバッファ回路１０２と、遅延回路１００の出力信号とメインポンプ制御信号ＣＬＫＥＸとを受けるＮＯＲ回路１０３と、ＮＯＲ回路１０３の出力信号をバッファ処理するバッファ回路１０４と、バッファ回路１０４の出力信号を反転してポンプ制御信号ＩＣＬＫＰを生成するインバータ１０５と、遅延回路１００の出力信号をさらに時間ＤＴ２遅延する遅延回路１０６と、遅延回路１０６の出力信号とメインポンプ制御信号ＣＬＫＥＸとを受けるＮＯＲ回路１０７と、ＮＯＲ回路１０７の出力信号をバッファ処理してポンプ制御信号ＣＬＫＧを生成するバッファ回路１０８と、遅延回路１０６の出力信号とメインポンプ制御信号ＣＬＫＥＸとを受けるＮＡＮＤ回路１０９と、ＮＡＮＤ回路１０９の出力信号を反転してポンプ制御信号ＩＣＬＫＧを生成するインバータ１１０を含む。

遅延回路１００および１０６並びにバッファ回路１０２、１０４、および１０８は、それぞれ、２段の縦続接続されるインバータでたとえば構成される。遅延回路１００および１０６により生成されるポンプ制御信号の位相を異ならせ、バッファ回路１０２、１０４、および１０８によりポンプ制御信号の波形整形およびタイミングの微調整を行う。

図３１は、図３０に示すポンプ制御信号発生回路の動作を示すタイミング図である。以下、図３１を参照して、ポンプイネーブル信号ＰＥＮがＨレベルのときのポンプ制御信号発生回路９４の動作について説明する。

メインポンプ制御信号ＣＬＫＥＸがＨレベルに立上がると、ＮＯＲ回路１０３の出力信号がＬレベルとなり、インバータ１０５からのポンプ制御信号ＩＣＬＫＰがＨレベルに立上がる。また、ＮＯＲ回路１０７の出力信号が、同様、Ｌレベルとなり、バッファ回路１０８の出力するポンプ制御信号ＣＬＫＧがＬレベルに立下がる。ここで、バッファ回路１０４および１０８は、信号のバッファ処理を行うだけであり、そのゲート遅延時間は十分小さくされている。

一方、遅延回路１００の出力信号が、その遅延時間ＤＴ１経過後にＨレベルになると、ＮＡＮＤ回路１０１の出力信号がＬレベルとなり、バッファ回路１０２からのポンプ制御信号ＣＬＫＰがＬレベルに立下がる。

また、遅延回路１００および１０６の有する遅延時間ＤＴ１およびＤＴ２が経過すると、ＮＡＮＤ回路１１０の出力信号がＬレベルとなり、インバータ１１０からのポンプ制御信号ＩＣＬＫＧがＨレベルに立上がる。

メインポンプ制御信号ＣＬＫＥＸがＬレベルに立下がると、ＮＡＮＤ回路１０１の出力信号がＨレベルとなり、応じて、ポンプ制御信号ＣＬＫＰがＨレベルに立上がる。また、ＮＡＮＤ回路１０９の出力信号がＨレベルとなり、インバータ１１０からのポンプ制御信号ＩＣＬＫＧがＬレベルに立下がる。

遅延回路１００の有する遅延時間ＤＴ１が経過すると、ＮＯＲ回路１０３の出力信号がＨレベルとなり、応じて、インバータ１０５からのポンプ制御信号ＩＣＬＫＰがＬレベルに立下がる。さらに、遅延回路１０６の有する遅延時間ＤＴ２が経過すると、ＮＯＲ回路１０７の出力信号がＨレベルとなり、バッファ回路１０８の出力するポンプ制御信号ＣＬＫＧがＨレベルに立上がる。

以降、メインポンプ制御信号ＣＬＫＥＸの立上がりおよび立下がりに従って同じ動作が繰返される。

図３２は、図２６に示すポンプ回路７６に含まれる昇圧ポンプ１１０の構成の一例を示す図である。図３２においては、３段の電荷転送段で、この昇圧ポンプが構成される場合を一例として示す。さらに多くの電荷転送段が接続されてもよい。

図３２において、ポンプ回路７６に含まれる昇圧ポンプ１１５は、外部電源ノードＮＤ９０と内部ノードＮＤ９２の間に接続され、かつそのゲートに容量素子Ｃ１を介してポンプ制御信号ＣＬＫＧを受けるＮチャネルＭＯＳトランジスタＮＱ７０と、ＭＯＳトランジスタＮＱ７０のゲートと外部電源ノードＮＤ９０の間に接続され、かつそのゲートがノードＮＤ９２に接続されるＮチャネルＭＯＳトランジスタＮＱ７２と、ノードＮＤ９２とノードＮＤ９４の間に接続されかつそのゲートに容量素子Ｃ２を介してポンプ制御信号ＩＣＬＫＧを受けるＮチャネルＭＯＳトランジスタＮＱ７４と、ＭＯＳトランジスタＮＱ７４のゲートとノードＮＤ９２の間に接続されかつそのゲートがノードＮＤ９４に接続されるＮチャネルＭＯＳトランジスタＮＱ７６と、ノードＮＤ９４と出力ノードＮＤ９６の間に接続されかつそのゲートに容量素子Ｃ３を介してポンプ制御信号ＣＬＫＧを受けるＮチャネルＭＯＳトランジスタＮＱ７８と、ＭＯＳトランジスタＮＱ７８のゲートとノードＮＤ９４の間に接続されかつそのゲートが出力ノードＮＤ９６に接続されるＮチャネルＭＯＳトランジスタＮＱ８０と、ノードＮＤ９２に、ポンプ制御信号ＩＣＬＫＰに従ってチャージャポンプ動作を行なう容量素子Ｃ４と、ノードＮＤ９４に対してポンプ制御信号ＣＬＫＰに従ってチャージャポンプ動作を行なう容量素子Ｃ５を含む。容量素子Ｃ１およびＣ４と、ＭＯＳトランジスタＮＱ７０およびＮＱ７２との構成が、１つの電荷転送段を構成し、また、する。容量素子Ｃ２およびＣ５と、ＭＯＳトランジスタＮＱ７４およびＮＱ７６との構成が、１つの電荷転送段を構成し、容量素子Ｃ３と、ＭＯＳトランジスタＮＱ７８およびＮＱ８０とが、最終段の電荷転送段を構成する。ノードＮＤ９６からワード線ベリファイ電圧ＶＢＳＴが出力される。

図３３は、図３２に示す昇圧ポンプ回路１１０の動作を示すタイミング図である。以下、図３３を参照して、この図３２に示す昇圧ポンプ回路１１０の安定動作時の動作について説明する。

ノードＮＤ９０は、外部電源電圧ＶＥＸレベルに維持される。ポンプ制御信号ＩＣＬＫＰが、メインポンプ制御信号ＣＬＫＥＸの立上がりに応答して立上がると、ノードＮＤ９２の電圧レベルが、このポンプ制御信号の振幅（外部電源電圧ＶＥＸ）だけ上昇する。応じて、ＭＯＳトランジスタＮＱ７２がオン状態となり、ＭＯＳトランジスタＮＱ７０のゲート電圧が、外部電源電圧ＶＥＸレベルにプリチャージされる。

このとき、また、ポンプ制御信号ＣＬＫＧが、Ｌレベルに立下がり、容量素子Ｃ１およびＣ３によるチャージャポンプ動作が行なわれる。このとき、ＭＯＳトランジスタＮＱ７２がオン状態であり、ＭＯＳトランジスタＮＱ７０のゲート電位は、外部電源電圧ＶＥＸレベルに維持され、ＭＯＳトランジスタＮＱ７０は、オフ状態に維持される。また、ＭＯＳトランジスタＮＱ７４は、そのゲート電位が３・ＶＥＸであり、ＭＯＳトランジスタＮＱ７６がオン状態であり、容量素子Ｃ４によるチャージポンプ動作によりそのゲートおよびソース電位が等しくなり、オフ状態にある。これにより、ノードＮＤ９２がフローティング状態にあり、容量素子Ｃ４チャージポンプ動作によりノードＮＤ９２が確実に、２・ＶＥＸの電圧レベルにプリチャージされる。

また、ポンプ制御信号ＣＬＫＧの立下りに応答して、ＭＯＳトランジスタＮＱ７８のゲート電位が、電圧４・ＶＥＸから、電圧３・ＶＥＸに低下し、ＭＯＳトランジスタＮＱ７８のゲートおよびソース電位が等しくなり、ＭＯＳトランジスタＮＱ７８がオフ状態となる。このとき、ノードＮＤ９４の電位は、電圧３・ＶＥＸである。

次いで、ポンプ制御信号ＣＬＫＰが、ＨレベルからＬレベルに低下すると、ノードＮＤ９４の電圧レベルが、電圧ＶＥＸだけ低下する。このとき、既に、ポンプ制御信号ＣＬＫＧの立下がりに従って、ＭＯＳトランジスタＮＱ７８のゲート電位は、３・ＶＥＸレベルまで低下している状態であり、ＭＯＳトランジスタＮＱ８０がオン状態となり（出力電圧ＶＢＳＴが、２・ＶＥＸよりも高い電圧レベル）、容量素子Ｃ５のチャージポンプ動作により、ＭＯＳトランジスタＮＱ７８のゲート電圧が、２・ＶＥＸまで低下し、ＭＯＳトランジスタＮＱ７８は確実にオフ状態を維持する。

このポンプ制御信号ＣＬＫＰの立下がった後、ポンプ制御信号ＩＣＬＫＧがＨレベルとなり、容量素子Ｃ２のチャージポンプ動作によりＭＯＳトランジスタＮＱ７４のゲート電位が、電圧２・ＶＥＸから電圧３・ＶＥＸに上昇する。これにより、ＭＯＳトランジスタＮＱ７４が、オン状態となる。このときにはノードＮＤ９２およびＮＤ９４は、同一電圧レベルでり、ＭＯＳトランジスタＮＱ７６はオフ状態を維持する。

次いで、メインポンプ制御信号ＣＬＫＥＸの立下りに応答して、ポンプ制御信号ＣＬＫＰがＨレベルに立ち上がり、容量素子Ｃ５のチャージポンプ動作により、ノードＮＤ９４の電圧レベルが、電圧２・ＶＥＸから電圧３・ＶＥＸに上昇する。このノードＮＤ９４の電位上昇に従ってＭＯＳトランジスタＮＱ７６がオン状態となり、ＭＯＳトランジスタＮＱ７４のゲート電位が、ノードＮＤ９２と同一電圧レベルの２・ＶＥＸレベルにチャージャされる。

また、ＭＯＳトランジスタＮＱ８０がオン状態となり、ＭＯＳトランジスタＮＱ７８のゲート電位が、電圧３・ＶＥＸとなる。

このとき、ほぼ同じタイミングでポンプ制御信号ＩＣＬＫＧがＨレベルからＬレベルとなり、容量素子Ｃ２のチャージポンプ動作により、ＭＯＳトランジスタＮＱ７４のゲート電位が３・ＶＥＸから２・ＶＥＸ隣、ＭＯＳトランジスタＮＱ７４がオフ状態となる。

次いで、ポンプ制御信号ＩＣＬＫＰがＨレベルからＬレベルに低下すると、ノードＮＤ９２の電圧レベルが、容量素子Ｃ４のチャージャポンプ動作により低下し、電圧ＶＥＸレベルとなる。応じてＭＯＳトランジスタＮＱ７２がオフ状態となり、ＭＯＳトランジスタＮＱ７０のゲート電位が、外部電源電圧ＶＥＸレベルに維持され、ＭＯＳトランジスタＮＱ７０がオフ状態を維持する。

また、ＭＯＳトランジスタＮＱ７６がオン状態となり、ＭＯＳトランジスタＮＱ７４のゲート電位がさらに低下し、電圧ＶＥＸとなり、ＭＯＳトランジスタＮＱ７４が確実にオフ状態に維持される。

次いで、ポンプ制御信号ＣＬＫＧがＬレベルからＨレベルに立上がると、容量素子Ｃ１のチャージャポンプ動作により、ＭＯＳトランジスタＮＱ７０のゲート電位が電圧ＶＥＸから、電圧２・ＶＥＸレベルに上昇し、ＭＯＳトランジスタＮＱ７０がオン状態となり、ノードＮＤ９２へ外部電源電圧ＶＥＸが伝達され、ノードＮＤ９２の電圧レベルが、電圧ＶＥＸレベルとなる。また、容量素子Ｃ３のチャージポンプ動作により、ＭＯＳトランジスタＮＱ７８のゲート電位が、４・ＶＥＸにまで上昇し、ＭＯＳトランジスタＮＱ７８がオン状態となり、ノードＮＤ９４から出力ノードＮＤ９６へ電荷が転送され、出力ノードＮＤ９６の電位レベルが上昇する。このとき、ポンプ制御信号ＩＣＬＫＰの立下がりに従って、すでにＭＯＳトランジスタＮＱ７４のゲート電位は、ノードＮＤ９２のゲート電位の電圧レベルと同じ電圧ＶＥＸレベルに設定されており、ＭＯＳトランジスタＮＱ７４はオフ状態を維持する。

次いで、メインポンプ制御信号ＣＬＫＥＸの立ち上がりに応答して、ポンプ制御信号ＣＬＫＧがＬレベルに立下がると、容量素子Ｃ１およびＣ３により、ＭＯＳトランジスタＮＱ７０およびＮＱ７８のゲート電位が電圧ＶＥＸだけ低下し、ＭＯＳトランジスタＮＱ７０およびＮＱ７８がオフ状態となる。

また、ほぼ同一のタイミングでポンプ制御信号ＩＣＬＫＰがＨレベルに立ち上がり、ノードＮＤ９２の電位が上昇し、ＭＯＳトランジスタＮＱ７０のゲート電位がＭＯＳトランジスタＮＱ７２により外部電源電圧ＶＥＸレベルに設定され、ＭＯＳトランジスタＮＱ７０は、確実にオフ状態に設定される。

また、ＭＯＳトランジスタＮＱ７６がオン状態であり、ＭＯＳトランジスタＮＱ７６を介してＭＯＳトランジスタＮＱ７４のゲート電位が電圧２・ＶＥＸとなる。この状態においても、まだＭＯＳトランジスタＮＱ７４は、ゲートおよびソース電位が同じであり、オフ状態を維持する。

したがって、この期間Ａにおいて、ＭＯＳトランジスタＮＱ７０およびＮＱ７８を介して電荷の転送が行われ、正電荷がノードＮＤ９０からノードＮＤ９２へ転送され、またノードＮＤ９４から出力ノードＮＤ９６へ正電荷が伝達される。

次いで、ポンプ制御信号ＣＬＫＰがＬレベルに低下し、ノードＮＤ９４の電圧レベルが低下し、ＭＯＳトランジスタＮＱ７６がオフ状態となる。このノードＮＤ９４の電位低下に従って、ＭＯＳトランジスタＮＱ８０により、ＭＯＳトランジスタＮＱ７８のゲート電位は、先のポンプ制御信号ＣＬＫＧの立下がりにより低下した電圧３・ＶＥＸを維持し、ＭＯＳトランジスタＮＱ７８はオフ状態を維持する。

次いで、ポンプ制御信号ＩＣＬＫＧがＬレベルからＨレベルに立上がると、容量素子Ｃ２のチャージャポンプ動作により、ＭＯＳトランジスタＮＱ７４のゲート電位が電圧２・ＶＥＸから３・ＶＥＸの電圧レベルに上昇し、ＭＯＳトランジスタＮＱ７４が導通し、ノードＮＤ９２の電圧２・ＶＥＸを、ノードＮＤ９４へ伝達し、ノードＮＤ９４の電圧レベルが、２・ＶＥＸレベルとなる。これにより、ノードＮＤ９４が確実に、電圧２・ＶＥＸレベルにプリチャージされる。

次いで、ポンプ制御信号ＩＣＬＫＧがＬレベルに立ち下がり、また、ポンプ制御信号ＣＬＫＰがＨレベルとなると、ＭＯＳトランジスタＮＱ７４のゲート電位が、容量素子Ｃ２のチャージポンプ動作により電圧２・ＶＥＸとなり、また、ＭＯＳトランジスタＮＱ７８のゲート電位が，ＭＯＳトランジスタＮＱ８０によりノードＮＤ９４と同一の電圧３・ＶＥＸとなる。

従って、この期間Ｂにおいて、内部で、ＭＯＳトランジスタＮＱ７４を介してノードＮＤ９２からノードＮＤ９４への電荷の転送が行われる。

以降、この動作を繰返すことにより、ノードＮＤ９０からノードＮＤ９２への電荷転送とノードＮＤ９４からノードＮＤ９６への電荷転送と、ノードＮＤ９２からノードＮＤ９４への電荷転送とが交互に行なわれる。これにより、ノードＮＤ９４の電圧レベルが、電圧２・ＶＥＸと３・ＶＥＸの間で変化し、ノードＮＤ９６からの電圧ＶＢＳＴとして、最大３・ＶＥＸの電圧を生成することができる。さらに高い電圧が必要な場合には、この交互に電荷転送を行なう電荷転送段の段数を増加させる。

この昇圧ポンプ回路１１０のポンプ動作を、ポンプ制御信号に従って選択的に活性化することにより、ワード線ベリファイ電圧ＶＢＳＴの電圧レベルを所定電圧レベルに（基準電圧ＶＲＥＦレベル）に設定することができる。

なお、このベリファイ電圧は、多値データの各データに対して同一電圧レベルに設定され、ベリファイ参照セルまたはベリファイ参照電流を各データに対応して変化させて、ベリファイ動作が行われても良い。また、これに代えて、ベリファイ参照電流レベルは同一として、各データに対応してベリファイ電圧レベルが変更されてベリファイ動作が行われても良い。また、実施の形態４と組合わせて用いられても良い。

以上のように、この発明の実施の形態６に従えば、ベリファイ動作時のワード線ベリファイ電圧を、その絶対値を変化させることなく温度依存性を持たせており、メモリセルとベリファイ参照セルの特性が異なる場合においても、ベリファイ参照セルとメモリセルの駆動電流とゲート電圧との関係の温度依存性を補償して、正確に、参照セル電流とメモリセル電流とを一致させることができ、応じてしきい値電圧分布を調整することができる。

この発明は、参照セルとメモリセルの駆動電流を差動増幅する電流センス型の読出回路を備える２値以上のデータを記憶する不揮発性半導体記憶装置に対して適用することができる。

この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１に示す読出回路に含まれるセンスアンプの構成の一例を示す図である。 図２に示すセンスアンプの動作を示すタイミング図である。 図２に示すセンスアンプに含まれるＰチャネルＭＯＳトランジスタの断面構造を概略的に示す図である。 図１に示す読出回路に含まれるセンスアンプの変更例を示す図である。 この発明の実施の形態２に従う内部電圧発生回路の構成を概略的に示す図である。 図６に示す内部電圧発生回路の発生電圧の制御変化範囲を概略的に示す図である。 図６に示すポンプ回路の構成を概略的に示す図である。 図６に示すＶＤＣ回路の構成の位置例を概略的に示す図である。 図６に示す低電圧指示信号を発生する部分の構成の一例を概略的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態３におけるメモリセル電流の分布を概略的に示す図である。 図１１に示すセンスアンプのセンス動作を示すタイミング図である。 図１１に示すセンスノードの電流経路を概略的に示す図である。 この発明の実施の形態４に従う不揮発性半導体記憶装置のメモリセルのしきい値電圧分布を概略的に示す図である。 この発明の実施の形態４に従う不揮発性半導体記憶装置のベリファイ動作時のゲート電圧印加態様を概略的に示す図である。 図１６に示す電流分布の下限領域のメモリセルの駆動電流分布の変化を模式的に示す図である。 図１６に示す電流分布の上限領域のメモリセルのベリファイ動作時のメモリセル駆動電流分布の変化を概略的に示す図である。 この発明の実施の形態４に従う不揮発性半導体装置のベリファイ動作時の動作を示すフロー図である。 この発明の実施の形態５に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図２０に示す定電流源カレントミラー段の構成の一例を示す図である。 この発明の実施の形態６に従う不揮発性半導体記憶装置のベリファイ参照セルおよびメモリセルのベリファイ時の接続を概略的に示す図である。 この発明の実施の形態６におけるメモリセルのしきい値電圧の変化を概略的に示す図である。 この発明の実施の形態６におけるメモリセルとベリファイ参照セルのＶｇ−Ｉｄ特性を概略的に示す図である。 この発明の実施の形態６におけるメモリセルおよびベリファイ参照セルのＩｄ−Ｖｇの高温時の特性を示す図である。 この発明の実施の形態６におけるベリファイ電圧発生部の構成を概略的に示す図である。 図２６に示すＶＲＥＦ発生回路の構成の一例を示す図である。 図２６に示す分圧回路の構成の一例を示す図である。 図２６に示すレベル検出回路の構成の位置例を示す図である。 図２６に示すポンプ回路に含まれるポンプ制御信号発生部の構成を示す図である。 図３０に示すポンプ制御信号発生回路の動作を示すタイミング図である。 図２６に示すポンプ回路に含まれる昇圧ポンプ回路の構成の一例を示す図である。 図３２に示す昇圧分布回路の動作を示すタイミング図である。

符号の説明

１ メモリセルアレイ、２ 行選択駆動回路、３ 列選択回路、４ 読出回路、５ 制御回路、６ 内部電圧発生回路、ＰＱ１−ＰＱ５ ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ４ ＮチャネルＭＯＳトランジスタ、ＮＭＣ メモリセル、ＲＭＣ 参照セル、７Ａ 半導体基板領域、７Ｂ，７Ｃ 不純物領域、８ ゲート電極、９Ａ Ｐ型不純物導通層、９Ｂ 埋込チャネル、ＰＱ１０−ＰＱ１３ ＰチャネルＭＯＳトランジスタ、ＮＱ１０，ＮＱ１１ ＮチャネルＭＯＳトランジスタ、１１ ポンプ回路、１３ スタンバイポンプ回路、１５ ＶＤＣ回路、１７ スタンバイＶＤＣ回路、１８，１９ 転送ゲート、２０ａ−２０ｎ チャージャポンプ、２１ レベル検出回路、２２ クロック発生回路、２３ デカップル容量、２５ 比較回路、２６ 電流ドライブトランジスタ、２７ デカップル容量、４０ センスアンプ、４２ Ｙ選択ゲート、４３ メモリセルアレイ、４４ 参照セル選択ゲート、４５ 参照セルアレイ、ＮＭＣ０−ＮＭＣｎ メモリセル、ＲＭＣ１−ＲＭＣ３ 参照セル、ＴＸ２ ＣＭＯＳトランスミッションゲート、５０ 低電圧発生回路、ＱＲ，ＱＮ ＮチャネルＭＯＳトランジスタ、ＳＱＮ，ＳＱＲ 転送ゲート、６０ センスアンプ、ＶＭＣ ベリファイ参照セル、７０ コントローラ、７２ ＶＲＥＦ発生回路、７４ レベル検出回路、７６ ポンプ回路、７８ 分圧回路、８０ 低電圧発生回路、８２ 定電流源、ＲＲ，Ｒ０−Ｒｎ 抵抗素子、８３ バイポーラトランジスタ、ＱＱ０−ＱＱｎ ＮチャネルＭＯＳトランジスタ、ＺＺ０−ＺＡｍ 抵抗素子。

Claims (13)

1. 複数のメモリセル、および
   前記複数のメモリセルの選択メモリセルのデータを検出するためのセンス増幅回路を備え、
   前記センス増幅回路は、
   内部電源電圧よりも高い電圧を受ける昇圧電源ノードと、
   前記昇圧電源ノードに動作時結合され、前記選択メモリセルを流れる電流に応じて前記選択メモリセルの記憶データを読出す読出部と、
   前記内部電源電圧を受けるノードに結合され、プリチャージ指示信号に応答して前記選択メモリセルへ前記内部電源ノードからの電流を供給して前記選択メモリセルが接続されるデータ線を所定電位にプリチャージするプリチャージ段とを備える、半導体記憶装置。
2. 外部から供給可能な外部電源電圧が前記昇圧電圧よりも高いときに動作可能とされ、活性化時、前記昇圧電圧を前記外部電源電圧の降圧により生成して前記昇圧電源ノードに供給する第１の電源と、
   前記外部電源電圧が前記昇圧電圧よりも低いときに動作可能とされ、活性化時、前記外部電源電圧の昇圧動作により前記昇圧電圧を生成して前記昇圧電源ノードに供給する第２の電源とをさらに備える、請求項１記載の半導体記憶装置。
3. 前記読出部は、埋込チャネル方式のＰチャネル絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体記憶装置。
4. 前記半導体記憶装置は、前記選択メモリセルのデータ読出基準の参照電流を生成する参照セルをさらに備え、
   前記センス増幅器は、
   前記読出部として作用するカレントミラー段と、
   基準バイアス電圧により伝達電圧レベルが制限され、前記プリチャージ段からの電流を前記選択メモリセルおよび前記参照セルに供給する電圧供給段と、
   前記選択メモリセルおよび前記参照セルがそれぞれ結合されるデータ線を所定電位に初期設定する初期段と、
   前記カレントミラー段の出力ノードをイコライズするイコライズ段とを備える、請求項１記載の半導体記憶装置。
5. 前記半導体記憶装置は、前記選択メモリセルのデータ読出基準の参照電流を生成する参照セルをさらに備え、
   前記センス増幅器は、
   前記読出部として作用して、前記選択メモリセルに流れる電流を検出する第１のカレントミラー段と、
   前記読出部として作用して、前記参照メモリセルに流れる電流を検出する第２のカレントミラー段と、
   前記第１および第２のカレントミラー段をミラー結合して、前記選択メモリセルおよび前記参照セルの駆動電流の差に応じて前記選択メモリセルのデータを読出す第３のカレントミラー段と、
   基準バイアス電圧により伝達電圧レベルが制限され、前記プリチャージ段からの電流を前記選択メモリセルおよび前記参照セルに供給する電圧供給段と、
   前記選択メモリセルおよび前記参照セルがそれぞれ結合されるデータ線を所定電位に初期設定する初期段と、
   前記プリチャージ段の出力ノードをイコライズする第１のイコライズ段と、
   前記第３のカレントミラー段の出力ノードをイコライズする第２のイコライズ段を備える、請求項１記載の半導体記憶装置。
6. 各々がゲートを有し、そのしきい値電圧によりデータを記憶するトランジスタで構成される複数のメモリセル、
   前記メモリセルと同一構造の参照セル、
   前記複数のメモリセルの選択メモリセルの駆動電流と前記参照セルの駆動電流をセンスして前記選択メモリセルのデータを読出すセンス増幅回路、および
   前記参照セルおよび前記選択メモリセルのゲートに印加する電圧を生成するゲート電圧発生回路を備え、前記ゲート電圧発生回路は、前記選択メモリセルの通常データ読出モード時には前記参照セルおよび前記選択メモリセルのゲートに対する電圧として同一レベルの電圧を生成し、前記選択メモリセルの書込または消去の検証モード時には、メモリセルの駆動電流分布範囲の上下端の位置のメモリセルの検証時には通常モード時とは異なるレベルの電圧を前記選択メモリセルのゲート電圧として生成する、半導体記憶装置。
7. 複数のメモリセル、
   参照メモリセル、および
   前記複数のメモリセルのうちの選択メモリセルに接続される第１のノードと前記参照セルに接続される第２のノードとを有し、前記第１および第２のノードを流れる電流に従って前記選択メモリセルのデータを読出すセンス増幅器を備え、前記第１のノードの容量値は、前記第２のノードの容量値よりも大きくされている、半導体記憶装置。
8. 選択メモリセルに接続される第１のノードと参照セルに接続される第２のノードとを有し、前記第１および第２のノードを流れる電流に従って前記選択メモリセルのデータを検出するセンス増幅回路、および
   前記第１および第２のノードにそれぞれ結合されかつ個々に活性化され、活性化時、定電流を駆動する第１および第２の定電流源を備える、半導体記憶装置。
9. 動作モード指示信号に従って前記第１および第２の定電流源を選択的に活性化する活性制御回路をさらに備える、請求項８記載の半導体記憶装置。
10. 前記第１および第２の定電流源は、各々、活性化時、定電流発生回路の電流／電圧変換トランジスタとカレントミラー回路を構成するトランジスタを備える、請求項８記載の半導体記憶装置。
11. 少なくとも１行に整列して配置され、各々がゲートを有しかつそのゲート電圧／電流特性が温度依存性を有するトランジスタを含み、該トランジスタのしきい値電圧に応じてデータを記憶するメモリセル、および
    前記メモリセルのトランジスタのゲート電圧−駆動電流特性の温度依存性を補償する温度依存性を有するワード線駆動電圧を発生する電圧発生回路を備え、前記ワード線駆動電圧は、その温度依存性が制御信号に従って正および負の方向に変更可能であり、
    前記行に整列して配置されるメモリセルに対応して配置され、前記メモリセルトランジスタのゲートが接続される少なくとも１本のワード線、および
    前記１本のワード線の選択時、前記電圧発生回路の発生するワード線駆動電圧を前記１本のワード線に伝達するワード線選択回路を備える、半導体記憶装置。
12. 前記電圧発生回路は、
    活性化時、電荷ポンプ動作により前記ワード線駆動電圧を生成する電圧生成回路、
    前記電圧生成回路の生成するワード線駆動電圧を分圧する分圧回路、
    温度依存性を有する基準電圧を発生する基準電圧発生回路、
    前記基準電圧発生回路の生成する基準電圧の温度依存性を調整しかつ前記分圧回路の分圧比を調整する制御部と、
    前記基準電圧発生回路からの基準電圧と前記分圧回路からの分圧電圧との比較に基づいて前記電圧生成回路を選択的に活性化するレベル判定回路とを備える、請求項１１記載の半導体記憶装置。
13. 前記基準電圧発生回路は、
    定電流発生回路と、
    ダイオード接続されるバイポーラトランジスタと、
    前記定電流発生回路からの定電流を前記バイポーラトランジスタへ供給するその抵抗値が変更可能な抵抗素子とを備え、前記基準電圧は前記定電流発生回路と前記抵抗素子との間のノードに生成される、請求項１２記載の半導体記憶装置。

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