JP2007172775A - センスアンプ及び半導体記憶装置 - Google Patents
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Abstract
【解決手段】センスアンプは、ドレインが第1及び第2の出力ノードに、ゲートが第2及び第1の出力ノードに、ソースが共通に基準電位端子に接続されたNMOSトランジスタ対、ドレインがNMOSトランジスタ対のそれと共通接続されソースが第1及び第2の入力ノードに接続されたPMOSトランジスタ対、ドレインが第1及び第2の入力ノードに接続されゲートが第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続されたPMOSトランジスタ対、第1及び第2の出力ノードと基準電位端子との間に介在して、センス前にオン駆動されるNMOSトランジスタ対、第1及び第2の出力ノード間に介在させたイコライズ用トランジスタを有する。
【選択図】図7
Description
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2の入力ノードに接続されゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第3及び第4のPMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続されてセンス初期の電流を絞る働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。
Claims (7)
- 第1及び第2の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセルデータをセンスするセンスアンプであって、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2の入力ノードに接続されゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第3及び第4のPMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有する
ことを特徴とするセンスアンプ。 - 前記電流源スイッチ素子は、活性化信号によりオン駆動される第5のPMOSトランジスタであり、
前記第3及び第4のNMOSトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第3及び第4のNMOSトランジスタと同時にオフ駆動される第5のNMOSトランジスタである
ことを特徴とする請求項1記載のセンスアンプ。 - 前記第3及び第4のPMOSトランジスタのソース側に、センス初期の電流を絞るために介在させた第1及び第2の電流制限用NMOSトランジスタを更に備えた
ことを特徴とする請求項1記載のセンスアンプ。 - 前記第1及び第2のPMOSトランジスタのゲートは、それぞれ前記第1及び第2のNMOSトランジスタのゲートと共通接続されるか、或いは共通に前記基準電位端子に接続される
ことを特徴とする請求項1乃至3のいずれかに記載のセンスアンプ。 - 第1及び第2の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセルデータをセンスするセンスアンプであって、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続されてセンス初期の電流を絞る働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有する
ことを特徴とするセンスアンプ。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのメモリセルが直列接続されたNANDストリングを構成するセルアレイと、
前記セルアレイの選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記センスアンプは、
一方にセル電流が他方に参照電流が供給される第1及び第2の入力ノードと、
セル電流と参照電流との電流差を増幅したセルデータが出力される第1及び第2の出力ノードと、
ドレインがそれぞれ前記第1及び第2の出力ノードに接続され、ゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2の入力ノードに接続されゲートがそれぞれ前記第2及び第1の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第3及び第4のPMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有する
ことを特徴とする半導体記憶装置。 - 電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのメモリセルが直列接続されたNANDストリングを構成するセルアレイと、
前記セルアレイの選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記センスアンプは、
一方にセル電流が他方に参照電流が供給される第1及び第2の入力ノードと、
セル電流と参照電流との電流差を増幅したセルデータが出力される第1及び第2の出力ノードと、
ドレインがそれぞれ第1及び第2の出力ノードに接続され、ゲートがそれぞれ第2及び第1の出力ノードに接続され、ソースが共通に基準電位端子に接続された第1及び第2のNMOSトランジスタと、
ドレインがそれぞれ前記第1及び第2のNMOSトランジスタのそれと共通接続されソースがそれぞれ前記第1及び第2の入力ノードに接続されて、前記第1及び第2のNMOSトランジスタと共にラッチを構成する第1及び第2のPMOSトランジスタと、
ソースがそれぞれ前記第1及び第2の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続されてセンス初期の電流を絞る働きをする第3及び第4のNMOSトランジスタと、
前記第1及び第2の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第5及び第6のNMOSトランジスタと、
前記第1及び第2の出力ノード間に介在してセンス前に第1及び第2の出力ノード間を短絡するイコライズ用トランジスタとを有する
ことを特徴とする半導体記憶装置。
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