JP2011118982A - フラッシュメモリ - Google Patents
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Abstract
【解決手段】基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率(温度勾配)を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生する。
【選択図】図2
Description
レイ10の列毎のデータ線DL1とDL2が、不揮発性メモリセル11のソース電極108とドレイン電極109の2つのノードに接続される。
(消去動作)
不揮発性メモリセル11に対する消去動作においては、アドレスがアドレスバッファ4に入力されると、行デコーダ5、ならびに列デコーダ6がフラッシュメモリアレイ10の中から複数の不揮発性メモリセル11を選択する。その後、電源回路9が生成した消去用の−16Vの電圧をワード線WLに印加し、不揮発性メモリセル11のメモリゲート電極103に接続する。アシストゲート106には2Vを印加する。ソース電極108、ドレイン電極109及びウェル領域100に0Vを印加し、FNトンネルによりフローティングゲート107からウェル領域100に電子を放出させることで不揮発性メモリセル11の記憶データを消去する。
書き込み動作では、アドレスがアドレスバッファ4に入力されると、行デコーダ5、および列デコーダ6がフラッシュメモリアレイ10の中から少なくとも1つの不揮発性メモリセル11を選択する。そして、不揮発性メモリセル11のソース電極108にはビット線BLが接続され、ビット線BLには、書き込み選択の場合は0V、書き込み非選択の場合には0.8Vが印加される。不揮発性メモリセル11のドレイン電極109には5Vを印加したコモンデータ線CDLが接続され、ワード線WLに書込み選択電圧、例えば15Vが印加されてメモリゲート電極103に接続される。このとき、アシストゲート106に加える制御信号AGの選択レベルは書き込み非選択の場合にソース電極108に加える電圧の0.8Vよりも低い電圧、例えば0.6Vにする。したがって、書き込み選択メモ
リセルでは選択MOSトランジスタTaがオン状態になってドレイン電流が流れ、これによって選択MOSトランジスタTaと電荷蓄積MOSトランジスタTmとの境界部分でホットエレクトロンが発生し、これがフローティングゲート107に注入されて不揮発性メモリセル11の閾値電圧に変化を生ずることでデータが不揮発性メモリセル11に書き込まれる。書き込み非選択メモリセルでは選択MOSトランジスタTaがオフ状態のままなのでホットエレクトロンが発生せず書き込みが阻止される。
さらに、読み出し動作では、アドレスがアドレスバッファ4に入力されると、行デコーダ5によりワード線WLを選択し、その電圧を、電圧発生回路20のワード線選択レベル電圧VDDHにする。そして、行デコーダ5と列デコーダ6でフラッシュメモリアレイ10の中から選択した不揮発性メモリセル11の記憶データを読み出す。その際に、ワード線WLに印加するワード線選択レベル電圧VDDHを3種類設定し、3種類のワード線選択レベル電圧VDDHを順次変更しながらワード線WLを介してメモリゲート電極103に印加し、最大3回の記憶データの読出し動作を行い、個々の読み出し動作で不揮発性メモリセル11から読み出される2値(1ビット)の値に基づいて2ビットの記憶データを判定する。
図2は、ワード線WLに印加する複数のワード線選択レベル電圧VDDHを発生する電圧発生回路20、30の回路を示す図である。1つのワード線選択レベル電圧VDDHを発生する電圧発生回路20は、チャージポンプ21、比較器24、および拡散抵抗素子列から成る分圧回路25から構成されている。もう1つのワード線選択レベル電圧VDDHを発生する電圧発生回路30も同様である。複数の電圧発生回路20、30等の出力は、制御回路2(図1)から出力される制御信号に基づいて切り替え回路22で切り替えてワード線WLに接続する。
この分圧回路25を構成する拡散抵抗素子12は、図5のように、P型半導体基板P−SUBにN−wellを形成し、その中にP−wellを形成し、そのP−well内にN型の拡散を行って抵抗素子を形成する。この拡散抵抗素子12はP型のエピタキシャル層の中にN型の拡散を行って形成されるため、抵抗自身(N型)とエピタキシャル層(P型)との間に寄生ダイオ−ドが存在する。そのため、通常、エピタキシャル層を拡散抵抗素子12にかかる電圧よりも高い電位に接続して分圧回路25に逆バイアス電圧を印加することで、寄生ダイオ−ドが動作しないようにする。
(式1) Rk={(Vk+Vk+1)/2}・a+b
ここで、係数aは拡散抵抗素子12の抵抗値の逆バイアス電圧による変化率をあらわし、係数bは逆バイアス電圧が0ボルトの場合の拡散抵抗素子12の抵抗値をあらわす係数である。これらの係数aとbは、例えば、係数bが1700Ω・μm×(チャネル幅)であり、係数aが(213Ω・μm/(ボルト))×(チャネル幅)である。係数(b/a)は、約8ボルトである。ここで、拡散抵抗素子12は、通常は正の温度係数を持ち、例えば、温度が25℃から85℃まで上昇すると拡散抵抗素子12の抵抗値Rkは約15%増加する。
(式2) Vk+1−Vk=iRk
V1=0ボルトにして、この式1と式2から計算すると、k番目の拡散抵抗素子12のワード線選択レベル電圧VDDH側の逆バイアス電圧Vk+1が以下の式3であらわされる。
(式3)
Vk+1=(b/a)[−1+{(1+i・a/2)/(1−i・a/2)}k]
(式4)
Vref=(b/a)[−1+{(1+i・a/2)/(1−i・a/2)}n]
また、分圧回路25がn+mの数の拡散抵抗素子12を持つものとすると、ワード線選択レベル電圧VDDHは、以下の式5であらわされる。
(式5)VDDH=(b/a)[−1+{(1+i・a/2)/(1−i・a/2)}(n+m)]
式4を式5に代入してVDDHを分圧電圧Vrefであらわすと以下の式6が得られる。(式6) VDDH=(b/a)[−1+{(a/b)Vref+1}((n+m)/n)]
また、逆に分圧電圧VrefをVDDHであらわすと、以下の式7が得られる。
(式7) Vref=(b/a)[−1+{(a/b)VDDH+1}(n/(n+m))]
この式6あるいは式7に基づいて、分圧電圧VrefとVDDHを与える分圧回路25を構成する拡散抵抗素子12の数m+nと、分圧電圧を取り出す中間端子23とゼロレベル接続端子の間の拡散抵抗素子12の数nを求める。
(式8) Δ(Vref)/Δ(b/a)
= −1+{1+Q・m/(n+m)}/{(1+Q)(m/(n+m))}
(式9) Q≡VDDH・a/b
(式10) Δ(Vref)/Δ(b/a)≒(1/2)(n・m/(m+n)2)・Q2
(式11) {Δ(Vref)/Vref}/Δ(b/a)
≒(1/2)(VDDH・m/(m+n))・(a/b)2
ここで、Δ(b/a)は、温度による(b/a)の変化量をあらわし、概ね0.2以内である。
発生させるので、フラッシュメモリの温度補償回路を単純化できる効果がある。それにより、それぞれの電圧発生回路のワード線選択レベル電圧VDDHを温度の変化にかかわらず一定値に安定させて出力させ、ワード線選択レベル電圧VDDHの精度を高くできる効果がある。
2・・・制御回路
3・・・入出力回路
4・・・アドレスバッファ
5・・・行デコーダ
6・・・列デコーダ
7・・・高速リードセンスアンプ回路
8・・・書き込みラッチ
9・・・電源回路
10・・・フラッシュメモリアレイ
11・・・不揮発性メモリセル
12・・・拡散抵抗素子
20、30・・・電圧発生回路
21、31・・・チャージポンプ
22・・・切り替え回路
23、33・・・中間端子
24、34・・・比較器
25、35・・・分圧回路
100・・・半導体領域(ウェル領域)
101、102、104・・・ゲート酸化膜
103・・・メモリゲート電極
106・・・アシストゲート
107・・・フローティングゲート
108・・・ソース電極
109・・・ドレイン電極
AG、SS0、SS1、SD0、SD1・・・制御信号
BL・・・ビット線
CDL・・・コモンデータ線
DL1、DL2・・・データ線
P−SUB・・・P型半導体基板
Rk、Rk+1・・・抵抗値
Ta・・・選択MOSトランジスタ
Tm・・・電荷蓄積MOSトランジスタ
TS0、TS1・・・ソース選択MOSトランジスタ
TD0、TD1・・・ドレイン選択MOSトランジスタ
Vref・・・分圧電圧
Vref1、Vref2・・・基準電圧
VDDH・・・ワード線選択レベル電圧
Vk、Vk+1、Vk+2・・・逆バイアス電圧
WL・・・ワード線
Claims (1)
- 不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリであって、基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率(温度勾配)を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生することを特徴とするフラッシュメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009275200A JP2011118982A (ja) | 2009-12-03 | 2009-12-03 | フラッシュメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009275200A JP2011118982A (ja) | 2009-12-03 | 2009-12-03 | フラッシュメモリ |
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Family Applications (1)
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JP2009275200A Pending JP2011118982A (ja) | 2009-12-03 | 2009-12-03 | フラッシュメモリ |
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