WO2017122418A1 - 半導体記憶装置、および、半導体記憶装置の制御方法 - Google Patents

半導体記憶装置、および、半導体記憶装置の制御方法 Download PDF

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保博 落合
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Definitions

  • the present technology relates to a semiconductor memory device and a method for controlling the semiconductor memory device.
  • the present invention relates to a semiconductor memory device in which a transistor is provided for each memory cell, and a method for controlling the semiconductor memory device.
  • semiconductor storage devices such as SRAM (Static Random Access Memory) are used to hold data.
  • This semiconductor memory device includes, for example, a plurality of memory cells and a control circuit. Each memory cell is connected to a word line and a pair of bit lines. Each memory cell includes a transistor having a gate and a source connected to a word line and a bit line, and a storage element.
  • the control circuit controls the word line of the memory cell to be written to a high level (power supply potential VDD or the like), and controls the other word lines to a low level (reference potential VSS or the like).
  • the control circuit controls one of the pair of bit lines to a high level (VDD or the like) and the other to a low level (VSS or the like) based on the value of data to be written.
  • VDD high level
  • VSS low level
  • the data write operation may become unstable.
  • the gate-source voltage of the transistor is reduced due to the decrease in the power supply potential VDD, and the transistor that should be turned on remains in the off state. Therefore, a semiconductor memory device has been proposed in which the potential of the bit line connected to the source of the transistor is made lower than the reference potential VSS to relatively increase the gate-source voltage of the transistor (see, for example, Patent Document 1). .)
  • the capacity of the bit line varies depending on the number of word lines. If the bit line potential becomes too low due to this variation, the gate-source voltage of the transistor in the memory cell to which data is written may exceed the breakdown voltage, and the gate oxide film may be broken down. In addition, the gate-source voltage of the transistor of the memory cell that is not the write destination may exceed the threshold voltage, and data may be erroneously written. As a result, data writing fails.
  • the present technology has been developed in view of such a situation, and an object thereof is to suppress data writing failure in a semiconductor memory device in which a transistor is provided for each memory cell.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is a first in which a gate is connected to a gate signal line and a source is connected to a first source signal line.
  • a second transistor having a gate connected to the gate signal line and a source connected to the second source signal line, and a storage element connected to the drains of the first and second transistors
  • a gate signal line potential control unit for controlling the potential of the gate signal line to a predetermined high potential higher than a predetermined reference potential, and the first and first based on the data
  • a source signal line potential controller that lowers the potential of one of the two source signal lines below the predetermined reference potential, and the one of the two signal lines until a constant potential lower than the predetermined reference potential is reached.
  • the first aspect further includes a detection unit that detects that the one potential has reached the constant potential and supplies a detection signal indicating the detection result to the potential fixing unit.
  • the unit may fix the one potential to the constant potential when the detection signal is supplied. This brings about the effect that it is detected that the potential of one of the first and second source signal lines has decreased until reaching a certain potential.
  • the source signal line potential control unit may supply the first and second sources when an instruction signal instructing a decrease in the potential of the first or second source signal line is supplied.
  • a first charge pump circuit that lowers the one potential using a first capacitor connected to a signal line, and the first and second sources when a delay signal obtained by delaying the instruction signal is supplied.
  • a second charge pump circuit that lowers the one potential using a second capacitor connected to the signal line.
  • the first charge pump circuit when the first charge pump circuit is supplied with the first charge pump enable signal indicating that the first charge pump circuit is enabled and the instruction signal, the first charge pump circuit is activated.
  • the second charge pump circuit When one potential is lowered and the second charge pump circuit is supplied with the second charge pump enable signal indicating that the second charge pump circuit is enabled and the delay signal, the one of the second charge pump circuits is supplied. The potential may be lowered. As a result, the charge pump circuit operates according to the charge pump enable signal.
  • the detection unit may adjust the value of the constant potential based on an adjustment signal indicating the adjustment value of the constant potential. This brings about the effect that the constant potential is adjusted.
  • the detection unit detects that the one potential has reached the constant potential when a detection enable signal indicating that the detection unit is enabled is supplied. Also good. This brings about the effect
  • the first aspect further includes a stop control unit for stopping the first and second charge pump circuits when the potential of the first or second source signal line reaches the constant potential. May be. As a result, the first and second charge pump circuits are stopped when the potential of the source signal line reaches a constant potential.
  • the first and second capacitors may be MOS (Metal-Oxide-Semiconductor) capacitors.
  • MOS Metal-Oxide-Semiconductor
  • FIG. 1 is a block diagram illustrating a configuration example of a logic circuit and a semiconductor memory device according to a first embodiment of the present technology. It is a block diagram showing an example of 1 composition of a main control part in a 1st embodiment of this art.
  • 3 is a circuit diagram illustrating a configuration example of a memory cell according to the first embodiment of the present technology.
  • FIG. It is a circuit diagram showing an example of 1 composition of a column control part in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of an input-output control part in a 1st embodiment of this art. It is a block diagram showing an example of composition of an input-output control circuit in a 1st embodiment of this art.
  • FIG. 3 is a flowchart illustrating an example of a writing process of the semiconductor memory device according to the first embodiment of the present technology.
  • 3 is a timing chart illustrating an example of the operation of the semiconductor memory device according to the first embodiment of the present technology. It is a figure for demonstrating the fluctuation
  • FIG. 3 is an enlarged view of a timing chart showing an example of the operation of the semiconductor memory device according to the first embodiment of the present technology.
  • 6 is a timing chart illustrating an example of an operation of a semiconductor memory device in a comparative example.
  • FIG. 6 is a graph illustrating an example of a simulation result of an increase rate of a negative potential of a bit line by the negative potential detection circuit and the negative potential clip circuit according to the first embodiment of the present technology. It is a block diagram showing an example of 1 composition of a main control part in a 2nd embodiment of this art. It is a block diagram showing an example of 1 composition of a write assist circuit in a 2nd embodiment of this art. It is a circuit diagram showing an example of 1 composition of a charge pump circuit in a 2nd embodiment of this art. It is a block diagram showing an example of 1 composition of a main control part in a 3rd embodiment of this art. It is a block diagram showing an example of 1 composition of a write assist circuit in a 3rd embodiment of this art.
  • First embodiment (example in which the potential of the bit line is limited to a fixed potential or more) 2.
  • Second Embodiment Example in which an enable signal is supplied to a charge pump circuit and the bit line potential is limited to a fixed potential or more) 3.
  • Third Embodiment Example in which the fixed potential is adjusted and the potential of the bit line is limited to a fixed potential or more) 4).
  • Fourth Embodiment Example in which an enable signal is supplied to a negative potential detection circuit and the potential of the bit line is limited to a fixed potential or more
  • Fifth Embodiment (Example in which the charge pump circuit is stopped by limiting the bit line potential to a fixed potential or higher)
  • FIG. 1 is a block diagram illustrating a configuration example of the logic circuit 100 and the semiconductor memory device 200 according to the first embodiment.
  • the semiconductor memory device 200 is a semiconductor memory that stores data using a sequential circuit, and is also called an SRAM.
  • SRAM Serial RAM
  • various electronic devices using the semiconductor memory device 200 as a cache memory are assumed.
  • a CPU Central Processing Unit
  • HDD Hard Disk Drive
  • the semiconductor memory device 200 includes a row address decoder 210, a word control unit 220, a memory cell array 230, a column address decoder 250, a column control unit 260, a main control unit 270, and an input / output control unit 300.
  • the logic circuit 100 accesses the semiconductor memory device 200 to write and read data.
  • the logic circuit 100 supplies a write enable signal WE, write data DI, and address ADD to the semiconductor memory device 200 when writing data.
  • the write enable signal WE is a signal indicating that writing to the semiconductor memory device 200 is valid. In the write enable signal WE, for example, a high level is set when writing is performed, and a low level is set otherwise.
  • Address ADD indicates the physical address of the access destination.
  • the logic circuit 100 supplies the read enable signal RE and the address ADD to the semiconductor memory device 200 when reading data.
  • the read enable signal RE is a signal indicating that reading from the semiconductor memory device 200 is validated. Then, the logic circuit 100 receives the read data DO that has been read from the semiconductor memory device 200.
  • a plurality of memory cells 240 are arranged in a two-dimensional lattice.
  • a set of memory cells 240 arranged in a predetermined direction is referred to as a “column”, and a set of memory cells 240 arranged in a direction perpendicular to the column is referred to as a “row”.
  • Each memory cell 240 is assigned a physical address.
  • Each of the memory cells 240 belonging to the mth (m is an integer) row is connected to the word line 22m.
  • Each of the memory cells 240 belonging to the nth (n is an integer) column is connected to a pair of bit lines 23n-1 and 23n-2, and these bit lines are used for transmitting differential signals.
  • the main control unit 270 controls the entire semiconductor memory device 200.
  • the main control unit 270 divides the address ADD into a row address RA and a column address CA.
  • the row address RA indicates the position of the row to be accessed.
  • the column address CA indicates the position of the access destination column.
  • the main control unit 270 supplies the row address RA to the row address decoder 210 and supplies the column address CA to the column address decoder 250.
  • the main control unit 270 holds the write enable signal WE or the read enable signal RE in synchronization with the clock signal CLK and supplies it to the input / output control unit 300. Then, the main control unit 270 generates a write assist activation signal WA after a predetermined time has elapsed after receiving the write enable signal WE, and supplies it to the input / output control unit 300.
  • the write assist activation signal WA is a signal for instructing that one potential of the pair of bit lines is lower than a predetermined reference potential VSS. For example, a high level signal is used as the write assist activation signal WA.
  • the reference potential VSS is a potential lower than the power supply potential VDD, and is 0 volt (V), for example.
  • the row address decoder 210 analyzes the row address RA and supplies the analysis result to the word control unit 220.
  • the word control unit 220 controls the potential of the word line based on the analysis result of the row address RA.
  • the word control unit 220 supplies the power supply potential VDD to the word line in the access destination row, and supplies the reference potential VSS to the word line in the row that is not the access destination.
  • the column address decoder 250 analyzes the column address CA and supplies the analysis result to the column control unit 260.
  • the column controller 260 controls the switching elements inserted in the bit lines based on the analysis result of the column address RA.
  • the column control unit 260 controls the bit line switching element in the access destination column to be in a closed state, and controls the bit line switching element in a column that is not the access destination to be in an open state.
  • the input / output control unit 300 writes data or reads data.
  • the input / output control unit 300 writes the write data DI into the memory cell 240 indicated by the address ADD in accordance with the write enable signal WE and the write assist activation signal WA. Further, the input / output control unit 300 reads the read data DO from the memory cell 240 indicated by the address ADD in accordance with the read enable signal RE and supplies the read data DO to the logic circuit 100.
  • FIG. 2 is a block diagram illustrating a configuration example of the main control unit 270 according to the first embodiment.
  • the main control unit 270 includes an address division unit 271 and a control signal supply unit 272.
  • the address dividing unit 271 divides the address ADD into a row address RA and a column address CA.
  • the address dividing unit 271 supplies the row address RA to the row address decoder 210 and supplies the column address CA to the column address decoder 250.
  • the control signal supply unit 272 supplies a control signal such as a write enable signal WE.
  • the control signal supply unit 272 holds the write enable signal WE or the read enable signal RE in synchronization with the clock signal CLK and supplies it to the input / output control unit 300.
  • the control signal supply unit 272 generates a write assist activation signal WA after a predetermined time has elapsed after receiving the write enable signal WE, and supplies it to the input / output control unit 300.
  • FIG. 3 is a circuit diagram showing a configuration example of the memory cell 240 in the first embodiment.
  • Memory cell 240 includes transistors 241 and 244 and inverters 242 and 243.
  • the transistors 241 and 244 for example, n-type MOS transistors are used.
  • the gate of the transistor 241 is connected to a word line (eg, 221), and the source is connected to one of a pair of bit lines (eg, 231-1).
  • the drain of the transistor 241 is connected to the input terminal of the inverter 242 and the output terminal of the inverter 243.
  • the gate of the transistor 244 is connected to a word line (such as 221), and the source is connected to the other of the pair of bit lines (such as 231-2).
  • the drain of the transistor 244 is connected to the output terminal of the inverter 242 and the input terminal of the inverter 243.
  • the input terminal of the inverter 242 is connected to the output terminal of the inverter 243 and the drain of the transistor 241.
  • the input terminal of the inverter 243 is connected to the output terminal of the inverter 242 and the drain of the transistor 244.
  • the inverters 242 and 243 connected in this manner function as a storage element that stores 1-bit data. Note that the circuit including the inverters 242 and 243 is an example of a memory element described in the claims.
  • the word control unit 220 controls the potential of the word line of the write destination row to a high level and controls the potential of the word line of the row that is not the write destination to a low level.
  • the word line is an example of a gate signal line described in the claims, and the word control unit 220 is an example of a gate signal line potential control unit described in the claims.
  • the input / output control unit 300 controls one of the pair of bit lines to the high level and the other to the low level based on the value of the write data. For example, when writing a value of “0” in binary, the input / output control unit 300 controls the bit line 23n-1 of the write destination column to the low level and the bit line 23n-2 to the high level. On the other hand, when the value “1” is written in binary, the input / output control unit 300 controls the bit line 23n-1 of the write destination column to the high level and the bit line 23n-2 to the low level. By these controls, the gate-source voltage of one of the transistors 241 and 244 becomes higher than the threshold voltage, and one of the transistors is turned on. Then, 1-bit data is written into a memory element formed of inverters 242 and 243. Further, the potentials of the bit lines 23n-1 and 23n-2 of the column that is not the write destination are both controlled to a high level.
  • the potential of the bit line controlled to a low level is too high, there is a possibility that data writing to the memory cell 240 may fail.
  • the potential of the bit line set to the low level is a very high value of about ⁇ 10 millivolts (mV)
  • the gate-source voltage of the transistor 244 becomes less than the threshold voltage, and the on state is not established. As a result, data is not written.
  • the potential of the bit line controlled to the low level is too low, there is a possibility that data writing to the memory cell 240 may fail.
  • the potential of the bit line set to the low level is a very low value of about ⁇ 600 millivolts (mV)
  • the gate-source voltage of the transistor 244 becomes higher than the breakdown voltage, and the gate insulating film is broken down. There is a risk.
  • the gate-source voltage of the transistor (241 or 244) in the memory cell 240 that is not the write destination becomes equal to or higher than the threshold voltage, and data may be erroneously written to the memory cell 240 that is not the write destination. For this reason, it is necessary to control the potential of the bit line to an appropriate value.
  • FIG. 4 is a circuit diagram showing a configuration example of the column control unit 260 in the first embodiment.
  • the column control unit 260 includes a pair of transistors for each column.
  • transistors 261 and 262 are provided in the first column, and transistors 263 and 264 are provided in the second column.
  • these transistors for example, n-type MOS transistors are used.
  • a pair of transistors such as the transistors 261 and 262 open and close the paths of the pair of bit lines 23n-1 and 23n-2 according to the column address CA_n.
  • the column address CA_n indicates whether or not the nth column is an access destination. For example, when the column address CA_n is at a high level, the path of a pair of bit lines in the nth column shifts to an open state, and when the column address CA_n is at a low level, both paths shift to a closed state. To do.
  • the bit line corresponding to the low-level column address CA_n is precharged to the power supply potential VDD.
  • FIG. 5 is a block diagram illustrating a configuration example of the input / output control unit 300 according to the first embodiment.
  • the input / output control unit 300 includes an input / output control circuit 310 for each column.
  • the input / output control circuit 310 corresponding to the nth column is connected to the pair of bit lines 23n-1 and 23n-2.
  • Each of the input / output control circuits 310 receives a write enable signal WE and a write assist activation signal WA at the time of writing, and a read enable signal RE at the time of reading.
  • write data DI_n and read data DO_n are input / output in the input / output control circuit 310 of the nth column.
  • the write data DI_n indicates a bit written in the nth column of the write data DI.
  • the read data DO_n indicates a bit read from the nth column in the read data DO.
  • FIG. 6 is a block diagram illustrating a configuration example of the input / output control circuit 310 according to the first embodiment.
  • the input / output control circuit 310 includes a write control circuit 320, a read control circuit 330, and a write assist circuit 400.
  • the write control circuit 320 controls the potential of the pair of bit lines 23n-1 and 23n-2 based on the value of data written to the corresponding column. For example, the write control circuit 320 controls the bit line 23n-1 to a low level and the bit line 23n-2 to a high level when writing a value of "0" in binary. On the other hand, when writing a value of “1” in binary, the write control circuit 320 controls the bit line 23n-1 of the corresponding column to the high level and the bit line 23n-2 to the low level.
  • the write assist circuit 400 lowers one potential of the corresponding bit lines 23n-1 and 23n-2 to a negative potential lower than the reference potential VSS.
  • FIG. 7 is a block diagram illustrating a configuration example of the write assist circuit 400 according to the first embodiment.
  • the write assist circuit 400 includes a negative potential control unit 410, a negative potential detection circuit 450, and a negative potential clip circuit 470.
  • the negative potential control unit 410 makes one potential of the corresponding bit lines 23n-1 and 23n-2 lower than the reference potential VSS.
  • the negative potential control unit 410 includes an inverter 441, a delay circuit 420, a plurality of charge pump circuits 430, and a transistor 440.
  • an n-type MOS transistor is used as the transistor 440.
  • the pair of bit lines is an example of first and second source signal lines recited in the claims.
  • the negative potential control unit 410 is an example of a source signal line control unit described in the claims.
  • the inverter 441 inverts the light assist activation signal WA.
  • the inverter 441 supplies the inverted signal to the delay circuit 420 and the transistor 440.
  • the delay circuit 420 delays the inverted signal of the write assist activation signal WA by a plurality of different delay times.
  • the delay circuit 420 supplies each delayed signal to the charge pump circuit 430 as a delay signal.
  • four charge pump circuits 430 are provided, and four delay signals DEL_1, DEL_2, DEL_3, and DEL_4 having different delay times are sequentially generated.
  • the delay signal DEL_k (k is an integer of 1 to 4) is supplied to the kth charge pump circuit 430.
  • the charge pump circuit 430 controls the potential of the bit line using a capacitor.
  • the charge pump circuit 430 decreases the potential of the bit line to a negative potential lower than the reference potential VSS.
  • VSS the potential of the bit line
  • the potential of the bit line is too close to VSS (in other words, too high)
  • the voltage between the gate and the source of the transistor 241 or 244 becomes less than the threshold voltage, and the ON state is not established.
  • the four charge pump circuits 430 reduce the potential of the bit line to a sufficiently low value such that the gate-source voltage is equal to or higher than the threshold voltage.
  • the number of each of the delay signal and the charge pump circuit 430 is not limited to four.
  • the write assist activation signal WA is input to the gate of the transistor 440, and the drain is released.
  • the drain of the transistor 440 is connected to the charge pump circuit 430, the negative potential clipping circuit 470, the negative potential detection circuit 450, and the write control circuit 320.
  • the negative potential detection circuit 450 detects that the potential of the bit line has decreased until reaching a certain fixed potential V clip when the write assist activation signal WA is supplied.
  • the negative potential detection circuit 450 supplies a detection signal CLIPIN indicating a detection result and a signal obtained by inverting the write assist activation signal WA to the negative potential clip circuit 470.
  • the negative potential detection circuit 450 is an example of a detection unit described in the claims.
  • the negative potential clipping circuit 470 fixes the potential of the bit line to the fixed potential V clip .
  • the fixed potential V clip is set to a sufficiently high value that does not cause a write failure to the memory cell 240.
  • the negative potential clipping circuit 470 is an example of a potential fixing unit described in the claims.
  • the negative potential control unit 410 lowers the bit line potential below the reference potential VSS, so that the gate-source voltage of the transistor 241 or 244 in the memory cell 240 is sufficiently increased to ensure the It can be operated.
  • the potential of the bit line is too low, data writing may fail as described above.
  • the above-described negative potential clipping circuit 470 limits the potential of the bit line to the fixed potential V clip or more, data writing failure due to an excessive decrease in the potential of the bit line can be suppressed.
  • FIG. 8 is a circuit diagram showing a configuration example of the delay circuit 420 according to the first embodiment.
  • the delay circuit 420 includes inverters 421 to 428.
  • the inverter 421 and the inverter 422 are for delaying the write assist signal WA and supplying the delayed signal DEL_1 to the first-stage charge pump circuit 430 and the inverter 423.
  • the inverters 423 and 424 delay the delay signal DEL_1 and supply it to the second-stage charge pump circuit 430 and the inverter 425 as the delay signal DEL_2.
  • the inverter 425 and the inverter 426 delay the delay signal DEL_2 and supply it to the third-stage charge pump circuit 430 and the inverter 427 as the delay signal DEL_3.
  • the inverters 427 and 428 delay the delay signal DEL_3 and supply the delayed signal DEL_4 to the fourth-stage charge pump circuit 430 as the delay signal DEL_4.
  • inverters 421 to 428 are provided as the delay elements, delay elements other than the inverter such as a buffer may be provided instead.
  • FIG. 9 is a circuit diagram showing a configuration example of the charge pump circuit 430 in the first embodiment.
  • This charge pump circuit 430 includes inverters 431 and 432 and a transistor 433.
  • an n-type MOS transistor is used as the transistor 433.
  • Inverters 431 and 432 are inserted in series between delay circuit 420 and the gate of transistor 433.
  • These inverters 431 and 432 output the power supply potential VDD or the reference potential VSS based on the input signal.
  • the back gate of the transistor 433 is connected to the source and the drain.
  • the drain of the transistor 433 is connected to the write control circuit 320.
  • the MOS capacitor of the transistor 433 can be connected to the bit line via the write control circuit 320.
  • the charge pump circuit 430 can control the potential of the bit line.
  • a wiring layer is newly added, and the potential of the bit line is controlled by the wiring capacitance between the wiring layer and the bit line. In comparison, an increase in wiring resources can be suppressed.
  • FIG. 10 is a circuit diagram showing a configuration example of the negative potential detection circuit 450 in the first embodiment.
  • the negative potential detection circuit 450 includes an inverter 451 and transistors 452, 453, 454, 455, 456, and 457.
  • transistors 452, 454 and 455 As the transistors 452, 454 and 455, p-type MOS transistors are used.
  • n-type MOS transistors are used as the transistors 453, 456, and 457.
  • the inverter 451 inverts the write assist activation signal WA and supplies it to the gates of the transistors 452, 454, and 457 and the negative potential clip circuit 470.
  • Transistors 452 and 453 are connected in series between the power supply terminal of power supply potential VDD and write control circuit 320.
  • the gate of the transistor 453 is connected to a connection point between the transistors 452 and 453, and the connection point is connected to the gate of the transistor 456.
  • Transistors 454, 455 and 456 are connected in series between the power supply terminal and the ground terminal of the reference potential VSS.
  • the gate of the transistor 455 is connected to the connection point between the transistors 455 and 456.
  • the drain of the transistor 457 is connected to the connection point of the transistors 455 and 456 and the negative potential clipping circuit 470, and the source is connected to the ground terminal. A signal of the potential at this connection point is output as the detection signal CLIPIN.
  • the negative potential detection circuit 450 when a high-level write assist activation signal WA is input, the negative potential detection circuit 450 is activated and starts detecting the bit line potential V neg .
  • the level of the detection signal CLIPIN increases as the potential V neg decreases.
  • the bit line potential V neg falls to the fixed potential V clip , the level of the detection signal CLIPIN exceeds the threshold voltage of the n-type transistor in the negative potential clip circuit 470 in the subsequent stage.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the negative potential clipping circuit 470 according to the first embodiment.
  • the negative potential clipping circuit 470 includes an inverter 471 and transistors 472, 473, 474, and 475.
  • transistors 472 and 474 p-type MOS transistors are used.
  • transistors 473 and 475 n-type transistors are used.
  • the inverter 471 inverts the inverted signal of the write assist activation signal WA and supplies it to the gates of the transistors 472 and 473.
  • Transistors 472 and 473 are connected in series between the power supply terminal and the write control circuit 320.
  • Transistors 474 and 475 are also connected in series between the power supply terminal and write control circuit 320.
  • connection point of the transistors 472 and 473 is connected to the gate of the transistor 474. Further, the detection signal CLIPIN is input to the gate of the transistor 475.
  • the negative potential clipping circuit 470 when the high level write assist activation signal WA is input, the negative potential clipping circuit 470 is activated.
  • the level of the detection signal CLIPIN exceeds the threshold voltage of the transistor 475 (that is, when the bit line potential V neg drops to the fixed potential V clip )
  • the activated negative potential clip circuit 470 Start supplying current. Due to this current, the potential V neg of the bit line increases, and the level of the detection signal CLIPIN decreases accordingly.
  • the negative potential clipping circuit 470 supplies current to the bit line. To stop. In this way, the negative potential clipping circuit 470 controls the current supply to the bit line in accordance with the potential V neg of the bit line, so that the potential V neg of the bit line can be fixed to the fixed potential V clip .
  • FIG. 12 is a circuit diagram illustrating a configuration example of the write control circuit 320 according to the first embodiment.
  • the write control circuit 320 includes inverters 321 and 322, NOR (negative OR) gates 323 and 324, and transistors 325, 326, 327, and 328.
  • NOR negative OR
  • transistors 325, 326, 327, and 328 As the transistors 325 and 327, p-type MOS transistors are used, and as the transistors 326 and 328, n-type MOS transistors are used.
  • the inverter 321 inverts the write enable signal WE and supplies it to the NOR gates 323 and 324.
  • the inverter 322 inverts the write data DI_n and supplies it to the NOR gate 324.
  • the NOR gate 323 supplies a negative logical sum of the inverted signal from the inverter 321 and the write data DI_n to the gates of the transistors 325 and 326.
  • the NOR gate 324 supplies a negative logical sum of the inverted signal from the inverter 321 and the inverted signal from the inverter 322 to the gates of the transistors 327 and 328.
  • Transistors 325 and 326 are connected in series between the power supply terminal and write assist circuit 400, and transistors 327 and 328 are also connected in series between the power supply terminal and write assist circuit 400.
  • the connection point between the transistors 325 and 326 is connected to the bit line 23n-1, and the connection point between the transistors 327 and 328 is connected to the bit line 23n-2.
  • the write control circuit 320 controls the bit line 23n-1 to the high level when the write enable signal WE is at the high level and the write data DI_n is at the high level, and the bit line 23n-2 Is controlled to a low level.
  • the write control circuit 320 controls the bit line 23n-1 to a low level and sets the bit line 23n-2 to a high level.
  • the write control circuit 320 controls both the bit lines 23n-1 and 23n-2 to a high level.
  • FIG. 13 is a flowchart illustrating an example of the writing process of the semiconductor memory device 200 according to the first embodiment. This writing process is started, for example, when a high level write enable signal WE is input.
  • the semiconductor memory device 200 receives the write enable signal WE, the address ADD, and the write data DI from the logic circuit 100 and holds them (step S901). Then, the semiconductor memory device 200 generates a write assist activation signal WA (step S902). In addition, the semiconductor memory device 200 decodes the address ADD (step S903), and controls the potential of the word line to be accessed to high level and the other word lines to low level based on the decoding result (step S903). Step S904).
  • the semiconductor memory device 200 controls one of the pair of bit lines to the low level and the other to the high level in the access destination column based on the decoding result and the write data DI_n (step S905). Then, the semiconductor memory device 200 determines whether or not the potential of the bit line has decreased to the fixed potential V clip (step S906). When the potential decreases to the fixed potential Vclip (step S906: Yes), the semiconductor memory device 200 fixes the potential of the bit line (step S907). If the voltage does not drop to the fixed potential Vclip (step S906: No), or after step S907, the semiconductor memory device 200 ends the write process.
  • FIG. 14 is a timing chart showing an example of the operation of the semiconductor memory device 200 according to the first embodiment.
  • the logic circuit 100 inputs the write data DI_1, the write enable WE, and the address ADD to the semiconductor memory device 200 at the timing T1.
  • the semiconductor memory device 200 decodes the address ADD and generates a high-level column address CA_1 at timing T2.
  • the word control unit 220 sets one (eg 231-2) of the pair of bit lines 231-1 and 231-2 that has been precharged to the high level (power supply potential VDD) by the column control unit 260 to the low level (reference level).
  • the potential is controlled to (VSS).
  • the main control unit 270 When the bit line 231-2 falls to the reference potential VSS at the timing T3, the main control unit 270 generates a high level write assist activation signal WA.
  • the delay circuit 420 delays the write assist activation signal WA to generate the delay signal DEL_1, and delays the delay signal DEL_1 to generate the delay signal DEL_2. Similarly, the delay signal DEL_3 and the delay signal DEL_4 are generated in order.
  • the four charge pump circuits 430 are sequentially activated to lower the potential of the bit line 231-2 in a stepwise manner.
  • the negative potential detection circuit 450 increases the detection signal CLIPIN stepwise. It is assumed that the voltage between the potential of the detection signal CLIPIN and the reference potential VSS exceeds the threshold voltage Vth of the transistor in the negative potential clip circuit 470 at the timing T4. At this time, the negative potential clipping circuit 470 is activated and the decrease in the potential V neg of the bit line 231-2 is stopped.
  • the activated negative potential clipping circuit 470 suppresses the potential decrease by dynamically supplying a current to the bit line in response to the decrease in the potential V neg of the bit line 231-2 by the charge pump circuit 430. For this reason, even if the charge pump circuit 430 is activated after the timing T4, V neg does not further decrease.
  • the negative potential detection circuit 450 and the negative potential clip circuit 470 are stopped. At this time, the supply of current from the negative potential clip circuit 470 to the bit line 231-2 is also stopped, and the potential V neg of the bit line 231-2 settles at the fixed potential V clip . In this way, the potential V neg of the bit line 231-2 is fixed to the fixed potential V clip . Thereby, data writing failure due to an excessive decrease in the potential V neg of the bit line 231-2 can be suppressed.
  • bit lines 231-1 and 231-2 are both precharged to a high level (power supply potential VDD).
  • FIG. 15 is a diagram for explaining fluctuations in the potential of the bit line in the first embodiment.
  • the value C bl of the bit line capacitance 500 of the bit line 231-2 is determined by the number of word lines.
  • the input / output control unit 300 reduces the potential of one of the bit lines 231-1 and 231-2 (for example, 231-2) that has been precharged to the power supply voltage VDD to the reference potential VSS.
  • the input / output control unit 300 reduces the potential of the bit line 231-2 to a lower value.
  • the output of the inverter 432 which is a delay element in the charge pump circuit 430, transitions from the power supply potential VDD to the reference potential VSS.
  • V neg Cc ⁇ Vdd / (C bl + Cc)
  • the write assist circuit 400 can realize the semiconductor memory device 200 that is highly robust to the number of word lines and the fluctuation of the power supply potential VDD (in other words, hardly affected by the fluctuation). it can.
  • FIG. 16 is an enlarged view of a timing chart showing an example of the operation of the semiconductor memory device 200 according to the first embodiment.
  • the main control unit 270 generates a high level write assist activation signal WA.
  • the charge pump circuit 430 decreases the bit line potential V neg in a stepwise manner.
  • the negative potential detection circuit 450 increases the detection signal CLIPIN stepwise. Then, at the timing T4, the negative potential clipping circuit 470 fixes the value substantially equal to the potential V neg of the bit line 231-2.
  • FIG. 17 is a timing chart showing an example of the operation of the semiconductor memory device in the comparative example.
  • the delay circuit 420 is not provided, and the write assist activation signal WA is directly input to the four charge pump circuits 430.
  • the charge pump circuit 430 instantaneously decreases the potential V neg of the bit line.
  • the response time until the negative potential detection circuit 450 starts to increase the detection signal CLIPIN in response to the decrease in the potential V neg of the bit line depends on the circuit configuration of the negative potential detection circuit 450.
  • the bit line potential V neg may become lower than the fixed potential V clip before the response time elapses.
  • the detection of the negative potential detection circuit 450 is not in time, and the detection signal CLIPIN does not rise. Therefore, the negative potential clipping circuit 470 cannot fix the potential of the bit line to an appropriate value (V clip ). For this reason, it is desirable to provide the delay circuit 420 to lower the bit line potential V neg in a stepwise manner.
  • FIG. 18 is a graph showing an example of a simulation result of the increase rate of the negative potential of the bit line when the negative potential detection circuit 450 and the negative potential clip circuit 470 in the first embodiment are deactivated.
  • the vertical axis represents the increase rate of the negative potential of the bit line
  • the horizontal axis represents the simulation conditions.
  • the white bars indicate the increase rate of the absolute value of the negative potential in the device having 8 word lines
  • the gray bars indicate the increase rate of the negative potential in the device having 256 word lines.
  • the absolute value of the negative potential of the bit line is larger than when the negative potential detection circuit 450 and the negative potential clip circuit 470 are operated.
  • the semiconductor memory device 200 decreases the potential of the bit line at the time of writing, and fixes the potential to the fixed potential when the potential decreases to the fixed potential. Data writing failure due to excessive decrease in the potential of the data can be suppressed.
  • Second Embodiment> In the first embodiment described above, all of the four charge pump circuits 430 are always operated to lower the bit line potential. However, some of the charge pumps 430 may be stopped. For example, when the power supply potential VDD is relatively high, it is possible to secure an amount of potential decrease that does not fail to write data even if a part of the charge pump circuit 430 is stopped.
  • the semiconductor memory device 200 according to the second embodiment is different from the first embodiment in that the number of charge pump circuits 430 to be operated is controlled.
  • FIG. 19 is a block diagram illustrating a configuration example of the main control unit 270 according to the second embodiment.
  • the main control unit 270 of the second embodiment is different from the first embodiment in that a control signal supply unit 273 is provided instead of the control signal supply unit 272.
  • the charge pump enable signal SET is input to the control signal supply unit 273.
  • the charge pump enable signal SET is a signal indicating whether to enable each of the plurality of charge pump circuits 430.
  • the logic circuit 100 uses the charge pump enable signal SET to increase the number of charge pump circuits 430 to be activated as the power supply voltage VDD is lower, for example.
  • a 4-bit charge pump enable signal SET is generated.
  • kth (k is an integer from 1 to 4) bit, for example, a high level is set when the kth charge pump circuit 430 is enabled, and a low level is set when it is disabled.
  • the control signal supply unit 273 supplies the charge pump enable signal SET to the input / output control unit 300.
  • FIG. 20 is a block diagram illustrating a configuration example of the write assist circuit 400 according to the second embodiment.
  • the write assist circuit 400 according to the second embodiment differs from the first embodiment in that the k-th SET_k of the charge pump enable signal SET is further input to the kth charge pump circuit 430. .
  • FIG. 21 is a circuit diagram showing a configuration example of the charge pump circuit 430 in the second embodiment.
  • the charge pump circuit 430 of the second embodiment is different from that of the first embodiment in that a NAND (negative AND) gate 434 is provided instead of the inverter 431.
  • the NAND gate 434 outputs a negative logical product of the bit data SET_k and the delay signal DEL_k to the inverter 432.
  • the charge pump circuit 430 when the bit data SET_k is at a high level (that is, valid), the charge pump circuit 430 operates to lower the potential of the bit line. On the other hand, when the bit data SET_k is at a low level (that is, invalid), the charge pump circuit 430 stops. Thus, by stopping the unnecessary charge pump circuit 430 according to the power supply voltage VDD, the power consumption of the semiconductor memory device 200 can be reduced.
  • the semiconductor memory device 200 individually operates or stops the plurality of charge pump circuits 430 in accordance with the enable signal. Therefore, the unnecessary charge pump circuit 430 is stopped. , Power consumption can be reduced.
  • the fixed potential V clip could not be changed, but the fixed potential V clip may need to be changed.
  • the fixed potential V clip is adjusted according to the control signal from the logic circuit 100.
  • FIG. 22 is a block diagram illustrating a configuration example of the main control unit 270 according to the third embodiment.
  • the main control unit 270 of the third embodiment is different from the first embodiment in that a control signal supply unit 274 is provided instead of the control signal supply unit 272.
  • the adjustment signal LV is input to the control signal supply unit 274.
  • the adjustment signal LV indicates the adjustment value of the fixed potential V clip .
  • the adjustment signal LV is a multi-bit signal in which at least one bit is set to “0”.
  • the control signal supply unit 274 supplies the adjustment signal LV to the input / output control unit 300.
  • FIG. 23 is a block diagram illustrating a configuration example of the write assist circuit 400 according to the third embodiment.
  • the write assist circuit 400 according to the third embodiment is different from the first embodiment in that an adjustment signal LV is further input to the negative potential detection circuit 450.
  • FIG. 24 is a circuit diagram showing a configuration example of the negative potential detection circuit 450 according to the third embodiment.
  • the negative potential detection circuit 450 of the third embodiment is different from that of the first embodiment in that it further includes transistors 460, 461, 462, 463, and 464. As these transistors, p-type MOS transistors are used. The sizes (gate width and gate length) of the transistors 460, 462, and 464 are different.
  • Transistors 460 and 461 are connected in series between the power supply terminal and the connection point of transistors 464 and 452.
  • Transistors 462 and 463 are also connected in series between the power supply terminal and the connection point of transistors 464 and 452.
  • Transistors 464 and 452 are connected in series between the power supply terminal and transistor 453.
  • the first bit LV_1 of the adjustment signal LV is input to the gate of the transistor 460.
  • the second bit LV_2 of the adjustment signal LV is input to the gate of the transistor 462, and the third bit LV_3 of the adjustment signal LV is input to the gate of the transistor 464.
  • the gates of the transistors 461 and 463 are connected to the output terminal of the inverter 451.
  • the level of the fixed potential V clip is adjusted by changing the on-state transistor by changing the position and number of bits of “0” in the adjustment signal LV. be able to.
  • the level of the fixed potential V clip is adjusted by the 3-bit adjustment signal LV, but an adjustment signal LV of 2 bits or less or 4 bits or more may be used. In that case, a p-type MOS transistor may be reduced or added to the negative potential detection circuit 450 in accordance with the number of bits.
  • the semiconductor memory device 200 adjusts the level of the fixed potential V clip according to the adjustment signal, so that the potential of the bit line can be fixed to an appropriate potential. .
  • the negative potential detection circuit 450 and the negative potential clip circuit 470 are always operated to detect and fix the potential of the bit line. However, detection and fixing may not always be necessary. . For example, when the power supply potential VDD is sufficiently low, there is no possibility that the potential of the bit line is excessively lowered, so that it is not necessary to detect the potential of the bit line.
  • the semiconductor memory device 200 according to the fourth embodiment is different from the first embodiment in that the negative potential detection circuit 450 and the negative potential clip circuit 470 are stopped as necessary.
  • FIG. 25 is a block diagram illustrating a configuration example of the main control unit 270 according to the fourth embodiment.
  • the main control unit 270 of the fourth embodiment is different from the first embodiment in that a control signal supply unit 275 is provided instead of the control signal supply unit 272.
  • the detection enable signal DETE is input to the control signal supply unit 275.
  • This detection enable signal DETE is a signal indicating that the negative potential detection circuit 450 is to be enabled.
  • the high level is set to the detection enable signal DETE when the negative potential detection circuit 450 and the negative potential clip circuit 470 are enabled, and the low level is set when it is disabled.
  • the logic circuit 100 disables the negative potential detection circuit 450 by the detection enable signal DETE when the power supply potential VDD is lower than a certain value, and enables the circuit otherwise.
  • FIG. 26 is a circuit diagram showing a configuration example of the negative potential detection circuit 450 in the fourth embodiment.
  • the negative potential detection circuit 450 of the fourth embodiment is different from the first embodiment in that a NAND (negative AND) gate 459 is provided instead of the inverter 451.
  • the NAND gate 459 outputs a negative logical product of the write assist activation signal WA and the detection enable signal DETE.
  • the detection enable signal DETE is at a low level
  • the negative potential detection circuit 450 stops.
  • the output of the NAND gate 459 becomes a high level
  • the negative potential clipping circuit 470 in the subsequent stage is also stopped. By stopping these circuits, power consumption can be reduced.
  • the semiconductor memory device 200 enables or disables only the negative potential detection circuit 450 and the negative potential clip circuit 470 in the write assist circuit 400 according to the enable signal, the present invention is not limited to this configuration.
  • the semiconductor memory device 200 may enable or disable the entire write assist circuit 400 according to the enable signal. Further, the semiconductor memory device 200 enables or disables each circuit individually based on the enable signal for the negative potential detection circuit 450 and the negative potential clip circuit 470 and the enable signal for the other circuits. Good.
  • the semiconductor memory device 200 stops the negative potential detection circuit 450 according to the enable signal, and thus is consumed when the negative potential detection circuit 450 does not need to be operated. Electric power can be reduced.
  • the semiconductor memory device 200 continuously operates the charge pump circuit 430 even after the potential of the bit line is fixed. However, it is not necessary to operate the charge pump circuit 430 since the bit line potential does not need to be lowered after the bit line potential is fixed. Therefore, from the viewpoint of reducing power consumption, it is desirable to stop the charge pump circuit 430 after the bit line potential is fixed.
  • the semiconductor memory device 200 according to the fifth embodiment differs from the first embodiment in that the charge pump circuit 430 is stopped when the potential of the bit line is fixed.
  • FIG. 27 is a block diagram illustrating a configuration example of the main control unit 270 according to the fifth embodiment.
  • the main control unit 270 of the fifth embodiment is different from the first embodiment in that a control signal supply unit 276 is provided instead of the control signal supply unit 272.
  • the reference voltage setting signal REF is input to the control signal supply unit 276.
  • This reference voltage setting signal REF sets the voltage of the clip signal CLIPIN when the charge pump circuit 430 is stopped as a reference voltage.
  • the reference voltage setting signal REF is a multi-bit signal in which at least one bit is set to “1”.
  • FIG. 28 is a block diagram illustrating a configuration example of the write assist circuit 400 according to the fifth embodiment.
  • the write assist circuit 400 of the fifth embodiment is different from the first embodiment in that it further includes a reference voltage generation circuit 480 and a comparator 495.
  • the reference voltage generation circuit 480 generates the reference voltage V ref according to the reference voltage setting signal SET.
  • the reference voltage generation circuit 480 supplies the generated reference voltage V ref to the non-inverting input terminal (+) of the comparator 495.
  • the comparator 495 compares the level of the detection signal CLIPIN with the reference voltage Vref .
  • the detection signal CLIPIN is input to the inverting input terminal ( ⁇ ) of the comparator 495.
  • the comparator 495 supplies the comparison result as a stop signal CPSTOP to all of the plurality of charge pump circuits 430.
  • the stop signal CPSTOP is at a high level when the detection signal CLIPIN is equal to or higher than the reference voltage Vref , and is at a low level otherwise.
  • the comparator 495 is an example of the stop control unit described in the claims.
  • the charge pump circuit 430 of the fifth embodiment is different from that of the first embodiment in that the charge pump circuit 430 is stopped when the stop signal CPSTOP is at a high level (the detection signal CLIPIN is equal to or higher than the reference voltage Vref ).
  • FIG. 29 is a circuit diagram showing a configuration example of the reference voltage generation circuit 480 in the fifth embodiment.
  • the reference voltage generation circuit 480 includes resistors 481, 485, 489 and 493, transistors 483, 484, 487, 488, 491 and 492, and inverters 482, 486 and 490.
  • transistors 483, 487 and 491 n-type MOS transistors are used, and as the transistors 484, 488 and 492, p-type MOS transistors are used.
  • the resistance values of the resistors 485, 489 and 493 are different.
  • Transistors 483 and 484 are connected in parallel between resistors 481 and 485.
  • Transistors 487 and 488 are connected in parallel between resistors 481 and 489.
  • Transistors 491 and 492 are connected in parallel between resistors 481 and 493.
  • the first bit REF_1 of the reference voltage setting signal REF is input to the gate of the transistor 483 and the inverter 482.
  • the inverter 482 inverts the bit and outputs it to the gate of the transistor 484.
  • the second bit REF_2 of the reference voltage setting signal REF is input to the gate of the transistor 487 and the inverter 486.
  • the inverter 486 inverts the bit and outputs it to the gate of the transistor 488.
  • the third bit REF_3 of the reference voltage setting signal REF is input to the gate of the transistor 491 and the inverter 490. Inverter 490 inverts the bit and outputs the result to the gate of transistor 492.
  • connection configuration of the resistors 485, 489, and 493 and the resistor 481 is changed by changing the position and number of the “1” bits of the reference voltage setting signal REF, and the value of the reference voltage V ref Can be adjusted.
  • the reference voltage may be set by the reference voltage setting signal REF of 2 bits or less or 4 bits or more.
  • the transistors and resistors in the reference voltage generation circuit 480 may be reduced or added according to the number of bits.
  • the reference voltage generation circuit 480 divides the voltage between the power supply potential VDD and the reference potential VSS by a resistor, but may divide the voltage by an element other than the resistor (such as a MOS transistor).
  • FIG. 30 is a circuit diagram showing a configuration example of the charge pump circuit 430 according to the fifth embodiment.
  • the charge pump circuit 430 of the fifth embodiment is different from that of the first embodiment in that a NOR (negative OR) gate 435 is provided instead of the inverter 431.
  • the NOR gate 435 supplies a negative logical sum of the delay signal DEL_k and the stop signal CPSTOP to the inverter 432.
  • the charge pump circuit 430 reduces the potential of the bit line according to the delay signal DEL_1 when the stop signal CPSTOP is at a low level. On the other hand, when the stop signal CPSTOP is at a high level, the charge pump circuit 430 stops controlling the potential of the bit line.
  • the semiconductor memory device 200 stops the charge pump circuit 430 when the potential of the bit line is fixed, and thus operates the charge pump circuit 430 even after the fixing. Power consumption can be reduced as compared with the configuration to be made.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures. (1) a first transistor having a gate connected to the gate signal line and a source connected to the first source signal line; A second transistor having a gate connected to the gate signal line and a source connected to a second source signal line; A storage element connected to the drains of the first and second transistors; A gate signal line potential control unit for controlling the potential of the gate signal line to a predetermined high potential higher than a predetermined reference potential when storing data in the storage element; A source signal line potential control unit that lowers one potential of the first and second source signal lines below the predetermined reference potential based on the data; A semiconductor memory device comprising: a potential fixing unit configured to fix the one potential to the constant potential when the one potential decreases until reaching a constant potential lower than the predetermined reference potential.
  • the semiconductor memory device further comprising a detection unit that detects that the one potential has reached the constant potential and supplies a detection signal indicating the detection result to the potential fixing unit;
  • the semiconductor memory device wherein the potential fixing unit fixes the one potential to the constant potential when the detection signal is supplied.
  • the source signal line potential control unit includes: When an instruction signal instructing a decrease in the potential of the first or second source signal line is supplied, the one potential is set using the first capacitor connected to the first and second source signal lines.
  • the semiconductor memory device according to (2) comprising: (4) When the first charge pump enable signal indicating that the first charge pump circuit is enabled and the instruction signal are supplied, the first charge pump circuit lowers the one potential. , When the second charge pump enable signal indicating that the second charge pump circuit is enabled and the delay signal are supplied, the second charge pump circuit lowers the one potential (3 ) Semiconductor memory device. (5) The semiconductor memory device according to (3) or (4), wherein the detection unit adjusts the value of the constant potential based on an adjustment signal indicating the adjustment value of the constant potential.
  • the detection unit detects that the one potential has reached the constant potential (3) to (5
  • a first transistor having a gate connected to the gate signal line and a source connected to the first source signal line, and a gate connected to the gate signal line and a source connected to the second source signal line.
  • Control procedures Source signal line potential control procedure for lowering one potential of the first and second source signal lines below the predetermined reference potential based on the data, and the one until the constant potential lower than the predetermined reference potential is reached.
  • a potential fixing procedure for fixing the one potential to the constant potential when the potential decreases.

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Abstract

メモリセルごとにトランジスタが設けられた半導体記憶装置においてデータの書込み失敗を抑制する。　第１のトランジスタは、ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続される。第２のトランジスタは、ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続される。記憶素子は、第１および第２のトランジスタのドレインに接続される。ゲート信号線電位制御部は、記憶素子にデータを記憶させる場合にはゲート信号線の電位を所定の基準電位より高い所定の高電位に制御する。ソース信号線電位制御部は、データに基づいて第１および第２のソース信号線の一方の電位を所定の基準電位よりも低下させる。電位固定部は、所定の基準電位より低い一定電位に達するまで一方の電位が低下した場合には、その一方の電位を一定電位に固定する。

Description

半導体記憶装置、および、半導体記憶装置の制御方法
　本技術は、半導体記憶装置、および、半導体記憶装置の制御方法に関する。詳しくは、メモリセルごとにトランジスタが設けられた半導体記憶装置、および、半導体記憶装置の制御方法に関する。
　従来より、情報処理システムなどにおいては、データを保持するために、ＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置が用いられている。この半導体記憶装置は、例えば、複数のメモリセルと制御回路とを備える。そして、メモリセルのそれぞれは、ワード線と一対のビット線とに接続されている。また、メモリセルのそれぞれには、ワード線およびビット線にゲートおよびソースが接続されたトランジスタと、記憶素子とが設けられる。制御回路は、書込み先のメモリセルのワード線をハイレベル（電源電位ＶＤＤなど）に制御し、その他のワード線をローレベル（基準電位ＶＳＳなど）に制御する。また、制御回路は、書き込むデータの値に基づいて一対のビット線の一方をハイレベル（ＶＤＤなど）に制御し、他方をローレベル（ＶＳＳなど）に制御する。この制御により、書込み先のメモリセル内のトランジスタがオン状態に移行して記憶素子にデータが書き込まれる。
　上述の構成の半導体記憶装置を用いるシステムにおいて、消費電力を低減する目的で電源電位ＶＤＤを低下させると、データの書込み動作が不安定になるおそれがある。例えば、電源電位ＶＤＤの低下によりトランジスタのゲート－ソース間電圧が低下し、オン状態にすべきトランジスタがオフ状態のままになってしまう。そこで、トランジスタのソースに接続されたビット線の電位を基準電位ＶＳＳより低くして、トランジスタのゲート－ソース間電圧を相対的に高くする半導体記憶装置が提案されている（例えば、特許文献１参照。）。
特開２００９－２９５２４６号公報
　上述の半導体記憶装置において、ビット線の容量は、ワード線の本数に応じて変動する。この変動によりビット線の電位が低くなりすぎると、書込み先のメモリセル内のトランジスタのゲート－ソース間電圧が絶縁破壊電圧を超えて、ゲート酸化膜が絶縁破壊されるおそれがある。また、書込み先でないメモリセルのトランジスタのゲート－ソース間電圧が閾値電圧を超えてデータが誤って書き込まれるおそれがある。この結果、データの書込みに失敗してしまう。
　ビット線の電位の変動を抑制する手法として、配線層を新たに追加して、その配線層の配線とビット線との間の容量値が大きな配線容量を用いて全体の容量を安定させる方法があるが、この方法では、配線リソースが増大して製造が困難となるおそれがある。このように、上述の半導体記憶装置では、データの書込み失敗を抑制することが困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、メモリセルごとにトランジスタが設けられた半導体記憶装置においてデータの書込み失敗を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続された第１のトランジスタと、上記ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続された第２のトランジスタと、上記第１および第２のトランジスタのドレインに接続された記憶素子と、上記記憶素子にデータを記憶させる場合には上記ゲート信号線の電位を所定の基準電位より高い所定の高電位に制御するゲート信号線電位制御部と、上記データに基づいて上記第１および第２のソース信号線の一方の電位を上記所定の基準電位よりも低下させるソース信号線電位制御部と、上記所定の基準電位より低い一定電位に達するまで上記一方の電位が低下した場合には上記一方の電位を上記一定電位に固定する電位固定部とを具備する半導体記憶装置、および、その制御方法である。これにより、第１および第２のソース信号線の一方の電位が一定電位に達するまで低下した場合に、その一方の電位が一定電位に固定されるという作用をもたらす。
　また、この第１の側面において、上記一方の電位が上記一定電位に達したことを検知して当該検知結果を示す検知信号を上記電位固定部に供給する検知部をさらに具備し、上記電位固定部は、上記検知信号が供給された場合には上記一方の電位を上記一定電位に固定してもよい。これにより、第１および第２のソース信号線の一方の電位が一定電位に達するまで低下したことが検知されるという作用をもたらす。
　また、この第１の側面において、上記ソース信号線電位制御部は、上記第１または第２のソース信号線の電位の低下を指示する指示信号が供給されると上記第１および第２のソース信号線に接続された第１の容量を用いて上記一方の電位を低下させる第１のチャージポンプ回路と、上記指示信号を遅延させた遅延信号が供給されると上記第１および第２のソース信号線に接続された第２の容量を用いて上記一方の電位を低下させる第２のチャージポンプ回路とを備えてもよい。これにより、第１のチャージポンプ回路により電位が低下し、次に第２のチャージポンプ回路により電位が低下するという作用をもたらす。
　また、この第１の側面において、上記第１のチャージポンプ回路は、当該第１のチャージポンプ回路を有効にする旨を示す第１のチャージポンプイネーブル信号と上記指示信号とが供給されると上記一方の電位を低下させ、上記第２のチャージポンプ回路は、当該第２のチャージポンプ回路を有効にする旨を示す第２のチャージポンプイネーブル信号と上記遅延信号とが供給されると上記一方の電位を低下させてもよい。これにより、チャージポンプイネーブル信号に応じてチャージポンプ回路が動作するという作用をもたらす。
　また、この第１の側面において、上記検知部は、上記一定電位の調整値を示す調整信号に基づいて上記一定電位の値を調整してもよい。これにより、一定電位が調整されるという作用をもたらす。
　また、この第１の側面において、上記検知部は、当該検知部を有効にする旨を示す検知イネーブル信号が供給された場合には上記一方の電位が上記一定電位に達したことを検知してもよい。これにより、検知イネーブル信号に応じて、検知部が動作するという作用をもたらす。
　また、この第１の側面において、上記第１または第２のソース信号線の電位が上記一定電位に達した場合には上記第１および第２のチャージポンプ回路を停止させる停止制御部をさらに具備してもよい。これにより、ソース信号線の電位が一定電位に達した場合に第１および第２のチャージポンプ回路が停止するという作用をもたらす。
　また、この第１の側面において、上記第１および第２の容量は、ＭＯＳ(Metal Oxide Semiconductor)キャパシタであってもよい。これにより、ＭＯＳキャパシタに応じた値の電位が制御されるという作用をもたらす。
　本技術によれば、メモリセルごとにトランジスタが設けられた半導体記憶装置においてデータの書込み失敗を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における論理回路および半導体記憶装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における主制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるメモリセルの一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム制御部の一構成例を示す回路図である。 本技術の第１の実施の形態における入出力制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における入出力制御回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるライトアシスト回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における遅延回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるチャージポンプ回路の一構成例を示す回路図である。 本技術の第１の実施の形態における負電位検知回路の一構成例を示す回路図である。 本技術の第１の実施の形態における負電位クリップ回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるライト制御回路の一構成例を示す回路図である。 本技術の第１の実施の形態における半導体記憶装置の書込み処理の一例を示すフローチャートである。 本技術の第１の実施の形態における半導体記憶装置の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるビット線の電位の変動を説明するための図である。 本技術の第１の実施の形態における半導体記憶装置の動作の一例を示すタイミングチャートの拡大図である。 比較例における半導体記憶装置の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における負電位検知回路および負電位クリップ回路によるビット線の負電位の増加率のシミュレーション結果の一例を示すグラフである。 本技術の第２の実施の形態における主制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるライトアシスト回路の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるチャージポンプ回路の一構成例を示す回路図である。 本技術の第３の実施の形態における主制御部の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるライトアシスト回路の一構成例を示すブロック図である。 本技術の第３の実施の形態における負電位検知回路の一構成例を示す回路図である。 本技術の第４の実施の形態における主制御部の一構成例を示すブロック図である。 本技術の第４の実施の形態における負電位検知回路の一構成例を示す回路図である。 本技術の第５の実施の形態における主制御部の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるライトアシスト回路の一構成例を示すブロック図である。 本技術の第５の実施の形態における参照電圧生成回路の一構成例を示す回路図である。 本技術の第５の実施の形態におけるチャージポンプ回路の一構成例を示す回路図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ビット線の電位を固定電位以上に制限する例）
　２．第２の実施の形態（チャージポンプ回路にイネーブル信号を供給し、ビット線の電位を固定電位以上に制限する例）
　３．第３の実施の形態（固定電位を調整し、ビット線の電位を固定電位以上に制限する例）
　４．第４の実施の形態（負電位検知回路にイネーブル信号を供給し、ビット線の電位を固定電位以上に制限する例）
　５．第５の実施の形態（ビット線の電位を固定電位以上に制限してチャージポンプ回路を停止させる例）
　＜１．第１の実施の形態＞
　［半導体記憶装置の構成例］
　図１は、第１の実施の形態における論理回路１００および半導体記憶装置２００の一構成例を示すブロック図である。この半導体記憶装置２００は、順序回路を用いてデータを記憶する半導体メモリであり、ＳＲＡＭとも呼ばれる。論理回路１００および半導体記憶装置２００を設けた装置としては、その半導体記憶装置２００をキャッシュメモリとして用いる各種の電子装置が想定される。このような電子装置としては、ＣＰＵ（Central Processing Unit）やＨＤＤ（Hard Disk Drive）などが想定される。半導体記憶装置２００は、ロウアドレスデコーダ２１０、ワード制御部２２０、メモリセルアレイ２３０、カラムアドレスデコーダ２５０、カラム制御部２６０、主制御部２７０および入出力制御部３００を備える。
　論理回路１００は、半導体記憶装置２００にアクセスしてデータの書込みや読出しを行うものである。この論理回路１００は、データの書込みを行う場合に、ライトイネーブル信号ＷＥとライトデータＤＩとアドレスＡＤＤとを半導体記憶装置２００に供給する。このライトイネーブル信号ＷＥは、半導体記憶装置２００への書込みを有効にする旨を示す信号である。ライトイネーブル信号ＷＥには、例えば、書込みを行う場合にハイレベルが設定され、そうでない場合にローレベルが設定される。アドレスＡＤＤは、アクセス先の物理アドレスを示す。
　また、論理回路１００は、データの読出しを行う場合に、リードイネーブル信号ＲＥとアドレスＡＤＤとを半導体記憶装置２００に供給する。リードイネーブル信号ＲＥは、半導体記憶装置２００からの読出しを有効にする旨を示す信号である。そして、論理回路１００は、読み出されたリードデータＤＯを半導体記憶装置２００から受け取る。
　メモリセルアレイ２３０には、複数のメモリセル２４０が二次元格子状に配列される。以下、所定の方向に配列されたメモリセル２４０の集合を「カラム」と称し、カラムに垂直な方向に配列されたメモリセル２４０の集合を「ロウ」と称する。また、メモリセル２４０のそれぞれには、物理アドレスが割り当てられている。そして、ｍ（ｍは整数）番目のロウに属するメモリセル２４０のそれぞれは、ワード線２２ｍに接続される。ｎ（ｎは整数）番目のカラムに属するメモリセル２４０のそれぞれは、一対のビット線２３ｎ－１および２３ｎ－２に接続され、これらのビット線は差動信号の伝送に用いられる。
　主制御部２７０は、半導体記憶装置２００全体を制御するものである。この主制御部２７０は、アドレスＡＤＤをロウアドレスＲＡとカラムアドレスＣＡとに分割する。ここで、ロウアドレスＲＡは、アクセス先のロウの位置を示す。また、カラムアドレスＣＡは、アクセス先のカラムの位置を示す。主制御部２７０は、ロウアドレスＲＡをロウアドレスデコーダ２１０に供給し、カラムアドレスＣＡをカラムアドレスデコーダ２５０に供給する。
　また、主制御部２７０は、ライトイネーブル信号ＷＥまたはリードイネーブル信号ＲＥをクロック信号ＣＬＫに同期して保持するとともに、入出力制御部３００に供給する。そして、主制御部２７０は、ライトイネーブル信号ＷＥを受け取ってから一定時間が経過後にライトアシスト起動信号ＷＡを生成して、入出力制御部３００に供給する。ライトアシスト起動信号ＷＡは、一対のビット線の一方の電位を所定の基準電位ＶＳＳより低くする旨を指示する信号である。ライトアシスト起動信号ＷＡとして、例えば、ハイレベルの信号が用いられる。また、基準電位ＶＳＳは、電源電位ＶＤＤより低い電位であり、例えば、０ボルト（Ｖ）である。
　ロウアドレスデコーダ２１０は、ロウアドレスＲＡを解析して解析結果をワード制御部２２０に供給するものである。ワード制御部２２０は、ロウアドレスＲＡの解析結果に基づいてワード線の電位を制御するものである。このワード制御部２２０は、アクセス先のロウにおけるワード線に電源電位ＶＤＤを供給し、アクセス先でないロウにおけるワード線に基準電位ＶＳＳを供給する。
　カラムアドレスデコーダ２５０は、カラムアドレスＣＡを解析して解析結果をカラム制御部２６０に供給するものである。カラム制御部２６０は、カラムアドレスＲＡの解析結果に基づいてビット線のそれぞれに挿入されたスイッチング素子を制御するものである。このカラム制御部２６０は、アクセス先のカラムにおけるビット線のスイッチング素子を閉状態に制御し、アクセス先でないカラムにおけるビット線のスイッチング素子を開状態に制御する。
　入出力制御部３００は、データの書込み、または、データの読出しを行うものである。この入出力制御部３００は、ライトイネーブル信号ＷＥおよびライトアシスト起動信号ＷＡに従って、ライトデータＤＩをアドレスＡＤＤの示すメモリセル２４０に書き込む。また、入出力制御部３００は、リードイネーブル信号ＲＥに従って、アドレスＡＤＤの示すメモリセル２４０からリードデータＤＯを読み出し、論理回路１００に供給する。
　［主制御部の構成例］
　図２は、第１の実施の形態における主制御部２７０の一構成例を示すブロック図である。この主制御部２７０は、アドレス分割部２７１および制御信号供給部２７２を備える。
　アドレス分割部２７１は、アドレスＡＤＤをロウアドレスＲＡとカラムアドレスＣＡとに分割するものである。このアドレス分割部２７１は、ロウアドレスＲＡをロウアドレスデコーダ２１０に供給し、カラムアドレスＣＡをカラムアドレスデコーダ２５０に供給する。
　制御信号供給部２７２は、ライトイネーブル信号ＷＥなどの制御信号を供給するものである。この制御信号供給部２７２は、ライトイネーブル信号ＷＥまたはリードイネーブル信号ＲＥをクロック信号ＣＬＫに同期して保持するとともに、入出力制御部３００に供給する。また、制御信号供給部２７２は、ライトイネーブル信号ＷＥを受け取ってから一定時間が経過した後にライトアシスト起動信号ＷＡを生成して、入出力制御部３００に供給する。
　［メモリセルの構成例］
　図３は、第１の実施の形態におけるメモリセル２４０の一構成例を示す回路図である。このメモリセル２４０は、トランジスタ２４１および２４４とインバータ２４２および２４３とを備える。トランジスタ２４１および２４４として、例えば、ｎ型のＭＯＳトランジスタが用いられる。
　トランジスタ２４１のゲートはワード線（２２１など）に接続され、ソースは一対のビット線の一方（２３１－１など）に接続される。また、トランジスタ２４１のドレインは、インバータ２４２の入力端子とインバータ２４３の出力端子とに接続される。
　トランジスタ２４４のゲートはワード線（２２１など）に接続され、ソースは一対のビット線の他方（２３１－２など）に接続される。また、トランジスタ２４４のドレインは、インバータ２４２の出力端子とインバータ２４３の入力端子とに接続される。
　インバータ２４２の入力端子は、インバータ２４３の出力端子とトランジスタ２４１のドレインとに接続される。インバータ２４３の入力端子は、インバータ２４２の出力端子とトランジスタ２４４のドレインとに接続される。このように環状に接続されたインバータ２４２および２４３は、１ビットのデータを記憶する記憶素子として機能する。なお、インバータ２４２および２４３からなる回路は、特許請求の範囲に記載の記憶素子の一例である。
　上述のメモリセル２４０にライトデータを書き込む際に、ワード制御部２２０は、書込み先のロウのワード線の電位をハイレベルに制御し、書込み先でないロウのワード線の電位をローレベルに制御する。なお、ワード線は、特許請求の範囲に記載のゲート信号線の一例であり、ワード制御部２２０は、特許請求の範囲に記載のゲート信号線電位制御部の一例である。
　また、入出力制御部３００は、ライトデータの値に基づいて一対のビット線の一方をハイレベルに、他方をローレベルに制御する。例えば、二進数で「０」の値を書き込む場合に入出力制御部３００は、書込み先のカラムのビット線２３ｎ－１をローレベルに、ビット線２３ｎ－２をハイレベルに制御する。一方、二進数で「１」の値を書き込む場合に入出力制御部３００は、書込み先のカラムのビット線２３ｎ－１をハイレベルに、ビット線２３ｎ－２をローレベルに制御する。これらの制御により、トランジスタ２４１および２４４の一方のゲート－ソース間電圧が閾値電圧より高くなり、その一方のトランジスタがオン状態に移行する。そして、インバータ２４２および２４３からなる記憶素子に１ビットのデータが書き込まれる。また、書込み先でないカラムのビット線２３ｎ－１および２３ｎ－２の電位は、両方ともハイレベルに制御される。
　ここで、ローレベルに制御したビット線の電位が高すぎると、メモリセル２４０へのデータの書込みに失敗するおそれがある。例えば、ローレベルにしたビット線の電位が－１０ミリボルト（ｍＶ）程度の非常に高い値である場合にはトランジスタ２４４のゲート－ソース間電圧が閾値電圧未満となり、オン状態とならない。この結果、データが書き込まれない。
　また、ローレベルに制御したビット線の電位が低すぎても、メモリセル２４０へのデータの書込みに失敗するおそれがある。例えば、ローレベルにしたビット線の電位が－６００ミリボルト（ｍＶ）程度の非常に低い値である場合にはトランジスタ２４４のゲート－ソース間電圧が絶縁破壊電圧以上となり、ゲート絶縁膜が絶縁破壊されるおそれがある。あるいは、書込み先でないメモリセル２４０内のトランジスタ（２４１または２４４）のゲート－ソース間電圧が閾値電圧以上となり、書込み先でないメモリセル２４０に誤ってデータが書き込まれるおそれがある。このため、ビット線の電位を適切な値に制御する必要がある。
　［カラム制御部の構成例］
　図４は、第１の実施の形態におけるカラム制御部２６０の一構成例を示す回路図である。このカラム制御部２６０は、カラムごとに一対のトランジスタを備える。例えば、１番目のカラムにはトランジスタ２６１および２６２が設けられ、２番目のカラムにはトランジスタ２６３および２６４が設けられる。これらのトランジスタとして、例えば、ｎ型のＭＯＳトランジスタが用いられる。
　トランジスタ２６１および２６２などの一対のトランジスタは、カラムアドレスＣＡ_ｎに従って、一対のビット線２３ｎ－１および２３ｎ－２の経路を開閉するものである。ここで、カラムアドレスＣＡ_ｎは、ｎ番目のカラムがアクセス先であるか否かを示す。例えば、カラムアドレスＣＡ_ｎがハイレベルである場合にｎ番目のカラムにおける一対のビット線の経路は、いずれも開状態に移行し、ローレベルである場合に、それらの経路はいずれも閉状態に移行する。そして、ローレベルのカラムアドレスＣＡ_ｎに対応するビット線は、電源電位ＶＤＤにプリチャージされる。
　［入出力制御部の構成例］
　図５は、第１の実施の形態における入出力制御部３００の一構成例を示すブロック図である。この入出力制御部３００は、カラムごとに入出力制御回路３１０を備える。ｎ番目のカラムに対応する入出力制御回路３１０は、一対のビット線２３ｎ－１および２３ｎ－２に接続される。また、入出力制御回路３１０のそれぞれには、書込みの際にライトイネーブル信号ＷＥおよびライトアシスト起動信号ＷＡが入力され、読出しの際に、リードイネーブル信号ＲＥが入力される。さらにｎ番目のカラムの入出力制御回路３１０において、ライトデータＤＩ_ｎおよびリードデータＤＯ_ｎが入出力される。ここで、ライトデータＤＩ_ｎは、ライトデータＤＩのうち、ｎ番目のカラムに書き込まれるビットを示す。リードデータＤＯ_ｎは、リードデータＤＯのうち、ｎ番目のカラムから読み出されたビットを示す。
　図６は、第１の実施の形態における入出力制御回路３１０の一構成例を示すブロック図である。この入出力制御回路３１０は、ライト制御回路３２０、リード制御回路３３０およびライトアシスト回路４００を備える。
　ライト制御回路３２０は、対応するカラムに書き込むデータの値に基づいて、一対のビット線２３ｎ－１および２３ｎ－２の電位を制御するものである。このライト制御回路３２０は、例えば、二進数で「０」の値を書き込む場合にビット線２３ｎ－１をローレベルに、ビット線２３ｎ－２をハイレベルに制御する。一方、二進数で「１」の値を書き込む場合にライト制御回路３２０は、対応するカラムのビット線２３ｎ－１をハイレベルに、ビット線２３ｎ－２をローレベルに制御する。
　ライトアシスト回路４００は、ライトアシスト起動信号ＷＡが供給されると、対応するビット線２３ｎ－１および２３ｎ－２の一方の電位を基準電位ＶＳＳより低い負電位に低下させるものである。
　［ライトアシスト回路の構成例］
　図７は、第１の実施の形態におけるライトアシスト回路４００の一構成例を示すブロック図である。このライトアシスト回路４００は、負電位制御部４１０、負電位検知回路４５０および負電位クリップ回路４７０を備える。
　負電位制御部４１０は、対応するビット線２３ｎ－１および２３ｎ－２の一方の電位を基準電位ＶＳＳより低くするものである。この負電位制御部４１０は、インバータ４４１と、遅延回路４２０と、複数のチャージポンプ回路４３０と、トランジスタ４４０とを備える。トランジスタ４４０として、例えば、ｎ型のＭＯＳトランジスタが用いられる。なお、一対のビット線は、特許請求の範囲に記載の第１および第２のソース信号線の一例である。また、負電位制御部４１０は、特許請求の範囲に記載のソース信号線制御部の一例である。
　インバータ４４１は、ライトアシスト起動信号ＷＡを反転するものである。このインバータ４４１は、反転した信号を遅延回路４２０およびトランジスタ４４０に供給する。遅延回路４２０は、ライトアシスト起動信号ＷＡの反転信号を、異なる複数の遅延時間により遅延させるものである。この遅延回路４２０は、遅延させた信号のそれぞれを遅延信号としてチャージポンプ回路４３０に供給する。例えば、４個のチャージポンプ回路４３０が設けられ、遅延時間の異なる４つの遅延信号ＤＥＬ_１、ＤＥＬ_２、ＤＥＬ_３およびＤＥＬ_４が順に生成される。遅延信号ＤＥＬ_ｋ（ｋは１乃至４の整数）は、ｋ番目のチャージポンプ回路４３０に供給される。
　チャージポンプ回路４３０は、容量を用いてビット線の電位を制御するものである。このチャージポンプ回路４３０は、遅延信号ＤＥＬ_ｋが供給されると、ビット線の電位を基準電位ＶＳＳよりも低い負電位に低下させる。ここで、前述したように、ビット線の電位がＶＳＳに近すぎると（言い換えれば、高すぎると）トランジスタ２４１または２４４のゲート－ソース間電圧が閾値電圧未満となり、オン状態とならない。この際にはデータの書込みに失敗するため、４個のチャージポンプ回路４３０は、ゲート－ソース間電圧が閾値電圧以上となるような十分に低い値までビット線の電位を低下させるものとする。なお、遅延信号およびチャージポンプ回路４３０のそれぞれの個数は、４個に限定されない。
　トランジスタ４４０のゲートには、ライトアシスト起動信号ＷＡが入力され、ドレインは解放状態となる。また、トランジスタ４４０のドレインは、チャージポンプ回路４３０、負電位クリップ回路４７０、負電位検知回路４５０およびライト制御回路３２０に接続される。
　負電位検知回路４５０は、ライトアシスト起動信号ＷＡが供給された際に、一定の固定電位Ｖclipに達するまでビット線の電位が低下したことを検知するものである。この負電位検知回路４５０は、検知結果を示す検知信号ＣＬＩＰＩＮと、ライトアシスト起動信号ＷＡを反転した信号とを負電位クリップ回路４７０に供給する。なお、負電位検知回路４５０は、特許請求の範囲に記載の検知部の一例である。
　負電位クリップ回路４７０は、固定電位Ｖclipまでビット線の電位が低下したことが検知されると、その固定電位Ｖclipに、ビット線の電位を固定するものである。この固定電位Ｖclipには、メモリセル２４０への書込み失敗が生じない程度の十分に高い値が設定される。なお、負電位クリップ回路４７０は、特許請求の範囲に記載の電位固定部の一例である。
　上述したように、負電位制御部４１０がビット線の電位を基準電位ＶＳＳよりも低下させることにより、メモリセル２４０内のトランジスタ２４１または２４４のゲート－ソース間電圧を十分に高くして、確実に動作させることができる。ただし、ビット線の電位が低下しすぎると、前述したように、データの書込みに失敗するおそれがある。しかし、上述の負電位クリップ回路４７０がビット線の電位を固定電位Ｖclip以上に制限するため、ビット線の電位の過大な低下量に起因するデータの書込み失敗を抑制することができる。
　［遅延回路の構成例］
　図８は、第１の実施の形態における遅延回路４２０の一構成例を示す回路図である。この遅延回路４２０は、インバータ４２１乃至４２８を備える。
　インバータ４２１およびインバータ４２２は、ライトアシスト信号ＷＡを遅延させて遅延信号ＤＥＬ_１として１段目のチャージポンプ回路４３０とインバータ４２３とに供給するものである。インバータ４２３およびインバータ４２４は、遅延信号ＤＥＬ_１を遅延させて遅延信号ＤＥＬ_２として２段目のチャージポンプ回路４３０とインバータ４２５とに供給するものである。
　インバータ４２５およびインバータ４２６は、遅延信号ＤＥＬ_２を遅延させて遅延信号ＤＥＬ_３として３段目のチャージポンプ回路４３０とインバータ４２７とに供給するものである。インバータ４２７およびインバータ４２８は遅延信号ＤＥＬ_３を遅延させて遅延信号ＤＥＬ_４として４段目のチャージポンプ回路４３０に供給するものである。
　なお、遅延素子として、インバータ４２１乃至４２８を設けているが、バッファなどのインバータ以外の遅延素子を代わりに設けてもよい。
　［チャージポンプ回路の構成例］
　図９は、第１の実施の形態におけるチャージポンプ回路４３０の一構成例を示す回路図である。このチャージポンプ回路４３０は、インバータ４３１および４３２と、トランジスタ４３３とを備える。トランジスタ４３３として、例えば、ｎ型のＭＯＳトランジスタが用いられる。インバータ４３１および４３２は、遅延回路４２０とトランジスタ４３３のゲートとの間に直列に挿入される。これらのインバータ４３１および４３２は、入力信号に基づいて電源電位ＶＤＤまたは基準電位ＶＳＳを出力する。また、トランジスタ４３３のバックゲートと、ソースおよびドレインとが接続される。そして、トランジスタ４３３のドレインは、ライト制御回路３２０に接続される。
　このように、トランジスタ４３３のバックゲートとドレインとを接続（短絡）することにより、トランジスタ４３３のＭＯＳキャパシタをライト制御回路３２０を介してビット線に接続することができる。このＭＯＳキャパシタを電源電位ＶＤＤまたは基準電位ＶＳＳにより充放電することにより、チャージポンプ回路４３０は、ビット線の電位を制御することができる。また、ＭＯＳキャパシタを用いてビット線の電位を制御する構成とすることにより、配線層を新たに追加して、配線層とビット線との間の配線容量よりビット線の電位を制御する構成と比較して、配線リソースの増大を抑制することができる。
　［負電位検知回路の構成例］
　図１０は、第１の実施の形態における負電位検知回路４５０の一構成例を示す回路図である。この負電位検知回路４５０は、インバータ４５１と、トランジスタ４５２、４５３、４５４、４５５、４５６および４５７とを備える。トランジスタ４５２、４５４および４５５としてｐ型のＭＯＳトランジスタが用いられる。また、トランジスタ４５３、４５６および４５７として、ｎ型のＭＯＳトランジスタが用いられる。
　インバータ４５１は、ライトアシスト起動信号ＷＡを反転してトランジスタ４５２、４５４および４５７のゲートと、負電位クリップ回路４７０とに供給するものである。
　トランジスタ４５２および４５３は、電源電位ＶＤＤの電源端子とライト制御回路３２０との間において直列に接続される。また、トランジスタ４５３のゲートは、トランジスタ４５２および４５３の接続点に接続され、その接続点はトランジスタ４５６のゲートに接続される。
　トランジスタ４５４、４５５および４５６は、電源端子と基準電位ＶＳＳの接地端子との間において直列に接続される。また、トランジスタ４５５のゲートは、トランジスタ４５５および４５６の接続点に接続される。
　また、トランジスタ４５７のドレインは、トランジスタ４５５および４５６の接続点と負電位クリップ回路４７０とに接続され、ソースは接地端子に接続される。この接続点の電位の信号が検知信号ＣＬＩＰＩＮとして出力される。
　上述の構成により、ハイレベルのライトアシスト起動信号ＷＡが入力されると、負電位検知回路４５０が活性化して、ビット線の電位Ｖｎｅｇの検知を開始する。そして、電位Ｖｎｅｇが低下するほど、検知信号ＣＬＩＰＩＮのレベルが上昇する。ビット線の電位Ｖｎｅｇが固定電位Ｖclipまで低下したときに、検知信号ＣＬＩＰＩＮのレベルは、後段の負電位クリップ回路４７０内のｎ型トランジスタの閾値電圧を超える値になる。
　［負電位クリップ回路の構成例］
　図１１は、第１の実施の形態における負電位クリップ回路４７０の一構成例を示す回路図である。この負電位クリップ回路４７０は、インバータ４７１と、トランジスタ４７２、４７３、４７４および４７５とを備える。トランジスタ４７２および４７４として、ｐ型のＭＯＳトランジスタが用いられる。トランジスタ４７３および４７５として、ｎ型のトランジスタが用いられる。
　インバータ４７１は、ライトアシスト起動信号ＷＡの反転信号を反転して、トランジスタ４７２および４７３のゲートに供給するものである。
　トランジスタ４７２および４７３は、電源端子とライト制御回路３２０との間において直列に接続される。また、トランジスタ４７４および４７５も電源端子とライト制御回路３２０との間において直列に接続される。
　トランジスタ４７２および４７３の接続点は、トランジスタ４７４のゲートに接続される。さらに、トランジスタ４７５のゲートには、検知信号ＣＬＩＰＩＮが入力される。
　上述の構成により、ハイレベルのライトアシスト起動信号ＷＡが入力されると、負電位クリップ回路４７０が活性化する。活性化した負電位クリップ回路４７０は、検知信号ＣＬＩＰＩＮのレベルがトランジスタ４７５の閾値電圧を超えたとき（すなわち、ビット線の電位Ｖｎｅｇが固定電位Ｖclipまで低下したとき）に、ビット線への電流の供給を開始する。この電流により、ビット線の電位Ｖｎｅｇが上昇し、それに伴って検知信号ＣＬＩＰＩＮのレベルが低下する。
　そして、検知信号ＣＬＩＰＩＮのレベルがトランジスタ４７５の閾値電圧以下になったとき（すなわち、電位Ｖｎｅｇが固定電位Ｖclipより高くなったとき）に負電位クリップ回路４７０は、ビット線への電流の供給を停止する。このように、負電位クリップ回路４７０は、ビット線の電位Ｖｎｅｇに応じて、ビット線への電流供給を制御するため、ビット線の電位Ｖｎｅｇを固定電位Ｖclipに固定することができる。
　［ライト制御回路の構成例］
　図１２は、第１の実施の形態におけるライト制御回路３２０の一構成例を示す回路図である。このライト制御回路３２０は、インバータ３２１および３２２と、ＮＯＲ（否定論理和）ゲート３２３および３２４と、トランジスタ３２５、３２６、３２７および３２８とを備える。トランジスタ３２５および３２７として、ｐ型のＭＯＳトランジスタが用いられ、トランジスタ３２６および３２８としてｎ型のＭＯＳトランジスタが用いられる。
　インバータ３２１は、ライトイネーブル信号ＷＥを反転してＮＯＲゲート３２３および３２４に供給するものである。インバータ３２２は、ライトデータＤＩ_ｎを反転してＮＯＲゲート３２４に供給するものである。
　ＮＯＲゲート３２３は、インバータ３２１からの反転信号とライトデータＤＩ_ｎとの否定論理和をトランジスタ３２５および３２６のゲートに供給するものである。ＮＯＲゲート３２４は、インバータ３２１からの反転信号とインバータ３２２からの反転信号との否定論理和をトランジスタ３２７および３２８のゲートに供給するものである。
　トランジスタ３２５および３２６は、電源端子とライトアシスト回路４００との間において直列に接続され、トランジスタ３２７および３２８も、電源端子とライトアシスト回路４００との間において直列に接続される。また、トランジスタ３２５および３２６の接続点は、ビット線２３ｎ－１に接続され、トランジスタ３２７および３２８の接続点は、ビット線２３ｎ－２に接続される。
　上述の構成により、ライト制御回路３２０は、ライトイネーブル信号ＷＥがハイレベルであり、かつ、ライトデータＤＩ_ｎがハイレベルである場合にビット線２３ｎ－１をハイレベルに制御し、ビット線２３ｎ－２をローレベルに制御する。また、ライトイネーブル信号ＷＥがハイレベルであり、かつ、ライトデータＤＩ_ｎがローレベルである場合にライト制御回路３２０は、ビット線２３ｎ－１をローレベルに制御し、ビット線２３ｎ－２をハイレベルに制御する。また、ライトイネーブル信号ＷＥがローレベルである場合にライト制御回路３２０は、ビット線２３ｎ－１および２３ｎ－２の両方をハイレベルに制御する。
　［半導体記憶装置の動作例］
　図１３は、第１の実施の形態における半導体記憶装置２００の書込み処理の一例を示すフローチャートである。この書込み処理は、例えば、ハイレベルのライトイネーブル信号ＷＥが入力されたときに開始する。
　半導体記憶装置２００は、ライトイネーブル信号ＷＥ、アドレスＡＤＤおよびライトデータＤＩを論理回路１００から受け取り、保持する（ステップＳ９０１）。そして、半導体記憶装置２００は、ライトアシスト起動信号ＷＡを生成する（ステップＳ９０２）。また、半導体記憶装置２００は、アドレスＡＤＤのデコードを行い（ステップＳ９０３）、そのデコード結果に基づいて、アクセス先のワード線の電位をハイレベルに、それ以外のワード線をローレベルに制御する（ステップＳ９０４）。
　また、半導体記憶装置２００は、デコード結果およびライトデータＤＩ_ｎに基づいてアクセス先のカラムにおいて一対のビット線の一方をローレベルに、他方をハイレベルに制御する（ステップＳ９０５）。そして、半導体記憶装置２００は、ビット線の電位が固定電位Ｖclipまで低下したか否かを判断する（ステップＳ９０６）。固定電位Ｖclipまで低下した場合に（ステップＳ９０６：Ｙｅｓ）、半導体記憶装置２００は、そのビット線の電位を固定する（ステップＳ９０７）。固定電位Ｖclipまで低下しなかった場合（ステップＳ９０６：Ｎｏ）、または、ステップＳ９０７の後に、半導体記憶装置２００は、書込み処理を終了する。
　図１４は、第１の実施の形態における半導体記憶装置２００の動作の一例を示すタイミングチャートである。データの書込みの際に論理回路１００により、タイミングＴ１でライトデータＤＩ_１と、ライトイネーブルＷＥと、アドレスＡＤＤとが半導体記憶装置２００に入力される。半導体記憶装置２００は、そのアドレスＡＤＤをデコードしてタイミングＴ２でハイレベルのカラムアドレスＣＡ_１を生成する。
　ワード制御部２２０は、カラム制御部２６０によりハイレベル（電源電位ＶＤＤ）にプリチャージされていた一対のビット線２３１－１および２３１－２のうち一方（２３１－２など）を、ローレベル（基準電位ＶＳＳ）に制御する。
　タイミングＴ３においてビット線２３１－２が基準電位ＶＳＳまで低下すると、主制御部２７０は、ハイレベルのライトアシスト起動信号ＷＡを生成する。
　遅延回路４２０は、このライトアシスト起動信号ＷＡを遅延させて遅延信号ＤＥＬ_１を生成し、遅延信号ＤＥＬ_１を遅延させて遅延信号ＤＥＬ_２を生成する。同様に、遅延信号ＤＥＬ_３および遅延信号ＤＥＬ_４が順に生成される。
　これらの遅延信号に応じて４個のチャージポンプ回路４３０は順次活性化して、ビット線２３１－２の電位を段階的に低下させる。その電位の低下に応じて、負電位検知回路４５０は、検知信号ＣＬＩＰＩＮを段階的に上昇させる。この検知信号ＣＬＩＰＩＮの電位と基準電位ＶＳＳとの間の電圧は、タイミングＴ４で、負電位クリップ回路４７０内のトランジスタの閾値電圧Ｖｔｈを超えたものとする。このときに負電位クリップ回路４７０が活性化して、ビット線２３１－２の電位Ｖｎｅｇの低下が停止する。活性化した負電位クリップ回路４７０は、チャージポンプ回路４３０によるビット線２３１－２の電位Ｖｎｅｇの低下に応じて、そのビット線に動的に電流を供給して電位の低下を抑える。このため、タイミングＴ４以降にチャージポンプ回路４３０が活性化しても、Ｖｎｅｇがさらに低下することはない。
　そして、最後のチャージポンプ回路４３０の活性化後に、負電位検知回路４５０および負電位クリップ回路４７０は停止する。このときに負電位クリップ回路４７０からビット線２３１－２への電流の供給も停止し、ビット線２３１－２の電位Ｖｎｅｇは、固定電位Ｖclipに落ち着く。このようにしてビット線２３１－２の電位Ｖｎｅｇは、固定電位Ｖclipに固定される。これにより、ビット線２３１－２の電位Ｖｎｅｇの過大な低下量に起因するデータの書込みの失敗を抑制することができる。
　データの書込みが終了するとタイミングＴ５においてカラムアドレスＣＡ_１はローレベルに制御され、同時にライトアシスト回路４００は、書込み開始前の状態に遷移する。ビット線２３１－１および２３１－２は両方ともハイレベル（電源電位ＶＤＤ）にプリチャージされる。
　図１５は、第１の実施の形態におけるビット線の電位の変動を説明するための図である。ビット線２３１－２のビット線容量５００の値Ｃｂｌは、ワード線の本数により決定される。書込み動作時に入出力制御部３００は、電源電圧ＶＤＤにプリチャージされていたビット線２３１－１および２３１－２のいずれか（例えば、２３１－２）の電位を基準電位ＶＳＳまで低下させる。
　そして、ライトアシスト起動信号ＷＡが入力されると入出力制御部３００は、ビット線２３１－２の電位をさらに低い値に低下させる。この際、チャージポンプ回路４３０内の遅延素子であるインバータ４３２の出力は、電源電位ＶＤＤから基準電位ＶＳＳに遷移する。この電位差Ｖｄｄと、ビット線に接続されたトランジスタ４３３のＭＯＳキャパシタの値Ｃｃと、ビット線容量５００の値Ｃｂｌとを用いて、ビット線２３１－２の電位Ｖｎｅｇは、次の式により表すことができる。
　　Ｖｎｅｇ＝Ｃｃ×Ｖｄｄ／（Ｃｂｌ＋Ｃｃ）
　ワード線の本数が極端に少なくなるとＣｂｌが小さくなるため、上式よりＣｃを小さくしない限り、ビット線の電位Ｖｎｅｇの絶対値が大きな値となってしまう。言い換えれば、電位Ｖｎｅｇが低下しすぎてしまう。ここで、Ｃｂｌの変化に応じて、Ｃｃを変化させる手法としては、配線容量をＭＯＳキャパシタの代わりに用いる構成が考えられる。ワード線の本数の変化に応じて、配線容量も変化させるようにすれば、Ｖｎｅｇの変動を抑制することができる。しかし、このような構成では、配線容量に用いるための専用配線を設けた追加の配線層が必要となるため、配線リソースが増大して半導体記憶装置の製造が困難となる。
　これに対して、チャージポンプ回路４３０では、配線容量を用いないために配線リソースの増大を抑えることができる。その代りに、ビット線の電位Ｖｎｅｇの変動が生じるが、負電位クリップ回路４７０により、その電位は固定電位Ｖclip以上に制限されるため、電位Ｖｎｅｇが低下しすぎることはない。このように、ライトアシスト回路４００により、ワード線の本数や、電源電位ＶＤＤの変動に対してロバスト性の高い（言い換えれば、それらの変動の影響を受けにくい）半導体記憶装置２００を実現することができる。
　図１６は、第１の実施の形態における半導体記憶装置２００の動作の一例を示すタイミングチャートの拡大図である。タイミングＴ３において主制御部２７０により、ハイレベルのライトアシスト起動信号ＷＡが生成される。このライトアシスト起動信号ＷＡに応じて、チャージポンプ回路４３０は、ビット線の電位Ｖｎｅｇを段階的に低下させる。その電位の低下に応じて、負電位検知回路４５０は、検知信号ＣＬＩＰＩＮを段階的に上昇させる。そして、タイミングＴ４で、負電位クリップ回路４７０は、ビット線２３１－２の電位Ｖｎｅｇに略一致する値に固定する。
　図１７は、比較例における半導体記憶装置の動作の一例を示すタイミングチャートである。この比較例では、遅延回路４２０を設けず、ライトアシスト起動信号ＷＡが直接、４個のチャージポンプ回路４３０に入力されるものとする。ハイレベルのライトアシスト起動信号ＷＡが生成されたタイミングＴ３の後のタイミングＴ４'でチャージポンプ回路４３０は、ビット線の電位Ｖｎｅｇを瞬時に低下させる。
　ここで、負電位検知回路４５０が、ビット線の電位Ｖｎｅｇの低下に応答して、検知信号ＣＬＩＰＩＮの上昇を開始するまでの応答時間は、負電位検知回路４５０の回路構成に依存する。図１７のようにビット線の電位Ｖｎｅｇを瞬時に低下させた場合、この応答時間が経過する前に、ビット線の電位Ｖｎｅｇが固定電位Ｖclipより低くなってしまうおそれがある。この場合には、負電位検知回路４５０の検知が間に合わず、検知信号ＣＬＩＰＩＮが上昇しない。したがって、負電位クリップ回路４７０は、ビット線の電位を適切な値（Ｖclip）に固定することができなくなってしまう。このため、遅延回路４２０を設けて、ビット線の電位Ｖｎｅｇを段階的に低下させることが望ましい。
　図１８は、第１の実施の形態における負電位検知回路４５０および負電位クリップ回路４７０を非活性とした場合のビット線の負電位の増加率のシミュレーション結果の一例を示すグラフである。同図の縦軸は、ビット線の負電位の増加率を示し、横軸はシミュレーションの条件を示す。白抜きの棒は、ワード線が８本の装置における負電位の絶対値の増加率を示し、灰色の棒は、ワード線が２５６本の装置における負電位の増加率を示す。同図に例示するように、各シミュレーション条件において、負電位検知回路４５０および負電位クリップ回路４７０を動作させない場合、動作させた場合よりもビット線の負電位の絶対値が大きくなる。
　このように、本技術の第１の実施の形態によれば、半導体記憶装置２００は、書込みの際にビット線の電位を低下させ、固定電位まで低下すると、その電位に固定するため、ビット線の電位が低下しすぎることによるデータの書込み失敗を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、常に４個のチャージポンプ回路４３０の全てを動作させて、ビット線の電位を低下させていた。しかし、複数のチャージポンプ４３０の一部を停止してもよい場合もある。例えば、電源電位ＶＤＤが比較的高い場合には、チャージポンプ回路４３０の一部を停止しても、データの書込みに失敗しない程度の電位の低下量を確保することができる。この第２の実施の形態の半導体記憶装置２００は、動作させるチャージポンプ回路４３０の個数を制御する点において第１の実施の形態と異なる。
　図１９は、第２の実施の形態における主制御部２７０の一構成例を示すブロック図である。この第２の実施の形態の主制御部２７０は、制御信号供給部２７２の代わりに制御信号供給部２７３を備える点において第１の実施の形態と異なる。
　制御信号供給部２７３には、リードイネーブル信号ＲＥやライトイネーブル信号ＷＥの他、チャージポンプイネーブル信号ＳＥＴが入力される。このチャージポンプイネーブル信号ＳＥＴは、複数のチャージンポンプ回路４３０のそれぞれについて有効にするか否かを示す信号である。論理回路１００は、このチャージポンプイネーブル信号ＳＥＴを用いて、例えば、電源電圧ＶＤＤが低いほど、有効にするチャージポンプ回路４３０の個数を多くする。
　例えば、チャージポンプ回路４３０が４個の場合、４ビットのチャージポンプイネーブル信号ＳＥＴが生成される。ｋ（ｋは１乃至４の整数）ビット目には、例えば、ｋ個目のチャージポンプ回路４３０を有効にする場合にハイレベルが設定され、無効にする場合にローレベルが設定される。制御信号供給部２７３は、そのチャージポンプイネーブル信号ＳＥＴを入出力制御部３００に供給する。
　図２０は、第２の実施の形態におけるライトアシスト回路４００の一構成例を示すブロック図である。この第２の実施の形態のライトアシスト回路４００は、ｋ番目のチャージポンプ回路４３０に、チャージポンプイネーブル信号ＳＥＴのうちｋビット目のＳＥＴ_ｋがさらに入力される点において第１の実施の形態と異なる。
　図２１は、第２の実施の形態におけるチャージポンプ回路４３０の一構成例を示す回路図である。この第２の実施の形態のチャージポンプ回路４３０は、インバータ４３１の代わりにＮＡＮＤ（否定論理積）ゲート４３４を備える点において第１の実施の形態と異なる。
　ＮＡＮＤゲート４３４は、ビットデータＳＥＴ_ｋと遅延信号ＤＥＬ_ｋとの否定論理積をインバータ４３２に出力するものである。
　上述の構成により、ビットデータＳＥＴ_ｋがハイレベル（すなわち、有効）である場合にチャージポンプ回路４３０が動作して、ビット線の電位を低下させる。一方、ビットデータＳＥＴ_ｋがローレベル（すなわち、無効）である場合にチャージポンプ回路４３０は停止する。このように電源電圧ＶＤＤに応じて、不要なチャージポンプ回路４３０を停止させることにより、半導体記憶装置２００の消費電力を削減することができる。
　このように、本技術の第２の実施の形態によれば、半導体記憶装置２００は、イネーブル信号に従って複数のチャージポンプ回路４３０を個別に動作または停止させるため、不要なチャージポンプ回路４３０の停止により、消費電力を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、固定電位Ｖclipを変更することができなかったが、固定電位Ｖclipの変更を要する場合もある。例えば、電源電位ＶＤＤが低下した場合には、その低下量に応じて固定電位Ｖclipも低下させる必要がある。また、メモリセル内のトランジスタの絶縁破壊電圧が低いほど、固定電位Ｖclipを高くする必要がある。この第３の実施の形態の半導体記憶装置２００は、論理回路１００からの制御信号に従って固定電位Ｖclipを調整する点において第１の実施の形態と異なる。
　図２２は、第３の実施の形態における主制御部２７０の一構成例を示すブロック図である。この第３の実施の形態の主制御部２７０は、制御信号供給部２７２の代わりに制御信号供給部２７４を備える点において第１の実施の形態と異なる。
　制御信号供給部２７４には、リードイネーブル信号ＲＥやライトイネーブル信号ＷＥの他、調整信号ＬＶが入力される。この調整信号ＬＶは、固定電位Ｖclipの調整値を示す。例えば、調整信号ＬＶは、少なくとも１ビットが「０」に設定される複数ビットの信号である。制御信号供給部２７４は、調整信号ＬＶを入出力制御部３００に供給する。
　図２３は、第３の実施の形態におけるライトアシスト回路４００の一構成例を示すブロック図である。この第３の実施の形態のライトアシスト回路４００は、負電位検知回路４５０に調整信号ＬＶがさらに入力される点において第１の実施の形態と異なる。
　図２４は、第３の実施の形態における負電位検知回路４５０の一構成例を示す回路図である。この第３の実施の形態の負電位検知回路４５０は、トランジスタ４６０、４６１、４６２、４６３および４６４をさらに備える点において第１の実施の形態と異なる。これらのトランジスタとして、ｐ型のＭＯＳトランジスタが用いられる。また、トランジスタ４６０、４６２および４６４のそれぞれのサイズ（ゲート幅やゲート長）は異なるものとする。
　トランジスタ４６０および４６１は、電源端子と、トランジスタ４６４および４５２の接続点との間において直列に接続される。トランジスタ４６２および４６３も、電源端子と、トランジスタ４６４および４５２の接続点との間において直列に接続される。トランジスタ４６４および４５２は、電源端子とトランジスタ４５３との間において直列に接続される。
　また、トランジスタ４６０のゲートには、調整信号ＬＶの１ビット目ＬＶ_１が入力される。トランジスタ４６２のゲートには、調整信号ＬＶの２ビット目ＬＶ_２が入力され、トランジスタ４６４のゲートには、調整信号ＬＶの３ビット目ＬＶ_３が入力される。そして、トランジスタ４６１および４６３のゲートは、インバータ４５１の出力端子に接続される。
　トランジスタ４６０、４６２および４６４のそれぞれのサイズが異なるため、調整信号ＬＶのうち「０」のビットの位置や個数を変えることにより、オン状態のトランジスタを変更して固定電位Ｖclipのレベルを調整することができる。
　なお、半導体記憶装置２００は、３ビットの調整信号ＬＶにより固定電位Ｖclipのレベルを調整しているが、２ビット以下や、４ビット以上の調整信号ＬＶを用いてもよい。その場合には、ビット数に応じて、負電位検知回路４５０にｐ型のＭＯＳトランジスタを削減または追加すればよい。
　このように本技術の第３の実施の形態によれば、半導体記憶装置２００が、調整信号に従って固定電位Ｖclipのレベルを調整するため、ビット線の電位を適切な電位に固定することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、負電位検知回路４５０および負電位クリップ回路４７０を常に動作させてビット線の電位の検知および固定を行っていたが、検知や固定が必ずしも必要でない場合がある。例えば、電源電位ＶＤＤが十分に低い場合には、ビット線の電位が低下しすぎるおそれが無いため、ビット線の電位を検知する必要性に乏しい。この第４の実施の形態の半導体記憶装置２００は、負電位検知回路４５０および負電位クリップ回路４７０を必要に応じて停止させる点において第１の実施の形態と異なる。
　図２５は、第４の実施の形態における主制御部２７０の一構成例を示すブロック図である。この第４の実施の形態の主制御部２７０は、制御信号供給部２７２の代わりに制御信号供給部２７５を備える点において第１の実施の形態と異なる。
　制御信号供給部２７５には、リードイネーブル信号ＲＥやライトイネーブル信号ＷＥの他、検知イネーブル信号ＤＥＴＥが入力される。この検知イネーブル信号ＤＥＴＥは、負電位検知回路４５０を有効にする旨を示す信号である。例えば、負電位検知回路４５０および負電位クリップ回路４７０を有効にする場合に検知イネーブル信号ＤＥＴＥにハイレベルが設定され、無効にする場合にローレベルが設定される。論理回路１００は、例えば、電源電位ＶＤＤが一定値より低い場合に負電位検知回路４５０を検知イネーブル信号ＤＥＴＥにより無効にし、そうでない場合に、その回路を有効にする。
　図２６は、第４の実施の形態における負電位検知回路４５０の一構成例を示す回路図である。この第４の実施の形態の負電位検知回路４５０は、インバータ４５１の代わりにＮＡＮＤ（否定論理積）ゲート４５９を備える点において第１の実施の形態と異なる。
　ＮＡＮＤゲート４５９は、ライトアシスト起動信号ＷＡおよび検知イネーブル信号ＤＥＴＥの否定論理積を出力するものである。検知イネーブル信号ＤＥＴＥがローレベルである場合に、負電位検知回路４５０は停止する。また、その際にＮＡＮＤゲート４５９の出力がハイレベルになるため、後段の負電位クリップ回路４７０も停止する。これらの回路の停止により、消費電力を削減することができる。
　なお、半導体記憶装置２００は、ライトアシスト回路４００において負電位検知回路４５０および負電位クリップ回路４７０のみをイネーブル信号に従って有効または無効にしているが、この構成に限定されない。半導体記憶装置２００は、イネーブル信号に従ってライトアシスト回路４００全体を有効または無効にしてもよい。また、半導体記憶装置２００は、負電位検知回路４５０および負電位クリップ回路４７０についてのイネーブル信号と、それ以外の回路についてのイネーブル信号とに基づいて、それぞれの回路を個別に有効または無効にしてもよい。
　このように、本技術の第４の実施の形態によれば、半導体記憶装置２００は、イネーブル信号に従って負電位検知回路４５０を停止させるため、負電位検知回路４５０を動作させる必要が無い場合に消費電力を削減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、半導体記憶装置２００は、ビット線の電位を固定した後もチャージポンプ回路４３０を継続して動作させていた。しかし、ビット線の電位の固定後は、ビット線の電位をそれ以上、低下させなくてよいため、チャージポンプ回路４３０を動作させる必要性に乏しい。このため、消費電力を削減する観点から、ビット線の電位の固定後は、チャージポンプ回路４３０を停止させることが望ましい。この第５の実施の形態の半導体記憶装置２００は、ビット線の電位を固定した場合にチャージポンプ回路４３０を停止させる点において第１の実施の形態と異なる。
　図２７は、第５の実施の形態における主制御部２７０の一構成例を示すブロック図である。この第５の実施の形態の主制御部２７０は、制御信号供給部２７２の代わりに制御信号供給部２７６を備える点において第１の実施の形態と異なる。
　制御信号供給部２７６には、リードイネーブル信号ＲＥやライトイネーブル信号ＷＥの他、参照電圧設定信号ＲＥＦが入力される。この参照電圧設定信号ＲＥＦは、チャージポンプ回路４３０を停止させるときのクリップ信号ＣＬＩＰＩＮの電圧を参照電圧として設定するものである。例えば、参照電圧設定信号ＲＥＦは、少なくとも１ビットが「１」に設定された複数ビットの信号である。
　図２８は、第５の実施の形態におけるライトアシスト回路４００の一構成例を示すブロック図である。この第５の実施の形態のライトアシスト回路４００は、参照電圧生成回路４８０およびコンパレータ４９５をさらに備える点において第１の実施の形態と異なる。
　参照電圧生成回路４８０は、参照電圧設定信号ＳＥＴに従って、参照電圧Ｖｒｅｆを生成するものである。この参照電圧生成回路４８０は、生成した参照電圧Ｖｒｅｆをコンパレータ４９５の非反転入力端子（＋）に供給する。
　コンパレータ４９５は、検知信号ＣＬＩＰＩＮのレベルと参照電圧Ｖｒｅｆとを比較するものである。このコンパレータ４９５の反転入力端子（－）には検知信号ＣＬＩＰＩＮが入力される。コンパレータ４９５は、比較結果を停止信号ＣＰＳＴＯＰとして複数のチャージポンプ回路４３０の全てに供給する。この停止信号ＣＰＳＴＯＰは、検知信号ＣＬＩＰＩＮが参照電圧Ｖｒｅｆ以上である場合にハイレベルとなり、そうでない場合にローレベルとなる。なお、コンパレータ４９５は、特許請求の範囲に記載の停止制御部の一例である。
　また、第５の実施の形態のチャージポンプ回路４３０は、停止信号ＣＰＳＴＯＰがハイレベル（検知信号ＣＬＩＰＩＮが参照電圧Ｖｒｅｆ以上）である場合に停止する点において第１の実施の形態と異なる。
　図２９は、第５の実施の形態における参照電圧生成回路４８０の一構成例を示す回路図である。この参照電圧生成回路４８０は、抵抗４８１、４８５、４８９および４９３と、トランジスタ４８３、４８４、４８７、４８８、４９１および４９２と、インバータ４８２、４８６および４９０とを備える。トランジスタ４８３、４８７および４９１として、ｎ型のＭＯＳトランジスタが用いられ、トランジスタ４８４、４８８および４９２として、ｐ型のＭＯＳトランジスタが用いられる。また、抵抗４８５、４８９および４９３のそれぞれの抵抗値は異なるものとする。
　抵抗４８１の一端は電源端子に接続され、他端の電圧が参照電圧Ｖｒｅｆとして出力される。また、トランジスタ４８３および４８４は、抵抗４８１と抵抗４８５との間において並列に接続される。トランジスタ４８７および４８８は、抵抗４８１と抵抗４８９との間において並列に接続される。トランジスタ４９１および４９２は、抵抗４８１と抵抗４９３との間において並列に接続される。
　また、トランジスタ４８３のゲートとインバータ４８２とには、参照電圧設定信号ＲＥＦの１ビット目ＲＥＦ_１が入力される。インバータ４８２は、そのビットを反転してトランジスタ４８４のゲートに出力する。トランジスタ４８７のゲートとインバータ４８６とには、参照電圧設定信号ＲＥＦの２ビット目ＲＥＦ_２が入力される。インバータ４８６は、そのビットを反転してトランジスタ４８８のゲートに出力する。トランジスタ４９１のゲートとインバータ４９０とには、参照電圧設定信号ＲＥＦの３ビット目ＲＥＦ_３が入力される。インバータ４９０は、そのビットを反転してトランジスタ４９２のゲートに出力する。
　上述の構成により、参照電圧設定信号ＲＥＦの「１」のビットの位置や個数を変更することにより、抵抗４８５、４８９および４９３と抵抗４８１との接続構成を変更して、参照電圧Ｖｒｅｆの値を調整することができる。
　なお、半導体記憶装置２００は、３ビットの参照電圧設定信号ＲＥＦにより参照電圧を設定しているが、２ビット以下や４ビット以上の参照電圧設定信号ＲＥＦにより参照電圧を設定してもよい。その場合にはビット数に応じて、参照電圧生成回路４８０内のトランジスタや抵抗を削減または追加すればよい。また、参照電圧生成回路４８０は、抵抗により、電源電位ＶＤＤと基準電位ＶＳＳとの間の電圧を分圧しているが、抵抗以外の素子（ＭＯＳトランジスタなど）により分圧してもよい。
　図３０は、第５の実施の形態におけるチャージポンプ回路４３０の一構成例を示す回路図である。この第５の実施の形態のチャージポンプ回路４３０は、インバータ４３１の代わりにＮＯＲ（否定論理和）ゲート４３５を備える点において第１の実施の形態と異なる。
　ＮＯＲゲート４３５は、遅延信号ＤＥＬ_ｋと停止信号ＣＰＳＴＯＰとの否定論理和をインバータ４３２に供給するものである。
　上述の構成により、チャージポンプ回路４３０は、停止信号ＣＰＳＴＯＰがローレベルである場合に遅延信号ＤＥＬ_１に応じてビット線の電位を低下させる。一方、停止信号ＣＰＳＴＯＰがハイレベルである場合にチャージポンプ回路４３０は、ビット線の電位の制御を停止する。
　このように、本技術の第５の実施の形態によれば、半導体記憶装置２００は、ビット線の電位を固定した場合にチャージポンプ回路４３０を停止させるため、固定後もチャージポンプ回路４３０を動作させる構成と比較して消費電力を削減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続された第１のトランジスタと、
　前記ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続された第２のトランジスタと、
　前記第１および第２のトランジスタのドレインに接続された記憶素子と、
　前記記憶素子にデータを記憶させる場合には前記ゲート信号線の電位を所定の基準電位より高い所定の高電位に制御するゲート信号線電位制御部と、
　前記データに基づいて前記第１および第２のソース信号線の一方の電位を前記所定の基準電位よりも低下させるソース信号線電位制御部と、
　前記所定の基準電位より低い一定電位に達するまで前記一方の電位が低下した場合には前記一方の電位を前記一定電位に固定する電位固定部と
を具備する半導体記憶装置。
（２）前記一方の電位が前記一定電位に達したことを検知して当該検知結果を示す検知信号を前記電位固定部に供給する検知部をさらに具備し、
　前記電位固定部は、前記検知信号が供給された場合には前記一方の電位を前記一定電位に固定する
前記（１）記載の半導体記憶装置。
（３）前記ソース信号線電位制御部は、
　前記第１または第２のソース信号線の電位の低下を指示する指示信号が供給されると前記第１および第２のソース信号線に接続された第１の容量を用いて前記一方の電位を低下させる第１のチャージポンプ回路と、
　前記指示信号を遅延させた遅延信号が供給されると前記第１および第２のソース信号線に接続された第２の容量を用いて前記一方の電位を低下させる第２のチャージポンプ回路と
を備える
前記（２）記載の半導体記憶装置。
（４）前記第１のチャージポンプ回路は、当該第１のチャージポンプ回路を有効にする旨を示す第１のチャージポンプイネーブル信号と前記指示信号とが供給されると前記一方の電位を低下させ、
　前記第２のチャージポンプ回路は、当該第２のチャージポンプ回路を有効にする旨を示す第２のチャージポンプイネーブル信号と前記遅延信号とが供給されると前記一方の電位を低下させる
前記（３）記載の半導体記憶装置。
（５）前記検知部は、前記一定電位の調整値を示す調整信号に基づいて前記一定電位の値を調整する
前記（３）または（４）に記載の半導体記憶装置。
（６）前記検知部は、当該検知部を有効にする旨を示す検知イネーブル信号が供給された場合には前記一方の電位が前記一定電位に達したことを検知する
前記（３）から（５）のいずれかに記載の半導体記憶装置。
（７）前記第１または第２のソース信号線の電位が前記一定電位に達した場合には前記第１および第２のチャージポンプ回路を停止させる停止制御部をさらに具備する
前記（３）から（６）のいずれかに記載の半導体記憶装置。
（８）前記第１および第２の容量は、ＭＯＳキャパシタである
前記（３）から（７）のいずれかに記載の半導体記憶装置。
（９）ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続された第１のトランジスタと前記ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続された第２のトランジスタとのそれぞれのドレインに接続された記憶素子にデータを記憶させる場合には前記ゲート信号線の電位を所定の基準電位より高い所定の高電位に制御するゲート信号線電位制御手順と、
　前記データに基づいて前記第１および第２のソース信号線の一方の電位を前記所定の基準電位よりも低下させるソース信号線電位制御手順と
　前記所定の基準電位より低い一定電位に達するまで前記一方の電位が低下した場合には前記一方の電位を前記一定電位に固定する電位固定手順と
を具備する半導体記憶装置の制御方法。
　１００　論理回路
　２００　半導体記憶装置
　２１０　ロウアドレスデコーダ
　２２０　ワード制御部
　２３０　メモリセルアレイ
　２４０　メモリセル
　２４１、２４４、２６１～２６４、３２５～３２８、４３３、４４０、４５２～４５７、４６０～４６４、４７２～４７５、４８３、４８４、４８７、４８８、４９１、４９２　トランジスタ
　２４２、２４３、３２１、３２２、４２１～４２８、４３１、４３２、４４１、４５１、４７１、４８２、４８６、４９０　インバータ
　２５０　カラムアドレスデコーダ
　２６０　カラム制御部
　２７０　主制御部
　２７１　アドレス分割部
　２７２、２７３、２７４、２７５、２７６　制御信号供給部
　３００　入出力制御部
　３１０　入出力制御回路
　３２０　ライト制御回路
　３２３、３２４　ＮＯＲ（否定論理和）ゲート
　３３０　リード制御回路
　４００　ライトアシスト回路
　４１０　負電位制御部
　４２０　遅延回路
　４３０　チャージポンプ回路
　４３４、４５９　ＮＡＮＤ（否定論理積）ゲート
　４３５　ＮＯＲ（否定論理和）ゲート
　４５０　負電位検知回路
　４７０　負電位クリップ回路
　４８０　参照電圧生成回路
　４８１、４８５、４８９、４９３　抵抗
　４９５　コンパレータ

Claims (9)

  1. 　ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続された第１のトランジスタと、
    　前記ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続された第２のトランジスタと、
    　前記第１および第２のトランジスタのドレインに接続された記憶素子と、
    　前記記憶素子にデータを記憶させる場合には前記ゲート信号線の電位を所定の基準電位より高い所定の高電位に制御するゲート信号線電位制御部と、
    　前記データに基づいて前記第１および第２のソース信号線の一方の電位を前記所定の基準電位よりも低下させるソース信号線電位制御部と、
    　前記所定の基準電位より低い一定電位に達するまで前記一方の電位が低下した場合には前記一方の電位を前記一定電位に固定する電位固定部と
    を具備する半導体記憶装置。
  2. 　前記一方の電位が前記一定電位に達したことを検知して当該検知結果を示す検知信号を前記電位固定部に供給する検知部をさらに具備し、
    　前記電位固定部は、前記検知信号が供給された場合には前記一方の電位を前記一定電位に固定する
    請求項１記載の半導体記憶装置。
  3. 　前記ソース信号線電位制御部は、
    　前記第１または第２のソース信号線の電位の低下を指示する指示信号が供給されると前記第１および第２のソース信号線に接続された第１の容量を用いて前記一方の電位を低下させる第１のチャージポンプ回路と、
    　前記指示信号を遅延させた遅延信号が供給されると前記第１および第２のソース信号線に接続された第２の容量を用いて前記一方の電位を低下させる第２のチャージポンプ回路と
    を備える
    請求項２記載の半導体記憶装置。
  4. 　前記第１のチャージポンプ回路は、当該第１のチャージポンプ回路を有効にする旨を示す第１のチャージポンプイネーブル信号と前記指示信号とが供給されると前記一方の電位を低下させ、
    　前記第２のチャージポンプ回路は、当該第２のチャージポンプ回路を有効にする旨を示す第２のチャージポンプイネーブル信号と前記遅延信号とが供給されると前記一方の電位を低下させる
    請求項３記載の半導体記憶装置。
  5. 　前記検知部は、前記一定電位の調整値を示す調整信号に基づいて前記一定電位の値を調整する
    請求項３記載の半導体記憶装置。
  6. 　前記検知部は、当該検知部を有効にする旨を示す検知イネーブル信号が供給された場合には前記一方の電位が前記一定電位に達したことを検知する
    請求項３記載の半導体記憶装置。
  7. 　前記第１または第２のソース信号線の電位が前記一定電位に達した場合には前記第１および第２のチャージポンプ回路を停止させる停止制御部をさらに具備する
    請求項３記載の半導体記憶装置。
  8. 　前記第１および第２の容量は、ＭＯＳ(Metal Oxide Semiconductor)キャパシタである
    請求項３記載の半導体記憶装置。
  9. 　ゲート信号線にゲートが接続されるとともに第１のソース信号線にソースが接続された第１のトランジスタと前記ゲート信号線にゲートが接続されるとともに第２のソース信号線にソースが接続された第２のトランジスタとのそれぞれのドレインに接続された記憶素子にデータを記憶させる場合には前記ゲート信号線の電位を所定の基準電位より高い所定の高電位に制御するゲート信号線電位制御手順と、
    　前記データに基づいて前記第１および第２のソース信号線の一方の電位を前記所定の基準電位よりも低下させるソース信号線電位制御手順と
    　前記所定の基準電位より低い一定電位に達するまで前記一方の電位が低下した場合には前記一方の電位を前記一定電位に固定する電位固定手順と
    を具備する半導体記憶装置の制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020003519A1 (ja) * 2018-06-29 2020-01-02 株式会社ソシオネクスト 半導体記憶装置およびデータ書き込み方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026254A (ja) * 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
JP2002101644A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 半導体装置
JP2002237192A (ja) * 2001-02-08 2002-08-23 Matsushita Electric Ind Co Ltd 負昇圧回路及び不揮発性半導体記憶装置
JP2009151847A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体記憶装置
JP2010257554A (ja) * 2009-04-28 2010-11-11 Panasonic Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0814481B1 (en) * 1996-06-18 2002-03-20 STMicroelectronics S.r.l. Low-supply-voltage nonvolatile memory device with voltage boosting
JP2005285197A (ja) * 2004-03-29 2005-10-13 Renesas Technology Corp 半導体記憶装置
JP2008021355A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置
JP5256512B2 (ja) 2008-06-06 2013-08-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8120975B2 (en) * 2009-01-29 2012-02-21 Freescale Semiconductor, Inc. Memory having negative voltage write assist circuit and method therefor
US9236116B1 (en) * 2015-03-26 2016-01-12 Globalfoundries Inc. Memory cells with read access schemes
US9608615B2 (en) * 2015-06-12 2017-03-28 Cypress Semiconductor Corporation Negative high voltage hot switching circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026254A (ja) * 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
JP2002101644A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 半導体装置
JP2002237192A (ja) * 2001-02-08 2002-08-23 Matsushita Electric Ind Co Ltd 負昇圧回路及び不揮発性半導体記憶装置
JP2009151847A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体記憶装置
JP2010257554A (ja) * 2009-04-28 2010-11-11 Panasonic Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289155B2 (en) 2020-03-05 2022-03-29 Kabushiki Kaisha Toshiba Semiconductor memory device with write assist control

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