JP2005136386A - 炭化珪素−酸化物積層体,その製造方法及び半導体装置 - Google Patents

炭化珪素−酸化物積層体,その製造方法及び半導体装置 Download PDF

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Abstract

【課題】低損失で信頼性の高いMISFETなどを作成するための炭化珪素−酸化物積層体,その製造方法及び半導体装置を提供する。
【解決手段】SiC基板10の上に、熱酸化処理により、主としてSiO2からなる酸化物層であるゲート絶縁膜7’を形成した後、チャンバ20内で不活性なガス雰囲気中でアニールを行なう。その後、真空ポンプ31が付設されたチャンバ30内にSiC基板10を設置して、1100℃を超え1250℃未満の高温で、減圧されたNOガス雰囲気に炭化珪素−酸化物層積層体Aを暴露すると、ゲート絶縁膜7’内に窒素が拡散して、下部に窒素濃度の高い領域を有する,比誘電率が3.0以上のV族元素含有酸化物層であるゲート絶縁膜7が得られる。V族元素含有酸化物層−炭化珪素層間の界面領域の界面準位密度も低減する。
【選択図】 図4

Description

本発明は、炭化珪素層を有する炭化珪素−酸化物積層体と、その製造方法と、これを用いた半導体装置に関するものである。
近年、炭化珪素(SiC)は、SiとCとが組成比で1:1で結合してなる構造を有し、他のワイドバンドギャップ半導体材料と比べても高い耐絶縁破壊性を有するので、低損失なパワーデバイスへの適用が期待されている。
SiCをパワーデバイスに応用する場合、SiCを熱酸化することにより、SiC層の上に良質のSiO2膜を形成することができることを利用して、絶縁ゲート型のトランジスタ,つまりSiC−MISFETの構造を有する電力駆動用SiCデバイスへの応用が有力である。
SiC−MISFET構造を有する低損失パワーデバイスを実現するためには、ゲート絶縁膜中と、SiC層−ゲート絶縁膜間の界面部とにおける欠陥を大幅に低減して、チャネル移動度200cm2/Vs以上を実現する必要がある。
ここで、主面が( 1 1-2 0)面である4H−SiC( 1 1-2 0)基板を利用して形成される反転型MISFETは、200cm2/Vs以上のチャネル移動度を達成しているが、4H−SiC( 1 1-2 0)基板は、量産に適しておらず実デバイス用基板として用いることは困難である。
一方、量産に適したSiC( 0 0 0 1)面の基板上にゲート絶縁膜を形成する技術はこれまでに数多く提案されている(例えば、非特許文献1)。最も標準的なプロセスでは、1100℃以上の高温で、ドライ又はウェット雰囲気中で熱酸化膜を形成し、アルゴン雰囲気中で熱酸化膜のアニールを行なった後、高濃度の水蒸気を含む酸素雰囲気中で、950℃,3時間のPOAを行なうことにより、ゲート絶縁膜を形成している。ゲート電極形成のための高温熱処理を行なわないという条件下では、凹凸が10nm以下である平坦な表面を有する4H−SiC( 0 0 0 1)基板上に形成された反転型MISFETは、50cm2/Vs程度のチャネル移動度を有している。
L.A.Lipkin and J.A.Palmer, J.Electron. Mater. 25, 909(1999) G.Y.Chung, C.C.Tin, J.R.Williams, K.McDonald, R.K.Chanara, Robert A.Weller, S.T. Pantelide, Leonard C. Feldman, O.W.Holland, M.K.Das, and John W.Palmour," Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide"IEEE Electron Device Lett.,vol. 22, pp.176-178, 2000)
しかしながら、上述のような標準的プロセスによって形成された熱酸化膜からなるゲート絶縁膜を有するMISFETにおいては、ゲート電極の形成を行なう際に950℃以上の熱処理を行なうと、実用上のチャネル移動度は20cm2/Vs以下まで劣化する。さらに、表面にステップを有する,平坦度の悪い4H−SiC( 0 0 0 1)基板上に、これらの標準的なプロセスを適用して形成したMISFETのチャネル移動度は10cm2/Vs以下であり、また、SiC基板の表面上のチャネル移動度には大きな異方性がある。ステップに沿った方向に対しては大電流が流れるのに対してステップを横切る方向に対してはその電流量が一桁落ちである。したがって、これらの技術を実用デバイスに適用するのに大きな障害となっている。
本発明の目的は、炭化珪素層の上に、高い品質の酸化物層を備えた炭化珪素−酸化物積層体及びその製造方法を提供し、ひいては、高いチャネル移動度や高い電流駆動力を有する,炭化珪素−MISFET構造のパワーデバイスや、MISキャパシタの実現を可能とすることにある。
本発明の炭化珪素−酸化物積層体は、炭化珪素層の上に、少なくとも下部に、窒素,リンなどのV族元素素濃度の高い領域を有し、比誘電率が3.0以上であるV族元素含有酸化物層を設けたものである。
これにより、V族元素含有酸化物層−炭化珪素層の界面付近の領域における界面準位が低減されるとともに、高い誘電率が得られる。したがって、炭化珪素−酸化物積層体をMISFETに利用したときには、高い電流駆動力と高いキャリア移動度とが得られる。
V族元素含有酸化物層の下部におけるV族元素濃度分布中のピーク部の半値幅が5nm以下であることが好ましい。
V族元素含有酸化物層は、その母材が熱酸化によって形成されたSiO2膜であることが好ましい。
V族元素が窒素又は燐である場合、V族元素含有酸化物層の下部におけるV族元素濃度の最大値が、1×1020cm-3以上で、1×1022cm-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。
V族元素含有酸化物層の上記炭化珪素層との境界付近の領域における界面準位密度は、伝導帯及び価電子帯のうち少なくともいずれかのバンド端から0.15〜0.4eVの範囲にある領域で1×1012cm-3/eV以下であることが好ましい。
本発明の半導体装置は、炭化珪素層の上にV族元素含有酸化物層を設け、V族元素含有酸化物層上にゲート電極を設けたものであり、炭化珪素層に、第1導電型の不純物拡散領域とチャネル領域と、不純物拡散領域を挟んでチャネル領域とは対向する位置に、表面部がエッチングにより除去された第2導電型コンタクト領域とを設けたものである。
これにより、コンタクト領域のV族元素の濃い領域が除去されるので、チャネル移動度の高い半導体装置が得られる。
本発明の第1の炭化珪素−酸化物積層体の製造方法は、炭化珪素層の表面上に酸化物層を形成した後、酸化物層を、1100℃よりも高く1250℃よりも低い温度範囲で、V族元素含有ガスを含む雰囲気に曝露して、上記酸化物層を比誘電率が3.0以上のV族元素含有酸化物層に変化させる方法である。
この方法により、V族元素含有酸化物層の特性の劣化を防止しつつ、V族元素をV族元素含有酸化物層内に効率よく拡散させることができるので、V族元素含有酸化物層−炭化珪素層の界面付近の領域における界面準位が低減されるとともに、高い誘電率が得られる。したがって、高い電流駆動力と高いキャリア移動度とを備えたMISFETの形成に役立てることができる。
V族元素含有ガスを含む雰囲気は、6.67×103Pa以上で5.33×104Pa以下の範囲に減圧された雰囲気であることが好ましい。
熱酸化により酸化物を形成した後、V族元素含有ガスを含むガスに暴露するために、酸化物層を不活性ガス雰囲気中でアニールすることにより、酸化物層をより緻密な膜にすることができる。
酸化膜を形成する工程では、不活性ガス雰囲気中でアニールした後、850℃以上で950℃以下の温度で、酸化性ガス雰囲気中で酸化する処理をさらに行うことが好ましい。
V族元素含有ガスは、窒素又は燐を含んでいることが好ましく、その場合には、V族元素含有ガスとして、NOガス,N2Oガス,NO2ガス及びPH3ガスの中から選ばれる少なくとも1つのガスを用いることが好ましい。
本発明の第2の炭化珪素−酸化物積層体の製造方法は、炭化珪素層の表面上に第1の酸化物層を形成した後、さらに、第1の酸化物層をV族元素含有ガスを含むガス雰囲気に曝露してから、第1の酸化物層を形成し、900℃以上1100℃以下の温度で不活性ガス雰囲気中でアニールすることにより、第1,第2の酸化物層からなるV族元素含有酸化物層を比誘電率が3.0以上のV族元素含有酸化物層に変化させる方法である。
この方法により、酸化物層の特性の劣化を防止しつつ、V族元素をV族元素含有酸化物層内に効率よく拡散させることができるので、V族元素含有酸化物層−炭化珪素層の界面付近の領域における界面準位が低減されるとともに、高い誘電率が得られる。したがって、高い電流駆動力と高いキャリア移動度とを備えたMISFETの形成に役立てることができる。
V族元素含有ガスを含む雰囲気は、6.67×103Pa以上で5.33×104Pa以下の範囲に減圧された雰囲気であることが好ましい。
酸化膜を形成する工程では、厚さ20nm未満の熱酸化膜を形成することが好ましく、V族元素含有ガスを含むガス雰囲気に曝露する工程では、V族元素含有ガスとして、NOガス,N2Oガス,NO2ガス及びPH3ガスの中から選ばれる少なくとも1つのガスを用いることが好ましい。
本発明の炭化珪素−酸化物積層体又はその製造方法により、高い電流駆動力と高いキャリア移動度とを備えたMISFETなどの製造に供することができる。
本発明の実施形態においては、炭化珪素層(SiC層)の上に特性のよいV族元素含有酸化物層を設けてなる炭化珪素−酸化物積層体を形成するための方法について、説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るSiC基板を用いた蓄積型MISFETの構造を示す断面図である。図1には、部分的な断面構造しか開示されていないが、MISFETの平面構造は、たとえば国際出願PCT/JP01/07810号の図2又は図10に開示されるような構造となっている。
本実施形態においては、V族元素として、窒素を用いるが、リン(P),砒素(As)等の他のV族元素を用いてもよい。
本発明における“SiC層(炭化珪素層)”とは、最も好ましくは、バルクの単結晶SiC基板,またはバルクの単結晶SiC基板上のエピタキシャル成長されたSiC層を表している。SiCは多くのポリタイプを有していて、そのうち3C,4H,6Hおよび15Rのポリタイプが電子デバイス用として特に有用である、本発明はこれらのポリタイプを使用すると適切な結果をもたらす。以下の実施形態においては、SiC層が、バルクのSiC基板上にエピタキシャル成長された4H−SiC( 0 0 0 1)層である場合について、説明する。
図1に示すように、この二重注入型MISFETは、濃度が1×1018cm-3以上のn型不純物(ドーパント)を含む低抵抗のSiC基板1と、SiC基板1の主面上に設けられ、濃度が1×1015cm-3〜1×1016cm-3程度のn型不純物がドープされている高抵抗SiC層2と、高抵抗SiC層2の表面部の一部に濃度が1×1016cm-3から1×1018cm-3のp型不純物をドープして形成されたpウェル領域3と、pウェル領域3の一部に濃度が約1×1019cm-3のn型不純物をドープして形成されたソース領域6と、ソース領域の直下方に位置するpウェル領域3の一部に高濃度のp型不純物をドープして形成されたp+コンタクト領域11と、pウェル領域3及び高抵抗SiC層2に跨って形成された積層ドープ層構造を含むチャネル層5と、チャネル層5の表面上に設けられた熱酸化膜からなる,V族元素含有酸化物層であるゲート絶縁膜7と、ゲート絶縁膜7の上に設けられたAl合金膜からなるゲート電極10と、ソース領域6を貫通してp+コンタクト領域11に到達する溝の壁面上に設けられ、p+コンタクト領域11及びソース領域7に接触するように設けられたソース電極8と、SiC基板1の裏面上にオーミック接触するように形成されたドレイン電極9とを備えている。
各々n型半導体層であるソース領域6と高抵抗SiC層2とは、N型半導体層であるチャネル層5を介して電気的に接続された状態となっている。また、チャネル層5のうち、ソース領域上方に位置する部分の一部は除去されている。ソース電極8とソース領域6およびp+コンタクト領域11とは、互いにオーミック接触するように熱処理されている。SiC基板1とドレイン電極9とは互いにオーミック接触している。
図2(a)〜(e)及び図3(a)〜(e)は、第1の実施形態のMISFETの製造工程を示す断面図である。
まず、図2(a)に示す工程で、低抵抗のSiC基板1上に、SiC基板1より高抵抗の(ドーパント濃度が低い)高抵抗SiC層2をエピタキシャル成長させる。
次に、図2(b)に示す工程で、例えばTEOS膜を堆積し、高抵抗SiC層2の上に、厚さ3μmの二酸化珪素膜21xを堆積する。その後、フォトリソグラフィーを行なって、二酸化珪素膜21xの上に、Pウェル形成領域が開口されたレジストマスクRe1を形成する。
次に、図2(c)に示す工程で、レジストマスクRe1をエッチングマスクとして用いたドライエッチングにより、二酸化珪素膜21xをパターニングして、二酸化珪素マスク21(イオン注入マスク)を形成する。そして、レジストマスクRe1を除去した後、二酸化珪素マスク21を用いて、基板を500℃以上の高温に保持した状態で、高抵抗SiC層2の表面部の一部にp型不純物のイオン注入を行なって、pウェル領域3を形成する。pウェル領域3におけるp型不純物の濃度は、通常1×1017cm-3前後から1×1018cm-3であり、pウェル領域3の深さはピンチオフしないように1μm前後とする。
次に、図2(d)に示す工程で、二酸化珪素マスク21を除去し、注入された不純物を活性化するためのアニールを行なった後、pウェル領域3及び高抵抗SiC層2の表面上に、n型不純物を含むチャネル層5をエピタキシャル成長させる。
次に、図2(e)に示す工程で、例えばTEOS膜を堆積し、チャネル層5の上に、厚さ3μmの二酸化珪素膜24xを堆積する。その後、フォトリソグラフィーを行なって、二酸化珪素膜24xの上に、ソース形成領域が開口されたレジストマスクRe2を形成する。
次に、図3(a)に示す工程で、レジストマスクRe2をエッチングマスクとして用いたドライエッチングにより、二酸化珪素膜24xをパターニングして、二酸化珪素マスク24(イオン注入マスク)を形成する。そして、レジストマスクRe2を除去した後、二酸化珪素マスク24を用いて、基板を500℃以上の高温に保持した状態で、チャネル層5及びpウェル領域3の一部に高濃度のn型不純物のイオン注入を行なうことにより、チャネル層5を貫通して、pウェル領域3の内部まで達するソース領域6を形成する。このとき、各々n型半導体層であるソース領域6と高抵抗SiC層2とは、n型半導体層であるチャネル層5を介して電気的に接続された状態となっている。
次に、図3(b)に示す工程で、高濃度のp型不純物のイオン注入を行なって、ソース領域6の直下方に位置するpウェル領域3の一部にp+コンタクト領域11を形成する。そして、二酸化珪素マスク24を除去した後、p+コンタクト領域11やソース領域6に注入された不純物を活性化するためのアニールを行なう。さらに、ソース領域6を貫通してp+コンタクト領域11の上部に到達する溝4を形成した後、チャネル層5,ソース領域6及びp+コンタクト領域11の露出している表面部を熱酸化して、熱酸化膜を形成する。このとき、熱酸化膜は1200℃以上のドライ雰囲気中で形成され、その膜厚は40nm〜80nmである。これにより、炭化珪素−酸化物積層体Aが形成されることになる。さらに、熱酸化膜をV族元素含有ガスであるNOガス中でアニールして、窒化処理を行うことにより、熱酸化膜中にV族元素である窒素を導入して、V族元素含有酸化物層であるゲート絶縁膜7を形成する。このとき、窒化処理の温度は、1050℃〜1250℃の範囲内であり、処理圧力は6.67×103Pa〜5.33×104Paの範囲内である。
次に、図3(c)に示す工程で、ゲート絶縁膜7のうち溝4の壁面上の部分と、溝4の周囲の部分とを除去する。その後、さらに、ゲート絶縁膜7の除去により露出したソース領域6及びp+コンタクト領域11を深さ300nm程度までウエットエッチングして、界面準位密度の高い領域を除去する。
次に、図3(d)に示す工程で、ソース領域6のうちゲート絶縁膜7が除去されて露出している部分の上にソース電極8を形成する。また、SiC基板1の裏面上にドレイン電極9を形成する。
次に、図3(e)に示す工程で、ゲート絶縁膜7の上にゲート電極10を形成する。なお、ソース電極8とソース領域7及びp+コンタクト領域11とがオーミック接触し、SiC基板1とドレイン電極9とがオーミック接触するように熱処理が行われる。
ここで、上記製造工程におけるNOアニール工程である,図3(b)に示す工程について説明する。
図4(a)〜(b)は、第1の実施形態におけるV族元素含有酸化物層(ゲート絶縁膜7)を形成する手順を示す断面図である。図4(a)〜(b)においては、炭化珪素−酸化物積層体を模式的に表している。本実施形態においては、V族元素として、窒素を用いるが、リン(P),砒素(As)等の他のV族元素を用いてもよい。
図4(a)に示す工程で、熱酸化膜であるゲート絶縁膜7’が表面上に形成された炭化珪素−酸化物積層体Aを、チャンバ20内に設置して、不活性ガス(Ar,N2,He,Ne等)雰囲気中で、1000℃以上の温度(例えば、1000℃〜1300℃)でアニールする。このアニール処理によって、熱酸化膜であるゲート絶縁膜7’が前もって緻密化される。この状態では、ゲート絶縁膜7’は、V族元素の導入処理が行われていない状態である。
次に、図4(b)に示す工程で、炭化珪素−酸化物積層体Aを、除外装置(図示せず)及び減圧装置である真空ポンプ31が付設されたチャンバ30内に移動させて、チャンバ30内を真空ポンプ31によって約150Torr(2.0×104Pa)に減圧しつつ、チャンバ30内に流量500(ml/min)のNOガス(又は、リン(P)などの窒素以外のV族元素含有ガス)を流し、チャンバ30内を窒素(N)(又は窒素以外のV族元素)がゲート絶縁膜7’中に拡散するのに十分に高い温度(例えば約1150℃)に加熱する。このとき、減圧下で、ゲート絶縁膜7’を窒素などのV族元素含有ガスに暴露することにより、ゲート絶縁膜7内に窒素などのV族元素が拡散し、比誘電率の大きい,より緻密なV族元素含有酸化物層であるゲート絶縁膜7が形成される。暴露は、緻密なV族元素含有酸化物層を形成するのに充分な、そして、ゲート絶縁膜7(V族元素含有酸化物層)の特性が改良となるのに充分な時間(例えば1Hr)の間行なう。
図5は、本実施形態の製造方法によって形成されたV族元素含有酸化物層であるゲート絶縁膜7の厚さ方向における窒素濃度をSIMSにより実測した窒素濃度プロファイルを示すデータである。同図に示すデータでは、ゲート絶縁膜7(V族元素含有酸化物層)の厚さが約50nmである。同図に示されるように、NOガスへの暴露処理によって、ゲート絶縁膜7(V族元素含有酸化物層)中には窒素が拡散しており、特に、ゲート絶縁膜7(V族元素含有酸化物層)のうち下地のSiC層(ソース領域6又はP+コンタクト領域11)に近い領域において窒素濃度が6×1020atoms/103という、鋭いピーク部が現れている。そして、ピーク部の厚さ方向の寸法は、半値幅で3nmである。そして、このゲート絶縁膜7(V族元素含有酸化物層)全体の比誘電率は約3.3である。
図6は、図5に示すデータを採取したサンプルとは異なるサンプルであってV族含有酸化物層の厚みを厚くしたサンプルにおける窒素濃度のピーク部(SiO2−SiC界面付近の領域)の濃度分布を抜き出して示す図である。同図に示すデータは、SiO2−SiC界面での窒素をCsN147で定量して得られたものである。
同図に示すように、このピーク部の半値幅は3nmであり、非常に狭い領域に窒素が集中的に高濃度で導入されていることがわかる。ピーク部の半値幅は、5nm以下であることが好ましい。
このように、酸化物層に窒素,リン(P)などのV族元素を導入することにより、高い比誘電率を有するV族元素含有酸化物層を形成することができる。そして、本実施形態のV族元素含有酸化物層であるゲート絶縁膜7を有するMISFETによると、ゲートバイアスを下地層に効率よく作用させることができ、高い電流駆動力を実現することができる。
なお、V族元素含有酸化物層を容量絶縁膜とするMISキャパシタを構成した場合にも、SiC基板上に比誘電率の高いMISキャパシタが形成されることになる。
図7は、本実施形態の方法により形成したゲート絶縁膜7(V族元素含有酸化物層)を容量絶縁膜として備えたMISキャパシタ(ゲート電極10,ゲート絶縁膜7及びチャネル層5によって構成されるキャパシタ)のCV測定の結果を示す図である。同図の横軸は電極間の電圧を表し、同図の縦軸は容量を表している。このサンプルは、V族元素含有酸化物層であるゲート絶縁膜7の上にキャパシタの上部電極であるゲート電極10を形成する際に、950℃以上の熱処理を経ている。同図におけるQuasi-static CV曲線と、高周波(1MHz)で測定したCV曲線とを比較すると、両者の差がわずかであることから界面準位密度が減少していることがわかる。
図8(a)〜(b)は、図6に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。図8(a)〜(b)において、横軸は価電子帯(ヴァレンスバンド)Evとのポテンシャル差(E−Ev(eV))を表し、縦軸は界面準位密度Dit(cm-2eV-1)を表している。キャリアが電子である場合(Nチャネル型MISFET)には、トラップとして作用する界面準位はコンダクションバンド端付近のポテンシャル範囲(E−Ev=2.95eV〜3.05eV)の界面準位であり、キャリアがホールである場合(Pチャネル型MISFET)には、ホールトラップとして作用する界面準位はヴァレンスバンド端付近のポテンシャル範囲(E−Ev=0.3eV〜0.4eV)の界面準位であるが、図8(a)〜(b)に示すように、本実施形態においては、各バンド端付近のポテンシャル範囲において1×1012cm-2・eV-1以下の界面状態密度が得られている。また、ゲート絶縁膜7(V族元素含有酸化物層)全体における窒素の平均濃度は、8.3×1019cm-3である。
このように、V族元素含有酸化物層を容量絶縁膜とするMISキャパシタを構成した場合、容量絶縁膜と、下部電極であるSiC層との間の界面付近の領域における界面準位密度を低減することができることがわかる。
したがって、MISキャパシタを利用してMISFETを形成した場合にも、キャリアのトラップとなる界面準位密度の低減により、キャリア移動度の向上を図ることができる。
特に、V族元素含有酸化物層であるゲート絶縁膜7の下部における窒素濃度の最大値が、1×1020cm-3以上で、1×1022cm-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。
−図4(b)に示す工程における好ましい条件−
図4(b)において使用される窒素を含むガスとしては、例えば、NOガス,N2Oガス,NO2ガス,PH3ガスなどがあり、特に、NOガス又はN2Oガスを用いることによる効果が大きい。つまり、窒素を含むガスとして現実に最適なガスは、NOガス,N2Oガスであり、これらは酸素を含むガスでもある。その場合には、下地のSiC層の酸化を抑制する観点から、以下のような条件が好ましい。
[圧力条件]
図9は、第1の実施形態のMISFETのチャネル移動度のNOアニールにおける圧力依存性を示す図である。同図は、温度を1050℃から1150℃の間で変化させてアニール処理を行なったサンプルについてのデータをグラフにしたものである。また、チャネル移動度は、ゲートバイアスが5V〜20Vでもっとも高くなるので、その付近でのデータである。
同図に示すように、50Torr〜400Torr(6.67×103Pa〜5.33×104Pa))の範囲(好適範囲)で高いチャネル移動度が得られている。そして、ピーク位置は、約150Torr(2.0×104Pa)その理由について、以下に説明する。
図4(b)に示す工程におけるSiC層の熱酸化の際、又は、酸化物の蒸着の際には、通常、単結晶SiC基板もしくはエピレイヤー(epilayer)(エピタキシャル成長されたSiC層)が、その珪素面(silicon face)と炭素面(carbon face)に沿って、あるいはこれらの面に垂直なA軸(例えば[ 1 1 2 0]方向,または[ 1 1 0 0]方向)の1つに沿って供給される。炭素(C)は珪素(Si)より幾らか容易に酸化され(従って、他の全てのファクターが実質的に等しければ酸化がより速い)、炭素面上の酸化は900℃〜1300℃の温度で進行し、珪素面上の酸化は約1000℃〜1400℃の温度で進行する。
したがって、図4(b)に示す工程で、窒素を含むガスとして酸素をも含むガスを用いる場合にも、炭素面上の酸化は、900℃〜1300℃の温度で進行し、珪素面上の酸化は、1000℃〜1400℃の温度で進行することになる。窒素以外のV族元素を含むガスを用いた場合も同様である。
以上のように、酸素を含む雰囲気下では、一般に、900℃以上の温度でSiCの熱酸化が生じることが観測されている。ところが、900℃以上の高温下であっても、減圧下では、炭素面上及び珪素面上において、共に酸化が抑制される。特に、400Torr(5.33×104Pa)以下の圧力下では、酸化が進行しチャネル移動度の改善効果が低下する。特に、本実施形態におけるNOガスのように、窒素を含むガスとして酸素を含むガスでもあるガスを用いて酸化物層(ゲート絶縁膜7’)をアニール処理する場合には、減圧下、特に400Torr(5.33×104Pa)以下の圧力下で行なうことが好ましい。ただし、あまりに低い減圧雰囲気下においては、酸化物層(ゲート絶縁膜7’)内への窒素の拡散が抑制されるので、50Torr(6.67×103Pa)以上の圧力下で行なうことが好ましい。よって、図4(b)に示す,酸化物層を窒素を含むガスに暴露する処理は、6.67×103Pa以上で5.33×104Pa以下の範囲の圧力下で行なうことが好ましい。
ただし、不活性ガス(ArやN2ガス)をも流してて雰囲気全体の圧力が大気圧ないし大気圧に近い減圧雰囲気であっても、V元素含有ガスの分圧が6.67×103Pa以上で5.33×104Pa以下の範囲であれば、同様の効果を発揮することは可能である。
[温度条件]
図10は、第1の実施形態のMISFETのチャネル移動度のNOアニール温度依存性を示す図である。同図のデータは、アニール時間が1時間,圧力が150Torr(2.00×104Pa)の条件でアニール処理を行なったサンプルについてのものである。同図に示すように、1100℃を超え1250℃未満の範囲、より好ましくは、1150℃以上で1200℃以下の範囲で、比較的高いチャネル移動度が得られている。その理由について、以下に説明する。
一般に、1100℃を超える温度で窒素を含むガスへの暴露処理を行なうと、窒素が酸化物層(ゲート絶縁膜7’)内に速やかに拡散することがわかっている。ただし、酸素の酸化物層内への拡散を抑制するためには、1250℃以下の温度であることが好ましい。
図11は、第1の実施形態のMISFETの界面準位密度のNOアニール温度依存性を示す図である。同図のデータは、アニール時間が1時間,圧力が150Torr(2.00×104Pa)の条件でアニール処理を行なったサンプルについて、ポテンシャル位置(E−Ev)が3.0eVにおける界面準位密度を示している。同図に示すように、1100℃を超え1250℃未満の範囲、より好ましくは、1150℃以上で1200℃以下の範囲で、界面準位密度が非常に小さくなっており、これによって、高いチャネル移動度が得られることがわかる。
したがって、図4(b)に示す工程における好ましい温度範囲は、1100℃〜1250℃であり、より好ましくは、1150℃〜1200℃である。窒素以外のV族元素,例えばリン(P)を用いる場合も同様である。
さらに、一般的には、1300℃以下において、酸化物層の表面荒れが起こりにくくなる。
上記実施形態では、SiC層(チャネル層5,ソース領域6及びP+コンタクト領域11)上の酸化物層(ゲート絶縁膜7’)を熱酸化することによって形成したが、酸化物層を必ずしも熱酸化法によって形成する必要はない。他の方法[例えば、シランバス(SiH4)と酸素(O2)を用いた低圧化学蒸着法(LPCVD),プラズマ蒸着法による酸化物層の形成や、CVD法,蒸着法,熱酸化法のあらゆる組み合わせ]を用いて、SiC層上に酸化物層を堆積させることもできる。
なお、本実施形態では、蓄積型MISFETについて説明したが、蓄積型MISFETのチャネル移動度によって界面準位密度そのものを評価するためにすぎない。したがって、反転型MISFETにおいても、本実施形態の条件によって高いチャネル移動度が得られることがわかる。
(第2の実施形態)
本実施形態においては、炭化珪素−酸化物積層体の構造は、第1の実施形態と基本的は同じであるので、説明を省略し、製造工程のみについて説明する。
本実施形態においては、図4(b)に示す工程の前に、SiC層の表面上に第1の酸化物層を形成する。このとき、第1の酸化物層の厚さは、20nm未満,例えば8nm程度であることが好ましい。その後、不活性ガス(Ar,N2,He,Ne等)雰囲気中で、1000℃以上の温度(例えば、1000℃〜1150℃)でアニールする。このアニール処理によって、第1の酸化物層が前もって緻密化される。
次に、NOガス,N2Oガスなどの窒素を含むガス、又はリン(P)を含むガスに、例えば1150℃,チャンバ内圧力が150Torr(約2.00×104Pa)の条件で、1時間の間、アニールを行なう。
次に、約300℃の温度でのECR−pCVDにより、第1の酸化物層の上に、厚さが例えば75nm程度の第2の酸化物層(例えば、SiO2,SiN,HfO2などの高誘電体膜)を形成する。
その後、900℃以上1100℃以下の温度で(例えば1000℃)、不活性ガス雰囲気(例えばAr雰囲気)中で、1時間程度のアニールを行なう。
図12は、第2の実施形態の方法により形成したV族元素含有酸化物層を容量絶縁膜として備えたMISキャパシタのCV測定の結果を示す図である。同図の横軸は電極間の電圧を表し、同図の縦軸は容量を表している。同図における実験曲線と、理論曲線とを比較すると、両者の差がわずかであることから界面準位密度が減少していることがわかる。
したがって、第2の実施形態の方法によっても、第1,第2の酸化物層からなるV族元素含有酸化物層によって、界面準位密度の低減により、第1の実施形態と同様の効果を発揮することができる。
また、本実施形態の製造方法によると、40nmを越える厚さのV族元素含有酸化物層を形成する場合にも、高品質の炭化珪素−酸化物積層体が得られることになる。
本発明の炭化珪素−酸化物積層体及びその製造方法は、縦型,横型のMISFET型パワーデバイスや、MISキャパシタの製造に利用することができる。
(a)〜(c)は、本発明の第1の実施形態に係るSiC基板を用いた反転型MISFETの構造を示す断面図である。 (a)〜(e)は、第1の実施形態のMISFETの製造工程のうちの前半部分を示す断面図である。 (a)〜(e)は、第1の実施形態のMISFETの製造工程のうちの後半部分を示す断面図である。 (a)〜(b)は、第1の実施形態におけるV族元素含有酸化物層を形成する手順を示す断面図である。 第1の実施形態の製造方法によって形成された酸化物層の厚さ方向における窒素濃度をSIMSにより実測した窒素濃度プロファイルを示すデータである。 窒素濃度のピーク部(SiO2−SiC界面付近の領域)の濃度分布を抜き出して示す図である。 第1の実施形態の方法により形成したゲート絶縁膜(V族元素含有酸化物層)を容量絶縁膜として備えたMISキャパシタのCV測定の結果を示す図である。 (a)〜(b)は、図6に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。 第1の実施形態のMISFETのチャネル移動度のNOアニールにおける圧力依存性を示す図である。 第1の実施形態のMISFETのチャネル移動度のNOアニール温度依存性を示す図である。 第1の実施形態のMISFETの界面準位密度のNOアニール温度依存性を示す図である。 第2の実施形態の方法により形成したV族元素含有酸化物層を容量絶縁膜として備えたMISキャパシタのCV測定の結果を示す図である。
符号の説明
10 SiC基板
11 酸化物層
12 V族元素含有酸化物層
20 チャンバ
30 チャンバ
31 真空ポンプ

Claims (17)

  1. 炭化珪素層と、
    上記炭化珪素層の上に形成され、少なくとも下部にV族元素濃度の高い領域を有し、かつ、比誘電率が3.0以上であるV族元素含有酸化物層と
    を備えている炭化珪素−酸化物積層体。
  2. 請求項1記載の炭化珪素−酸化物積層体において、
    上記V族元素含有酸化物層の下部におけるV族元素濃度分布中のピーク部の半値幅が5nm以下である,炭化珪素−酸化物積層体。
  3. 請求項1又は2記載の炭化珪素−酸化物積層体において、
    上記V族元素含有酸化物層は、母材がSiO2によって構成されている,炭化珪素−酸化物積層体。
  4. 請求項1〜3のうちいずれか1つに記載の炭化珪素−酸化物積層体において、
    上記V族元素は窒素又は燐であり、
    上記V族元素含有酸化物層の下部におけるV族元素濃度の最大値が、1×1020cm-3以上で1×1022cm-3以下である,炭化珪素−酸化物積層体。
  5. 請求項1〜4のうちいずれか1つに記載の炭化珪素−酸化物積層体において、
    上記V族元素含有酸化物層の上記炭化珪素層との境界付近の領域における界面準位密度は、伝導帯及び価電子帯のうち少なくともいずれかのバンド端付近のポテンシャル範囲で1×1012cm-3/eV以下である,炭化珪素−酸化物積層体。
  6. 炭化珪素層と、上記炭化珪素層の上に形成され、少なくとも下部にV族元素濃度の高い領域を有するV族元素含有酸化物層と、上記V族元素含有酸化物層の少なくとも一部の上に設けられたゲート電極とを備えた半導体装置であって、
    上記炭化珪素層は、
    ソース領域又はドレイン領域のうち少なくともいずれか一方として機能する第1導電型の不純物拡散領域と、
    上記不純物拡散領域の側方に位置するチャネル領域と、
    上記不純物拡散領域を挟んで上記チャネル領域とは対向する位置に設けられ、表面部がエッチングにより除去された第2導電型コンタクト領域とを含み、
    上記V族元素含有酸化物層は、上記チャネル領域の上に設けられたゲート酸化膜を含む,半導体装置。
  7. 炭化珪素層の表面上に酸化物層を形成する工程(a)と、
    上記工程(a)の後に、上記炭化珪素層をチャンバ内に設置して、上記酸化物層を、1100℃よりも高く1250℃よりも低い温度範囲で、V族元素含有ガスを含む雰囲気に曝露して、上記酸化物層を比誘電率が3.0以上のV族元素含有酸化物層に変化させる工程(b)と
    を含む炭化珪素−酸化物積層体の製造方法。
  8. 請求項7記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(b)は、6.67×103Pa以上で5.33×104Pa以下の範囲に減圧された雰囲気で行なわれる,炭化珪素−酸化物積層体の製造方法。
  9. 請求項7又は8記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(b)は、上記V族元素含有ガスを含む雰囲気の圧力は大気圧で、上記V族元素含有ガスの分圧が6.67×103Pa以上で5.33×104Pa以下の範囲である雰囲気で行なわれる,炭化珪素−酸化物積層体の製造方法。
  10. 請求項7〜9のうちいずれか1つに記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(a)では、熱酸化により酸化物層を形成した後、不活性ガス雰囲気中でアニールする処理を行う,炭化珪素−酸化物積層体の製造方法。
  11. 請求項10記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(a)では、上記不活性ガス雰囲気中でアニールした後、850℃以上で950℃以下の温度で、酸化性ガス雰囲気中で酸化する処理をさらに行う,炭化珪素−酸化物積層体の製造方法。
  12. 請求項7〜11のうちいずれか1つに記載の炭化珪素−酸化物積層体の製造方法において、
    上記V族元素含有ガスは、窒素又は燐を含んでいる,炭化珪素−酸化物積層体の製造方法。
  13. 請求項12記載の炭化珪素−酸化物積層体の製造方法において、
    上記V族元素含有ガスとして、NOガス,N2Oガス,NO2ガス及びPH3ガスの中から選ばれる少なくとも1つのガスを用いる,炭化珪素−酸化物積層体の製造方法。
  14. 炭化珪素層の表面上に第1の酸化物層を形成する工程(a)と、
    上記工程(a)の後に、上記炭化珪素層をチャンバ内に設置して、上記酸化物層をV族元素含有ガスを含むガス雰囲気に曝露する工程(b)と、
    上記工程(b)の後に、上記第1の酸化物層の上に、第2の酸化物層を堆積する工程(c)と、
    上記工程(c)の後に、900℃以上1100℃以下の温度で、不活性ガス雰囲気中でアニールすることにより、上記第1の酸化物層及び第2の酸化物層からなる酸化物層を比誘電率が3.0以上のV族元素含有酸化物層に変化させる工程(d)と
    を含む炭化珪素−酸化物積層体の製造方法。
  15. 請求項14記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(b)は、6.67×103Pa以上で5.33×104Pa以下の範囲に減圧された雰囲気で行なわれる,炭化珪素−酸化物積層体の製造方法。
  16. 請求項14又は15記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(a)では、厚さ20nm未満の熱酸化膜を形成する,炭化珪素−酸化物積層体の製造方法。
  17. 請求項14〜16のうちいずれか1つに記載の炭化珪素−酸化物積層体の製造方法において、
    上記工程(b)では、上記V族元素含有ガスとして、NOガス,N2Oガス,NO2ガス及びPH3ガスの中から選ばれる少なくとも1つのガスを用いる,炭化珪素−酸化物積層体の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007086196A1 (ja) * 2006-01-30 2009-06-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2010040564A (ja) * 2008-07-31 2010-02-18 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
JP2010171418A (ja) * 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置および半導体装置の製造方法
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
WO2011074237A1 (ja) * 2009-12-16 2011-06-23 国立大学法人奈良先端科学技術大学院大学 SiC半導体素子およびその作製方法
US20120199850A1 (en) * 2010-01-19 2012-08-09 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
DE112010001476T5 (de) 2009-03-11 2012-09-20 Mitsubishi Electric Corporation Verfahren zur Herstellung eines Siliciumcarbidhalbleiterbauteils
US20120248461A1 (en) * 2011-04-01 2012-10-04 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US8421151B2 (en) 2009-10-22 2013-04-16 Panasonic Corporation Semiconductor device and process for production thereof
US8450750B2 (en) 2010-01-27 2013-05-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
JP2013149842A (ja) * 2012-01-20 2013-08-01 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2015023043A (ja) * 2013-07-16 2015-02-02 三菱電機株式会社 炭化珪素半導体装置の製造方法
EP2998984A1 (en) * 2014-09-19 2016-03-23 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2016063122A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP2016154236A (ja) * 2008-12-25 2016-08-25 ローム株式会社 半導体装置
JP2016181671A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2018129420A (ja) * 2017-02-09 2018-08-16 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007086196A1 (ja) * 2006-01-30 2009-06-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2010040564A (ja) * 2008-07-31 2010-02-18 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
JP7054403B2 (ja) 2008-12-25 2022-04-13 ローム株式会社 半導体装置の製造方法
JP2016154236A (ja) * 2008-12-25 2016-08-25 ローム株式会社 半導体装置
JP2020145483A (ja) * 2008-12-25 2020-09-10 ローム株式会社 半導体装置の製造方法
JP2022088613A (ja) * 2008-12-25 2022-06-14 ローム株式会社 半導体装置の製造方法
US11804545B2 (en) 2008-12-25 2023-10-31 Rohm Co., Ltd. Semiconductor device
US10693001B2 (en) 2008-12-25 2020-06-23 Rohm Co., Ltd. Semiconductor device
JP7381643B2 (ja) 2008-12-25 2023-11-15 ローム株式会社 半導体装置の製造方法
JP2010171418A (ja) * 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9837531B2 (en) 2008-12-25 2017-12-05 Rohm Co., Ltd. Semiconductor device
US11152501B2 (en) 2008-12-25 2021-10-19 Rohm Co., Ltd. Semiconductor device
DE112010001476B4 (de) 2009-03-11 2017-11-30 Mitsubishi Electric Corporation Verfahren zur Herstellung eines Siliciumcarbidhalbleiterbauteils
US8753951B2 (en) 2009-03-11 2014-06-17 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2016219832A (ja) * 2009-03-11 2016-12-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
DE112010001476T5 (de) 2009-03-11 2012-09-20 Mitsubishi Electric Corporation Verfahren zur Herstellung eines Siliciumcarbidhalbleiterbauteils
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
US8421151B2 (en) 2009-10-22 2013-04-16 Panasonic Corporation Semiconductor device and process for production thereof
JP5610492B2 (ja) * 2009-12-16 2014-10-22 国立大学法人 奈良先端科学技術大学院大学 SiC半導体素子およびその作製方法
WO2011074237A1 (ja) * 2009-12-16 2011-06-23 国立大学法人奈良先端科学技術大学院大学 SiC半導体素子およびその作製方法
US8546815B2 (en) 2009-12-16 2013-10-01 National University Corporation NARA Institute of Science and Technology SiC semiconductor element and manufacturing method for same
US20120199850A1 (en) * 2010-01-19 2012-08-09 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
US8872188B2 (en) * 2010-01-19 2014-10-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
JPWO2011089687A1 (ja) * 2010-01-19 2013-05-20 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JPWO2011092808A1 (ja) * 2010-01-27 2013-05-30 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US8450750B2 (en) 2010-01-27 2013-05-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
US20120248461A1 (en) * 2011-04-01 2012-10-04 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US9177804B2 (en) 2011-04-01 2015-11-03 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US8686435B2 (en) * 2011-04-01 2014-04-01 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2013149842A (ja) * 2012-01-20 2013-08-01 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2015023043A (ja) * 2013-07-16 2015-02-02 三菱電機株式会社 炭化珪素半導体装置の製造方法
EP2998984A1 (en) * 2014-09-19 2016-03-23 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US9893153B2 (en) 2014-09-19 2018-02-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2016063122A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP2016181671A (ja) * 2015-03-24 2016-10-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10580874B2 (en) 2017-02-09 2020-03-03 Kabushiki Kaisha Toshiba Semiconductor device with silicon oxide layer having element double bonded to oxygen, semiconductor device manufacturing method, inverter circuit, driving device, vehicle, and elevator
CN108417633A (zh) * 2017-02-09 2018-08-17 株式会社东芝 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
CN108417633B (zh) * 2017-02-09 2021-09-03 株式会社东芝 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
JP2018129420A (ja) * 2017-02-09 2018-08-16 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

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