JP2005116896A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 さらに高いチャネル移動度を有する炭化珪素の半導体装置およびその製造方法を提供する。
【解決手段】 オフ角を有する炭化珪素層１の上面をＣＭＰ法等により研磨して、炭化珪素の結晶面に沿った方向におけるステップ高さｄ１を１ｎｍ以下にする。その後、炭化珪素層１の上部を熱酸化して、厚さ２〜５ｎｍ程度の熱酸化膜２を形成し、熱酸化膜２の上に、ＣＶＤ酸化膜３を形成する。
【選択図】 図１

Description

本発明は、半導体材料に形成する絶縁ゲート型半導体装置およびその製造方法に関する。より具体的には、炭化珪素を用いた絶縁ゲート型半導体装置の電気的特性を向上させることを可能にする絶縁膜の構造およびその製造方法に関する。

炭化珪素は、他のバンドギャップが大きい半導体材料と比べても高い絶縁破壊特性を有するので、低損失パワーデバイスへの適用が期待されている。炭化珪素の表面部を熱酸化すると良質の二酸化珪素膜が得られるため、炭化珪素を、大電力駆動用の絶縁ゲート型半導体装置に適用することが有力視されている。

炭化珪素を用いて絶縁ゲート型半導体装置を形成するためには、炭化珪素の表面部を熱酸化することによりゲート絶縁膜を形成し、そのゲート絶縁膜の上にゲート電極を形成する。しかし、炭化珪素の熱酸化膜をゲート絶縁膜として用いるためには、克服しなければならない課題が数多く残されている。例えば、炭化珪素と熱酸化膜との界面付近に、熱酸化膜中の欠陥に起因して生じる高密度の界面準位トラップは、電子輸送に大きな影響を及ぼす。この界面準位トラップは、炭化珪素を用いた絶縁ゲート型半導体装置のチャネル・コンダクタンスを著しく落としめている原因となっている。

現在のところ、後述する酸化膜アニ-ル技術（以下、POAと呼ぶ）の条件を最適化することにより、例えば、４Ｈ−ＳｉＣの（０００１）面と、その上に形成された酸化膜との界面において、界面準位トラップ密度を、Ｅ＝Ｅｃ−０．１ｅＶ（Ｅｃ:伝導体のエネルギー準位）のエネルギーにおける界面準位トラップ密度を、１０¹²[ｃｍ^-2ｅＶ^-1]以下に抑えることが可能となっている。
APPLIED PHISICS LETTERS VOLUME81,Num22(2002)4266

しかしながら、従来の方法によって界面準位トラップ密度を低減して半導体装置を形成した場合には、得られるチャンネル移動度は５０[ｃｍ² ／Ｖ・ｓ]程度であった。この値は、炭化珪素を低損失パワー半導体装置として実用化するために十分であるとはいえない。

本発明の目的は、さらに高いチャネル移動度を有する炭化珪素の半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、炭化珪素層と、上記炭化珪素層の一部に設けられたソース領域およびドレイン領域と、上記炭化珪素層の上に設けられた少なくとも１層のゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを備える半導体装置であって、上記炭化珪素層の上面は上記炭化珪素層の結晶面から傾いた面であって、かつ、上記炭化珪素層の上面における凹凸の段差の最大値は、上記炭化珪素層において合計１０個のＳｉ原子およびＣ原子が並ぶ長さ以下である。

このような半導体装置は、炭化珪素層の上面を平坦化した後に、炭化珪素層の上部を熱酸化することによりゲート絶縁膜を形成する工程によって製造しうる。これにより、炭化珪素層とゲート絶縁膜との界面に形成される界面準位密度が低減されるので、より大きなチャンネル移動度を得ることができる。また、デバイスの特性のばらつきが小さくなる。

上記ゲート絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜の上に設けられた第２の絶縁膜とを有しており、上記第１の絶縁膜と上記第２の絶縁膜との境界面において、上記第１の絶縁膜の上面における凹凸の段差が０．５ｎｍ以下であることにより、平坦性の高い第１の絶縁膜の上に第２の絶縁膜を形成することができるので、より高品質で、より膜厚の均一なゲート絶縁膜を得ることができる。

上記第１の絶縁膜の厚みが、上記炭化珪素層の上面における凹凸の段差の最大値の２倍から１０倍であることにより、第１の絶縁膜の上面の平坦性を高めることができ、絶縁膜の耐圧を上げることができ、移動度も上げることができる。

上記炭化珪素層の上面におけるＲａ（表面荒さ）の値が、１０ｕｍ×１０ｕｍの範囲で０．５ｎｍ以下であることにより、炭化珪素層の上面において、ステップの方向に流れる電流の値と、ステップの方向と交差する方向に流れる電流の値との差を低減することができる。

第１のゲート絶縁膜の厚さの分布は、１０％以内とすることが好ましい。

本発明の半導体装置の製造方法は、炭化珪素層の上部に、少なくとも１回の平坦化処理を行う工程（ａ）と、上記工程（ａ）の後に、上記炭化珪素層の上に、少なくとも１層の絶縁膜からなるゲート絶縁膜を形成する工程（ｂ）と、上記ゲート絶縁膜の上に、ゲート電極を形成する工程（ｃ）と、上記炭化珪素層の一部に、ソース領域およびドレイン領域を形成する工程（ｄ）とを含む。

これにより、平坦性の高い炭化珪素層の上にゲート絶縁膜を形成することができるので、炭化珪素層とゲート絶縁膜との界面における界面準位を低減することができ、大きなチャネル移動度を有する半導体装置を製造することができる。

上記工程（ｂ）では、上記炭化珪素層の上部を熱酸化することにより上記ゲート絶縁膜の少なくとも一部を形成することにより、ゲート酸化膜の品質を高めることができる。

上記工程（ｂ）では、上記ゲート絶縁膜として、上記熱酸化により第１の絶縁膜を形成し、上記第１の絶縁膜の上に第２の絶縁膜を形成することが好ましい。

上記工程（ａ）では、少なくとも、第１の平坦化処理と、上記第１の平坦化処理とは条件の異なる第２の平坦化処理とを行うことができる。

上記工程（ａ）では、上記第１の平坦化処理を行うことにより、上記炭化珪素層の上面におけるＲａの値を、１０ｕｍ×１０ｕｍの範囲で１０ｎｍ以下とすることにより、炭化珪素層の上面において、ステップの方向に流れる電流の値と、ステップの方向と交差する方向に流れる電流の値との差の少ない半導体装置を得ることができる。なお、第１の平坦化処理としては、例えば、炭化珪素層の上面にキャップを形成する処理がある。

上記工程（ａ）では、上記第２の平坦化処理を行うことにより、上記炭化珪素層の上面における凹凸の段差が、上記炭化珪素層において合計１０個のＳｉ原子およびＣ原子が並ぶ長さ以下となるまで平坦化することにより、より平坦性の高い炭化珪素層の上に均一な膜厚を有するゲート絶縁膜を形成することができる。なお、第２の平坦化処理としては、ＣＭＰ法によって炭化珪素層の上面を平坦化する処理がある。

上記工程（ｂ）では、上記ゲート絶縁膜の上面における凹凸の段差が、０．５ｎｍ以下となることにより、より均一な膜圧を有するゲート絶縁膜を得ることができる。

上記工程（ｂ）では、上記炭化珪素層の上部に、８００℃以上１４００℃以下の温度で、３．９９×１０⁴ Ｐａ（３００Ｔｏｒｒ）以下の減圧雰囲気中の酸化性ガス雰囲気中に曝露することによって上記熱酸化を行うことにより、制御性よく品質の高いゲート絶縁膜を形成することができる。

上記工程（ｂ）では、上記炭化珪素層の上部を、酸素、窒素、一酸化窒素または亜酸化窒素を含む雰囲気に暴露することにより上記熱酸化を行うことにより、制御性よく品質の高いゲート絶縁膜を形成することができる。

上記工程（ｂ）では、上記第２の絶縁膜を、ＣＶＤ法によって形成してもよい。

上記工程（ｂ）では、上記第２の絶縁膜を形成した後に、不活性ガス雰囲気中で熱処理を行ってもよい。なお、この熱処理は、例えば、二酸化珪素中で９００℃から１１００℃程度の温度で行うことが好ましい。この熱処理を行うことにより、酸化膜密度が緻密化され、ゲートリークを抑えることが可能となる。

本発明では、チャンネル移動度の高い半導体装置を得ることができる。

以下に、図面を参照しながら、本発明の実施の形態について説明する。

−考察−
まず、課題を解決するために発明者らが行った考察について説明する。

通常、炭化珪素基板の上に炭化珪素層をエピタキシャル成長させる際には、結晶面から数度傾いた主面を有するオフカット基板が用いられる。たとえば、（ 0 0 0 1）面から< 1 1 -2 0 >方向に傾いた８度傾いた面を主面とするオフカット基板などが一般的に用いられている。このようなオフカット基板を用いることにより、結晶面そのものを主面とする基板を用いる場合よりも、結晶性の高いエピタキシャル層を得ることができる。

オフカット基板では、主面が結晶格子に対して傾いているため、その表面には格子軸にそったステップが形成されている。このステップは、オフカット基板の上にエピタキシャル成長された炭化珪素層の上面にも引き継がれる。

発明者らは、炭化珪素の半導体装置において、チャネル移動度の向上を妨げる要因としてステップに着目した。従来では、炭化珪素層の表面部を熱酸化するときには、その表面部にはステップが形成された状態であった。また、その表面部には、炭化珪素層を成長させるときなどに生じたマクロステップが存在している場合もあった。また、炭化珪素基板上の高温アニール時に、炭化珪素層の表面部では昇華等が起こり、ステップの段差（ステップ高さ）がより大きくなる場合もあった。このような表面上に熱酸化膜を形成すると、炭化珪素層と熱酸化膜との界面にはステップが残存してしまう。

このような従来の半導体装置においては、ゲート電極に電圧を印加した場合に得られる電流の値は、電流の流れる方向がステップの方向からどれだけ傾いているかによって大きく異なることがわかった。つまり、ステップの方向に沿って電流が流れた場合には、ステップの方向と交差するように電流が流れた場合と比較して、ドレイン電流の値が大きくなる。

以上の考察により、発明者は、炭化珪素層の表面を平坦化した後に熱酸化を行うことにより、半導体装置のチャネル移動度を向上させる方法を考えだした。

（第１の実施形態）
第１の実施形態では、炭化珪素層の表面を平坦化した後に熱酸化を行う方法について、図１（ａ），（ｂ）を参照しながら説明する。図１（ａ），（ｂ）は、第１の実施形態における半導体装置の製造方法のうち、炭化珪素層の表面を平坦化し、ゲート絶縁膜を形成する工程を示す模式図である。

本実施形態の半導体装置の製造方法では、図１（ａ）に示す工程で、角度αのオフ角を有する炭化珪素層１の上面を研磨することにより、ステップ高さ（段差）ｄ１を１ｎｍ程度以下にする。ここで、ステップ高さｄ１を１ｎｍ以下にするとは、ステップ高さｄ１の側面に並ぶＳｉ原子およびＣ原子の数の合計を１０原子以下にするともいえる。なお、ステップ高さｄ１は炭化珪素の結晶面に沿った方向における段差をいう。平坦化の方法を具体的にいうと、炭化珪素層の上面をＣＭＰ（化学的機械的研磨法）等により研磨する。研磨は、２段階以上に分けて行ってもよく、例えば、イオン注入後の活性化アニール時に、ＳｉＣ上にキャップをして１０μｍ×１０μｍで１０ｎｍ程度の表面を実現したあとにＣＭＰ等でステップ高さ１ｎｍ以下までファイナルポリッシュを行ってもよい。

次に、図１（ｂ）に示す工程で、８００度〜１４００度の温度で炭化珪素層１の上を熱酸化することにより、の膜厚を有する熱酸化膜２を形成する。この熱酸化膜２の厚さは、２ｎｍ以上１０ｎｍ以下（ステップ高さの２〜５倍）とすると、熱酸化膜２の上面の膜厚以下となり、その平坦性を高めることができる。この工程により、炭化珪素層１の上面のステップ高さは、ｄ１とほぼ同一の値のｄ２となる。

続いて、熱酸化膜２の上に、厚さ７０ｎｍのＣＶＤ（化学気相成長法）酸化膜３を形成する。

なお、ＣＶＤ酸化膜を形成した後に、不活性ガス雰囲気中で熱処理を行ってもよい。なお、この熱処理は、例えば、二酸化珪素中で９００℃から１１００℃程度の温度で行うことが好ましい。以上の工程により、本実施形態の工程が終了する。

炭化珪素層の結晶成長を行い、イオン注入後に結晶性を回復させるために１４００度以上の温度で熱処理を行うと、シリコン原子がマイグレートし、より安定なＳｉＣ（０００１）面が表面にでるように表面再配列が起こる。これにより生じる構造をマクロステップという。マクロステップが表面に形成されていると、界面デバイスであるＭＯＳＦＥＴでは、デバイスの特性にばらつきが生じてしまうため、実用パワーデバイスとして量産するのは困難となる。

それに対し、本実施形態の半導体装置では、高い温度で熱処理を行った後に平坦化を行うので（０００１）面が露出せず、マクロステップが形成されない。炭化珪素層１と熱酸化膜２との界面におけるステップ高さ（ミクロな界面荒れによる凹凸）を１ｎｍ以下（炭化珪素層１において合計１０個のＳｉ原子およびＣ原子が並ぶ間隔（１０原子層）以下）に制御することができる。また、炭化珪素層１の上面における任意の１０ｕｍ×１０ｕｍの範囲内におけるＲａを０．５ｎｍ以下とすることができる。

さらに、熱酸化膜２の膜厚とＣＶＤ酸化膜３の膜厚とを上述の範囲に調整することにより、均一な膜厚のゲート酸化膜を得ることができ、デバイス特性のばらつきを抑えることができる。また、酸化膜中の応力が低減されるので、信頼性の高い半導体装置を得ることができる。

ところで、炭化珪素を低損失パワー半導体装置に応用するためには、チャネル移動度を１５０ｃｍ² ／Ｖ・ｓ程度まで向上させることが好ましい。本実施形態では、炭化珪素層１の上部を平坦化した後に熱酸化を行うことにより、炭化珪素層と界面準位との界面に形成される界面準位の数が低減されるので、より大きなチャンネル移動度を有する半導体装置を得ることができる。また、絶縁膜の誘電率を標準的なＳｉＯ₂ の誘電率と同じ（３．９）とすることができる。

（第２の実施形態）
本実施形態では、第１の実施形態において述べた方法を用いて形成された縦型ＭＩＳＦＥＴについて説明する。

図２は、第２の実施形態における縦型の蓄積型ＭＩＳＦＥＴの構造を示す断面図である。

図２に示すように、本実施形態の半導体装置では、ＳｉＣ基板１０の上に、第１炭化珪素層１１が形成されている。

そして、第１炭化珪素層１１の上部の一部には、第２導電型（ｐ型）の不純物を含むｐウェル領域１２が設けられており、第１炭化珪素層１１のうちｐウェル領域１２を囲む領域は、第１導電型（ｎ型）の不純物を含むドリフト領域１３が設けられている。

第１炭化珪素層１１のうち、ドリフト領域１３の上から、互いに離間する２つのｐウェル領域１２の上には、コンタクトホール（溝）１５を有する第２炭化珪素層１４が設けられている。そして、第２炭化珪素層１４のうち両端部を除く部分には、第１導電型の不純物を含む蓄積型チャネル層１６が設けられている。そして、第２炭化珪素層１４のうちの両端部から、第１炭化珪素層１１のうち上記両端部の下に位置する部分に亘って、第１導電型の不純物を含むコンタクト領域１７が設けられている。

コンタクト領域１７の上から、コンタクトホール１５の下面に露出するｐウェル領域１２の上に亘って、第１のオーミック電極（ソース電極）１８が設けられている。

第２炭化珪素層１４のうち蓄積型チャネル層１６の上から、コンタクト領域１７のうち蓄積型チャネル層１６との境界に位置する部分の上に亘って、ゲート絶縁膜１９が設けられている。このゲート絶縁膜１９は、第１の実施形態と同様の構造を有している。ゲート絶縁膜１９の上には、ゲート電極２０が設けられている。

そして、ＳｉＣ基板１０の主面と対向する面（下面）上には、第２のオーミック電極（ドレイン電極）２１が設けられている。

本実施形態における半導体装置は、第２炭化珪素層１４の上面を研磨した後にゲート絶縁膜１９を形成する工程を除いて、周知の製造方法により形成することができる。第２炭化珪素層１４の上面を研磨してゲート絶縁膜を形成する方法は、第１の実施形態と同様である。

本実施形態では、第２炭化珪素層１４の上面を研磨した後にゲート絶縁膜１９を形成することにより、より大きなチャンネル移動度を有する半導体装置を得ることができる。

また、本実施形態では、縦型ＭＩＳＦＥＴの例として蓄積型エンハンスメント型のトランジスタを示したが、本発明は、反転型エンハンスメント型のトランジスタにも適用することができる。

（第３の実施形態）
本実施形態では、第１の実施形態において述べた方法を用いた形成された横型ＭＩＳＦＥＴについて述べる。

図３は、第３の実施形態における横型の反転型ＭＩＳＦＥＴの構造を示す断面図である。

図３に示すように、本実施形態の半導体装置は、ＳｉＣ基板３０と、ＳｉＣ基板３０の上部に形成されたｐ型の炭化珪素層３１と、炭化珪素層３１の上に形成されたゲート絶縁膜３６と、ゲート絶縁膜３６の上に形成されたゲート電極３７と、ゲート絶縁膜３６およびゲート電極３７の側方の領域に設けられたソース領域３２，ドレイン領域３３と、ソース領域３２およびドレイン領域３３の上にそれぞれ設けられたソース電極３４，ドレイン電極３５とから構成されている。ここで、ＳｉＣ基板３０は、ｐ型半導体とｎ型半導体のうちのいずれであってもよい。また、ＳｉＣ基板３０のかわりに絶縁体の基板を用いていてもよい。

本実施形態における半導体装置は、ｐ型の炭化珪素層３１の上面を研磨した後にゲート絶縁膜３６を形成する工程を除いて、周知の製造方法により形成することができる。ｐ型の炭化珪素層３１の上面を研磨してゲート絶縁膜を形成する方法は、第１の実施形態と同様である。

本実施形態では、炭化珪素層３１の上面を研磨した後にゲート絶縁膜３６を形成することにより、より大きなチャンネル移動度を有する半導体装置を得ることができる。

また、本実施形態では、横型ＭＩＳＦＥＴの例として反転型エンハンスメント型のトランジスタを示したが、本発明は、蓄積型エンハンスメント型のトランジスタにも適用することができる。

次に、本実施形態のＭＩＳＦＥＴのＩｄ−Ｖｇ特性の測定結果について、従来と比較しながら説明する。図４は、本実施形態の横型の反転型ＭＯＳＦＥＴにおいてＩｄ−Ｖｇ特性を測定した結果を示すグラフ図である。一方、図５は、従来の反転型ＭＯＳＦＥＴにおけるＩｄ−Ｖｇ特性の測定結果を示す図である。測定は、ゲート長５０μｍ、ゲート幅５００μｍの反転型ＭＯＳＦＥＴを用いて行った。図４および図５において、ドレイン電流Ｉｄ１は、ステップの方向に沿って電流が流れた場合に得られる値を示し、ドレイン電流Ｉｄ２は、ステップの方向から９０度傾いた方向に電流が流れた場合に得られる値を示す。

図５に示すように、炭化珪素層の平坦化を行わない従来の反転型ＭＯＳＦＥＴでは、ゲート電圧が増加するにしたがって、ステップの方向に沿って流れるドレイン電流Ｉｄ１と、ステップに交差する方向に沿って流れるドレイン電流Ｉｄ２との差が大きくなり、ゲート電圧Ｖｇが３５Ｖのときには、その異方性ファクター（Ｉｄ１／Ｉｄ２）は５．０にもなってしまう。

一方、炭化珪素層の平坦化を行う本実施形態の反転型ＭＯＳＦＥＴでは、ゲート電圧が増加しても、ドレイン電流Ｉｄ１とドレイン電流Ｉｄ２との間には大きな差が生じていない。そして、ゲート電圧Ｖｇが３５Ｖのときでも、その異方性ファクターは１．１しかない。以上のことから、本実施形態では、ステップに沿った方向以外の方向においても、高い電子移動度が得られていることが分かる。

（その他の実施形態）
本発明では、第１の実施形態で述べた方法を、他の絶縁ゲート型のＭＩＳＦＥＴを形成する際にも適用することができる。実際には、商用パワーデバイスとして使用される絶縁ゲート型トランジスタは、逆方向耐圧を出すために、また、オン抵抗が低い状態で定格電流を流すためにさまざまな構造で設計される。そのような構造の例としては、プレーナ型リサーフ構造（RESURF：Reduced Surface Field）の絶縁ゲート型トランジスタ、バーティカル型絶縁ゲート型トランジスタあるいはトレンチゲート型の絶縁ゲート型トランジスタがある。

また、本発明では、第１の実施形態で述べた方法を、ＤＭＩＳ、トレンチ素子分離型ＭＩＳＦＥＴあるいはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）といった絶縁ゲート型の半導体装置にも適用することができる。これらのトランジスタを形成した場合にも、チャネル移動度を向上させることができる。

また、本発明は、炭化珪素を用いた半導体装置に適用することにより特に大きな効果を得ることができる。しかし、本発明は、炭化珪素の他の化合物半導体を用いた半導体装置にも適用することができる。

本発明では、炭化珪素層とゲート絶縁膜との間の品質を向上させることにより、チャンネル移動度の高い半導体装置を得ることができる点で、産業上の利用可能性が高い。

（ａ），（ｂ）は、第１の実施形態における半導体装置の製造方法のうち、炭化珪素層の表面を平坦化し、ゲート絶縁膜を形成する工程を示す模式図である 第２の実施形態における縦型の蓄積型ＭＩＳＦＥＴの構造を示す断面図である。 第３の実施形態における横型の反転型ＭＩＳＦＥＴの構造を示す断面図である。 第３の実施形態の横型の反転型ＭＯＳＦＥＴにおいてＩｄ−Ｖｇ特性を測定した結果を示すグラフ図である。 従来のＤＡＣＦＥＴにおけるＩｄ−Ｖｇ特性の測定結果を示す図である。

符号の説明

１ 炭化珪素層
２ 熱酸化膜
３ ＣＶＤ酸化膜
３ 酸化膜
１０ ＳｉＣ基板
１１ 第１炭化珪素層
１２ ｐウェル領域
１３ ドリフト領域
１４ 第２炭化珪素層
１５ コンタクトホール
１６ 蓄積型チャネル層
１７ コンタクト領域
１９ ゲート絶縁膜
２０ ゲート電極
３０ ＳｉＣ基板
３１ 炭化珪素層
３２ ソース領域
３３ ドレイン領域
３４ ソース電極
３５ ドレイン電極
３６ ゲート絶縁膜
３７ ゲート電極
３８ 遷移層

Claims (15)

1. 炭化珪素層と、
   上記炭化珪素層の一部に設けられたソース領域およびドレイン領域と、
   上記炭化珪素層の上に設けられた少なくとも１層のゲート絶縁膜と、
   上記ゲート絶縁膜の上に形成されたゲート電極とを備える半導体装置であって、
   上記炭化珪素層の上面は上記炭化珪素層の結晶面から傾いた面であって、かつ、上記炭化珪素層の上面における凹凸の段差の最大値は、上記炭化珪素層において合計１０個のＳｉ原子およびＣ原子が並ぶ長さ以下である、半導体装置。
2. 請求項１に記載の半導体装置であって、
   上記ゲート絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜の上に設けられた第２の絶縁膜とを有しており、
   上記第１の絶縁膜と上記第２の絶縁膜との境界面において、上記第１の絶縁膜の上面における凹凸の段差が０．５ｎｍ以下である、半導体装置。
3. 請求項２に記載の半導体装置であって、
   上記第１の絶縁膜の厚みが、上記炭化珪素層の上面における凹凸の段差の最大値の２倍から１０倍である、半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
   上記炭化珪素層の上面におけるＲａの値が、１０ｕｍ×１０ｕｍの範囲で０．５ｎｍ以下である、半導体装置。
5. 炭化珪素層の上部に、少なくとも１回の平坦化処理を行う工程（ａ）と、
   上記工程（ａ）の後に、上記炭化珪素層の上に、少なくとも１層の絶縁膜からなるゲート絶縁膜を形成する工程（ｂ）と、
   上記ゲート絶縁膜の上に、ゲート電極を形成する工程（ｃ）と、
   上記炭化珪素層の一部に、ソース領域およびドレイン領域を形成する工程（ｄ）と
   を含む半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   上記工程（ｂ）では、上記炭化珪素層の上部を熱酸化することにより上記ゲート絶縁膜の少なくとも一部を形成する、半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   上記工程（ｂ）では、上記ゲート絶縁膜として、上記熱酸化により第１の絶縁膜を形成し、上記第１の絶縁膜の上に第２の絶縁膜を形成する、半導体装置の製造方法。
8. 請求項５〜７のうちいずれか１項に記載の半導体装置の製造方法であって、
   上記工程（ａ）では、少なくとも、第１の平坦化処理と、上記第１の平坦化処理とは条件の異なる第２の平坦化処理とを行う、半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法であって、
   上記工程（ａ）では、上記第１の平坦化処理を行うことにより、上記炭化珪素層の上面におけるＲａの値を、１０ｕｍ×１０ｕｍの範囲で１０ｎｍ以下とする、半導体装置の製造方法。
10. 請求項８または９に記載の半導体装置の製造方法であって、
    上記工程（ａ）では、上記第２の平坦化処理を行うことにより、上記炭化珪素層の上面における凹凸の段差が、上記炭化珪素層において合計１０個のＳｉ原子およびＣ原子が並ぶ長さ以下となるまで平坦化する、半導体装置の製造方法。
11. 請求項６〜１０のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｂ）では、上記ゲート絶縁膜の上面における凹凸の段差が、０．５ｎｍ以下となる、半導体装置の製造方法。
12. 請求項６〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｂ）では、上記炭化珪素層の上部を、８００℃以上１４００℃以下の温度で、３．９９×１０⁴ Ｐａ以下の減圧雰囲気中の酸化性ガス雰囲気中に曝露することにより、上記熱酸化を行う、半導体装置の製造方法。
13. 請求項６〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
    上記工程（ｂ）では、上記炭化珪素層の上部を、酸素、窒素、一酸化窒素または亜酸化窒素を含む雰囲気に暴露することにより上記熱酸化を行う、半導体装置の製造方法。
14. 請求項７に記載の半導体装置の製造方法であって、
    上記工程（ｂ）では、上記第２の絶縁膜を、ＣＶＤ法によって形成する、半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法であって、
    上記工程（ｂ）では、上記第２の絶縁膜を形成した後に、不活性ガス雰囲気中で熱処理を行う、半導体装置の製造方法。

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