JP2005045016A5 - - Google Patents

Claims (10)

1. 第1ソースと第１ドレインとを有する第1トランジスタと、
   第2ソースと第２ドレインとを有する第２トランジスタと、
   を有し、
   前記第１ソースと前記第２ソースと前記第１ドレインと前記第２ドレインとがそれぞれ互いに独立に形成され、
   前記第１トランジスタと前記第２トランジスタとが、信号端子と電源端子との間に直列に接続されていること、
   を特徴とする半導体集積回路装置。
2. 前記第１トランジスタが第１ゲート電極をさらに有し、
   前記第２トランジスタが第２ゲート電極をさらに有し、
   前記第１ゲート電極と前記第２ゲート電極とが、共に、内部回路に接続されていること、
   を特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第１ソースと前記第２ドレインとが、素子分離領域により、互いに分離されていること、
   を特徴とする請求項１若しくは２に記載の半導体集積回路装置。
4. 静電保護回路をさらに有し、
   前記静電保護回路の一方の端子が、前記信号端子と前記第１トランジスタの間のノードに接続されていること、
   を特徴とする請求項１ないし請求項３のいずれか一に記載の半導体集積回路装置。
5. 半導体基板上に構成される半導体集積回路において、
   出力端子と接地端子間に設けられた静電保護回路と、
   前記出力端子と前記接地端子間にカスケード接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを備えた出力回路とを有し、
   前記第１ＭＯＳトランジスタは第1ドレイン領域および第1ソース領域および第1ゲート電極で構成され、
   前記第２ＭＯＳトランジスタは第２ドレイン領域および第２ソース領域および第２ゲート電極で構成されており、
   前記第１ドレイン領域は前記出力端子へ接続されており、
   前記第１ソース領域は前記第２ドレイン領域へ接続されており、
   前記第２ソース領域は前記接地端子へ接続されており、
   前記第１ゲート電極および前記第２ゲート電極は内部回路へ接続されており、
   前記第１ソース領域と前記第２ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
6. 前記第１ソース領域と前記第２ドレイン領域は、両領域の間に素子分離領域が設けられていることにより各々離間して形成されていることを特徴とする請求項１記載の半導体集積回路。
7. 前記第１ソース領域と前記第２ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項１記載の半導体集積回路。
8. 半導体基板上に構成される半導体集積回路において、
   出力端子と電源端子間に設けられた静電保護回路と、
   前記出力端子と前記電源端子間にカスケード接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを備えた出力回路とを有し、
   前記第３ＭＯＳトランジスタは第３ドレイン領域および第３ソース領域および第３ゲート電極で構成され、
   前記第４ＭＯＳトランジスタは第４ドレイン領域および第４ソース領域および第４ゲート電極で構成されており、
   前記第３ドレイン領域は前記出力端子へ接続されており、
   前記第３ソース領域は前記第４ドレイン領域へ接続されており、
   前記第４ソース領域は前記電源端子へ接続されており、
   前記第３ゲート電極および前記第４ゲート電極は内部回路へ接続されており、
   前記第３ソース領域と前記第４ドレイン領域は各々離間して形成されていることを特徴とする半導体集積回路。
9. 前記第３ソース領域と前記第４ドレイン領域は、両領域の間に素子分離領域が設けられていることにより各々離間して形成されていることを特徴とする請求項４記載の半導体集積回路。
10. 前記第３ソース領域と前記第４ドレイン領域との間に、前記出力回路の基板コンタクト領域が設けられていることを特徴とする請求項４記載の半導体集積回路。